JPH0870053A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
リサイド化反応を同じにし、低抵抗シリサイド膜を形成
する。 【構成】 シリコン基板1上に、ゲート電極71、81
とソース及びドレイン領域7、8を形成する。その後、
ジシランを用いた化学的気相成長法により、シリコン表
面にのみ選択的に、かつ不純物量が1019cm-3台以下、
膜厚50nm以下のシリコン膜9を堆積する。次に、ヒ素
をイオン注入して、シリコン膜9とシリコン基板1及び
ゲートポリシリコン膜71、81をアモルファス化す
る。基板上にチタン膜を堆積した後、熱処理によりチタ
ンシリサイド膜10を形成する。その後、絶縁膜上に未
反応で残るチタン膜11を選択的に除去する。本発明で
は、不純物を低濃度にしか含まず、しかもアモルファス
化したシリコンとチタン膜との反応となり、微細ゲート
電極上でも低抵抗のチタンシリサイド膜が形成できる。
Description
に関わり、特にゲート電極上及びソース領域とドレイン
領域上の少なくとも一部に金属シリサイド膜を有する相
補型電界効果トランジスタの製造方法に関するものであ
る。
ては、ゲート長の微細化が進んでいる。微細ゲート長を
有するMOSFETでは、ゲート電極あるいはソース領
域とドレイン領域の寄生抵抗が、デバイスのチャネル抵
抗に比較して相対的に大きくなり、ドレイン電流が減少
する問題点がある。
ゲート電極が金属シリサイド膜とポリシリコン膜の2層
構造であるポリサイド構造MOSFETあるいはゲート
ポリシリコン上とソース及びドレイン領域の基板シリコ
ン上に金属シリサイド膜を同時に形成するサリサイド構
造MOSFETが提案されている。
の製造方法を説明している。
2とnウェル3さらに素子分離領域4を形成する。
成し、ゲート電極となるポリシリコン膜を堆積する。ポ
リシリコンへのリンを拡散し、その後、タングステンシ
リサイド膜13をスパッタ法により堆積し、異方性エッ
チングによりゲート電極72を形成した後、化学的気相
堆積法(CVD)法により基板上にシリコン酸化膜を堆
積し、さらに異方性エッチングを実施し、ゲート電極側
面に酸化膜スペーサー6を形成する。
S領域のソース及びドレイン領域にはn型の不純物を、
PMOS領域のソース及びドレイン領域にはp型の不純
物を、イオン注入法にて導入する(a図)。
下げる為に、基板上に金属膜10を堆積した(b図)
後、ソース/ドレイン領域上に自己整合的に金属シリサ
イド膜10を形成する(c図)。絶縁膜上の未反応金属
膜11は、ウェットエッチングにより選択的に除去する
ことで、CMOS上のシリサイド膜を完成する(d
図)。
バイスの製造方法を説明している。
2とnウェル3さらに素子分離領域4を形成する。
成し、ゲート電極となるポリシリコン膜を堆積する。異
方性エッチングによりゲート電極71、81を形成した
後、化学的気相堆積法により基板上にシリコン酸化膜を
堆積した後、異方性エッチングを実施し、ゲート電極側
面に酸化膜スペーサー6を形成する。
ン領域7にn型の不純物を、PMOS領域のソース及び
ドレイン領域8にp型の不純物をイオン注入法で導入す
る(a図)。
領域の抵抗を下げる為に、基板上に金属膜15を堆積し
た後、熱処理を行い、ゲート電極とソース及びドレイン
領域上に自己整合的に金属シリサイド膜10を形成す
る。絶縁膜上の未反応金属膜11は、過酸化水素水系の
ウェットエッチングにより選択的に除去することで、C
MOS上のシリサイド膜を完成する。
3・固体素子材料コンファレンス(SSDM)の458
〜460頁に報告されているように、サリサイド構造C
MOSデバイスでは、ゲート長の微細化につれて、ゲー
ト電極上の金属シリサイド膜の電気抵抗が高くなるとい
う問題があった。
ライド・フィジクス(J.of Appl.Phy
s.)第61巻5110〜5117頁に報告されている
ように、シリサイド反応は下地シリコン中の不純物の種
類と濃度に依存する。
成プロセスでは、シリサイド反応は下地シリコン中の不
純物を導入した後に実施されることと、PMOSFET
とNMOSFETとで同時に金属シリサイドを形成する
ことに起因して、同じ膜厚のシリサイド膜が得られない
という問題があった。
化に伴ってデバイス性能を向上するために、ソース領域
とドレイン領域の接合深さが浅くなりつつあるため、ソ
ース領域とドレイン領域上に膜厚の厚い金属シリサイド
膜を形成することは、困難となりつつある。
ス領域とドレイン領域上にシリコン膜をせり上げて、実
際の接合深さは深いものの、短チャネル効果に影響する
実効的な接合深さを浅くする構造が、特開昭60−14
461号公報「相補型絶縁ゲート電界効果トランジス
タ」や特開昭60−128658号公報「半導体装置」
や特開昭61−3461号公報「半導体装置の製造方
法」に記載されている。
ドレイン領域が隣接する為に寄生容量が増加する、ソー
ス及びドレイン領域の接合深さを制御性良く形成するこ
とが困難である、ソース及びドレイン領域の不純物導入
後に金属シリサイド膜を形成するので、シリサイド膜が
形成されにくいという問題点は、依然解決されていな
い。
電界効果トランジスタ構造を容易に実現しうる新規な製
造方法を提供する事を目的とする。
を形成したシリコン半導体基板上に、ゲート絶縁膜を介
してシリコンゲートを形成する工程と、ゲート側面に絶
縁膜を形成する工程と、イオン注入を行いNチャネル型
及びPチャネル型電界効果トランジスタのゲート、ソー
ス・ドレインとなる領域に不純物を導入する工程と、基
板上のシリコン表面に、選択的に、不純物濃度が1019
cm-3台以下のシリコン薄膜を堆積する工程と、イオン注
入してこのシリコン膜、ゲート及び基板をアモルファス
化する工程と、金属膜を堆積し熱処理して金属シリサイ
ド膜を形成し、未反応で残る絶縁膜上の金属膜を除去す
る工程を含むことを特徴とする半導体装置の製造方法で
ある。
リサイドの積層膜を用いてもよい。また、ゲート側壁だ
けでなくゲートの上面にも絶縁膜を形成してもよい。
にシリコン膜を堆積するのに、ジシランガスまたはシラ
ンガスを用いた反応律速モードの化学的気相成長法を用
いてもよい。
関する実験事実に基づくものである。シリコン中の不純
物がヒ素であり、かつ濃度が5×1019cm-3以上である
場合、シリコンと金属膜によるシリサイド化反応は抑制
され、金属シリサイド膜は形成されにくい。
ても、ヒ素濃度が1×1019cm-3未満である場合、シリ
コン中の不純物がボロンの場合、あるいはシリコン中に
不純物が存在しない場合、シリサイド化反応はあまり抑
制されない。図6はシリコン中の不純物と同一の熱処理
により形成されるシリサイド膜のシート抵抗の関係を示
したものである。従って、金属シリサイド膜をシリコン
上に形成する最適の下地構造は、不純物を含まないシリ
コンである。
程では、金属シリサイド形成は、ソース及びドレイン領
域への不純物導入後に行われるので、不純物を含まない
シリコンとのシリサイド化反応は不可能であった。
イン領域への不純物導入後でも、不純物を含まないある
いは濃度の低いシリコンと金属膜とでシリサイド形成反
応が生じる製造方法を構成する為に、シリコン選択成長
を用いるものである。
ン及びソース及びドレイン領域の不純物が、選択成長す
るシリコン中に拡散しない低温でのシリコン選択成長を
用いる。その結果、ゲート電極とソース及びドレイン領
域への不純物導入後に、ゲート電極とソース及びドレイ
ン領域上に不純物を含まないシリコン膜を堆積すること
が可能であり、金属シリサイド膜を形成する下地構造と
して、不純物を含まないシリコンを用いることができ
る。
方法としては、ジシランガスを用いた超高真空気相成長
技術を用いる。
低い超高真空雰囲気下では低温でシリコンの選択成長が
可能である。また、本発明では、Si(100)単結晶
上とポリシリコン上に同一膜厚のノンドープシリコン層
を成長する必要がある。ポリシリコン表面には種々の面
方位が存在し、そのため単結晶表面と成長速度が異な
る。本発明では選択成長を反応律速モードとすることに
より膜成長速度の基板面方位依存性を消失させる新しい
成長モードを利用する。一例として、低温でジシランガ
ス流量を大きくしてシリコン成長を行うことにより、選
択成長の基板面方位依存性を消失させることができる。
ン流量とSi(100)及びポリシリコンの成長速度の
比較を示す。この条件を用いることによって、ソース及
びドレイン領域とゲートポリシリコン領域に同一厚のノ
ンドープシリコン層を成長することが可能である。
促進するために、選択成長したシリコン膜とシリコン基
板を、イオン注入法によりアモルファス化する方法も用
いている。
行った場合の形成される金属シリサイド膜のシート抵抗
の線幅依存性を示す。アモルファス化により、金属シリ
サイド膜のシート抵抗が下がっており、アモルファス化
がシリサイド化反応の促進に有効であることが示されて
いる。さらに、下地シリコンとして、ノンドープシリコ
ンを用いることにより、シリコン線幅が0.5μm 以下
でも低抵抗のシリサイド膜が形成できることが示されて
いる。
する。
方法の一実施例を示した模式的断面図である。
を形成したシリコン基板1上に、ゲート酸化膜5を熱酸
化法により形成し、ノンドープシリコン膜を堆積し、異
方性エッチングによりゲート電極を形成する。その後化
学的気相成長法により基板上にシリコン酸化膜を堆積
し、さらに異方性エッチングを施し、ゲート電極側面に
酸化膜スペーサー6を形成する。
ソース及びドレイン領域7にはヒ素を、PMOS領域の
ゲート電極81とソース及びドレイン領域8には二フッ
化ボロンをイオン注入法にて導入する(a図)。
0-9torrまで排気し、次に1sccmのジシランガ
スを注入する。また、基板を660℃まで加熱する。す
ると単結晶上とポリシリコン上でのみシリコン膜9が成
長し、しかも、成長速度が単結晶上とポリシリコン上で
1.2オングストローム/秒と等しくなる(b図)。成
長したシリコン中の不純物量は5×1018cm-3、膜厚は
30nmであった。
3E14cm-2の条件でヒ素を用いたイオン注入法によ
り、選択成長したシリコン膜9とシリコン基板7、8及
びゲートポリシリコン膜71、81をアモルファス化す
る。
にスパッタ法により、チタン膜を30nm堆積した後、6
50℃で10秒間のランプ・アニール法により、ゲート
電極とソース及びドレイン領域上に自己整合的にチタン
シリサイド膜10を形成する。
電極とソース及びドレイン領域への不純物導入後に、ゲ
ート電極とソース及びドレイン領域上に不純物を含まな
いシリコン膜を堆積することとヒ素イオン注入によるア
モルファス化により、不純物を含まないアモルファス化
シリコン膜とチタン膜との反応となる。従って線幅が
0.5μm 以下の微細ゲート電極上でも低抵抗のチタン
シリサイド膜が形成される。絶縁膜上の未反応金属膜1
0は、過酸化水素水系のウェットエッチングにより選択
的に除去する。この後、さらに、850℃で10秒間の
ランプ・アニール法により、ゲート電極とソース及びド
レイン領域のチタンシリサイド膜10を低抵抗化するこ
とにより、図1(d)に示すように、CMOS構造を形
成する。
図である。
を形成したシリコン基板1上に、ゲート酸化膜5を熱酸
化法により形成し、ゲート電極となるポリシリコン膜を
化学的気相成長法により堆積した後、ポリシリコンにリ
ンを拡散し、その後、タングステンシリサイド膜13を
スパッタ法により堆積する。
を形成した後、化学的気相成長法により基板上にシリコ
ン酸化膜を堆積し、さらに異方性エッチングを施し、ゲ
ート電極側面に酸化膜スペーサー6を形成し、その後
に、NMOS領域のソース及びドレイン領域7にはヒ素
を、PMOS領域のソース及びドレイン領域8には二フ
ッ化ボロンをイオン注入法にて導入する。
の条件でジシランを用いた化学的気相成長法により、基
板上のシリコン表面にのみ選択的に、かつ不純物量が1
019cm-3台以下である膜厚50nm以下のシリコン膜9を
堆積する。
3E14cm-2の条件でヒ素を用いたイオン注入法によ
り、選択成長したシリコン膜9とシリコン基板7、8及
びゲートポリシリコン膜7をアモルファス化する。
にスパッタ法により、チタン膜を50nm堆積した後、6
50℃で10秒間のランプ・アニール法により、ソース
及びドレイン領域上に自己整合的にチタンシリサイド膜
10を形成する。絶縁膜上の未反応金属膜11は、過酸
化水素水系のウェットエッチングにより選択的に除去す
る。この後、さらに、850℃で10秒間のランプ・ア
ニール法により、ソース及びドレイン領域のチタンシリ
サイド膜10を低抵抗化することにより、図2(d)に
示すように、CMOS構造を形成する。
式的断面図である。
を形成したシリコン基板1上に、ゲート酸化膜5を熱酸
化法により形成し、ゲート電極となるポリシリコン膜を
化学的気相成長法により堆積した後、ポリシリコンにリ
ンを拡散し、その後、タングステンシリサイド膜13を
スパッタ法により堆積し、その上部にシリコン酸化膜1
4を化学的気相成長法により堆積する。
化膜14とゲート電極を形成した後、化学的気相成長法
により基板上にシリコン酸化膜を堆積し、さらに異方性
エッチングを施し、ゲート電極側面に酸化膜スペーサー
6を形成し、その後に、NMOS領域のソース及びドレ
イン領域7にはヒ素を、PMOS領域のソース及びドレ
イン領域8には二フッ化ボロンをイオン注入法にて導入
した状態を示す。
の条件でジシランを用いた化学的気相成長法により、基
板上のシリコン表面にのみ選択的に、かつ不純物量が1
019cm-3台、膜厚50nmのシリコン膜9を堆積する。
1014cm-2、50keVでイオン注入し、アモルファス
化する。
にスパッタ法により、チタン膜を60nm堆積した後、6
90℃で15秒間のランプ・アニール法により、ソース
及びドレイン領域上に自己整合的にチタンシリサイド膜
10を形成する。絶縁膜上の未反応金属膜11は、過酸
化水素水系のウェットエッチングにより選択的に除去す
る。
ンプ・アニール法により、ソース及びドレイン領域のチ
タンシリサイド膜10を低抵抗化することにより、図3
(d)のCMOS構造を形成する。
長するのにジシランを用いたがシランでもよい。
注入にヒ素、二フッ化ボロンを使ったが、シリコン等で
もよい。
施例ではチタンを使ったが、モリブデン、タングステ
ン、タンタル等でもよい。
ト電極幅が0.5μm 以下の微細ゲート電極上におい
て、低抵抗の金属シリサイド膜を形成することが可能で
ある。また、シリサイド化反応を生じる下地シリコン
は、選択堆積により形成され、かつイオン注入によりア
モルファス化された、不純物を含まない膜であるので、
シリサイド化反応が生じ易く、かつCMOS構造におい
ては、NMOS側とPMOS側とでシリサイド膜厚が同
じになるという利点を有する。
ス性能を向上するために、ソース領域とドレイン領域の
接合深さが浅くなりつつあるため、ソース領域とドレイ
ン領域上に金属シリサイド膜を形成することは、困難と
なりつつある。しかし、本発明によれば、形成される金
属シリサイド膜の膜厚と接合深さとは関係がない。従っ
て、金属シリサイド膜の膜厚をゲート電極やソース領域
やドレイン領域の接合深さとは関係なく、決めることが
可能である。また、特開昭60−14461号公報「相
補型絶縁ゲート電界効果トランジスタ」や特開昭60−
128656号公報「半導体装置」や特開昭61−34
61号公報「半導体装置の製造方法」に記載されてい
る、せり上げ構造での問題点である、ゲート電極とドレ
イン領域が隣接する為に寄生容量が増加する、ソース及
びドレイン領域の接合深さを制御性良く形成することが
困難である、ソース及びドレイン領域の不純物導入後に
金属シリサイド膜を形成するので、シリサイド膜が形成
されにくいという問題点が解決されることは明らかであ
る。
ある。
ある。
ある。
例を示す模式的断面図である。
例を示す模式的断面図である。
成されるシリサイド膜のシート抵抗の関係を示す図であ
る。
るポリシリコン上と単結晶シリコン上のシリコン堆積速
度を示す図である。
合と行った場合において形成されるチタンシリサイド膜
のシート抵抗の線幅依存性を示す図である。
Claims (4)
- 【請求項1】素子分離領域を形成したシリコン半導体基
板上に、ゲート絶縁膜を介してシリコンゲートを形成す
る工程と、ゲート側面に絶縁膜を形成する工程と、イオ
ン注入を行いNチャネル型及びPチャネル型電界効果ト
ランジスタのゲート、ソース・ドレインとなる領域に不
純物を導入する工程と、基板上のシリコン表面に、選択
的に、不純物濃度が1019cm-3台以下のシリコン薄膜を
堆積する工程と、イオン注入してこのシリコン膜、ゲー
ト及び基板をアモルファス化する工程と、金属膜を堆積
し熱処理して金属シリサイド膜を形成し、未反応で残る
絶縁膜上の金属膜を除去する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項2】シリコンゲートに代えてシリコンと金属シ
リサイドの積層膜を用いる請求項1に記載の半導体装置
の製造方法。 - 【請求項3】ゲート側壁に絶縁膜を形成する工程に代え
て、ゲートの側壁及び上面に絶縁膜を形成する工程を有
する請求項1または2の半導体装置の製造方法。 - 【請求項4】基板上のシリコン表面に、選択的にシリコ
ン膜を堆積するのに、ジシランガスまたはシランガスを
用いた反応律速モードの化学的気相成長法を用いる請求
項1、2または3に記載の半導体装置の製造方法。
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