JPH113588A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH113588A JPH113588A JP9155091A JP15509197A JPH113588A JP H113588 A JPH113588 A JP H113588A JP 9155091 A JP9155091 A JP 9155091A JP 15509197 A JP15509197 A JP 15509197A JP H113588 A JPH113588 A JP H113588A
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- circuit
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】半導体記憶装置のリードサイクルタイムを高速
化する。 【解決手段】リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ，
第１のデータアンプ回路９０，プリチャージ回路１００
を備え、外部クロック信号に同期したパイプライン動作
によりデータを伝達し、リード時に外部端子ＤＱに出力
する半導体記憶装置において、リード時に内部クロック
信号ＩＣＬＫに同期してカウント動作を行うカウンタ回
路２００と、リード時にカウンタ回路２００の出力値に
対応してそれぞれ活性化され相補信号対をそれぞれラッ
チ入力し差動増幅し出力する２つの第２のデータアンプ
回路１１１，１１２と、これら各第２のデータアンプ回
路１１１，１１２の出力を入力しカウンタ回路２００の
出力値に対応して選択し次段に出力する選択回路２２０
とを備える。
化する。 【解決手段】リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ，
第１のデータアンプ回路９０，プリチャージ回路１００
を備え、外部クロック信号に同期したパイプライン動作
によりデータを伝達し、リード時に外部端子ＤＱに出力
する半導体記憶装置において、リード時に内部クロック
信号ＩＣＬＫに同期してカウント動作を行うカウンタ回
路２００と、リード時にカウンタ回路２００の出力値に
対応してそれぞれ活性化され相補信号対をそれぞれラッ
チ入力し差動増幅し出力する２つの第２のデータアンプ
回路１１１，１１２と、これら各第２のデータアンプ回
路１１１，１１２の出力を入力しカウンタ回路２００の
出力値に対応して選択し次段に出力する選択回路２２０
とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、外部クロック信号に同期してパイプライン動
作する半導体記憶装置に関する。
し、特に、外部クロック信号に同期してパイプライン動
作する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ＭＰＵの高速化に伴い、半導体記
憶装置の高速化の要求が高まっており、様々な高速メモ
リが提案されている。その中の一つに、外部クロック信
号に同期したＤＲＡＭ、シンクロナスＤＲＡＭがあり、
高速化実現の手段として、内部パイプライン構造を用い
ているものがある（特開平６−７６５６６号公報記載の
「半導体メモリ装置」）。図４は、このパイプライン構
造を持つ従来の半導体記憶装置におけるメモリアレイ部
のセンスアンプから外部端子までのデータ伝達経路部の
構成例を示す部分ブロック図である。この従来の半導体
記憶装置のデータ伝達経路部は、コマンド制御回路１
０，内部クロック発生回路２０，ライトリード制御回路
３０，ライトデータ初段回路４０，ライトデータラッチ
回路５０，ライトアンプ回路６０，ライトスイッチ回路
７０，センスアンプ８０，第１のデータアンプ回路９
０，リードライトバスプリチャージ回路１００，第２の
データアンプ回路１１０，リードデータラッチ回路１２
０，データアウトバッファー回路１３０とを備え、メモ
リアレイ部のセンスアンプ８０と離れて配置された外部
端子ＤＱの周辺部の間をリードライトデータバス対ＲＷ
ＢＵＳ・Ｔ／Ｎで接続しリードライトデータの授受を行
っている。
憶装置の高速化の要求が高まっており、様々な高速メモ
リが提案されている。その中の一つに、外部クロック信
号に同期したＤＲＡＭ、シンクロナスＤＲＡＭがあり、
高速化実現の手段として、内部パイプライン構造を用い
ているものがある（特開平６−７６５６６号公報記載の
「半導体メモリ装置」）。図４は、このパイプライン構
造を持つ従来の半導体記憶装置におけるメモリアレイ部
のセンスアンプから外部端子までのデータ伝達経路部の
構成例を示す部分ブロック図である。この従来の半導体
記憶装置のデータ伝達経路部は、コマンド制御回路１
０，内部クロック発生回路２０，ライトリード制御回路
３０，ライトデータ初段回路４０，ライトデータラッチ
回路５０，ライトアンプ回路６０，ライトスイッチ回路
７０，センスアンプ８０，第１のデータアンプ回路９
０，リードライトバスプリチャージ回路１００，第２の
データアンプ回路１１０，リードデータラッチ回路１２
０，データアウトバッファー回路１３０とを備え、メモ
リアレイ部のセンスアンプ８０と離れて配置された外部
端子ＤＱの周辺部の間をリードライトデータバス対ＲＷ
ＢＵＳ・Ｔ／Ｎで接続しリードライトデータの授受を行
っている。
【０００３】コマンド制御回路１０は、外部からの入力
信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ（−ＢはＬｏｗアクテ
ィブあるいは否定を表す），外部入力クロック信号ＣＬ
Ｋを入力し、ライト活性化信号ＷＲ，リード活性化信号
ＲＥを出力する。
信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ（−ＢはＬｏｗアクテ
ィブあるいは否定を表す），外部入力クロック信号ＣＬ
Ｋを入力し、ライト活性化信号ＷＲ，リード活性化信号
ＲＥを出力する。
【０００４】内部クロック発生回路２０は、外部入力ク
ロック信号ＣＬＫを入力し、内部クロック信号ＩＣＬ
Ｋ，ＩＣＬＫ１，ＩＣＬＫ２を発生する。
ロック信号ＣＬＫを入力し、内部クロック信号ＩＣＬ
Ｋ，ＩＣＬＫ１，ＩＣＬＫ２を発生する。
【０００５】ライトリード制御回路３０は、ライト活性
化信号ＷＲ，リード活性化信号ＲＥ，内部クロック信号
ＩＣＬＫを入力し、ライト用パルス信号ＷＰＵＬ，リー
ド用パルス信号ＲＰＵＬ１，リードイネーブル信号ＲＥ
ＡＤＥ，リードデータラッチ信号ＬＡＴＣＨを出力す
る。
化信号ＷＲ，リード活性化信号ＲＥ，内部クロック信号
ＩＣＬＫを入力し、ライト用パルス信号ＷＰＵＬ，リー
ド用パルス信号ＲＰＵＬ１，リードイネーブル信号ＲＥ
ＡＤＥ，リードデータラッチ信号ＬＡＴＣＨを出力す
る。
【０００６】ライトデータ初段回路４０は、Ｄ−Ｆ／Ｆ
回路からなり、端子ＤＱからの外部データと、内部クロ
ック信号ＩＣＬＫ１を入力し、ライトデータＷＤＡＴＡ
１を出力する。
回路からなり、端子ＤＱからの外部データと、内部クロ
ック信号ＩＣＬＫ１を入力し、ライトデータＷＤＡＴＡ
１を出力する。
【０００７】ライトデータラッチ回路５０は、Ｄ−Ｆ／
Ｆ回路からなり、ライトデータＷＤＡＴＡ１を内部クロ
ック信号ＩＣＬＫ２に同期してラッチし、ライトデータ
ＷＤＡＴＡとして出力する。
Ｆ回路からなり、ライトデータＷＤＡＴＡ１を内部クロ
ック信号ＩＣＬＫ２に同期してラッチし、ライトデータ
ＷＤＡＴＡとして出力する。
【０００８】ライトアンプ回路６０は、ライトデータＷ
ＤＡＴＡ，リードイネーブル信号ＲＥＡＤＥを入力し、
リードイネーブル信号ＲＥＡＤＥが“Ｌｏｗ”の時に、
リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎを駆動し、ライ
トデータＷＤＡＴＡの相補出力対をリードライトバス対
ＲＷＢＵＳ・Ｔ／Ｎに出力する。また、リードイネーブ
ル信号ＲＥＡＤＥが“Ｈｉｇｈ”の時には、リードライ
トバス対ＲＷＢＵＳ・Ｔ／Ｎに対してハイ・インピーダ
ンス状態になる。
ＤＡＴＡ，リードイネーブル信号ＲＥＡＤＥを入力し、
リードイネーブル信号ＲＥＡＤＥが“Ｌｏｗ”の時に、
リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎを駆動し、ライ
トデータＷＤＡＴＡの相補出力対をリードライトバス対
ＲＷＢＵＳ・Ｔ／Ｎに出力する。また、リードイネーブ
ル信号ＲＥＡＤＥが“Ｈｉｇｈ”の時には、リードライ
トバス対ＲＷＢＵＳ・Ｔ／Ｎに対してハイ・インピーダ
ンス状態になる。
【０００９】ライトスイッチ回路７０は、リードライト
バス対ＲＷＢＵＳ・Ｔ／Ｎからのデータおよびライト用
パルス信号ＷＰＵＬを入力し、ライトスイッチ信号ＷＳ
Ｗを出力し、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎか
らのデータをライトバス対ＷＩＯ・Ｔ／Ｎに出力する。
バス対ＲＷＢＵＳ・Ｔ／Ｎからのデータおよびライト用
パルス信号ＷＰＵＬを入力し、ライトスイッチ信号ＷＳ
Ｗを出力し、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎか
らのデータをライトバス対ＷＩＯ・Ｔ／Ｎに出力する。
【００１０】センスアンプ８０は、ライトスイッチ信号
ＷＳＷが“Ｈｉｇｈ”の時に、ライトバス対ＷＩＯ・Ｔ
／Ｎのデータを入力し列アドレス信号に対応したビット
線に出力し、ライトスイッチ信号ＷＳＷが“Ｌｏｗ”の
時に、列アドレス信号に対応したビット線からリードバ
ス対ＲＩＯ・Ｔ／Ｎにリードデータの相補出力対を出力
する。
ＷＳＷが“Ｈｉｇｈ”の時に、ライトバス対ＷＩＯ・Ｔ
／Ｎのデータを入力し列アドレス信号に対応したビット
線に出力し、ライトスイッチ信号ＷＳＷが“Ｌｏｗ”の
時に、列アドレス信号に対応したビット線からリードバ
ス対ＲＩＯ・Ｔ／Ｎにリードデータの相補出力対を出力
する。
【００１１】第１のデータアンプ回路９０は、リード時
に外部同期信号に対応して生成されるリード用パルス信
号ＲＰＵＬ１により活性化され、センスアンプ８０の相
補出力対ＲＩＯ・Ｔ／Ｎの電位差を差動増幅し、リード
ライトバス対ＷＢＵＳ・Ｔ／Ｎをそれぞれ駆動し、リー
ドデータの相補信号対を出力する。これら相補信号対の
“Ｈｉｇｈ”および“Ｌｏｗ”の各電位は、ライトスイ
ッチ回路が“Ｈｉｇｈ”および“Ｌｏｗ”と看做す電圧
の中間にあり、かつ、両方とも、ライトスイッチ回路に
とっては“Ｈｉｇｈ”と看做せる電圧に設定されてい
る。
に外部同期信号に対応して生成されるリード用パルス信
号ＲＰＵＬ１により活性化され、センスアンプ８０の相
補出力対ＲＩＯ・Ｔ／Ｎの電位差を差動増幅し、リード
ライトバス対ＷＢＵＳ・Ｔ／Ｎをそれぞれ駆動し、リー
ドデータの相補信号対を出力する。これら相補信号対の
“Ｈｉｇｈ”および“Ｌｏｗ”の各電位は、ライトスイ
ッチ回路が“Ｈｉｇｈ”および“Ｌｏｗ”と看做す電圧
の中間にあり、かつ、両方とも、ライトスイッチ回路に
とっては“Ｈｉｇｈ”と看做せる電圧に設定されてい
る。
【００１２】リードライトバスプリチャージ回路１００
は、リードイネーブル信号ＲＥＡＤＥおよびリード用パ
ルス信号ＲＰＵＬ１を入力し、リード時に第１のデータ
アンプ９０の非活性期間に対応してリードライトバス対
ＲＷＢＵＳ・Ｔ／Ｎを“Ｈｉｇｈ”の電位にそれぞれプ
リチャージする。
は、リードイネーブル信号ＲＥＡＤＥおよびリード用パ
ルス信号ＲＰＵＬ１を入力し、リード時に第１のデータ
アンプ９０の非活性期間に対応してリードライトバス対
ＲＷＢＵＳ・Ｔ／Ｎを“Ｈｉｇｈ”の電位にそれぞれプ
リチャージする。
【００１３】第２のデータアンプ回路１１０は、リード
イネーブル信号ＲＥＡＤＥおよびリード用パルス信号Ｒ
ＰＵＬ１を入力し、リード時にリード用パルス信号ＲＰ
ＵＬ１の遅延信号に対応して活性化され、リードライト
バス対ＲＷＢＵＳ・Ｔ／Ｎ上の相補信号対をそれぞれラ
ッチ入力し、差動増幅し、リードバス対ＲＢＵＳ・Ｔ／
Ｎに出力する。
イネーブル信号ＲＥＡＤＥおよびリード用パルス信号Ｒ
ＰＵＬ１を入力し、リード時にリード用パルス信号ＲＰ
ＵＬ１の遅延信号に対応して活性化され、リードライト
バス対ＲＷＢＵＳ・Ｔ／Ｎ上の相補信号対をそれぞれラ
ッチ入力し、差動増幅し、リードバス対ＲＢＵＳ・Ｔ／
Ｎに出力する。
【００１４】リードデータラッチ回路１２０は、Ｄ−Ｆ
／Ｆ回路からなり、リードバス対ＲＢＵＳ・Ｔ／Ｎおよ
びリードデータラッチ信号ＬＡＴＣＨを入力し、リード
バス対ＯＵＴ・Ｔ／Ｎにデータを出力する。
／Ｆ回路からなり、リードバス対ＲＢＵＳ・Ｔ／Ｎおよ
びリードデータラッチ信号ＬＡＴＣＨを入力し、リード
バス対ＯＵＴ・Ｔ／Ｎにデータを出力する。
【００１５】データアウトバッファー回路１３０は、リ
ードバス対ＯＵＴ・Ｔ／Ｎのデータを入力し、外部端子
ＤＱにデータを出力する。
ードバス対ＯＵＴ・Ｔ／Ｎのデータを入力し、外部端子
ＤＱにデータを出力する。
【００１６】図５は、図４の従来の半導体記憶装置にお
けるデータ伝達経路部のリードライトバス対の入出力ブ
ロック詳細構成例を示す部分ブロック図である。図５を
参照して、ライトアンプ回路６０，第１のデータアンプ
回路９０，リードライトバスプリチャージ回路１００，
第２のデータアンプ回路１１０について、詳細構成を追
加説明する。
けるデータ伝達経路部のリードライトバス対の入出力ブ
ロック詳細構成例を示す部分ブロック図である。図５を
参照して、ライトアンプ回路６０，第１のデータアンプ
回路９０，リードライトバスプリチャージ回路１００，
第２のデータアンプ回路１１０について、詳細構成を追
加説明する。
【００１７】ライトアンプ回路６０は、ライトデータＷ
ＤＡＴＡ，リードイネーブル信号ＲＥＡＤＥを入力しそ
れぞれの反転信号を出力するインバータＩＮＶ１，ＩＮ
Ｖ２と、ライトデータＷＤＡＴＡおよびリードイネーブ
ル信号ＲＥＡＤＥ，その反転信号をそれぞれ入力するＮ
ＯＲゲートＮＯＲ１，ＮＡＮＤゲートＮＡＮＤ１と、イ
ンバータＩＮＶ１の出力およびリードイネーブル信号Ｒ
ＥＡＤＥ，その反転信号をそれぞれ入力するＮＯＲゲー
トＮＯＲ２，ＮＡＮＤゲートＮＡＮＤ２と、リードライ
トバスＲＷＢＵＳ・Ｔおよび接地，電源の間にそれぞれ
接続されＮＯＲゲートＮＯＲ１，ＮＡＮＤゲートＮＡＮ
Ｄ１の各出力をそれぞれゲート電極に入力するＮ型トラ
ンジスタＮ１，Ｐ型トランジスタＰ１と、リードライト
バスＲＷＢＵＳ・Ｎおよび接地，電源の間にそれぞれ接
続されＮＯＲゲートＮＯＲ２，ＮＡＮＤゲートＮＡＮＤ
２の各出力をそれぞれゲート電極に入力するＮ型トラン
ジスタＮ２，Ｐ型トランジスタＰ２とで構成されてい
る。
ＤＡＴＡ，リードイネーブル信号ＲＥＡＤＥを入力しそ
れぞれの反転信号を出力するインバータＩＮＶ１，ＩＮ
Ｖ２と、ライトデータＷＤＡＴＡおよびリードイネーブ
ル信号ＲＥＡＤＥ，その反転信号をそれぞれ入力するＮ
ＯＲゲートＮＯＲ１，ＮＡＮＤゲートＮＡＮＤ１と、イ
ンバータＩＮＶ１の出力およびリードイネーブル信号Ｒ
ＥＡＤＥ，その反転信号をそれぞれ入力するＮＯＲゲー
トＮＯＲ２，ＮＡＮＤゲートＮＡＮＤ２と、リードライ
トバスＲＷＢＵＳ・Ｔおよび接地，電源の間にそれぞれ
接続されＮＯＲゲートＮＯＲ１，ＮＡＮＤゲートＮＡＮ
Ｄ１の各出力をそれぞれゲート電極に入力するＮ型トラ
ンジスタＮ１，Ｐ型トランジスタＰ１と、リードライト
バスＲＷＢＵＳ・Ｎおよび接地，電源の間にそれぞれ接
続されＮＯＲゲートＮＯＲ２，ＮＡＮＤゲートＮＡＮＤ
２の各出力をそれぞれゲート電極に入力するＮ型トラン
ジスタＮ２，Ｐ型トランジスタＰ２とで構成されてい
る。
【００１８】第１のデータアンプ回路９０は、リード用
パルス信号ＲＰＵＬ１により活性化制御されリードバス
対ＲＩＯ・Ｔ／Ｎ上の電圧レベル差を差動増幅する差動
増幅器９１と、リードライトバスＲＷＢＵＳ・Ｔおよび
接地の間に互いに直列接続されリードバスＲＩＯ・Ｎ，
リード用パルス信号ＲＰＵＬ１をゲート電極に接続また
は入力するＮ型トランジスタＮ３，Ｎ５と、リードライ
トバスＲＷＢＵＳ・Ｎおよび接地の間に互いに直列接続
されリードバスＲＩＯ・Ｔ，リード用パルス信号ＲＰＵ
Ｌ１をゲート電極に接続または入力するＮ型トランジス
タＮ４，Ｎ６とで構成されている。
パルス信号ＲＰＵＬ１により活性化制御されリードバス
対ＲＩＯ・Ｔ／Ｎ上の電圧レベル差を差動増幅する差動
増幅器９１と、リードライトバスＲＷＢＵＳ・Ｔおよび
接地の間に互いに直列接続されリードバスＲＩＯ・Ｎ，
リード用パルス信号ＲＰＵＬ１をゲート電極に接続また
は入力するＮ型トランジスタＮ３，Ｎ５と、リードライ
トバスＲＷＢＵＳ・Ｎおよび接地の間に互いに直列接続
されリードバスＲＩＯ・Ｔ，リード用パルス信号ＲＰＵ
Ｌ１をゲート電極に接続または入力するＮ型トランジス
タＮ４，Ｎ６とで構成されている。
【００１９】リードライトバスプリチャージ回路１００
は、リード用パルス信号ＲＰＵＬ１を入力および反転す
るインバータＩＮＶ３と、その出力およびリードイネー
ブル信号ＲＥＡＤＥを入力するＮＡＮＤゲートＮＡＮＤ
３と、その出力をゲート電極にそれぞれ接続し電源およ
びリードライトバスＲＷＢＵＳ・Ｔ，ＲＷＢＵＳ・Ｎの
間にそれぞれ接続されたＰ型トランジスタＰ３，Ｐ４と
で構成されている。
は、リード用パルス信号ＲＰＵＬ１を入力および反転す
るインバータＩＮＶ３と、その出力およびリードイネー
ブル信号ＲＥＡＤＥを入力するＮＡＮＤゲートＮＡＮＤ
３と、その出力をゲート電極にそれぞれ接続し電源およ
びリードライトバスＲＷＢＵＳ・Ｔ，ＲＷＢＵＳ・Ｎの
間にそれぞれ接続されたＰ型トランジスタＰ３，Ｐ４と
で構成されている。
【００２０】第２のデータアンプ回路１１０は、リード
用パルス信号ＲＰＵＬ１を入力および遅延しその遅延信
号ＲＰＵＬＤを出力するディレイ素子Ｄ１１０と、リー
ドイネーブル信号ＲＥＡＤＥを入力するインバータＩＮ
Ｖ１０２と、その出力およびリード用パルス信号ＲＰＵ
ＬＤを入力するＮＯＲゲートＮＯＲ１０１と、その出力
を入力するインバータＩＮＶ１０１と、非活性化期間そ
れぞれ信号入力しそれらの電位差を活性化期間に差動増
幅し出力する差動端子対ＲＤＡＴＡ・Ｔ／Ｎをもち遅延
信号ＲＰＵＬＤにより活性化される差動増幅器１０５
と、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ，差動端子
対ＲＤＡＴＡ・Ｔ／Ｎを入力，出力にそれぞれ接続しそ
の入出力間がＮＯＲゲートＮＯＲ１０１出力に対応して
それぞれオン／オフするトランスファゲート対ＴＧ１０
１，ＴＧ１０２と、差動端子対ＲＤＡＴＡ・Ｔ／Ｎ間お
よび電源との間に接続されリードイネーブル信号ＲＥＡ
ＤＥをゲート電極に入力するＰ型トランジスタＰ１０
１，Ｐ１０２，Ｐ１０３と、差動端子対ＲＤＡＴＡ・Ｔ
／Ｎをそれぞれ入力しリードバス対ＲＢＵＳ・Ｎ／Ｔに
出力するインバータＩＮＶ１０３，ＩＮＶ１０４とで構
成されている。
用パルス信号ＲＰＵＬ１を入力および遅延しその遅延信
号ＲＰＵＬＤを出力するディレイ素子Ｄ１１０と、リー
ドイネーブル信号ＲＥＡＤＥを入力するインバータＩＮ
Ｖ１０２と、その出力およびリード用パルス信号ＲＰＵ
ＬＤを入力するＮＯＲゲートＮＯＲ１０１と、その出力
を入力するインバータＩＮＶ１０１と、非活性化期間そ
れぞれ信号入力しそれらの電位差を活性化期間に差動増
幅し出力する差動端子対ＲＤＡＴＡ・Ｔ／Ｎをもち遅延
信号ＲＰＵＬＤにより活性化される差動増幅器１０５
と、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ，差動端子
対ＲＤＡＴＡ・Ｔ／Ｎを入力，出力にそれぞれ接続しそ
の入出力間がＮＯＲゲートＮＯＲ１０１出力に対応して
それぞれオン／オフするトランスファゲート対ＴＧ１０
１，ＴＧ１０２と、差動端子対ＲＤＡＴＡ・Ｔ／Ｎ間お
よび電源との間に接続されリードイネーブル信号ＲＥＡ
ＤＥをゲート電極に入力するＰ型トランジスタＰ１０
１，Ｐ１０２，Ｐ１０３と、差動端子対ＲＤＡＴＡ・Ｔ
／Ｎをそれぞれ入力しリードバス対ＲＢＵＳ・Ｎ／Ｔに
出力するインバータＩＮＶ１０３，ＩＮＶ１０４とで構
成されている。
【００２１】図６は、この従来の半導体記憶装置におけ
るデータ伝達経路部の動作例を示す波形図である。次
に、図４，５，６を参照して、従来の半導体記憶装置に
おけるデータ伝達経路部の動作を説明する。
るデータ伝達経路部の動作例を示す波形図である。次
に、図４，５，６を参照して、従来の半導体記憶装置に
おけるデータ伝達経路部の動作を説明する。
【００２２】まず、サイクルＣ１の内部クロック信号Ｉ
ＣＬＫの立上り変化↑で、リード動作を開始すると、リ
ードイネーブル信号ＲＥＡＤＥが“Ｈｉｇｈ”となり、
ライトアンプ回路６０は、Ｐ型トランジスタＰ１，Ｐ２
およびＮ型トランジスタＮ１，Ｎ２がオフし、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎと電気的に非接続とな
る。それと同時に、リードライトバスプリチャージ回路
１００により、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ
は“Ｈｉｇｈ”レベルにプリチャージされる。また、第
２データアンプ回路１１０内のトランスファゲートＴＧ
１０１，ＴＧ１０２がオンすると同時に、Ｐ型トランジ
スタＰ１０１〜Ｐ１０３がオフし、バランスプリチャー
ジされていた差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎと接続される。
ＣＬＫの立上り変化↑で、リード動作を開始すると、リ
ードイネーブル信号ＲＥＡＤＥが“Ｈｉｇｈ”となり、
ライトアンプ回路６０は、Ｐ型トランジスタＰ１，Ｐ２
およびＮ型トランジスタＮ１，Ｎ２がオフし、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎと電気的に非接続とな
る。それと同時に、リードライトバスプリチャージ回路
１００により、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ
は“Ｈｉｇｈ”レベルにプリチャージされる。また、第
２データアンプ回路１１０内のトランスファゲートＴＧ
１０１，ＴＧ１０２がオンすると同時に、Ｐ型トランジ
スタＰ１０１〜Ｐ１０３がオフし、バランスプリチャー
ジされていた差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎと接続される。
【００２３】次に、内部クロック信号ＩＣＬＫの立上り
変化↑で、リード用パルス信号ＲＰＵＬ１が“Ｈｉｇ
ｈ”となり、第１のデータアンプ回路９０において、差
動増幅器９１が活性化し、センスアンプ８０のリードバ
ス対ＲＩＯ・Ｔ／Ｎにおいてデータに応じて生じた電位
差を更に増幅し、Ｎ型トランジスタＮ５，Ｎ６がオンと
なる。同時に、リードライトバスプリチャージ回路１０
０において、のＰ型トランジスタＰ３，Ｐ４はオンから
オフに変化する。このとき、Ｎ型トランジスタＮ３，Ｎ
４のそれぞれのゲートに接続されているリードバス対Ｒ
ＩＯ・Ｔ，ＲＩＯ・Ｎには、電位差が生じているため、
Ｎ型トランジスタＮ３，Ｎ４のオン抵抗に差が出る。よ
って、リードバス対ＲＩＯＴ，ＲＩＯＮ間の電位差に応
じて、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ上の相補
信号対間にも電位差が生じる。
変化↑で、リード用パルス信号ＲＰＵＬ１が“Ｈｉｇ
ｈ”となり、第１のデータアンプ回路９０において、差
動増幅器９１が活性化し、センスアンプ８０のリードバ
ス対ＲＩＯ・Ｔ／Ｎにおいてデータに応じて生じた電位
差を更に増幅し、Ｎ型トランジスタＮ５，Ｎ６がオンと
なる。同時に、リードライトバスプリチャージ回路１０
０において、のＰ型トランジスタＰ３，Ｐ４はオンから
オフに変化する。このとき、Ｎ型トランジスタＮ３，Ｎ
４のそれぞれのゲートに接続されているリードバス対Ｒ
ＩＯ・Ｔ，ＲＩＯ・Ｎには、電位差が生じているため、
Ｎ型トランジスタＮ３，Ｎ４のオン抵抗に差が出る。よ
って、リードバス対ＲＩＯＴ，ＲＩＯＮ間の電位差に応
じて、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ上の相補
信号対間にも電位差が生じる。
【００２４】次に、リードライトバス対ＲＷＢＵＳ・Ｔ
／Ｎ上の相補信号対間に十分差電位が生じるタイミング
で、第２のデータアンプ回路１１０において、リード用
パルス信号ＲＰＵＬ１の遅延信号ＲＰＵＬＤが“Ｌｏ
ｗ”から“Ｈｉｇｈ”に変化し、トランスファゲートＴ
Ｇ１０１，ＴＧ１０２がオンからオフとなり、差動端子
対ＲＤＡＴＡ・Ｔ／Ｎがリードライトバス対ＲＷＢＵＳ
・Ｔ／Ｎから切り離され、差動端子対ＲＤＡＴＡ・Ｔ／
Ｎに伝達されていた相補信号対の電位差がラッチ入力さ
れ、差動増幅器１０５が活性化される。差動増幅器１０
５は、差動端子対ＲＤＡＴＡ・Ｔ／Ｎ上の相補信号対の
電位差を差動増幅しインバータＩＮＶ１０３，ＩＮＶ１
０４を介してリードバス対ＲＢＵＳ・Ｔ／Ｎに出力す
る。
／Ｎ上の相補信号対間に十分差電位が生じるタイミング
で、第２のデータアンプ回路１１０において、リード用
パルス信号ＲＰＵＬ１の遅延信号ＲＰＵＬＤが“Ｌｏ
ｗ”から“Ｈｉｇｈ”に変化し、トランスファゲートＴ
Ｇ１０１，ＴＧ１０２がオンからオフとなり、差動端子
対ＲＤＡＴＡ・Ｔ／Ｎがリードライトバス対ＲＷＢＵＳ
・Ｔ／Ｎから切り離され、差動端子対ＲＤＡＴＡ・Ｔ／
Ｎに伝達されていた相補信号対の電位差がラッチ入力さ
れ、差動増幅器１０５が活性化される。差動増幅器１０
５は、差動端子対ＲＤＡＴＡ・Ｔ／Ｎ上の相補信号対の
電位差を差動増幅しインバータＩＮＶ１０３，ＩＮＶ１
０４を介してリードバス対ＲＢＵＳ・Ｔ／Ｎに出力す
る。
【００２５】次のサイクルＣ２で、ラッチ信号ＬＡＴＣ
Ｈが内部クロック信号に同期して“Ｈｉｇｈ”となり、
リードデータラッチ回路１２０が、リードバス対ＲＢＵ
Ｓ・Ｔ／Ｎ上のリードデータをラッチし、リードバス対
ＯＵＴ・Ｔ／Ｎにリードデータを伝達する。また、リー
ド用パルス信号ＲＰＵＬ１が“Ｌｏｗ”となり、第１の
データアンプ回路９０において、差動増幅器９１が非活
性化し、リードバス対ＲＩＯ・Ｔ／Ｎがバランスプリチ
ャージされる。同時に、Ｎ型トランジスタＮ５，Ｎ６が
オフとなり、リードライトバスプリチャージ回路１００
により、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎが“Ｈ
ｉｇｈ”レベルにプリチャージされる。
Ｈが内部クロック信号に同期して“Ｈｉｇｈ”となり、
リードデータラッチ回路１２０が、リードバス対ＲＢＵ
Ｓ・Ｔ／Ｎ上のリードデータをラッチし、リードバス対
ＯＵＴ・Ｔ／Ｎにリードデータを伝達する。また、リー
ド用パルス信号ＲＰＵＬ１が“Ｌｏｗ”となり、第１の
データアンプ回路９０において、差動増幅器９１が非活
性化し、リードバス対ＲＩＯ・Ｔ／Ｎがバランスプリチ
ャージされる。同時に、Ｎ型トランジスタＮ５，Ｎ６が
オフとなり、リードライトバスプリチャージ回路１００
により、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎが“Ｈ
ｉｇｈ”レベルにプリチャージされる。
【００２６】続いて、第２のデータアンプ回路１１０に
おいて、リード用パルス信号ＲＰＵＬＤ１の遅延信号Ｒ
ＰＵＬＤが“Ｌｏｗ”となり、差動増幅器１０５が非活
性化すると共に、トランファーゲートＴＧ１０１，ＴＧ
１０２がオンし、第２のデータアンプ回路１１０内の差
動端子対ＲＤＡＴＡ・Ｔ／Ｎが、リードライトバス対Ｒ
ＷＢＵＳ・Ｔ／Ｎと接続され、サイクルＣ２でリード用
パルス信号ＲＰＵＬ１が“Ｈｉｇｈ”となるまで、“Ｈ
ｉｇｈ”レベルにバランスプリチャージされる。
おいて、リード用パルス信号ＲＰＵＬＤ１の遅延信号Ｒ
ＰＵＬＤが“Ｌｏｗ”となり、差動増幅器１０５が非活
性化すると共に、トランファーゲートＴＧ１０１，ＴＧ
１０２がオンし、第２のデータアンプ回路１１０内の差
動端子対ＲＤＡＴＡ・Ｔ／Ｎが、リードライトバス対Ｒ
ＷＢＵＳ・Ｔ／Ｎと接続され、サイクルＣ２でリード用
パルス信号ＲＰＵＬ１が“Ｈｉｇｈ”となるまで、“Ｈ
ｉｇｈ”レベルにバランスプリチャージされる。
【００２７】
【発明が解決しようとする課題】以上説明したように、
この従来の半導体記憶装置では、リード時において、サ
イクルＣ１期間中のリード用パルス信号ＲＰＵＬ１の立
上り変化↑から次のサイクルＣ２期間中の立上り変化↑
までの１サイクル期間中に、リードデータを伝達するた
め、次の３つの動作を順に行う必要がある。第１の動作
は、第１のデータアンプ９０がリードライトバス対ＲＷ
ＢＵＳ・Ｔ／Ｎを駆動し相補信号対の電位差を拡大し、
第２のデータアンプ回路１１０内の差動端子対ＲＤＡＴ
Ａ・Ｔ／Ｎに伝達する。第２の動作は、第２のデータア
ンプ回路１１０において、差動端子対ＲＤＡＴＡ・Ｔ／
Ｎ間の電位差を差動増幅し、次段のリードデータラッチ
回路１２０がラッチ入力する。第３の動作は、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎをプリチャージし、第２
のデータアンプ回路１１０において、トランファーゲー
トＴＧ１０１，ＴＧ１０２を介して差動端子対ＲＤＡＴ
Ａ・Ｔ／Ｎをバランスプリチャージする。
この従来の半導体記憶装置では、リード時において、サ
イクルＣ１期間中のリード用パルス信号ＲＰＵＬ１の立
上り変化↑から次のサイクルＣ２期間中の立上り変化↑
までの１サイクル期間中に、リードデータを伝達するた
め、次の３つの動作を順に行う必要がある。第１の動作
は、第１のデータアンプ９０がリードライトバス対ＲＷ
ＢＵＳ・Ｔ／Ｎを駆動し相補信号対の電位差を拡大し、
第２のデータアンプ回路１１０内の差動端子対ＲＤＡＴ
Ａ・Ｔ／Ｎに伝達する。第２の動作は、第２のデータア
ンプ回路１１０において、差動端子対ＲＤＡＴＡ・Ｔ／
Ｎ間の電位差を差動増幅し、次段のリードデータラッチ
回路１２０がラッチ入力する。第３の動作は、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎをプリチャージし、第２
のデータアンプ回路１１０において、トランファーゲー
トＴＧ１０１，ＴＧ１０２を介して差動端子対ＲＤＡＴ
Ａ・Ｔ／Ｎをバランスプリチャージする。
【００２８】これら３つの動作の中、例えば、第１およ
び第２の動作を同時に行うと、第２のデータアンプ回路
１１０が、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ上の
データを破壊してしまう。また、他の組み合わせ動作が
同時動作できないことは自明である。
び第２の動作を同時に行うと、第２のデータアンプ回路
１１０が、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎ上の
データを破壊してしまう。また、他の組み合わせ動作が
同時動作できないことは自明である。
【００２９】また、これら３つの各動作時間は、リード
ライトバス対ＲＷＢＵＳ・Ｔ／Ｎ，差動端子対ＲＤＡＴ
Ａ・Ｔ／Ｎなどの配線容量や配線抵抗，トランジスタの
ゲート容量などで物理的に決まり、これら３つの動作時
間の和により決定されるリード動作のサイクルタイムを
更に高速化することは難しいという問題点があった。
ライトバス対ＲＷＢＵＳ・Ｔ／Ｎ，差動端子対ＲＤＡＴ
Ａ・Ｔ／Ｎなどの配線容量や配線抵抗，トランジスタの
ゲート容量などで物理的に決まり、これら３つの動作時
間の和により決定されるリード動作のサイクルタイムを
更に高速化することは難しいという問題点があった。
【００３０】従って、本発明の目的は、上記課題の少な
くとも１つを解決し、半導体記憶装置のリードサイクル
タイムを高速化することにある。
くとも１つを解決し、半導体記憶装置のリードサイクル
タイムを高速化することにある。
【００３１】
【課題を解決するための手段】そのため、本発明は、メ
モリアレイ部のセンスアンプから外部端子までのデータ
伝達経路部が、リード時およびライト時にデータの相補
信号対をそれぞれ伝達する２本１組のリードライトバス
対と、リード時に外部同期信号に対応して活性化され前
記センスアンプの相補出力対の電位差を差動増幅し前記
リードライトバス対をそれぞれ駆動し前記相補信号対を
出力する第１のデータアンプ手段と、リード時に前記第
１のデータアンプ手段の非活性期間に対応して前記リー
ドライトバス対をそれぞれプリチャージするバスプリチ
ャージ手段とを備え、前記外部同期信号に同期したパイ
プライン動作によりデータを伝達し、リード時に前記外
部端子に出力する半導体記憶装置において、リード時に
前記外部同期信号に同期してカウント動作を行うカウン
ト手段と、リード時に前記カウント手段の出力値に対応
してそれぞれ活性化され前記相補信号対をそれぞれラッ
チ入力し差動増幅し出力する複数の第２のデータアンプ
手段と、これら各第２のデータアンプ手段の出力を入力
し前記カウント手段の出力値に対応して選択し次段に出
力する選択手段とを備えている。
モリアレイ部のセンスアンプから外部端子までのデータ
伝達経路部が、リード時およびライト時にデータの相補
信号対をそれぞれ伝達する２本１組のリードライトバス
対と、リード時に外部同期信号に対応して活性化され前
記センスアンプの相補出力対の電位差を差動増幅し前記
リードライトバス対をそれぞれ駆動し前記相補信号対を
出力する第１のデータアンプ手段と、リード時に前記第
１のデータアンプ手段の非活性期間に対応して前記リー
ドライトバス対をそれぞれプリチャージするバスプリチ
ャージ手段とを備え、前記外部同期信号に同期したパイ
プライン動作によりデータを伝達し、リード時に前記外
部端子に出力する半導体記憶装置において、リード時に
前記外部同期信号に同期してカウント動作を行うカウン
ト手段と、リード時に前記カウント手段の出力値に対応
してそれぞれ活性化され前記相補信号対をそれぞれラッ
チ入力し差動増幅し出力する複数の第２のデータアンプ
手段と、これら各第２のデータアンプ手段の出力を入力
し前記カウント手段の出力値に対応して選択し次段に出
力する選択手段とを備えている。
【００３２】また、前記各第２のデータアンプ手段が、
非活性化期間それぞれ信号入力しそれらの電位差を活性
化期間に差動増幅し出力する差動端子対をもつ差動増幅
器と、前記リードライトバス対，前記差動端子対を入
力，出力にそれぞれ接続し前記非活性化期間にオンし前
記活性化期間にオフするトランスファゲート対とをそれ
ぞれ備えている。
非活性化期間それぞれ信号入力しそれらの電位差を活性
化期間に差動増幅し出力する差動端子対をもつ差動増幅
器と、前記リードライトバス対，前記差動端子対を入
力，出力にそれぞれ接続し前記非活性化期間にオンし前
記活性化期間にオフするトランスファゲート対とをそれ
ぞれ備えている。
【００３３】また、前記各トランスファゲート対が、前
記非活性化期間の前縁から遅延してオンしている。
記非活性化期間の前縁から遅延してオンしている。
【００３４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の半導体記憶装置の実施
形態におけるメモリアレイ部のセンスアンプから外部端
子までのデータ伝達経路部を示す部分回路図である。図
１を参照すると、本実施形態の半導体記憶装置における
データ伝達経路部は、図５の従来の半導体記憶装置にお
けるデータ伝達経路部と比較すると、図５の第２のデー
タアンプ回路１１０とリードデータラッチ回路１２０と
が削除され、代わりに、カウンタ回路２００，２つの第
２のデータアンプ回路１１１および１１２，選択回路２
２０，などを備え、メモリアレイ部のセンスアンプ８０
と離れて配置された外部端子ＤＱの周辺部の間をリード
ライトデータバス対ＲＷＢＵＳ・Ｔ／Ｎで接続しリード
ライトデータの授受を行っている。
して説明する。図１は、本発明の半導体記憶装置の実施
形態におけるメモリアレイ部のセンスアンプから外部端
子までのデータ伝達経路部を示す部分回路図である。図
１を参照すると、本実施形態の半導体記憶装置における
データ伝達経路部は、図５の従来の半導体記憶装置にお
けるデータ伝達経路部と比較すると、図５の第２のデー
タアンプ回路１１０とリードデータラッチ回路１２０と
が削除され、代わりに、カウンタ回路２００，２つの第
２のデータアンプ回路１１１および１１２，選択回路２
２０，などを備え、メモリアレイ部のセンスアンプ８０
と離れて配置された外部端子ＤＱの周辺部の間をリード
ライトデータバス対ＲＷＢＵＳ・Ｔ／Ｎで接続しリード
ライトデータの授受を行っている。
【００３５】また、図４に示す従来の半導体記憶装置に
おける第２のデータアンプ回路１１０，リードデータラ
ッチ回路１２０以外の各ブロックは、本実施形態の半導
体記憶装置においても備え、同じ機能であり、重複説明
を省略する。
おける第２のデータアンプ回路１１０，リードデータラ
ッチ回路１２０以外の各ブロックは、本実施形態の半導
体記憶装置においても備え、同じ機能であり、重複説明
を省略する。
【００３６】カウンタ回路２００は、内部クロック信号
ＩＣＬＫ，リードイネーブル信号ＲＥＡＤＥを入力し、
リード時に内部クロック信号ＩＣＬＫに同期して１ビッ
トのカウント動作を行い、カウント信号ＣＮＴを出力す
る。
ＩＣＬＫ，リードイネーブル信号ＲＥＡＤＥを入力し、
リード時に内部クロック信号ＩＣＬＫに同期して１ビッ
トのカウント動作を行い、カウント信号ＣＮＴを出力す
る。
【００３７】２つの第２のデータアンプ回路１１１，１
１２は、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎを入力
し、リード時にカウンタ回路２００の出力値に対応して
生成される第２のデータアンップ制御信号ＲＰＵＬ２
１，ＲＰＵＬ２２によりそれぞれ選択活性化され、相補
信号対をそれぞれラッチ入力し、差動増幅し、リードバ
スＲＢＵＳ・Ｔ１／Ｎ１，ＲＢＵＳ・Ｔ２／Ｎ２にそれ
ぞれ出力する。図２（ａ）は、これら各第２のデータア
ンプ回路１１１，１１２の詳細構成例を示す回路図であ
る。図５の従来の半導体記憶装置における第２のデータ
アンプ回路１１０と比較すると、図５のＮＯＲゲートＮ
ＯＲ１０１の入力段において、ディレイ素子Ｄ１１０が
削除され、リード用パルス信号ＲＰＵＬ１に代わって、
第２のデータアンプ制御信号ＲＰＵＬ２１またはＲＰＵ
Ｌ２２が、直接に入力されている。その他の構成は、図
５の従来の半導体記憶装置における第２のデータアンプ
回路１１０と同じであり、重複説明を省略する。
１２は、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎを入力
し、リード時にカウンタ回路２００の出力値に対応して
生成される第２のデータアンップ制御信号ＲＰＵＬ２
１，ＲＰＵＬ２２によりそれぞれ選択活性化され、相補
信号対をそれぞれラッチ入力し、差動増幅し、リードバ
スＲＢＵＳ・Ｔ１／Ｎ１，ＲＢＵＳ・Ｔ２／Ｎ２にそれ
ぞれ出力する。図２（ａ）は、これら各第２のデータア
ンプ回路１１１，１１２の詳細構成例を示す回路図であ
る。図５の従来の半導体記憶装置における第２のデータ
アンプ回路１１０と比較すると、図５のＮＯＲゲートＮ
ＯＲ１０１の入力段において、ディレイ素子Ｄ１１０が
削除され、リード用パルス信号ＲＰＵＬ１に代わって、
第２のデータアンプ制御信号ＲＰＵＬ２１またはＲＰＵ
Ｌ２２が、直接に入力されている。その他の構成は、図
５の従来の半導体記憶装置における第２のデータアンプ
回路１１０と同じであり、重複説明を省略する。
【００３８】選択回路２２０は、リードバス対ＲＷＢＵ
Ｓ・Ｔ１／Ｎ１とリードバス対ＯＵＴ・Ｔ／Ｎとの間に
それぞれ接続され選択信号ＳＷに対応してオンするトラ
ンスファゲート対ＴＧ１１，ＴＧ１２と、リードバス対
ＲＷＢＵＳ・Ｔ２／Ｎ２とリードバス対ＯＵＴ・Ｔ／Ｎ
との間に接続され選択信号ＳＷの反転信号ＳＷＢに対応
してオンするトランスファゲート対ＴＧ２１，ＴＧ２２
とを備え、各第２のデータアンプ回路１１１，１１２の
出力を入力し、カウンタ回路２００の出力値に対応して
選択し、次段のリードデータラッチ回路１２０に出力す
る。
Ｓ・Ｔ１／Ｎ１とリードバス対ＯＵＴ・Ｔ／Ｎとの間に
それぞれ接続され選択信号ＳＷに対応してオンするトラ
ンスファゲート対ＴＧ１１，ＴＧ１２と、リードバス対
ＲＷＢＵＳ・Ｔ２／Ｎ２とリードバス対ＯＵＴ・Ｔ／Ｎ
との間に接続され選択信号ＳＷの反転信号ＳＷＢに対応
してオンするトランスファゲート対ＴＧ２１，ＴＧ２２
とを備え、各第２のデータアンプ回路１１１，１１２の
出力を入力し、カウンタ回路２００の出力値に対応して
選択し、次段のリードデータラッチ回路１２０に出力す
る。
【００３９】また、これら各ブロックの他に、カウント
信号ＣＮＴを入力するインバータＩＮＶ４と、リードイ
ネーブル信号ＲＥＡＤＥおよびカウント信号ＣＮＴ，そ
の反転信号をそれぞれ入力し第２のデータアンプ回路１
１０の制御信号ＲＰＵＬ２１，ＲＰＵＬ２２をそれぞれ
出力するＡＮＤゲートＡＮＤ１，ＡＮＤ２と、カウント
信号ＣＮＴを入力し選択信号ＳＷを出力するディレイ素
子Ｄ２１０と、選択信号ＳＷを入力し選択信号ＳＷＢを
出力するインバータＩＮＶ５とを備えている。
信号ＣＮＴを入力するインバータＩＮＶ４と、リードイ
ネーブル信号ＲＥＡＤＥおよびカウント信号ＣＮＴ，そ
の反転信号をそれぞれ入力し第２のデータアンプ回路１
１０の制御信号ＲＰＵＬ２１，ＲＰＵＬ２２をそれぞれ
出力するＡＮＤゲートＡＮＤ１，ＡＮＤ２と、カウント
信号ＣＮＴを入力し選択信号ＳＷを出力するディレイ素
子Ｄ２１０と、選択信号ＳＷを入力し選択信号ＳＷＢを
出力するインバータＩＮＶ５とを備えている。
【００４０】図３は、本実施形態の半導体記憶装置にお
けるデータ伝達経路部の動作例を示す波形図である。次
に、本実施形態の半導体記憶装置におけるデータ伝達経
路部の動作を図１〜図３を参照して説明する。
けるデータ伝達経路部の動作例を示す波形図である。次
に、本実施形態の半導体記憶装置におけるデータ伝達経
路部の動作を図１〜図３を参照して説明する。
【００４１】まず、サイクルＣ１で、サイクルＣ１の内
部クロック信号ＩＣＬＫの立上り変化↑で、リード動作
を開始し、リードイネーブル信号ＲＥＡＤＥが“Ｈｉｇ
ｈ”となると、図６で示された、従来の半導体記憶装置
の動作と同様に、ライトアンプ回路６０は、Ｐ型トラン
ジスタＰ１，Ｐ２およびＮ型トランジスタＮ１，Ｎ２の
ゲートレベルがオフし、リードライトバス対ＲＷＢＵＳ
・Ｔ／Ｎと電気的に非接続となる。それと同時に、リー
ドライトバスプリチャージ回路１００により、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎは、“Ｈｉｇｈ”レベル
にプリチャージされる。また、リードイネーブル信号Ｒ
ＥＡＤＥの“Ｈｉｇｈ”により、ＲＰＵＬ２１またはＲ
ＰＵＬ２２が“Ｈｉｇｈ”になり、この“Ｈｉｇｈ”を
入力する第２のデータアンプ回路１１１または１１２に
おいて、それぞれのトランスファーゲートＴＧ１０１，
ＴＧ１０２がオンすると同時に、Ｐ型トランジスタＰ１
０１，Ｐ１０２，Ｐ１０３がオフし、バランスプリチャ
ージされていた第２のデータアンプ回路１１１，１１２
内の差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリードライトバス
対ＲＷＢＵＳ・Ｔ／Ｎとそれぞれ接続される。
部クロック信号ＩＣＬＫの立上り変化↑で、リード動作
を開始し、リードイネーブル信号ＲＥＡＤＥが“Ｈｉｇ
ｈ”となると、図６で示された、従来の半導体記憶装置
の動作と同様に、ライトアンプ回路６０は、Ｐ型トラン
ジスタＰ１，Ｐ２およびＮ型トランジスタＮ１，Ｎ２の
ゲートレベルがオフし、リードライトバス対ＲＷＢＵＳ
・Ｔ／Ｎと電気的に非接続となる。それと同時に、リー
ドライトバスプリチャージ回路１００により、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎは、“Ｈｉｇｈ”レベル
にプリチャージされる。また、リードイネーブル信号Ｒ
ＥＡＤＥの“Ｈｉｇｈ”により、ＲＰＵＬ２１またはＲ
ＰＵＬ２２が“Ｈｉｇｈ”になり、この“Ｈｉｇｈ”を
入力する第２のデータアンプ回路１１１または１１２に
おいて、それぞれのトランスファーゲートＴＧ１０１，
ＴＧ１０２がオンすると同時に、Ｐ型トランジスタＰ１
０１，Ｐ１０２，Ｐ１０３がオフし、バランスプリチャ
ージされていた第２のデータアンプ回路１１１，１１２
内の差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリードライトバス
対ＲＷＢＵＳ・Ｔ／Ｎとそれぞれ接続される。
【００４２】次に、サイクルＣ１の内部クロック信号Ｉ
ＣＬＫの立上り変化↑で、リード用パルス信号ＲＰＵＬ
１が“Ｈｉｇｈ”となり、第１のデータアンプ回路９０
において、差動増幅器９１が活性化し、センスアンプ８
０のリードバス対ＲＩＯ・Ｔ／Ｎ間においてデータに応
じて生じた電位差を更に増幅し、このリードバス対ＲＩ
Ｏ・Ｔ／Ｎ間の電位差に応じて、リードライトバス対Ｒ
ＷＢＵＳ・Ｔ／Ｎ上の相補信号対間にも電位差が生じ
る。
ＣＬＫの立上り変化↑で、リード用パルス信号ＲＰＵＬ
１が“Ｈｉｇｈ”となり、第１のデータアンプ回路９０
において、差動増幅器９１が活性化し、センスアンプ８
０のリードバス対ＲＩＯ・Ｔ／Ｎ間においてデータに応
じて生じた電位差を更に増幅し、このリードバス対ＲＩ
Ｏ・Ｔ／Ｎ間の電位差に応じて、リードライトバス対Ｒ
ＷＢＵＳ・Ｔ／Ｎ上の相補信号対間にも電位差が生じ
る。
【００４３】次に、サイクルＣ２の内部クロック信号Ｉ
ＣＬＫの立上り変化↑で、カウンタ回路２００がカウン
トアップされる。図３では、カウント信号ＣＮＴの立上
り変化↑の場合について示している。この場合、第２の
データアンプ１１１の制御信号ＲＰＵＬ２１が“Ｈｉｇ
ｈ”となる。このタイミングで、第２のデータアンプ回
路１１０において、リード用パルス信号ＲＰＵＬ１の遅
延信号ＲＰＵＬＤが“Ｌｏｗ”から“Ｈｉｇｈ”に変化
し、トランスファゲートＴＧ１０１，ＴＧ１０２がオン
からオフとなり、差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリー
ドライトバス対ＲＷＢＵＳ・Ｔ／Ｎから切り離され、差
動端子対ＲＤＡＴＡ・Ｔ／Ｎに伝達されていた相補信号
対の電位差がラッチ入力され、差動増幅器１０５が活性
化される。差動増幅器１０５は、差動端子対ＲＤＡＴＡ
・Ｔ／Ｎ上の相補信号対の電位差を差動増幅しインバー
タＩＮＶ１０３，ＩＮＶ１０４を介してリードバス対Ｒ
ＢＵＳ・Ｔ１／Ｎ１に出力する。
ＣＬＫの立上り変化↑で、カウンタ回路２００がカウン
トアップされる。図３では、カウント信号ＣＮＴの立上
り変化↑の場合について示している。この場合、第２の
データアンプ１１１の制御信号ＲＰＵＬ２１が“Ｈｉｇ
ｈ”となる。このタイミングで、第２のデータアンプ回
路１１０において、リード用パルス信号ＲＰＵＬ１の遅
延信号ＲＰＵＬＤが“Ｌｏｗ”から“Ｈｉｇｈ”に変化
し、トランスファゲートＴＧ１０１，ＴＧ１０２がオン
からオフとなり、差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリー
ドライトバス対ＲＷＢＵＳ・Ｔ／Ｎから切り離され、差
動端子対ＲＤＡＴＡ・Ｔ／Ｎに伝達されていた相補信号
対の電位差がラッチ入力され、差動増幅器１０５が活性
化される。差動増幅器１０５は、差動端子対ＲＤＡＴＡ
・Ｔ／Ｎ上の相補信号対の電位差を差動増幅しインバー
タＩＮＶ１０３，ＩＮＶ１０４を介してリードバス対Ｒ
ＢＵＳ・Ｔ１／Ｎ１に出力する。
【００４４】また、制御信号ＲＰＵＬ２２は“Ｌｏｗ”
であるため、第２のデータアンプ１１２において、差動
増幅器１０５は非活性化状態であり、トランスファーゲ
ートＴＧ１０１，ＴＧ１０２がオンし、差動端子対ＲＤ
ＡＴＡ・Ｔ／Ｎがリードライトバス対ＲＷＢＵＳ・Ｔ／
Ｎと接続された状態である。
であるため、第２のデータアンプ１１２において、差動
増幅器１０５は非活性化状態であり、トランスファーゲ
ートＴＧ１０１，ＴＧ１０２がオンし、差動端子対ＲＤ
ＡＴＡ・Ｔ／Ｎがリードライトバス対ＲＷＢＵＳ・Ｔ／
Ｎと接続された状態である。
【００４５】また、カウント信号ＣＮＴの立上り変化↑
に応じて、選択信号ＳＷが“Ｈｉｇｈ”となり、選択回
路２２０において、リードバス対ＲＢＵＳ・Ｔ１／Ｎ１
が、リードバス対ＯＵＴ・Ｔ／Ｎと接続され、リードデ
ータをデータアウトバッファ１３０に伝達する。
に応じて、選択信号ＳＷが“Ｈｉｇｈ”となり、選択回
路２２０において、リードバス対ＲＢＵＳ・Ｔ１／Ｎ１
が、リードバス対ＯＵＴ・Ｔ／Ｎと接続され、リードデ
ータをデータアウトバッファ１３０に伝達する。
【００４６】次に、サイクルＣ２でリード用パルス信号
ＲＰＵＬ１が“Ｌｏｗ”となり、第１のデータアンプ回
路９０において、差動増幅器９１が非活性化し、リード
バス対ＲＩＯ・Ｔ／Ｎがバランスプリチャージされる。
同時にＮ型トランジスタＮ５，Ｎ６がオフとなり、リー
ドライトバス対ＲＷＢＵＳ・Ｔ／Ｎが“Ｈｉｇｈ”レベ
ルにプリチャージされる。この時、第２のデータアンプ
回路１１２において、トランスファーゲート対ＴＧ１０
１，ＴＧ１０２がオンし、差動端子対ＲＤＡＴＡ・Ｔ／
Ｎが、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎと接続さ
れているため、同時に“Ｈｉｇｈ”レベルにバランスプ
リチャージされることになる。
ＲＰＵＬ１が“Ｌｏｗ”となり、第１のデータアンプ回
路９０において、差動増幅器９１が非活性化し、リード
バス対ＲＩＯ・Ｔ／Ｎがバランスプリチャージされる。
同時にＮ型トランジスタＮ５，Ｎ６がオフとなり、リー
ドライトバス対ＲＷＢＵＳ・Ｔ／Ｎが“Ｈｉｇｈ”レベ
ルにプリチャージされる。この時、第２のデータアンプ
回路１１２において、トランスファーゲート対ＴＧ１０
１，ＴＧ１０２がオンし、差動端子対ＲＤＡＴＡ・Ｔ／
Ｎが、リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎと接続さ
れているため、同時に“Ｈｉｇｈ”レベルにバランスプ
リチャージされることになる。
【００４７】次に、サイクルＣ２でリード用パルス信号
ＲＰＵＬ１が“Ｈｉｇｈ”となると、センスアンプ内の
２ビット目のデータに応じて差電位が生じ増幅され、リ
ードバス対ＲＩＯＴ／Ｎ間の電位差に応じて、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎ間に電位差が生じる。
ＲＰＵＬ１が“Ｈｉｇｈ”となると、センスアンプ内の
２ビット目のデータに応じて差電位が生じ増幅され、リ
ードバス対ＲＩＯＴ／Ｎ間の電位差に応じて、リードラ
イトバス対ＲＷＢＵＳ・Ｔ／Ｎ間に電位差が生じる。
【００４８】次に、サイクルＣ３の内部クロック信号Ｉ
ＣＬＫの立上り変化↑で、カウンタ回路２００がカウン
トアップされ、カウント信号ＣＮＴの立下り変化↓で、
制御信号ＲＰＵＬ２１が“Ｌｏｗ”となり、第２のデー
タアンプ１１１において、差動増幅器１０５は非活性化
し、トランスファーゲート対ＴＧ１０１，ＴＧ１０２が
オンし、差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリードライト
バス対ＲＢＵＳ・Ｔ／Ｎと接続されると同時に、制御信
号ＲＰＵＬ２２が“Ｈｉｇｈ”となり、第２のデータア
ンプ１１２において、差動端子対ＲＤＡＴＡ・Ｔ／Ｎが
リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎから切り離さ
れ、差動端子対ＲＤＡＴＡ・Ｔ／Ｎに伝達されていた相
補信号対の電位差がラッチ入力され、差動増幅器１０５
が活性化し、差動端子対ＲＤＡＴＡ・Ｔ／Ｎ間の電位差
を増幅し、リードデータをリードバス対ＲＢＵＳ・Ｔ２
／Ｎ２に伝達する。
ＣＬＫの立上り変化↑で、カウンタ回路２００がカウン
トアップされ、カウント信号ＣＮＴの立下り変化↓で、
制御信号ＲＰＵＬ２１が“Ｌｏｗ”となり、第２のデー
タアンプ１１１において、差動増幅器１０５は非活性化
し、トランスファーゲート対ＴＧ１０１，ＴＧ１０２が
オンし、差動端子対ＲＤＡＴＡ・Ｔ／Ｎがリードライト
バス対ＲＢＵＳ・Ｔ／Ｎと接続されると同時に、制御信
号ＲＰＵＬ２２が“Ｈｉｇｈ”となり、第２のデータア
ンプ１１２において、差動端子対ＲＤＡＴＡ・Ｔ／Ｎが
リードライトバス対ＲＷＢＵＳ・Ｔ／Ｎから切り離さ
れ、差動端子対ＲＤＡＴＡ・Ｔ／Ｎに伝達されていた相
補信号対の電位差がラッチ入力され、差動増幅器１０５
が活性化し、差動端子対ＲＤＡＴＡ・Ｔ／Ｎ間の電位差
を増幅し、リードデータをリードバス対ＲＢＵＳ・Ｔ２
／Ｎ２に伝達する。
【００４９】次に、サイクルＣ３のカウント信号ＣＮＴ
の立下り変化↓に応じて、選択信号ＳＷが“Ｌｏｗ”と
なり、選択回路２２０において、リードバス対ＲＢＵＳ
・Ｔ２／Ｎ２が、リードバス対ＯＵＴ・Ｔ／Ｎと接続さ
れ、リードデータをデータアウトバッファ１３０に伝達
する。
の立下り変化↓に応じて、選択信号ＳＷが“Ｌｏｗ”と
なり、選択回路２２０において、リードバス対ＲＢＵＳ
・Ｔ２／Ｎ２が、リードバス対ＯＵＴ・Ｔ／Ｎと接続さ
れ、リードデータをデータアウトバッファ１３０に伝達
する。
【００５０】上述したように、本実施形態では、サイク
ルＣ２で活性化した第２のデータアンプ回路の出力は、
次のサイクルＣ３で非活性となるまで保持されており、
第２のデータアンプ回路自身がデータのラッチをしてい
ることになる。このため、従来の半導体記憶装置で必要
であったリードデータラッチ回路１２０は不要となる。
ルＣ２で活性化した第２のデータアンプ回路の出力は、
次のサイクルＣ３で非活性となるまで保持されており、
第２のデータアンプ回路自身がデータのラッチをしてい
ることになる。このため、従来の半導体記憶装置で必要
であったリードデータラッチ回路１２０は不要となる。
【００５１】図２（ｂ）は、本発明の半導体記憶装置の
他の実施形態における第２のデータアンプ回路を示す回
路図である。
他の実施形態における第２のデータアンプ回路を示す回
路図である。
【００５２】本実施形態の半導体記憶装置における第２
のデータアンプ回路は、図２（ａ）に示された第２のデ
ータアンプ回路に対し、ＮＯＲゲートＮＯＲ１０１の代
わりに、第２のデータアンプ制御信号ＲＰＵＬ２１をを
入力するディレイ素子Ｄ１１１を備え、その出力を追加
入力したＮＯＲゲートＮＯＲ１０２を、図２（ａ）のＮ
ＯＲゲートＮＯＲ１０１の代わりとしている。このＮＯ
ＲゲートＮＯＲ１０２の出力により、非活性化される各
第２のデータアンプ内のトランスファゲート対ＴＧ１０
１，ＴＧ１０２のオン・タイミングがオフ・タイミング
より遅延して立ち上がる。この遅延によるタイミング調
整のみにより、一方の第２のデータアンプのデータがリ
ードライトバス対に逆流し他方の第２のデータアンプ内
のデータを破壊することを防止し、各第２のデータアン
プの活性化および非活性化を高速化でき、高速化のため
のタイミング設計が容易になる。
のデータアンプ回路は、図２（ａ）に示された第２のデ
ータアンプ回路に対し、ＮＯＲゲートＮＯＲ１０１の代
わりに、第２のデータアンプ制御信号ＲＰＵＬ２１をを
入力するディレイ素子Ｄ１１１を備え、その出力を追加
入力したＮＯＲゲートＮＯＲ１０２を、図２（ａ）のＮ
ＯＲゲートＮＯＲ１０１の代わりとしている。このＮＯ
ＲゲートＮＯＲ１０２の出力により、非活性化される各
第２のデータアンプ内のトランスファゲート対ＴＧ１０
１，ＴＧ１０２のオン・タイミングがオフ・タイミング
より遅延して立ち上がる。この遅延によるタイミング調
整のみにより、一方の第２のデータアンプのデータがリ
ードライトバス対に逆流し他方の第２のデータアンプ内
のデータを破壊することを防止し、各第２のデータアン
プの活性化および非活性化を高速化でき、高速化のため
のタイミング設計が容易になる。
【００５３】なお、以上の各実施形態では、第２のデー
タアンプ回路が２台の場合について説明したが、第２の
データアンプ回路の台数が３台以上の場合でも、同様の
効果があることは明らかである。
タアンプ回路が２台の場合について説明したが、第２の
データアンプ回路の台数が３台以上の場合でも、同様の
効果があることは明らかである。
【００５４】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、複数の第２のデータアンプ回路を外部ク
ロック信号に応じて順に選択動作させることで、１つの
第２のデータアンプ回路が活性化期間中に差動端子対の
差動増幅を行うと同時に、非活性化された他の各第２の
データアンプ回路の各差動端子対が、リードライトバス
対と共にバランスプリチャージおよびデータ伝達され
る。このため、従来の半導体記憶装置の第２のデータア
ンプ回路は、１サイクル期間中に、データ伝達，増幅，
バランスプリチャージの３つの動作を順に必要とするの
に対して、本発明による半導体記憶装置の第２のデータ
アンプ回路は、増幅またはバランスプリチャージおよび
データ伝達の１つ又は２つの動作でよい。これにより、
データ伝達経路部のリードサイクルタイムは、従来の３
分の２に高速化し、半導体記憶装置のリードサイクルタ
イムが高速化される。
体記憶装置は、複数の第２のデータアンプ回路を外部ク
ロック信号に応じて順に選択動作させることで、１つの
第２のデータアンプ回路が活性化期間中に差動端子対の
差動増幅を行うと同時に、非活性化された他の各第２の
データアンプ回路の各差動端子対が、リードライトバス
対と共にバランスプリチャージおよびデータ伝達され
る。このため、従来の半導体記憶装置の第２のデータア
ンプ回路は、１サイクル期間中に、データ伝達，増幅，
バランスプリチャージの３つの動作を順に必要とするの
に対して、本発明による半導体記憶装置の第２のデータ
アンプ回路は、増幅またはバランスプリチャージおよび
データ伝達の１つ又は２つの動作でよい。これにより、
データ伝達経路部のリードサイクルタイムは、従来の３
分の２に高速化し、半導体記憶装置のリードサイクルタ
イムが高速化される。
【００５５】さらには、高速化のためのタイミング設計
が容易化される等の効果が有る。
が容易化される等の効果が有る。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の実施形態におけるデ
ータ伝達経路部を示す部分ブロック図である。
ータ伝達経路部を示す部分ブロック図である。
【図２】図１のデータ伝達経路部における第２のデータ
アンプ回路の構成例を示す回路図である。
アンプ回路の構成例を示す回路図である。
【図３】図１のデータ伝達経路部の動作例を示す波形図
である。
である。
【図４】従来の半導体記憶装置におけるデータ伝達経路
部の部分構成例を示す部分ブロック図である。
部の部分構成例を示す部分ブロック図である。
【図５】図４のデータ伝達経路部の回路構成例を示す部
分回路図である。
分回路図である。
【図６】図５のデータ伝達経路部の動作例を示す波形図
である。
である。
１０ コマンド制御回路 ２０ 内部クロック発生回路 ３０ ライトリード制御回路 ４０ ライトデータ初段回路 ５０ ライトデータラッチ回路 ６０ ライトアンプ回路 ７０ ライトスイッチ回路 ８０ センスアンプ ９０ 第１のデータアンプ回路 ９１，１０５ 差動増幅器 １００ リードライトバスプリチャージ回路 １１０，１１１，１１２ 第２のデータアンプ回路 １２０ リードデータラッチ回路 １３０ データアウトバッファ ２００ カウンタ回路 ２２０ 選択回路 Ｐ１〜Ｐ４，Ｐ１０１〜Ｐ１０３ Ｐ型トランジスタ Ｎ１〜Ｎ６ Ｎ型トランジスタ ＩＮＶ１〜ＩＮＶ５，ＩＮＶ１０１〜ＩＮＶ１０４
インバータ ＡＮＤ１〜ＡＮＤ２ ＡＮＤゲート ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤゲート ＮＯＲ１〜ＮＯＲ２，ＮＯＲ１０１〜ＮＯＲ１０２
ＮＯＲゲート Ｄ１１０，Ｄ１１１，Ｄ２１０ ディレイ素子
インバータ ＡＮＤ１〜ＡＮＤ２ ＡＮＤゲート ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤゲート ＮＯＲ１〜ＮＯＲ２，ＮＯＲ１０１〜ＮＯＲ１０２
ＮＯＲゲート Ｄ１１０，Ｄ１１１，Ｄ２１０ ディレイ素子
Claims (3)
- 【請求項１】 メモリアレイ部のセンスアンプから外部
端子までのデータ伝達経路部が、リード時およびライト
時にデータの相補信号対をそれぞれ伝達する２本１組の
リードライトバス対と、リード時に外部同期信号に対応
して活性化され前記センスアンプの相補出力対の電位差
を差動増幅し前記リードライトバス対をそれぞれ駆動し
前記相補信号対を出力する第１のデータアンプ手段と、
リード時に前記第１のデータアンプ手段の非活性期間に
対応して前記リードライトバス対をそれぞれプリチャー
ジするバスプリチャージ手段とを備え、前記外部同期信
号に同期したパイプライン動作によりデータを伝達し、
リード時に前記外部端子に出力する半導体記憶装置にお
いて、リード時に前記外部同期信号に同期してカウント
動作を行うカウント手段と、リード時に前記カウント手
段の出力値に対応してそれぞれ活性化され前記相補信号
対をそれぞれラッチ入力し差動増幅し出力する複数の第
２のデータアンプ手段と、これら各第２のデータアンプ
手段の出力を入力し前記カウント手段の出力値に対応し
て選択し次段に出力する選択手段とを備えることを特徴
とする半導体記憶装置。 - 【請求項２】 前記各第２のデータアンプ手段が、非活
性化期間それぞれ信号入力しそれらの電位差を活性化期
間に差動増幅し出力する差動端子対をもつ差動増幅器
と、前記リードライトバス対，前記差動端子対を入力，
出力にそれぞれ接続し前記非活性化期間にオンし前記活
性化期間にオフするトランスファゲート対とをそれぞれ
備える、請求項１記載の半導体記憶装置。 - 【請求項３】 前記各トランスファゲート対が、前記非
活性化期間の前縁から遅延してオンする、請求項２記載
の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155091A JPH113588A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
| US09/093,339 US6091662A (en) | 1997-06-12 | 1998-06-09 | Semiconductor synchronous pipeline memory having data amplifiers selectively supplied with data signals |
| KR1019980022018A KR100273491B1 (ko) | 1997-06-12 | 1998-06-12 | 데이터신호가 선택적으로 공급되는 데이터 증폭기를 갖는반도체 동기 파이프라인 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155091A JPH113588A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113588A true JPH113588A (ja) | 1999-01-06 |
Family
ID=15598456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155091A Pending JPH113588A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6091662A (ja) |
| JP (1) | JPH113588A (ja) |
| KR (1) | KR100273491B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690595A (en) * | 1985-02-14 | 1987-09-01 | Heinrich Heule | De-burring tool for the de-burring of the edges of holes in curved or oblique surfaces of a work piece |
| US4856966A (en) * | 1988-01-11 | 1989-08-15 | Ozawa R & D., Inc. | Variable displacement diaphragm pump |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492881B2 (en) * | 2001-01-31 | 2002-12-10 | Compaq Information Technologies Group, L.P. | Single to differential logic level interface for computer systems |
| JP2003077282A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US7200693B2 (en) | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
| US7209405B2 (en) * | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
| US20070028027A1 (en) * | 2005-07-26 | 2007-02-01 | Micron Technology, Inc. | Memory device and method having separate write data and read data buses |
| US10256795B1 (en) * | 2017-10-11 | 2019-04-09 | Micron Technology, Inc. | Pipelined latches to prevent metastability |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04221495A (ja) * | 1990-12-20 | 1992-08-11 | Hitachi Ltd | 半導体記憶装置 |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2697568B2 (ja) * | 1993-08-26 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置 |
| JP2906957B2 (ja) * | 1993-12-15 | 1999-06-21 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2616567B2 (ja) * | 1994-09-28 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
| JP3351692B2 (ja) * | 1995-09-12 | 2002-12-03 | 株式会社東芝 | シンクロナス半導体メモリ装置 |
| JPH09265778A (ja) * | 1996-03-29 | 1997-10-07 | Oki Micro Design Miyazaki:Kk | シンクロナスｄｒａｍ |
| JP3693201B2 (ja) * | 1996-08-29 | 2005-09-07 | 富士通株式会社 | 内部動作周波数設定可能なｄｒａｍ |
-
1997
- 1997-06-12 JP JP9155091A patent/JPH113588A/ja active Pending
-
1998
- 1998-06-09 US US09/093,339 patent/US6091662A/en not_active Expired - Lifetime
- 1998-06-12 KR KR1019980022018A patent/KR100273491B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4690595A (en) * | 1985-02-14 | 1987-09-01 | Heinrich Heule | De-burring tool for the de-burring of the edges of holes in curved or oblique surfaces of a work piece |
| US4856966A (en) * | 1988-01-11 | 1989-08-15 | Ozawa R & D., Inc. | Variable displacement diaphragm pump |
Also Published As
| Publication number | Publication date |
|---|---|
| US6091662A (en) | 2000-07-18 |
| KR100273491B1 (ko) | 2000-12-15 |
| KR19990006943A (ko) | 1999-01-25 |
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|---|---|---|---|
| A02 | Decision of refusal |
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