KR100195633B1 - 출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭 회로 - Google Patents

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미키오 아사쿠라
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

데이타선전위는 프리차지신호에 의해 도통상태로 되는 P채널 MOS트랜지스터(104)에 의해 H레벨로 프리차지되어 있고, 대응하는 신호를 출력하는 차동증폭회로(102)의 출력전위레벨과 데이타선의 전위레벨(H레벨)의 차가 N채널 MOS트랜지스터(106)의 임계값(threshold) 전압 Vth(n)으로 될 때까지 데이타선전위는 차동증폭회로(102)에 의해서 구동되지 않도록 하였다.
이렇게 하는 것에 의해서, I/O선쌍의 이퀄라이즈 부족이나 차동증폭회로(102)의 오프셋의 존재에 의해 잘못된 데이타가 데이타선으로 출력되는 일이 없다는 효과가 얻어진다.

Description

출력하한값에 대한 리미트기능을 갖는 증폭회로 및 상보형 증폭회로
본 발명은 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 기억정보에 대응하는 리드신호를 증폭하는 증폭회로에 관한 것으로서, 특히 메모리셀에서 리드된 정보에 대응하는 상보입력신호를 받아서 출력버퍼회로까지 소진폭의 상보 신호로서 전송하기 위한 증폭회로의 구성에 관한 것이다.
제18도는 메모리셀에서 리드된 기억정보에 따른 신호를 상보신호로서 전달하는 I/O선쌍의 전위를 받아서 대응하는 신호 DAT로서 출력하는 종래의 리드계 회로(500)의 구성을 도시한 주요부의 개략적 블럭도이다.
제18도를 참조하면, 대응하는 메모리셀에서 리드된 정보데이타에 따라서 그 전위가 변화하는 I/O선쌍 사이에는 이퀄라이즈신호 EQi의 활성화에 따라서 I/O선쌍을 전기적으로 단락시키는 I/O선쌍 이퀄라이즈회로(508), I/O선 프리차지신호 PRi에 따라서 I/O선쌍을 소정의 전위로 프리차지하는 I/O선 프리차지회로(504) 및 (506)프리앰프 활성화신호 PAEi에 따라서 활성화되고 I/O선쌍의 전위를 받아서 대응하는 신호 DAT를 출력하는 프리앰프회로(502)를 포함한다.
다음에, 그의 동작에 대해서 제19도의 타이밍도를 참조하여 간단하게 설명한다.
제19도를 참조하면, 시각 t0에 있어서 I/O선쌍은 이퀄라이즈신호 EQi가 H레벨(논리적으로 하이(high))로 되는 것에 의해서 강제적으로 단락되고 있다. 이 때, I/O선쌍의 전위는 I/O선 프리치지회로에 의해서 전원전위 VDD에서 I/O선 프리치지회로(504) 및(506)을 구성하는 N채널 MOS트랜지스터의 임계값 전압분의 Vth(n)만큼 강하한 전위 즉 VDD-Vth(n)으로 프리차지되고 있다.
시각 t1에 있어서 I/O선쌍 이퀄라이즈신호 EQi가 L레벨(논리적으로 로우(low))로 되고, I/O선쌍의 전위는 외부로부터의 어드레스신호에 의해 선택된 메모리셀로부터의 리드데이타가 센스앰프(도시하지 않음)에 의해 증폭되어 상보신호로서 출력됨에 따라서 변화하기 시작한다. 즉, 프리차지전원 VDD-Vth(n)에서 리드데이타에 따라서 I/O선쌍의 한쪽의 전위는 강하하기 시작한다.
시각 t2에 있어서 프리앰프 활성화신호 PAEi가 H레벨로 됨에 따라서 프리앰프회로(502)는 활성화하고, 입력신호인 I/O선쌍의 전위에 따라서 리드데이타 DAT를 출력한다. 이 경우, 리드된 데이타가 0인 것에 대응해서 신호 DAT의 레벨은 L레벨로 되고 있다.
여기에서, 시각 t1에 있어서 I/O선쌍 이퀄라이즈신호 EQi가 L레벨로 되고나서 소정의 시간 T2가 경과하고, I/O선쌍의 전위차가 충분한 값으로 된 시점, 즉 시각 t2에 있어서 프리앰프를 활성화시키는 신호 TAEi가 H레벨로 변화한다. 이와 같은 동작이 필요한 이유는 프리앰프회로 P/A의 구성의 비대칭성에서 오는 오프셋전압이나 프로세서적인 편차에서 발생하는 오프셋전압으로 인해 프리앰프회로 P/A에서 출력되는 출력신호가 입력신호에 대응하지 않는 잘못된 데이타로 되는 것을 방지할 필요가 있기 때문이다. 또, 이와 같은 오동작은 I/O선쌍의 이퀄라이즈부족(insufficient equalization)에서 발생하는 경우도 있고, 이 경우에도 입력신호에 대해서 잘못된 데이타(무효데이타invalid data)의 증폭이 실행되어 버리는 것도 이유로서 들 수 있다.
상기와 같은 프리앰프회로 P/A의 오프셋에 의한 오동작이나 무효데이타의 증폭은 스테이틱회로동작을 하고 있는 프리앰프에 있어서는 데이타의 파괴로는 이어지지 않는다. 그러나, 그의 출력데이타가 안정된 값으로 될때까지의 시간이 여분으로 필요하게 되어 다이나믹형 반도체 기억장치의 액세스시간을 지연시키는 한가지 원인으로 된다. 또, I/O선쌍의 전위차가 충분하게 되고나서 프리앰프를 활성화한다고 하는 시간마진을 취할 필요가 있는 것도 다이나믹형 반도체 기억장치의 액세스를 지연시키는 한가지 원인으로 되고 있다.
시각 t3에 있어서 다시 I/O선쌍 이퀄라이즈신호 EQi가 H레벨로 되어 I/O선쌍은 동일한 전위 VDD-Vth(n)으로 복귀한다. 시각 t4에 있어서 다시 외부로부터의 어드레스신호에 따라서 선택된 메모리셀로부터의 리드데이타에 따라서 I/O선쌍중의 한쪽의 전위가 프리차지전위에서 저하하기 시작한다.
시각 t4에서 소정의 시간마진인 T2가 경과한 후의 시각 t5에 있어서 프리앰프활성화신호 PAEi가 다시 H로 되는 것에 의해 프리앰프회로 P/A가 활성화된다. 이 경우, 리드된 데이타가 1인 것에 대응해서 프리앰프회로 P/A에서 출력되는 리드신호 DAT는 H레벨로 된다.
시각 t6에 있어서 프리앰프 활성화신호 PAEi는 다시 L레벨로 되어 프리앰프회로(502)는 불활성으로 되고, I/O선쌍 이퀄라이즈신호 EQi가 H레벨로 되는 것에 의해서 I/O선쌍의 전위는 모두 프리차지전위 VDD-Vth(n)으로 복귀한다.
상기와 같이, 차동증폭기인 프리앰프회로 P/A에 일정값의 오프셋이 존재하는 것을 피할 수가 없다. 따라서, 프리앰프회로 P/A에서 무효데이타가 출력되는 것에 의한 오동작을 방지하기 위해서는 프리앰프회로 P/A를 활성화하는데 소정의 시간마진이 필요하게 된다.
여기에서, 상기와 같은 오동작을 일으키지 않는 프리앰프회로 P/A이면, I/O선쌍의 전위차가 0V이더라도 프리앰프회로 P/A회로를 활성화하는 것이 가능하다. 이것은 I/O선쌍의 이퀄라이즈종료에서 프리앰프회로 P/A를 활성화할 때까지의 시간마진을 없애는 것이 가능한 것을 의미한다.
본 발명의 목적은 무효데이타의 출력에 따른 오동작이나 시간마진에 의한 액세스의 지연을 없애고 최적한 증폭타이밍에서 동작하는 것이 가능한 프리앰프회로를 제공하는 것이다.
제1도는 본 발명의 실시예 1의 반도체 기억장치(1000)의 구성을 도시한 개략적인 블럭도.
제2도는 실시예 1의 메모리셀 어레이(2b)의 구성을 도시한 개략적인 블럭도.
제3도는 실시예 1의 프리앰프회로(100)의 구성을 도시한 회로도.
제4도는 실시예 1의 제1변형예인 프리앰프(120)의 구성을 도시한 회로도.
제5도는 실시예 1의 제2변형예인 프리앰프회로(140)의 구성을 도시한 회로도.
제6도는 실시예 2의 프리앰프회로(200)의 구성을 도시한 회로도.
제7도는 실시예 2의 제1변형예의 프리앰프회로(220)의 구성을 도시한 회로도.
제8도는 실시예 2의 제2변형예의 프리앰프회로(240)의 구성을 도시한 회로도.
제9도는 차등증폭회로의 구성을 도시한 회로도.
제10도는 실시예 3의 구성을 도시한 개략적인 블럭도.
제11도는 프리앰프회로의 동작을 도시한 타이밍도.
제12도는 본 발명의 실시예 4의 프리앰프회로(300)의 구성을 도시한 회로도.
제13도는 실시예 4의 제1변형예의 프리앰프회로(320)의 구성을 도시한 회로도.
제14도는 실시예 4의 제2변형예의 프리앰프회로(340)의 구성을 도시한 회로도.
제15도는 본 발명의 실시예 5의 프리앰프회로(400)의 구성을 도시한 회로도.
제16도는 실시예 5의 제1변형예의 프리앰프회로(420)의 구성을 도시한 회로도.
제17도는 실시예 5의 제2변형예의 프리앰프회로(440)의 구성을 도시한 회로도.
제18도는 종래의 프리앰프회로(500)의 구성을 도시한 개략적인 블럭도.
제19도는 종래의 프리앰프회로의 동작을 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
2a,2b,2c,2d : 메모리셀 어레이 3 : 어드레스 버퍼
4 : ATD발생회로 5 : PAE발생회로
6 : IOEQ발생회로 7 : 프리앰프회로
8,11 : 구동회로 12 : 입력버퍼회로
13 : 출력버퍼회로 29 : 내부강압회로
15 : 행디코더 16 : 워드선
17 : 센스앰프 18 : 스위치회로
100,120,140,200,220,240,300,320,340,400,420,440 : 프리앰프회로
상기와 같은 목적을 달성하기 위해서, 본 발명의 한 국면에 따르면, 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 상보입력신호를 받아서 대응하는 출력신호를 출력데이타선으로 출력하는 증폭회로로서, 차동증폭회로, 프리차지회로 및 출력전위 제한회로를 구비한다.
차동증폭회로는 상보입력신호에 따라서 제1 및 제2전위중 어느 한쪽을 출력한다. 프리차지회로는 프리차지신호에 따라서 출력데이타선의 전위를 제1소정 전위로 한다. 출력전위 제한회로는 출력데이타선과 차동증폭회로의 출력노드의 전위를 받아서 출력노드의 전위와 제1소정 전위의 차가 소정의 값을 초과한 경우, 출력데이타선과 출력노드를 도통상태로 한다.
본 발명의 다른 국면에 따르면, 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 상보입력신호를 받아서 대응하는 상보출력신호를 제1 및 제2출력데이타선으로 출력하는 상보형 증폭회로로서, 상보차동 증폭회로, 프리차지회로, 제1출력전위 제한회로, 제2출력전위 제한회로, 제1출력전위 유지회로 및 제2출력전위 유지회로를 구비한다.
상보형 차동증폭회로는 상보입력신호를 받아서 대응하는 서로 상보적인 제1 및 제2전위를 출력하는 제1 및 제2출력노드를 갖는다. 프리차지회로는 프리차지신호에 따라서 제1 및 제2출력데이타선의 전위를 제1소정 전위로 한다. 제1출력전위 제한회로는 제1출력노드와 제1출력데이타선 사이에 접속된다. 제2출력전위 제한회로는 제2출력노드와 제2출력데이타선 사이에 접속된다. 제1출력전위 제한회로는 제1출력노드의 전위를, 제2출력전위 제한수단은 제2출력노드의 전위를 각각 받고, 대응하는 출력노드의 전위와 제1소정 전위의 차가 소정 값을 초과한 경우에 도통상태로 된다. 제1출력전위 유지회로는 제2출력노드의 전위가 제2전위인 것에 따라서 제1출력데이타선의 전위를 제2소정 전위로 유지한다. 제2출력전위 유지회로는 제1출력노드의 전위가 제2전위인 것에 따라서 제2출력데이타선의 전위를 제2소정 전위로 유지한다.
본 발명의 또 다른 국면에 따르면, 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 입력신호를 받고, 대응하는 출력신호를 출력데이타선으로 출력하는 증폭회로로서, 여러개의 내부 증폭회로와 출력전위 제한회로를 구비한다.
여러개의 내부 증폭회로는 서로 캐스케이스 접속되고, 상기 입력신호를 받아서 증폭한 신호를 상기 출력신호로서 출력한다. 출력전위 제한회로는 상기 여러단의 내부 증폭회로중 적어도 1쌍 사이에 접속되고, 전단의 증폭회로의 출력전위와 소정전위의 차가 소정의 값을 초과한 경우에 도통상태로 된다.
따라서, 본 발명의 주된 이점은 입력인 I/O선쌍의 전위차가 리드데이타에 대응해서 소정 값 이상으로 변화할 때까지는 출력인 데이타선의 전위는 변화를 개시하지 않는 프리앰프회로를 제공할 수 있는 것이다. 즉, 오프셋에 의한 오동작 I/O 오동작이나 I/O선쌍의 이퀄라이즈부족에서 발생하는 무효데이타의 증폭이 발생하는 것을 방지할 수가 있다.
본 발명의 다른 이점은 출력을 받는 데이타선에 누설전류가 발생하는 경우에도 데이타선의 전위레벨을 입력으로 하는 회로가 오동작을 일으키는 것을 방지할 수 있는 프리앰프회로를 제공할 수가 있다.
본 발명의 상기 및 그밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
[바람직한 실시예의 설명]
[실시예 1]
제1도는 본 발명의 실시예 1의 프리앰프회로(100)을 포함하는 반도체 기억장치의 구성을 도시한 개략적인 블럭도이다.
반도체 기억장치(1000)은 기억정보를 기억하는 행열형상으로 배치된 메모리셀을 포함하는 메모리셀 어레이(2a)~(2d), 외부로부터의 어드레스신호를 받아서 내부어드레스신호를 출력하는 어드레스버퍼(3), 어드레스버퍼(3)으로부터의 출력을 받아서 어드레스신호가 변화한 것을 나타내는 신호(이하, ATD신호라고 한다)를 발생하는 ATD발생회로(4), ATD신호를 받아서 프리앰프 활성화신호를 출력하는 PAE발생회로(5), ATD신호를 받아서 I/O선쌍의 전위를 이퀄라이즈하는 동작을 지시하는 I/O선쌍 이퀄라이즈신호 EQi를 출력하는 IOEQ활성화회로(6), 외부로부터의 어드레스신호에 따라서 선택된 메모리셀로부터의 리드정보를 받고 저진폭신호 전송을 실행하기 위해 리드정보 데이타신호를 출력하고 또 내부로부터의 어드레스신호에 따라서 선택된 메모리셀에 대해서 라이트데이타를 라이트할 때의 라이트버퍼로서 동작하는 프리앰프/라이트버퍼회로(7a)~(7p), 프리앰프/라이트버퍼회로(7a)~(7p)로부터의 리드데이타를 받아서 내부데이타 리드선RDA0~RDA3으로 출력하는 리드구동회로(8a)~(8p), 내부데이타 리드선RDA0~RDA3에 의해 전달된 리드데이타를 받아서 데이타리드선 RDP의 전위를 구동하는 구동회로(11), 데이타 리드선 RDP에 의해 전달된 리드데이타를 받아서 데이타 입출력단자 DQ로 출력하는 출력버퍼회로(13), 데이타 입출력단자 DQ에 외부에서 인가된 입력데이타를 받아서 데이타라이트선 WDB의 전위를 구동하는 입력버퍼회로(12)를 포함한다.
즉, 상기 구성에 있어서는 예를들면 메모리셀 어레이(2a) 중의 메모리셀에서 리드된 데이타는 I/O선에 의해 상보신호로서 전달되고, 프리앰프회로(7a)에 의해 증폭되고, 그것을 받은 리드구동회로(8a)는 내부데이타 리드선 RDA0의 전위를 리드데이타에 대응해서 상보전위로 구동하고, 구동회로(11)은 내부데이타 리드선 RDA0에 의해 전달된 신호를 받아서 데이타리드선 RDP의 전위를 구동한다. 이상과 같이 해서, 메모리셀로부터의 리드데이타는 출력버퍼(13)까지 저진폭으로 전달되어 데이타리드시간의 고속화가 도모된다. 데이타 리드선 RDP에 의해 전달된 리드데이타는 출력버퍼회로(13)에 있어서 비로서 대진폭으로 증폭되고 입출력단자 DQ로 출력된다. 즉, 프리앰프/라이트버퍼회로(7a), 리드구동회로(8a) 및 구동회로(11)은 리피터(repeater)로서 기능한다.
제2도는 제1도에 도시한 반도체 기억장치(1000)에 있어서의 메모리셀 어레이(2b) 및 그것에 접속하는 프리앰프/라이트버퍼회로(7e)~(7h) 및 리드구동회로(8e)~(8h)의 구성을 도시한 개략적인 블럭도이다.
메모리셀 어레이(2b)는 외부로부터의 어드레스신호에 따라서 대응하는 워드선을 선택하는 행디코더(15), 행디코더(15)에 의해 구동되는 워드선(16), 워드선(16)과 비트선쌍 BL 및 /BL의 교점에 존재하는 메모리셀(19), 리드동작에 있어서 비트선쌍 BL과 /BL사이에 발생하는 미소전위차를 증폭하는 센스앰프(17), 센스앰프(17)의 출력을 전달하는 세그먼트 IO선 SIO 및 /SIO, 세그먼트 IO선 SIO 및 /SIO와 글로벌 IO선 GIO 및 / GIO의 접속을 개폐하는 스위치회로(18)을 포함한다.
메모리셀 어레이(2b)는 또 외부에서 인가된 어드레스신호에 따라서 대응하는 글로벌 IO선 GIO 및 /GIO를 선택하는 신호 CA11 및 CA10을 받는 NAND회로(131), NAND회로(131)의 출력을 받아서 반전회로(139), 반전회로(139)의 출력 및 I/O선쌍 이퀄라이즈신호 EQi를 받는 AND회로(135), AND회로(135)의 출력에 따라서 글로벌 IO선쌍 GIO 및 /GIO를 단락해서 이퀄라이즈동작을 실행하는 N채널 MOS트랜지스터(143)을 포함한다.
N채널 MOS트랜지스터(143)에 의해 이퀄라이즈되는 글로벌 IO선쌍 GIO 및 /GIO에 의해 전달된 리드데이타는 프리앰프/라이트버퍼회로(7e)에 의해 증폭되고, 그것을 수신한 리드구동회로(8e)에 의해 내부데이타 리드선 RDA1로 전달된다.
제2도는 도시한 메모리셀 어레이(2b)에 있어서는 프리앰프/라이트버퍼회로(7f)~(7h)에 접속하는 글로벌 IO선쌍 GIO 및 /GIO에 대응해서 각각 프리앰프/라이트버퍼회로(7e)에 있어서의 것과 마찬가지인 이퀄라이즈동작을 실행하는 N채널 MOS트랜지스터(144)~(146)이 존재한다. 예를들면, N채널 MOS트랜지스터(144)의 게이트에는 내부열 어드레스신호 CA11 및 /CA10)을 NAND회로(132) 및 (140)을 거쳐서 한쪽의 입력에서 받고 EQi신호를 다른쪽의 입력에서 받는 AND회로(136)의 출력이 접속된다.
다음에, 그의 동작에 대해서 간단하게 설명한다.
외부어드레스신호의 변화를 ATD발생회로(4)가 검지하여 ATD신호를 출력하면, 그것에 따라서 IOEQ발생회로(6)에서 이퀄라이즈신호 EQi가 출력된다. 이것에 따라서, 예를들면 내부열 어드레스신호 CA11 및 CA10이 모두 H레벨(논리적으로 하이)로 되어 있으면, 대응하는 N채널 MOS트랜지스터(143)이 도통상태로 되고 글로벌 IO선쌍 GIO 및 / GIO가 이퀄라이즈된다.
한편, 외부어드레스신호에 따라서 행디코더(15)는 대응하는 워드선(16)을 H레벨로 하고, 그것에 따라서 메모리셀(19)가 선택된다. 메모리셀(19)에 기억되어 있던 기억정보에 따라서 비트선쌍 BL 및 / BL사이에 발생한 전위차가 센스앰프(17)에 의해서 증폭되고, 세그먼트 IO선쌍 SIO 및 / SIO로 출력된다.
I/O선쌍 이퀄라이즈신호 EQi의 불활성화에 따라서 N채널 MOS트랜지스터(143)은 차단상태로 되고 스위치회로(18)이 도통상태로 되어 세그먼트 IO선쌍 SIO 및 /SIO에 발생하고 있는 전위차가 글로벌 IO선쌍 GIO 및 / GIO로 전달된다. 글로벌 IO선쌍 GIO 및 / GIO의 전위차는 프리앰프/라이트버퍼회로(7e)에 의해 증폭된다.
프리앰프/라이트버퍼회로(7e)에 의해 증폭된 리드데이타는 리드구동회로(8e)에 의해 내부데이타 리드선쌍 RDA1로 전달되고, 구동회로(11)에 의해 데이타 리드선쌍 RDP로 전달된다. 출력버퍼회로(3)은 데이타 리드선쌍 RDP의 전위차에 따라서 대응하는 출력신호를 입출력단자 DQ로 출력한다.
이상의 리드동작의 설명에 있어서는 메모리셀에서 리드된 데이타를 출력버퍼회로(13)까지 상보신호로서 저진폭 다단 전송하는 구성에 대해서 설명했다. 그러나, 리드된 데이타를 출력버퍼회로까지 전달하는 방법으로서는 이와 같은 상보구성의 리드데이타선에 한정되는 것은 아니고 단일의 데이타선 소위 싱글데이타선에 의한 전송이어도 좋다.
그래서, 먼저 본 발명의 실시예 1로서 I/O선쌍의 전위차를 받아서 싱글데이타선 DATA의 전위를 대응하는 전위레벨로 구동하는 프리앰프회로(100)의 구성에 대해서 이하 설명한다.
제3도를 참조하면, 프리앰프회로(100)은 I/O선쌍을 입력으로서 받는 차동증폭회로(102), 차동증폭회로(102)의 출력과 DATA선 사이에 접속되고 게이트에서 전원전원 Vcc를 받는 N채널 MOS트랜지스터(106) 및 전원전위 Vcc와 데이타선(DATA선)사이에 접속되고 게이트에서 프리차지신호를 받는 P채널 MOS트랜지스터(104)를 포함한다.
먼저, 데이타선은 P채널 MOS트랜지스터(104)가 프리차지신호에 따라서 도통상태로 되는 것에 의해, H레벨 즉 전위 Vcc로 프리차지된다.
리드데이타에 따라서 변화한 I/O선쌍의 전위를 받아서 차동증폭회로(102)가 출력하는 전위레벨이 H레벨인 경우, N채널 MOS트랜지스터(106)은 차단상태이다. 따라서, 데이타선의 전위는 H레벨로 유지된다.
한편, 차동증폭회로(102)의 출력레벨이 L레벨인 경우에는 N채널 MOS트랜지스터(106)은 도통상태로 되어 데이타선으로 프리차지되어 있던 전하가 방전되고, 데이타선의 전위는 L레벨로 변화한다.
이 때, N채널 MOS트랜지스터(106)의 임계값 전압을 Vth(n)으로 하고 차동증폭회로(102)의 출력신호의 전위레벨을 Vout로 하면, N채널 MOS트랜지스터(106)이 도통상태로 되기 위해서는 이하의 관계가 충족될 필요가 있다.
즉, 차동증폭회로(102)의 출력 Vout가
의 범위인 동안에 N채널 MOS트랜지스터(106)은 차단상태이고, 데이타선의 전위는 H레벨로 유지되게 된다.
즉, 차동증폭회로(102)의 구성의 비대칭성이나 제조편차에 의해 발생하는 오프셋이 존재하는 경우에도 즉 I/O선쌍의 전위차가 충분히 작아 차동증폭회로(102)의 출력이 리드데이타에 대해서 반전되어 있는 경우라도 데이타선의 전위와 차동증폭회로(102)의 전위의 차가 N채널 MOS트랜지스터(106)의 임계값전압 Vth(n)을 초과할 때까지는 데이타선의 데이타는 변화하지 않는다.
따라서, I/O선쌍의 전위차가 리드데이타에 대응해서 소정 값 이상으로 변화할 때까지는 데이타선의 전위는 변화를 개시하지 않게 된다. 즉, 프리앰프회로(100)의 구성에 의해 오프셋에 의한 오동작이나 I/O선쌍의 이퀄라이즈부족에서 발생하는 무효데이타의 증폭이 발생하는 것을 방지할 수가 있다.
제4도는 실시예 1의 프리앰프회로(100)의 변형예이다.
프리앰프(100)에서는 데이터선을 프라치지한 후 어떤 원인에 의해 데이타선의 전하의 방전이 발생한 경우, 이 데이타선의 전위를 입력으로서 받는 회로는 상기 전류누설에 의해 발생한 데이타선의 전위변화를 검지해서 오동작을 해 버릴 우려가 있다.
그래서, 프리앰프회로(120)에서는 데이터선의 프리차지가 종료한 후 데이터선이 완전히 전기적으로 플로팅상태로 되어 버리는 것을 방지하기 위해서, 프리앰프회로(100)에 또 N채널 MOS트랜지스터(128)을 부가하고 있다.
즉, 프리앰프회로(120)은 프리앰프회로(100)의 구성에 부가해서 데이타선과 전원전위 VDD사이에 접속되고 게이트에서 차동증폭회로(122)의 출력을 받는 N채널 MOS트랜지스터(128)을 포함한다.
프리앰프회로(120)은 상기와 같은 구성으로 되어 있으므로, N채널 MOS트랜지스터(128)의 임계값 전압을 Vth로 하면, 차동증폭회로(122)가 H레벨을 출력하고 있는 경우에 데이터선의 출력이 VDD-Vth이하로 되면 N채널 MOS트랜지스터(128)이 도통상태로 되어 데이터선이 충전된다. 따라서, 데이타선의 전위는 VDD-Vth이하로 되는 일이 없다.
한편, 차동증폭회로(122)의 출력전위가 L레벨인 경우에 N채널 MOS트랜지스터(128)은 항상 차단상태이다. 이 경우, 데이타선에 누설전류가 발생하여 그 전위레벨이 L레벨을 향해 변화했다고 하더라도 출력될 전위레벨이 원래 L레벨이므로 문제는 발생하지 않는다.
즉, 프리앰프회로(120)의 구성으로 하는 것에 의해, 가령 데이타선에 누설전류가 발생하는 경우에도 데이타선의 전위레벨을 입력으로 하는 회로가 오동작을 일으키는 것을 방지할 수 있다.
이상은 싱글데이타선으로 데이타를 출력하는 프리앰프회로의 구성에 대해서 설명하였다. 이하, 상기 구성을 상보데이타를 출력하는 프리앰프회로에 적용한 변형예를 설명한다.
제5도를 참조하면, 프리앰프회로(140)은 I/O선쌍의 전위를 입력으로서 받는 차동증폭회로(142), 차동증폭회로(142)와 데이타선 사이에 접속되고 게이트에서 전원전위 Vcc를 받는 N채널 MOS트랜지스터(146), 데이타선과 전원전위 VDD사이에 접속되고 게이트에서 프리차지신호를 받는 P채널 MOS트랜지스터(144), I/O선쌍의 전위를 입력으로서 받는 차동증폭회로(152), 차동증폭회로(152)의 출력과 / 데이타선 사이에 접속되고 게이트에서 전원전위 VDD를 받는 N채널 MOS트랜지스터(156), / 데이타선과 전원전위 VDD사이에 접속되고 게이트에서 프리차지신호를 받는 P채널 MOS트랜지스터(154), 전원전위 VDD와 데이타선 사이에 접속되고 게이트에서 차동증폭회로(152)의 출력을 받는 P채널 MOS트랜지스터(148), 전원전위 VDD와 /데이타선(/DATA선)사이에 접속되고 게이트에서 차동증폭회로(142)의 출려을 받는 P채널 MOS트랜지스터(158)을 포함한다.
즉, 프리앰프회로(140)은 N채널 MOS트랜지스터(128)이 P채널 MOS트랜지스터(148) 또는 (158)로 되어 있는 점을 제외하고는 프리앰프회로(120)을 상보출력으로 되도록 2개 대칭으로 조합한 구성으로 되어 있다.
N채널 MOS트랜지스터(146) 및 (156)의 임계값 전압을 Vth(n)으로 하면, 제3도에 도시한 프리앰프회로(100)과 마찬가지로 I/O선쌍의 전위차에 따라서 L레벨을 출력할 차동증폭회로(142) 및 (152) 중 어느 한쪽의 출력이 VDD-Vth(n)이하로 될 때까지는 대응하는 데이타선 또는 /데이타선의 전위는 미리 프리차지되어 있는 전위인 H레벨에서 변화하지 않는다.
여기에서, 예를들면 차동증폭회로(142)가 H레벨을, 차동증폭회로(152)가 L레벨을 출력하는 것으로 한다. 이 때, P채널 MOS트랜지스터(148)은 게이트에서 L레벨의 신호를 받으므로 도통상태로 되고, 데이타선은 H레벨로 유지된다. 한편, 게이트에서 H레벨의 신호를 받는 P채널 MOS트랜지스터(158)은 차단상태로 된다. 따라서, H레벨의 신호가 출력될 데이타선에 누설전류 등이 존재하는 경우에도 데이타선의 전위는 H레벨로 유지된다.
한편, L레벨이 출력될 /데이타선(/DATA선)과 전원전위 Vcc의 접속을 개폐하는 P채널 MOS트랜지스터(158)은 차단상태이므로, /데이타선에 누설전류 등이 존재하는 경우에는 프리차지가 종료한 후 /데이타선의 전위는 프리차지전위의 H레벨에서 점차 L레벨을 향해 변화하기 시작한다. 그러나, /데이타선에는 L레벨이 출력되므로, 이 경우에 누설전류의 존재는 문제로 되지 않는다.
이상과 같이, 프리앰프회로(140)에 있어서는 데이타선 및 /데이타선이 H레벨로 프리차지된 후 L레벨을 출력할 차동증폭회로(152)의 출력레벨이 VCC-Vth(n)이하로 될 때까지 /데이타선의 전위가 변화를 시작하지 않는다. 이것에 부가해서, H레벨을 출력할 차동증폭회로(142)의 출력을 받는 데이타선의 전위는 P채널 MOS트랜지스터(148)이 도통상태로 되는 것에 의해 H레벨로 유지되므로, 가령 데이타선에 누설전류가 존재하는 경우에도 잘못된 데이타가 출력되는 일은 없다.
또, 프리앰프회로(140)에 있어서는 서로 상보적인 신호가 출력되는 것을 이용해서 데이타선 또는 /데이타선의 전위를 H레벨로 유지하는 트랜지스터로서 프리앰프회로(120)에 있어서는 N채널 MOS트랜지스터이었던 것에 비해, P채널 MOS트랜지스터(148) 및 (158)을 이용할 수가 있다. 따라서, H레벨이 출력될 데이타선 또는 /데이타선의 전위는 전원전위 Vcc에서 트랜지스터의 임계값 전압분만큼 강하하는 일없이 H레벨로 유지된다.
따라서, 제5도에 도시한 프리앰프회로(140)을 제2도에 도시한 프리앰프/라이트버퍼회로(7e)~(7h)등을 이용하는 것에 의해서, 프리앰프의 비대칭성에서 오는 오프셋이나 프로세스적인 편차에서 오는 오프셋에 의한 오동작 및 I/O선쌍의 이퀄라이즈부족에서 발생하는 무효데이타의 증폭 등이 발생하는 것을 방지할 수 있게 된다.
[실시예 2]
실시예 1에 있어서는 차동증폭회로로부터의 출력이 그의 비대칭성이나 프로세스적인 편차에서 발생하는 오프셋에 의해서 오동작하거나 I/O선쌍의 이퀄라이즈부족에서 발생하는 무효데이타의 증폭이 발생하는 것을 방지하기 위해서, 차동증폭회로의 출력과 데이타선 사이에 게이트에서 전원전윈 VDD를 받는 N채널 MOS트랜지스터를 접속하였다.
그러나, 상기와 같은 구성에서는 H레벨로 프라치지되어 있는 데이타선의 전위와 차동증폭회로의 출력전위의 차가 상기 N채널 MOS트랜지스터의 임계값 전압인 Vth(n)이상으로 될 때까지 데이타선의 전위가 변화를 시작하지 않는다.
그러나, 회로설계상은 상기 출력전위에 부가되는 제한을 자유롭게 설정하고자 하는 경우가 발생한다.
본 발명의 실시예 2에서는 출력전위 변화가 Vth(n)이상이 아니면 안된다는 상기의 제한이 없는 프리앰프회로를 제공한다.
제6도는 실시예 2의 프리앰프회로(200)의 구성을 도시한 회로도이다.
프리앰프회로(200)은 I/O선쌍의 전위를 입력으로서 받은 차동증폭회로(202), 차동증폭회로(202)의 출력과 데이타선 사이에 접속되고 게이트에서 기준전위 VREF를 받는 N채널 MOS트랜지스터(206) 및 데이타선과 전원전압 VDD사이에 접속되고 게이트에서 프리차지신호를 받는 P채널 MOS트랜지스터(204)를 포함한다.
즉, 프리앰프회로(200)은 프리앰프회로(100)의 구성에 있어서 N채널 MOS트랜지스터(106)의 게이트가 받는 전위를 전원전위 VDD에서 기준전위 VREF로 변경한 것으로 되어 있다.
여기에서 예를들면
인 것으로 한다. 이 때, 데이타선이 H레벨 즉 전원전위 VDD로 프리차지되어 있는 경우를 고려하면, N채널 MOS트랜지스터(206)의 임계값 전압을 Vth(n), 차동증폭회로(202)의 출력전위를 Vout로 할 때,
가 충족될 때, N채널 MOS트랜지스터(206)은 도통상태로 된다. 이것은 바꾸어말하면,
로 되었을 때에 데이타선의 전위가 L레벨로 되도록 방전이 개시되는 것을 의미한다.
식 (5)와 식(1)을 비교하면, 출력전위의 변화에 대한 제한이 Vth(n)에서 (Vth(n)-ΔV)로 되어 더욱 작은 값으로 되어 있는 것을 알 수 있다. 따라서, N채널 MOS트랜지스터(206)의 게이트에 인가하는 전위 VREF를 전원전위 VDD보다 크게 하는 것에 의해서, 데이타선의 전위와 차동증폭회로(202)의 전위의 차가 더욱 작은 단계에서 데이타선의 전위가 변화하는 구성으로 할 수가 있다.
이상과 같은 구성에 의해, 전위 VREF를 적당한 값으로 설정하는 것에 의해서, 데이타선 전위의 변화가 시작되기 위한 차동증폭회로(202)의 출력전위에 부과되는 제한을 자유로운 값으로 설정할 수 있게 됨과 동시에, 실시예 1에 있어서의 것과 마찬가지로 오프셋전압에 의해 발생하는 오동작이나 무효데이타의 증폭을 방지하는 것도 가능하게 된다.
또한, 상기 설명에서는 N채널 MOS트랜지스터(206)의 게이트에 인가되는 전위 VREF가 전원전위 Vcc보다 큰 경우를 예로서 설명했지만, 물론 전원전위 VDD보다 낮은 전위로 하는 것에 의해 차동증폭회로(202)의 출력전위에 대한 제한을 더욱 크게할 수도 있다.
제7도에 실시예 2의 프리앰프회로(200)의 변형예인 프리앰프회로(220)의 구성을 도시한다.
프리앰프회로(220)의 구성은 제4도에 도시한 프리앰프회로(120)의 구성에 있어서 N채널 MOS트랜지스터(126)의 게이트에 인가되는 전위가 전원전위 VDD에서 기준전위 VREF로 변화하고 있는 구성으로 되어 있다. 그밖의 점은 프리앰프회로(120)과 마찬가지이다.
따라서, 데이타선의 전위가 변화를 시작하는데 필요하게 되는 차동증폭회로(222)의 출력전위레벨의 변화에 대한 제한값을 자유로운 값으로 설정할 수 있다.
또, 제4도에 도시한 프리앰프회로(120)과 마찬가지로 전원전위 VDD와 데이타선 사이에 접속되고 게이트에서 차동증폭회로(222)의 출력전위를 받는 N채널 MOS트랜지스터(228)을 포함하는 구성으로 되어 있으므로, 차동증폭회로(222)가 H레벨을 출력하는 경우에 가령 데이타선에 누설전류가 발생해도 그 전위가 N채널 MOS트랜지스터(228)의 임계값 전압을 Vth로 할 때 (VDD-Vth)이하로 저하하는 일이 없다.
제8도는 제7도에 도시한 프리앰프회로(220)을 상보출력이 얻어지도록 쌍으로서 조합한 경우의 구성을 도시한 회로도이다.
프리앰프회로(240)은 제5도에 도시한 프리앰프회로(140)의 구성에 있어서 N채널 MOS트랜지스터(146) 및 (156)의 게이트에 인가되는 전위가 전원전위 VDD가 아닌 기준전위 VREF로 되어 있다. 그밖의 점은 프리앰프회로(140)의 구성과 마찬가지이다.
따라서, 프리앰프회로(240)에 있어서도 L레벨의 신호가 출력될 데이타선 및 /데이타선의 전위가 변화를 시작하는데 필요하게 되는 차동증폭회로(242) 또는 (252)의 출력전위레벨의 변화에 부과되는 제한의 크기를 자유롭게 설정할 수가 있다.
제9도는 예를들면 제3도에 도시한 차동증폭회로(102)의 구성의 1예를 도시한 회로도이다.
차동증폭회로(102)는 소오스가 모두 전원전위 VDD에 접속되고 전류미러회로로서 동작하는 P채널 MOS트랜지스터(102a) 및 (102b), P채널 MOS트랜지스터(102a)의 드레인이 접속되고 게이트에서 I/O선의 전위를 받는 N채널 MOS트랜지스터(102c), P채널 MOS트랜지스터(102b)의 드레인에 드레인이 접속되고 게이트에서 I/O선의 전위를 받는 N채널 MOS트랜지스터(102d), 드레인이 N채널 MOS트랜지스터(102c) 및 (102d)의 소오스에 접속되고 소오스가 접지전위에 접속되고 게이트에서 프리앰프회로 활성화신호 PAE를 받는 N채널 MOS트랜지스터(102e)를 포함한다.
프리앰프 활성화신호 PAE가 활성상태(H레벨)로 되면, 전류미러회로를 구성하는 P채널 MOS트랜지스터(102a) 및 (102b)에는 동일한 전류가 흐른다. 이 때, IO선의 전위가 H레벨 상태로서 /IO선의 전위가 H레벨에서 저하하기 시작했다고 하면, N채널 MOS트랜지스터(102d)는 강하게 온한 상태인데 반해 N채널 MOS트랜지스터(102c)는 약하게 온한 상태로 된다. 이 경우, N채널 MOS트랜지스터(102c) 및 N채널 MOS트랜지스터(102d)에는 모두 동일한 전류가 흐르므로, P채널 MOS트랜지스터(102b) 및 N채널 MOS트랜지스터(102d)의 접속점의 전위 즉 차동증폭회로(102)의 출력전위는 L레벨로 된다.
[실시예 3]
이상은 차동증폭회로가 모두 1단 증폭기인 경우의 구성에 대해서 기술하였다. 제10도는 차동증폭회로가 2단 또는 그 이상의 캐스케이드 접속된 앰프로 되어 있는 경우의 예를 도시한 것이다. 즉, 제10도에 도시한 차동증폭회로에 있어서는 초단의 차동증폭회로(260)의 출력과 2단째의 증폭회로(262)의 입력 사이에 차동증폭회로(260)의 출력전위레벨이 2단째의 증폭기(262)로 전달되기 위한 출력전위의 변화의 양을 제한하는 N채널 MOS트랜지스터(264)가 접속되는 구성으로 되어 있다.
이 경우도 N채널 MOS트랜지스터(264)의 임계값 전압인 Vth(n)이상으로 차동증폭회로(260)의 출력전위가 변화하지 않으면 2단째의 증폭기(262)의 출력전위는 변화하지 않는다.
따라서, 실시예 1과 마찬가지로 차동증폭회로에 그 구성이나 프로세스편차로 인해 발생하는 오프셋이 존재하는 경우에 있어서도, 또 I/O선쌍의 이퀄라이즈부족이 존재하는 경우에도 잘못된 데이타가 출력되는 것을 방지할 수 있게 된다.
[프리앰프회로의 동작]
제11도는 제3도~제5도 또는 제6도~제8도에 도시한 프리앰프회로의 동작을 도시한 타이밍도이다.
이 경우, 데이타신호 DAT로서는 데이타선이 H레벨로 프리차지되어 있는 경우를 고려하기로 한다.
시각 t1~시각 t2의 기간에 있어서 프리앰프회로 활성화신호 PAEi가 활성상태(H레벨)로 되는 것에 의해, I/O선쌍의 전위변화에 따라서 예를들면 H레벨의 데이타가 데이타선으로 출력된다. 그 후, 시각 t2에 있어서 프리앰프회로 활성화신호 PAEi가 불활성상태(L레벨)로 되고 I/O선쌍 이퀄라이즈신호 EQi가 활성상태(H레벨)로 되는 것에 따라서, I/O선쌍은 프리차지되어 그의 전위가 이퀄라이즈된다.
계속해서, 시각 t3에 있어서 이퀄라이즈신호 EQi가 불활성상태(L레벨)로 되는 것과 동시에 프리앰프 활성화신호 PAEi가 H레벨로 되어 대응하는 I/O선쌍의 전위변화를 증폭해서 데이타선으로 신호 DAT로서 출력한다. 여기에서, 종래의 프리앰프회로와는 달리 I/O선쌍의 전위차가 충분히 작은 경우에도 프리앰프회로가 잘못된 데이타를 출력하는 일이 없으므로, 이퀄라이즈동작의 종료와 프리앰프회로의 활성화(PAE신호의 활성화) 사이에 시간마진이 필요없이 이퀄라이즈동작의 종료(시각 t3)에서 데이타선으로의 데이타출력이 개시되는 시각 t4까지의 시간 T1이 종래예에 비해서 단축된다.
[실시예 4]
실시예 1에 있어서는 데이타선이 H레벨로 프리차지되는 경우의 프리앰프회로의 구성에 대해서 설명하였다. 데이타선의 프리차지레벨로서는 L레벨로 되는 경우도 있다.
제12도는 본 발명의 실시예 4의 프리앰프회로(300)의 구성을 도시한 회로도이다.
프리앰프회로(300)은 I/O선쌍의 전위를 받아서 대응하는 신호를 출력하는 차동증폭회로(302), 데이타선과 차동증폭회로(302) 사이에 접속되고 게이트에서 접지전위를 받는 P채널 MOS트랜지스터(306) 및 데이타선과 접지전위 사이에 접속되고 게이트에서 프리차지신호를 받는 N채널 MOS트랜지스터(304)를 포함한다.
즉, 프리앰프회로(300)은 제3도에 도시한 프리앰프회로(100)과 그 극성이 역으로 되어 있는 것을 제외하고는 완전히 동일한 구성으로 되어 있다. 데이타선이 L레벨로 프리차지되어 있는 경우, P채널 MOS트랜지스터(306)의 임계값 전압을 Vth(p)로 하고 차동증폭회로(302)의 출력을 Vout로 하면, Vout가 Vth(p)이상으로 되었을 때에 데이타선의 전위는 H레벨을 향해 구동된다.
따라서, 제3도에 도시한 프리앰프회로(100)과 마찬가지로 데이타선의 전위가 변화를 시작하기 때문에 차동증폭회로(302)의 출력전위레벨의 변화에 필요하게 되는 양이 제한되게 된다.
이 경우도 차동증폭회로(302)에 그 구성이나 프로세스편차로 인해 오프셋이 존재하는 경우나 I/O선쌍의 이퀄라이즈부족으로 인해 무효데이타가 증폭되는 경우도 차동증폭회로(302)의 출력전위레벨이 소정 값(Vth(p))이상으로 변화할 때까지는 데이타선의 전위가 변화하지 않기 때문에 잘못된 데이타가 출력되는 일이 없다.
제13도는 마찬가지로 제4도에 도시한 프리앰프회로(120)의 극성을 역으로 한 변형예의 프리앰프회로(320)의 구성을 도시한 것이다. 프리앰프회로(320)도 프리앰프회로(120)과 마찬가지로 차동증폭회로(322)가 L레벨의 신호를 출력하고 있으면 데이타선의 전위가 어떤 원인에 의해 H레벨을 향해 변화를 시작한 경우에도 그의 값이 P채널 MOS트랜지스터(328)의 임계값 전압이상으로 되면 P채널 MOS트랜지스터(328)이 도통상태로 되어 데이타선의 전위가 그 이상 변화하는 것이 억제된다.
제14도는 제13도에 도시한 프리앰프회로(320)을 상보데이타를 출력하도록 쌍으로서 조합한 변형예의 프리앰프회로(340)의 구성을 도시한 것이다.
프리앰프회로(340)의 구성도 제5도에 도시한 프리앰프회로(140)의 구성에 있어서 극성을 역으로 한 것으로서, 그의 동작은 마찬가지이므로 이하 설명은 생략한다.
[실시예 5]
제15도는 본 발명의 실시예 5의 프리앰프회로(400)의 구성을 도시한 회로도이다.
프리앰프회로(400)에 있어서는 제12도에 도시한 프리앰프회로(300)의 구성에 있어서 P채널 MOS트랜지스터(306)의 게이트가 받는 전위가 전원전압 Vcc에서 기준전위 VREF로 되어 있다. 그밖의 점은 프리앰프회로(300)의 구성과 마찬가지이다.
데이타선의 전위가 L레벨로 프리차지되어 있는 경우, 차동증폭회로(402)의 출력전위레벨이 이하의 조건을 만족하게 된 경우에 비로서 P채널 MOS트랜지스터(406)이 도통상태로 되어 데이타선의 전위가 변화하기 시작한다.
이것은 바꿔말하면
이라는 조건이 충족될 때까지 차동증폭회로(402)의 출력전위의 변화는 데이타선에 나타나지 않게 된다. 이 경우, 전위 VREF의 값을 적당하게 설정하는 것에 의해서, 데이타선 전위가 변화를 시작하는데 필요한 차동증폭회로(402)의 출력전위레벨의 변화량에 대한 제한의 크기를 자유롭게 설정할 수가 있다.
제16도는 프리앰프회로(400)의 변형예인 프리앰프회로(420)의 구성을 도시한 회로도이다.
프리앰프회로(420)은 제13도에 도시한 프리앰프회로(320)의 구성에 있어서 P채널 MOS트랜지스터(326)의 게이트에 인가되는 전위가 접지전위에서 기준전위 VREF로 되어 있다. 그밖의 점은 프리앰프회로(320)의 구성과 마찬가지이다.
따라서, 프리앰프회로(420)는 데이타선의 전위를 변화시키는데 필요한 차동증폭회로(422)의 전위레벨의 변화량의 크기를 자유롭게 설정할 수 있게 되어 있다는 점 이외에는 프리앰프회로(320)과 마찬가지의 효과를 얻을 수 있다.
제17도는 제16도에 도시한 프리앰프회로(420)을 상보출력이 얻어지도록 쌍으로서 조합한 변형예인 프리앰프회로(440)의 구성을 도시한 회로도이다.
프리앰프회로(440)은 제14도에 도시한 프리앰프회로(340)의 구성에 있어서 P채널 MOS트랜지스터(346) 및 (356)의 게이트가 받는 전위가 접지전위에서 기준전위 VREF로 되어 있다. 그밖의 점은 프리앰프회로(340)의 구성과 마찬가지이다.
따라서, 데이타선 또는 /데이타선의 전위를 변화시키는데 필요한 차동증폭회로(420) 또는 (452)의 출력전위레벨의 변화량에 부과되는 제한의 크기를 자유롭게 변경할 수 있다는 점 이외에는 프리앰프회로(340)과 마찬가지의 효과를 얻을 수 있다.
본 발명에 의하면, I/O선쌍의 이퀄라이즈부족이나 차동증폭회로(102)의 오프셋의 존재에 의해 잘못된 데이타가 데이타선으로 출력되는 일이 없다는 효과가 얻어진다.
금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허청구의 범위에 의해서 도시되고 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (16)

  1. 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 상보입력신호를 받아서 대응하는 출력신호를 출력데이타선으로 출력하는 증폭회로에 있어서, 상기 상보입력신호에 따라서 제1 및 제2전위중 어느 한쪽을 출력하는 차동증폭수단, 프리차지신호에 따라서 상기 출력데이타선의 전위를 제3소정 전위로 설정하는 프리차지수단, 상기 출력데이타선과 상기 차동증폭수단의 출력노드의 전위를 받고 상기 출력노드의 전위와 상기 제3소정 전위의 차가 소정 값을 초과한 경우에 상기 출력데이타선과 상기 출력노드를 도통상태로 하는 출력전위 제한수단을 포함하는 증폭회로.
  2. 제1항에 있어서, 상기 출력노드의 전위가 제2소정 전위인 것에 따라서 상기 출력데이타선의 전위를 상기 제2소정 전위로 유지하는 출력전위 유지수단을 더 포함하는 증폭회로.
  3. 제1항에 있어서, 상기 출력전위 제한수단은 상기 출력노드와 상기 출력데이타선 사이에 접속되고 그의 게이트에서 기준전위를 받는 MOS트랜지스터를 포함하는 증폭회로.
  4. 제2항에 있어서, 상기 출력전위 유지수단은 그의 드레인에서 상기 제3소정 전위를 받고 그의 소오스가 상기 출력데이타선에 접속되고 그의 게이트가 상기 출력노드에 접속되는 MOS트랜지스터를 포함하는 증폭회로.
  5. 제3항에 있어서, 상기 기준전위는 상기 제3소정전위인 증폭회로.
  6. 제3항에 있어서, 상기 MOS트랜지스터는 N채널 MOS트랜지스터인 증폭회로.
  7. 제3항에 있어서, 상기 MOS트랜지스터는 P채널 MOS트랜지스터인 증폭회로.
  8. 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 상보입력신호를 받아서 대응하는 상보출력신호를 제1 및 제2출력데이타선으로 출력하는 상보형 증폭회로에 있어서, 상기 상보입력신호를 받아서 대응하는 서로 상보적인 제1 및 제2전위를 출력하는 제1 및 제2출력노드를 갖는 상보차동 증폭수단, 프리차지신호에 따라서 상기 제1 및 상기 제2출력데이타선의 전위를 제3소정 전위로 설정하는 프리차지수단, 상기 제1출력노드와 상기 상기 제1출력데이타선 사이에 접속되는 제1출력전위제한수단, 상기 제2출력노드와 상기 제2출력데이타선 사이에 접속되는 제2출력전위 제한수단을 포함하고, 상기 제1출력전위 제한수단은 상기 제1출력노드의 전위를, 상기 제2출력전위 제한수단은 상기 제2출력노드의 전위를 각각 받고, 대응하는 출력노드의 전위와 상기 제3소정 전위의 차가 소정 값을 초과한 경우에 도통상태로 되고, 상기 상보형 증폭회로는, 상기 제2출력노드의 전위가 제2소정 전위인 것에 따라서 상기 제1출력데이타선의 전위를 상기 제2소정 전위로 유지하는 제1출력전위 유지수단과, 상기 제1출력노드의 전위가 상기 제2소정 전위인 것에 따라서 상기 제2출력데이타선의 전위를 상기 제2소정 전위로 유지하는 제2출력전위 유지수단을 더 포함하는 상보형 증폭회로.
  9. 제8항에 있어서, 상기 제1출력전위 제한수단은 상기 제1출력노드와 상기 제1출력데이타선 사이에 접속되고 그의 게이트에서 기준전위를 받는 제1MOS트랜지스터를 포함하고, 상기 제1출력전위 제한수단은 상기 제2출력노드와 상기 제2출력데이타선 사이에 접속되고 그의 게이트에서 기준전위를 받는 제2MOS트랜지스터를 포함하는 상보형 증폭회로.
  10. 제8항에 있어서, 상기 제1출력전위 유지수단은 그의 드레인에서 상기 제3소정 전위를 받고 그의 소오스가 상기 제1출력데이타선에 접속되고 그의 게이트가 상기 제1출력노드에 접속되는 제3MOS트랜지스터를 포함하고, 상기 제2출력전위 유지수단은 그의 드레인에서 상기 제1소정 전위를 받고 그의 소오스가 상기 제2출력데이타선에 접속되고 그의 게이트가 상기 제2출력노드에 접속되는 제4MOS트랜지스터를 포함하는 상보형 증폭회로.
  11. 제9항에 있어서, 상기 기준전위는 상기 제3소정전위인 상보형 증폭회로.
  12. 제9항에 있어서, 상기 제1 및 상기 제2MOS트랜지스터는 N채널 MOS트랜지스터인 상보형 증폭회로.
  13. 제9항에 있어서, 상기 제1 및 상기 제2MOS트랜지스터는 P채널 MOS트랜지스터인 상보형 증폭회로.
  14. 제10항에 있어서, 상기 제3 및 상기 제4MOS트랜지스터는 N채널 MOS트랜지스터인 상보형 증폭회로.
  15. 제10항에 있어서, 상기 제3 및 상기 제4MOS트랜지스터는 P채널 MOS트랜지스터인 상보형 증폭회로.
  16. 다이나믹형 반도체 기억장치에 있어서 메모리셀에서 리드된 데이타에 대응하는 입력신호를 받아서 대응하는 출력신호를 출력데이타선으로 출력하는 증폭회로에 있어서, 상기 입력신호를 받아서 증폭된 신호를 상기 출력신호로서 출력하는 캐스케이드접속된 여러단의 내부 증폭수단과, 상기 여러개의 내부 증폭수단중 적어도 1쌍 사이에 접속되고 전단의 내부 증폭수단의 출력전위와 소정전위의 차가 소정 값을 초과한 경우에 도통상태로 되는 출력전위 제한수단을 포함하는 증폭회로.
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