JP2002237195A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ミラー化されたデータの信頼性を改善し、か
つミラーデータのエラーを訂正する機能を実現する。 【解決手段】 複数の第１のデータ線（ＰＨ０−ＰＨ
ｍ）に読出された複数のメモリセル（ＭＣ０−ＭＣｍ）
のデータを、合成／再書込回路（１）により、合成して
第２のデータ線ＤＰに伝達し、かつこの合成データを、
再び、第１のデータ線に書戻す。合成／再書込回路
（１）は、合成時、加算処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データアクセス時複数ビットメモリセルを
擬似的に１ビットのメモリセルとして取扱うミラー化機
能を備える半導体記憶装置に関する。

【０００２】

【従来の技術】図１１は、従来の半導体記憶装置の１ビ
ットのデータに対応する部分の構成を概略的に示す図で
ある。図１１において、半導体記憶装置は、それぞれが
行列状に配列される複数のメモリセルを有するメモリサ
ブアレイＭＳＡ０−ＭＳＡｎと、メモリサブアレイＭＳ
Ａ０−ＭＳＡｎそれぞれに対応して設けられ、対応のメ
モリサブアレイの行を選択するロウデコーダＲＤ０−Ｒ
Ｄｎと、メモリサブアレイＭＳＡ０−ＭＳＡｎに共通に
設けられ、メモリサブアレイＭＳＡ０−ＭＳＡｎからそ
れぞれ列を選択するコラムデコーダＣＤと、メモリサブ
アレイＭＳＡ０−ＭＳＡｎにそれぞれに対応して設けら
れ、コラムデコーダＣＤにより選択された対応のメモリ
サブアレイ内の列と結合される内部ＩＯ線対ＩＯＰ０−
ＩＯＰｎと、内部ＩＯ線対ＩＯＰ０−ＩＯＰｎそれぞれ
に対応して設けられ、択一的に活性化されて対応の内部
ＩＯ線対ＩＯＰ０−ＩＯＰｎのデータを増幅して内部デ
ータ線対ＤＢＰに伝達するプリアンプＰＡＭ０−ＰＡＭ
ｎと、内部データ線対ＤＢＰ上のデータを増幅して外部
へ出力するメインアンプＭＡＰを含む。

【０００３】この図１１に示すメモリアレイＭＡは、１
つのＩＯブロックを構成し、１ビットのデータを外部と
の間で入出力する。

【０００４】プリアンプＰＡＭ０−ＰＡＭｎは、メモリ
サブアレイを特定するアドレスビットに従って選択的に
活性化される。内部ＩＯ線対ＩＯＰ０−ＩＯＰｎおよび
内部データ線対ＤＢＰは、それぞれ、１ビットのデータ
を転送する。

【０００５】図１２は、図１１に示すメモリサブアレイ
ＭＳＡ０−ＭＳＡｎの構成を概略的に示す図である。こ
れらのメモリサブアレイＭＳＡ０−ＭＳＡｎは同一構成
を有するため、図１２においては、１つのメモリサブア
レイＭＳＡｉ（ｉ＝０−ｎ）の構成を代表的に示す。

【０００６】図１２において、メモリサブアレイＭＳＡ
ｉは、行列状に配列される複数のメモリセルＭＣと、メ
モリセルＭＣの各列に対応して配置されるビット線対Ｂ
ＬＰ（ＢＬＰ０−ＢＬＰ３）と、メモリセルＭＣの各行
に対応して配置されるワード線ＷＬ（ＷＬ０−ＷＬｍ）
と、ビット線対ＢＬＰに対応して設けられ、各々がセン
ス駆動線Ｓ２ＰおよびＳ２Ｎ上の信号に応答して活性化
されるセンスリフレッシュアンプＳＡ（ＳＡ０−ＳＡ
３）と、センスアンプ活性化信号ＺＳＯＰおよびＳＯＮ
に従ってセンス駆動線Ｓ２ＰおよびＳ２Ｎを駆動するセ
ンスアンプドライバＳＡＤと、ビット線対ＢＬＰ（ＢＬ
Ｐ０−ＢＬＰ３）それぞれ対応して設けられ、列選択信
号ＣＳＬ（ＣＳＬ０−ＣＳＬ３）に応答して対応のビッ
ト線対を内部ＩＯ線対ＩＯＰに接続する列選択ゲートＣ
Ｇ（ＣＧ０−ＣＧ３）を含む。

【０００７】ここで、メモリサブアレイＭＳＡｉにおい
ては、複数列のメモリセルが配置されるが、図１２にお
いては、４列に配置されるメモリセルを代表的に示す。

【０００８】メモリセルＭＣは、情報を記憶するための
キャパシタＭＳと、対応のワード線ＷＬの信号に従って
キャパシタＭＳを対応のビット線に接続するアクセスト
ランジスタ（ＮチャネルＭＯＳトランジスタ）ＭＴを含
む。

【０００９】ビット線対ＢＬＰは、ビット線ＢＬ（ＢＬ
０−ＢＬ３）とビット線ＺＢＬ（ＺＢＬ０−ＺＢＬ３）
を含む。メモリセルＭＣは、ビット線対ＢＬＰにおい
て、ビット線ＢＬおよびＺＢＬの一方と対応のワード線
ＷＬの交差部に対応して配置される。

【００１０】センスリフレッシュアンプＳＡは、交差結
合されたＰチャネルＭＯＳトランジスタで構成されるＰ
センスアンプと、交差結合されたＮチャネルＭＯＳトラ
ンジスタとを含む。Ｐセンスアンプは、センス駆動線Ｓ
２Ｐが電源電圧レベルとなると活性化され、対応のビッ
ト線対の高電位のビット線を電源電圧レベルに駆動す
る。Ｎセンスアンプは、センス駆動線Ｓ２ＮがＬレベル
となると活性化され、対応のビット線対の低電位のビッ
ト線を例えば接地電圧レベルのＬレベルに駆動する。

【００１１】センスアンプドライバＳＡＤは、センス開
始信号ＳＡＮおよび再書込信号ＺＳＯＰに従ってセンス
駆動線Ｓ２ＮおよびＳ２ＰをそれぞれＬレベルおよびＨ
レベルに駆動し、センスリフレッシュアンプＳＡ（ＳＡ
０−ＳＡ３）を活性化する。

【００１２】列選択ゲートＣＧ（ＣＧ０−ＣＧ３）は、
それぞれ対応の列選択信号に従って対応のビット線対Ｂ
ＬＰのビット線ＢＬおよびＺＢＬを内部ＩＯ線対ＩＯＰ
のＩＯ線ＩＯおよびＺＩＯに接続するトランスファーゲ
ートゲートＴＸを含む。列選択信号ＣＳＬ（ＣＳＬ０−
ＣＳＬ３）に従ってメモリサブアレイにおいて１列が選
択され、対応の列のビット線対ＢＬＰが内部ＩＯ線対Ｉ
ＯＰに接続される。次に、この図１２に示すメモリサブ
アレイのデータ読出動作を、図１３に示す信号波形図を
参照して説明する。

【００１３】スタンバイ状態においては、図示しないビ
ット線プリチャージ／イコライズ回路により、各ビット
線ＢＬおよびＺＢＬは、中間電圧（＝Ｖｃｃ／２）の電
圧レベルにプリチャージされかつイコライズされてい
る。ここで、以下の説明において、ビット線ＢＬおよび
ＺＢＬを、図１２に示すビット線ＢＬ０−ＢＬ３および
ＺＢＬ０−ＺＢＬ３を代表的に示すものとして用いる。
また、ビット線プリチャージ／イコライズ回路は、各ビ
ット線対に設けられており、ビット線プリチャージ／イ
コライズ指示信号ＢＬＥＱがＨレベルのときに活性化さ
れる。

【００１４】内部ＩＯ線ＺＩＯおよびＩＯも、スタンバ
イ状態時、電源電圧Ｖｃｃレベルにプリチャージされて
いる。

【００１５】アクティブサイクルが始まると、まずロウ
デコーダが活性化され、ロウデコーダにより、アドレス
指定された行に対応するワード線ＷＬが、選択状態の昇
圧電位Ｖｐｐレベルに駆動される。ワード線ＷＬが選択
状態へ駆動されると、この選択ワード線ＷＬに接続され
るメモリセルのデータが対応のビット線ＢＬまたはＺＢ
Ｌに読出される。図１３においては、ビット線ＢＬに、
Ｈレベルデータが読出される場合の信号波形を示す。

【００１６】次いで、所定時間が経過すると、センス開
始信号ＳＯＮが活性化され、センスアンプドライバＳＡ
Ｄにより、センス駆動線Ｓ２ＮがＬレベルへ駆動され、
センスリフレッシュアンプＳＡ（ＳＡ０−ＳＡ３を総称
的に示す：以下特にことわらない）が活性化され、低電
位レベルのビット線ＺＢＬを接地電圧レベルに放電す
る。

【００１７】次いで、再書込信号ＺＳＯＰがＬレベルに
駆動され、応じてセンス駆動線Ｓ２Ｐが電源電圧Ｖｃｃ
レベルにまで駆動される。これにより、ビット線ＢＬが
電源電圧レベルにまで駆動される。センスリフレッシュ
アンプＳＡは、交差結合されたＰチャネルＭＯＳトラン
ジスタおよび交差結合されたＮチャネルＭＯＳトランジ
スタで構成されるフリップフロップの構成を有し、ラッ
チ機能を備えており、この再書込完了後、ビット線ＢＬ
およびＺＢＬは、センスリフレッシュアンプＳＡによ
り、メモリセルのデータに応じてＨレベルおよびＬレベ
ルに保持される。

【００１８】列アクセス時においては、列アドレス信号
に従って、コラムデコーダＣＤにより、アドレス指定さ
れた列を選択するための列選択信号ＣＳＬが選択状態へ
駆動され、対応の列選択ゲートＣＧが導通し、この列選
択ゲートに対応するビット線対ＢＬＰが内部ＩＯ線対Ｉ
ＯＰに接続される。内部ＩＯ線ＩＯおよびＺＩＯは、電
源電圧Ｖｃｃレベルに、データ読出時クランプされてお
り、この内部ＩＯ線ＩＯおよびＺＩＯの電位が、センス
アンプのラッチデータに応じて変化する。図１３におい
ては、ビット線ＺＢＬがＬレベルであるため、内部ＩＯ
線ＺＩＯの電圧レベルが内部ＩＯ線ＩＯの電圧レベルよ
りも低下する。

【００１９】この内部ＩＯ線の小振幅信号がプリアンプ
ＰＡＭによりＣＭＯＳレベルの信号に増幅されて内部デ
ータ線対ＤＢＰに伝達される。列選択動作が完了する
と、列選択信号ＣＳＬがＬレベルとなる。内部データ線
対ＤＰＢの信号は、所定のタイミングでメインアンプに
より増幅されて外部に出力される。

【００２０】１つのメモリサイクルが完了すると、選択
状態のワード線ＷＬが非選択状態へ駆動され、メモリセ
ルのアクセストランジスタＭＴが非導通状態となる。続
いて、センス開始信号ＳＯＮおよび再書込信号ＺＳＯＰ
がそれぞれＬレベルおよびＨレベルに駆動されて非活性
化されて、ビット線ＢＬおよびＺＢＬはフローティング
状態となる。その後、ビット線プリチャージ／イコライ
ズ指示信号ＢＬＥＱがＨレベルの活性状態へ駆動され、
ビット線ＢＬおよびＺＢＬが、図示しないビット線プリ
チャージ／イコライズ回路により中間電圧レベルにプリ
チャージされかつイコライズされる。

【００２１】図１４は、内部データ線対ＩＯＰからデー
タ入出力端子までの回路の構成を概略的に示す図であ
る。図１４においては、３つの内部ＩＯ線対ＩＯＰ０−
ＩＯＰ２に対応して設けられる構成を代表的に示す。内
部ＩＯ線対ＩＯＰ０−ＩＯＰ２が、１ビットのデータ入
出力端子に対応して並列に設けられ、選択的に内部デー
タ線対ＤＢＰに結合される。

【００２２】これらの内部データ線対ＩＯＰ０−ＩＯＰ
２それぞれに対応して、選択信号ＳＥＬ０−ＳＥ０２の
活性化時、プリアンプ活性化信号（図示せず）に従って
活性化され、対応の内部ＩＯ線対ＩＯＰ０−ＩＯＰ２上
の相補信号を増幅して内部データ線対ＤＢＰに伝達する
プリアンプＰＡＭ０−ＰＡＭ２と、内部ＩＯ線対ＩＯＰ
０−ＩＯＰ２に対応して設けられ、選択信号ＳＥＬ０−
ＳＥＬ２の選択時、図示しないライトドライバイネーブ
ル信号に応答して活性化され、内部データ線対ＤＢＰ上
の信号から内部書込データを生成して対応の内部ＩＯ線
対へ伝達するライトドライバＷＤＲ０−ＷＤＲ２が設け
られる。選択信号ＳＥＬ０−ＳＥＬ２、…は、メモリサ
ブアレイを特定するアドレスビットをデコードして、活
性化される。

【００２３】内部データ線対ＤＢＰに対しては、読出デ
ータラッチ指示信号ＲＤＬに応答して所定期間スルー状
態となり、残りの期間においてラッチ状態となるデータ
ラッチ回路ＤＬＫが設けられる。このデータラッチ回路
ＤＬＫの出力信号がメインアンプＭＡＰに伝達される。
次に、この図１４に示す構成の、データ読出時の動作に
ついて図１５に示す信号波形図を参照して説明する。

【００２４】列選択信号ＣＳＬがＨレベルとされると、
内部ＩＯ線対ＩＯＰ０−ＩＯＰ２（ＩＯ線ＩＯ、ＺＩ
Ｏ）に、対応のメモリサブアレイの選択列に配置された
センスリフレッシュアンプによりラッチされたデータが
伝達される。

【００２５】内部ＩＯ線対上の信号電位が十分拡大され
ると、プリアンプイネーブル信号ＰＡＥが活性化され、
選択信号ＳＥＬ０−ＳＥＬ２、…により選択されたプリ
アンプＰＡＭが活性化され、対応の内部ＩＯ線対上の相
補データを増幅する。

【００２６】このプリアンプ活性化信号ＰＡＥの活性化
時、所定期間読出データラッチ指示信号ＲＤＬがＬレベ
ルとなり、データラッチ回路ＤＬＫがスルー状態とな
り、選択されたプリアンプＰＡＭにより伝達された内部
データ線対ＤＢＰ上のデータを通過させかつラッチす
る。次いで、このデータラッチ回路ＤＬＫの伝達する信
号に従ってメインアンプＭＡＰがデータ入出力端子を駆
動し、外部読出データＤＱが生成される。

【００２７】このメインアンプＭＡＰは、データラッチ
回路ＤＬＫを介して伝達される内部データ線対ＤＢＰの
相補信号に従ってデータ端子を３値駆動する。すなわ
ち、内部データ線ＤＢおよびＺＤＢがともにＨレベルに
設定されているときには、データ入出力端子からの読出
データＤＱはハイインピーダンス状態（Ｈｉ−Ｚ）とな
る。内部データ線ＺＤＢおよびＤＢがＬレベルＨレベル
のときには、読出データＤＱはＨレベルとなる。一方、
内部データ線ＺＤＢおよびＤＢが、それぞれＨレベルお
よびＬレベルのときには、読出データＤＱがＬレベルと
なる。

【００２８】このデータラッチ回路ＤＬＫおよびメイン
アンプＭＡＰは、コラムアクセス完了後リセットされる
（たとえばアドレス変化検出信号ＡＴＤまたはコラムア
ドレスストローブ信号／ＣＡＳの非活性化による）。

【００２９】内部ＩＯ線対ＩＯＰの振幅は、センスリフ
レッシュアンプＳＡによりラッチされるＬレベルのデー
タにより設定され、一方、内部データ線ＤＢおよびＺＤ
Ｂ上の信号は、プリアンプＰＡＭにより、ＣＭＯＳレベ
ルにまで駆動される。

【００３０】上述のように、ＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）においては、上述のよう
にキャパシタＭＳに格納された電荷を、対応のビット線
上に読出し、この読出電荷による電圧変化をセンスリフ
レッシュアンプで増幅して、内部ＩＯ線対に伝達してい
る。このビット線上に読出されるメモリセルのデータに
よるビット線の電圧変化量ΔＶは、メモリセルキャパシ
タの蓄積電荷量により決定され、通常次式で与えられ
る。

【００３１】 ΔＶ＝（Ｖｃｃ／２）・｛１／（１＋Ｃｂ／Ｃｓ）｝ ここで、Ｃｓは、メモリセルキャパシタＭｓの容量値を
示し、Ｃｂは、ビット線の浮遊容量を示す。

【００３２】近年の微細化技術に従って、メモリセルキ
ャパシタの容量値が小さくなると、ビット線の電圧変化
（読出電圧）が小さくなり、メモリセルデータの誤読出
が生じる可能性が大きい。１ビットのメモリセルが不良
の場合、この不良救済を行なうことができない場合に
は、このメモリデバイスは、不良と判定される。このよ
うな可能性をなくし、正確にメモリセルデータの読出を
行なうために、データのミラー化が行われる。このミラ
ー化は、従来、磁気ディスク装置などにおいてビット不
良を救済し、正確なデータの記録／再生を保証するため
に、複数のビット位置に同一データを記憶して、これら
の複数のビットを擬似的に１ビットとして扱う技法であ
る。このようなミラー化技法を用いた場合の、従来のメ
モリアレイの構成を図１６に示す。

【００３３】図１６において、ロウデコーダＲＤに、ワ
ード線ＷＬ０−ＷＬｎが接続される。これらのワード線
ＷＬ０は３本の分岐ワード線ＷＬ０１−ＷＬ０３に結合
され、ワード線ＷＬｎも、３本の分岐ワード線ＷＬｎ１
−ＷＬｎ３に結合される。これらの分岐ワード線ＷＬ０
１−ＷＬ０３およびＷＬｎ１−ＷＬｎ３に対しては、メ
モリサブアレイにおいてそれぞれ１行のメモリセルが接
続される。

【００３４】ビット線の構成は、先の図１２に示す構成
と同様であり、センスリフレッシュアンプＳＡおよびビ
ット線プリチャージ／イコライズ回路Ｐ／Ｅが各ビット
線対に対して設けられる。ビット線プリチャージ／イコ
ライズ回路Ｐ／Ｅは、ビット線プリチャージ／イコライ
ズ指示信号ＢＬＥＱの活性化時導通し、ビット線ＺＢＬ
およびＢＬにそれぞれプリチャージ電圧ＶＢＬを伝達す
るＮチャネルＭＯＳトランジスタＱ０およびＱ１と、ビ
ット線プリチャージ／イコライズ指示信号ＢＬＥＱの活
性化時導通し、ビット線ＢＬおよびＺＢＬを電気的に短
絡するＮチャネルＭＯＳトランジスタＱ２を含む。

【００３５】センスリフレッシュアンプＳＡは、交差結
合されるＮチャネルＭＯＳトランジスタＮＱ０およびＮ
Ｑ１と、交差結合されるＰチャネルＭＯＳトランジスタ
ＰＱ０およびＰＱ１を含む。ＮチャネルＭＯＳトランジ
スタＮＱ０およびＮＱ１のソースが、センス駆動線Ｓ２
Ｎに結合され、ＰチャネルＭＯＳトランジスタＰＱ０お
よびＰＱ１のソースが、センス駆動線Ｓ２Ｐに結合され
る。列選択ゲートＣＧは、列選択信号ＣＳＬに応答して
ビット線ＺＢＬおよびＢＬを内部ＩＯ線ＺＩＯおよびＩ
Ｏに接続するトランスファーゲートＴＸを含む。

【００３６】ワード線ＷＬ０−ＷＬｎ各々において、対
応の分岐ワード線ＷＬｉ１−ＷＬｉ３に接続されるメモ
リセルは、同一ビット線に接続される。図１６において
は、分岐ワード線ＷＬ０１−ＷＬ０３とビット線ＺＢＬ
の交差部にメモリセルＭＣ１−ＭＣ３が配置され、分岐
ワード線ＷＬｎ１−ＷＬｎ３とビット線ＢＬの交差部
に、メモリセルＭＣ１−ＭＣ３が配置される。これらの
３ビットの同時に選択されるメモリセルを、以下、「ミ
ラーメモリセル」と称す。

【００３７】ロウデコーダＲＤにより、１つのワード線
ＷＬｉを選択した場合、３ビットのメモリセルＭＣ１−
ＭＣ３が、ビット線ＢＬまたはＺＢＬに記憶データを伝
達する。このミラー化技法を用いるメモリセル配置にお
いても、ビット線電位変化は、先の図１３に示すものと
同じである。以下、このミラー化技法を用いた際のビッ
ト線読出電圧について具体的に説明する。

【００３８】今、図１７（Ａ）に示すように、ワード線
ＷＬとビット線ＢＬの交差部に対応してメモリセルＭＣ
１−ＭＣ３が配置されている状態を考える。メモリセル
ＭＣ１−ＭＣ３は、それぞれストレージノード電圧が、
電圧Ｖｓｎ１、Ｖｓｎ２、およびＶｓｎ３であり、ま
た、メモリキャパシタは、容量値Ｃｓを有している。こ
れらのストレージノード電圧Ｖｓｎ１−Ｖｓｎ３は、Ｈ
レベルデータ記憶時には、電源電圧Ｖｃｃレベルであ
り、Ｌレベルデータ記憶時においては、接地電圧（０
Ｖ）レベルである。メモリセルキャパシタのセルプレー
トには、電圧Ｖｃｐ（＝Ｖｃｃ／２）が印加される。

【００３９】ビット線ＢＬには、浮遊容量Ｃｂが存在す
る。また、ビット線ＢＬは、中間電圧ＶＢＬ（＝Ｖｃｃ
／２）にプリチャージされる。

【００４０】今、図１７（Ｂ）に示すように、メモリセ
ルＭＣ１−ＭＣ３の非選択状態時においては、対応のア
クセストランジスタが非導通状態にあり、キャパシタ
は、対応のビット線ＢＬから分離されている。この非選
択状態におけるメモリキャパシタに蓄積されている電荷
およびビット線浮遊容量に蓄積される電荷の総量ＱＡ
は、次式で表わされる。

【００４１】ＱＡ＝Ｃｓ・（Ｖｓｎ１−Ｖｃｐ）＋Ｃｓ
・（Ｖｓｎ２−Ｖｃｐ）＋Ｃｓ・（Ｖｓｎ３−Ｖｃｐ）
＋Ｃｂ・ＶＢＬ. ここで、ストレージノード電圧Ｖｓｎ１−Ｖｓｎ３は、
電源電圧Ｖｃｃまたは接地電圧０Ｖのいずれかである。

【００４２】次いで、図１７（Ｃ）に示すように、ワー
ド線ＷＬが選択されたときには、これらのメモリセルの
キャパシタがビット線に接続され、電荷の移動が生じ
る。ビット線ＢＬに、メモリセルキャパシタおよびビッ
ト線浮遊容量が並列に接続されるため、このときのキャ
パシタの蓄積電荷ＱＢは、次式で表わされる。

【００４３】 ＱＢ＝３・Ｃｓ（Ｖｓｎ−Ｖｃｐ）＋Ｃｂ・ＶＢ メモリキャパシタのストレージノードの電圧Ｖｓｎと、
ビット線浮遊容量Ｃｂの電極電圧ＶＢは等しい（Ｖｓｎ
＝ＶＢ）ため、次式が得られる。

【００４４】 ＱＢ＝３・Ｃｓ（Ｖｓｎ−Ｖｃｐ）＋Ｃｂ・Ｖｓｎ したがって、メモリセルが正常にデータを記憶している
場合には、メモリセルには、同一の論理レベルのデ−タ
が格納されるため、次式が成立する。

【００４５】Ｖｓｎ１＝Ｖｓｎ２＝Ｖｓｎ３＝Ｖｓｎ０ したがって、電荷の保存則から、ＱＡ＝ＱＢであり、次
式が求められる。

【００４６】３・Ｃｓ・Ｖｓｎ０＋Ｃｂ・ＶＢＬ＝３・
Ｃｓ・Ｖｓｎ＋Ｃｂ・Ｖｓｎ したがって、このメモリセル選択時のビット線の電圧の
変化ΔＶｂ（＝Ｖｓｎ−ＶＢＬ）は、次式で与えられ
る。

【００４７】 ΔＶｂ＝Ｖｓｎ−ＶＢＬ ＝３・Ｃｓ・（Ｖｓｎ０−ＶＢＬ）／（３Ｃｓ＋Ｃｂ） したがって、図１７（Ｄ）に示すように、中間電圧ＶＢ
Ｌが、電源電圧の中間値、すなわちＶｃｃ／２の場合、
ビット線上の読出電圧ΔＶ＝｜ΔＶｂ｜は、Ｈレベルお
よびＬレベルデータ読出時いずれにおいても、（Ｖｃｃ
／２）／（１＋Ｃｂ／３Ｃｓ）となる。

【００４８】いま、メモリセルＭＣ１−ＭＣ３において
１つのメモリセルのデータが破壊されている状態を考え
る。今、スタンバイ状態においてストレージノードの電
圧Ｖｓｎ１、Ｖｓｎ２が電圧ＶｓｎＡに等しく、ストレ
ージノード電圧Ｖｓｎ３が、電圧ＶｓｎＢに等しい場合
を考える。この場合、スタンバイ状態時におけるメモリ
セルキャパシタおよびビット線容量に蓄積される全電荷
ＱＡは、次式で表わされる。

【００４９】ＱＡ＝２・Ｃｓ・（ＶｓｎＡ−Ｖｃｐ）＋
Ｃｓ・（ＶｓｎＢ−Ｖｃｐ）＋Ｃｂ・ＶＢＬ ここで、ストレージノード電圧ＶｓｎＡおよび電圧Ｖｓ
ｎＢは、論理レベルが異なる。

【００５０】ワード線選択後のビット線に接続されるキ
ャパシタの蓄積全電荷ＱＢは、先の正常時と同様、次式
で表わされる。

【００５１】 ＱＢ＝３・Ｃｓ・（Ｖｓｎ−Ｖｃｐ）＋Ｃｂ・Ｖｓｎ したがって、読出時のビット線電圧の変化ΔＶｂは、次
式で表わされる。

【００５２】 ΔＶｂ＝Ｖｓｎ−ＶＢＬ ＝２・（ＶｓｎＡ＋ＶｓｎＢ−３・ＶＢＬ）／（３＋Ｃ
ｂ／Ｃｓ） １ビット不良の場合、ビット線電圧は、図１７（Ｅ）に
示すように、２つの場合で分かれる。

【００５３】すなわち、ＶｓｎＡ＝Ｖｃｃ、かつＶｓｎ
Ｂ＝０Ｖの場合、 ΔＶｂ＝（１／２）・Ｖｃｃ／（３＋Ｃｂ／Ｃｓ）。

【００５４】一方、ＶｓｎＡ＝０Ｖ、かつＶｓｎＢ＝Ｖ
ｃｃの場合、次式が得られる。 ΔＶｂ＝（−１／２）・Ｖｃｃ／（３＋Ｃｂ／Ｃｓ） したがって、この１ビットのデータを記憶するミラーメ
モリセルにおいて、３ビットのメモリセルには、同一の
データが書込まれ、通常の読出動作時において、従来の
３倍の電荷がビット線に伝達される。このビット線の電
圧レベルは、メモリセルキャパシタの蓄積電荷により、
いわゆる「多数決原理」に従って決定される。

【００５５】したがって、ソフトエラー等の原因によ
り、このミラーメモリセルにおいて１ビットのメモリセ
ルの記憶データが反転した場合、残りの２ビットによ
り、この１ビットの反転データが補償され、合計従来と
同様１ビットのメモリセルの正しいデータに応じた電荷
がビット線に伝達されることになる。その後、センスリ
フレッシュアンプで再書込することにより、正確なデー
タの書戻しを行なうことができ、データ読出後、ミラー
メモリセル内の３ビットにすべてに正しいデータを記憶
することができる。したがって、このような多数決原理
に従って、データの読出が行われるため、ミラーメモリ
セル内のビット数は、奇数であるのが望ましい。

【００５６】図１８（Ａ）は、従来のミラー化技法を用
いた半導体記憶装置のアレイ部の他の構成を示す図であ
る。この図１８（Ａ）に示すアレイ構成においては、ロ
ウデコーダからのワード線ＷＬ０−ＷＬｎの各々は、２
つの分岐ワード線に分割される。すなわち、ワード線Ｗ
Ｌ０が、分岐ワード線ＷＬ０１およびＷＬ０２に分岐
し、ワード線ＷＬｎが、分岐ワード線ＷＬｎ１およびＷ
Ｌｎ２に分岐する。これらの分岐ワード線の組において
は、選択時、ビット線ＺＢＬおよびＢＬに、メモリセル
データが読出されるようにメモリセルが配置される。す
なわちミラーメモリセルは、ビット線ＢＬに接続するメ
モリセルＭＣｂと、ビット線ＺＢＬに接続するメモリセ
ルＭＣａとを含む。他のビット線周辺回路の構成は、先
の図１６に示す構成と同じである この図１８（Ａ）に示すアレイ配置の場合、ワード線選
択時においては、ビット線ＢＬおよびＺＢＬに、メモリ
セルデータが読出される。センスリフレッシュアンプＳ
Ａは、ビット線ＢＬおよびＺＢＬの信号電位を差動増幅
するため、ミラーメモリセルのメモリセルＭＣａおよび
ＭＣｂには、常に相補データが格納される。したがっ
て、図１８（Ｂ）に示すように、ワード線選択時、ビッ
ト線ＢＬおよびＺＢＬの電圧がともに変化するため、そ
の読出電圧を等価的に大きくすることができ、メモリセ
ルのデータ保持不良などに起因するデータの誤読出を防
止することができる。

【００５７】また、この図１８（Ａ）に示すミラーメモ
リセルの構成の場合、たとえば分岐ワード線間にマイク
ロショートなどが存在する場合においても、ロウデコー
ダＲＤにより、これらの分岐ワード線を同時に選択状態
へ駆動することにより、ワード線間ショートの存在する
ワード線を選択状態へ駆動することができ、ワード線間
ショート不良を救済することもできる。

【００５８】ただし、この図１８（Ａ）に示す配置にお
いては、ミラーメモリセルが、２つのメモリセルＭＣａ
およびＭｃｂで構成されており、１ビットのメモリセル
の記憶データが反転した場合、ビット線ＢＬおよびＺＢ
Ｌに、同一方向に変化する読出データが伝達されるた
め、正確なデータの読出を行なうことができない。

【００５９】

【発明が解決しようとする課題】近年のＬＳＩ（大規模
集積回路）の微細化によって、メモリセルキャパシタも
微細化されて応じて、メモリセルに蓄積可能な電荷量が
小さくなってきており、メモリセルデータまたはビット
線のデータを破壊するソフトエラーに対して敏感になっ
てきている。この図１６に示すミラー化技法の場合、メ
モリセル自体に欠陥が存在する場合、多数決原理に従っ
て、そのエラーを訂正することができる。しかしなが
ら、このメモリセルデータをビット線上に読出してセン
ス開始までの期間に、ビット線の結合ノイズなどによる
読出電圧の破壊によるビット線モードのソフトエラーが
発生した場合、ミラーメモリセルが、同一のビット線に
接続されるメモリセルで構成されており、全ビットがソ
フトエラーを生じるため、このデータ破壊を訂正するこ
とはできない。

【００６０】また、メモリセルアレイの動作電源電圧も
低電圧化されてきており、このビット線に読出される電
圧ΔＶもさらに小さくなってきており、センスリフレッ
シュアンプの感度およびそのセンスリフレッシュアンプ
の動作マージンなどの要因も、読出時のデータ破壊の要
因となってきている。したがって、図１６に示すような
同一ビット線のメモリセルをミラーメモリセルとして利
用する構成の場合、ビット線結合ノイズなどの影響によ
るデータ破壊（読出電圧破壊）またはセンスリフレッシ
ュアンプの動作不良が生じた場合、正確なデータを読出
すことができなくなり、ミラー化データの信頼性が損な
われるという問題が生じる。

【００６１】このようなビット線のノイズに起因する誤
ったデータの読出に対する問題は、他のメモリ装置にお
いても生じる。たとえばＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）のメモリセルは、フリップフ
ロップ構成を有しており、相補データを格納しているた
め、メモリセル自体の欠陥に起因するソフトエラーより
も、むしろビット線上のノイズに起因するビット線モー
ドのソフトエラーに対してデータの信頼性を向上する必
要がある。

【００６２】図１９は、従来のメモリモジュールの構成
の一例を示す図である。このメモリモジュールＭＭは、
データビットＤＱ０−ＤＱ８それぞれ対応するメモリチ
ップＣＨ０−ＣＨ８を含む。９ビットのデータを記憶す
る場合、たとえば１ビットがエラー訂正（ＥＣＣ）に利
用される。しかしながら、このような構成においても、
先の図１６に示すようなミラーメモリセル構成を利用し
た場合、パリティビットにビット線モード不良が生じた
場合、正確なデータの読出を行なうことができず、正確
なパリティチェックを行なうことができなくなるという
問題が生じる。

【００６３】また、図１８に示すミラーメモリセルを利
用する場合、一方のビット線にノイズが発生し、ビット
線対のビット線ＢＬおよびＺＢＬが同一方向に変化した
場合、正確なデータの読出を行なうことができなくな
り、同様ビット線モード不良に対してデータの信頼性を
保証することができなくなるという問題が生じる。

【００６４】それゆえ、この発明の目的は、データの信
頼性が改善される半導体記憶装置を提供することであ
る。

【００６５】この発明の他の目的は、ビット線モード不
良が生じても確実にエラー訂正を行って、元のメモリセ
ルに正確なデータを再書込することのできる半導体記憶
装置を提供することである。

【００６６】この発明のさらに他の目的は、改善された
ミラーメモリセル構成を有する半導体記憶装置を提供す
ることである。

【００６７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルと、これら複数のメモリセ
ルからメモリセルを選択して、並列に第１のデータ線に
選択メモリセルの記憶データを読出す第１の選択回路
と、これらの第１のデータ線を第２のデータ線に結合す
るための第２の選択回路とを含む。この第２の選択回路
は、第１のデータ線の所定数の第１のデータ線を同一の
第２のデータ線に並列に結合する。

【００６８】好ましくは、メモリセルは、行列状に配列
され、第１のデータ線は、各メモリセル列に対応して配
置されるビット線対であり、第２のデータ線は、少なく
とも１つの内部データ線対を含む。第２の選択回路は、
列選択信号に従って所定数のビット線対を少なくとも１
つの内部データ線対の同一の内部データ線対に並列に結
合する。

【００６９】また、これに代えて、好ましくは、第１の
データ線は、複数のメモリセルから列選択信号に従って
選択されたメモリセルが結合される複数の内部データ線
であり、第２のデータ線は、少なくとも１つの内部デー
タ伝達線を備える。第２の選択回路は、複数の内部デー
タ線の所定数の内部データ線を内部データ伝達線の同一
の内部データ伝達線に並列に結合する。

【００７０】また、これに代えて、好ましくは、複数の
メモリセルは、複数のメモリチップに分散して配置され
る。第１のデータ線は、複数のメモリチップそれぞれに
対応して配置される複数のチップ外データ線を含む。チ
ップ外データ線は、１つのメモリチップ当り少なくとも
１つ配置されて対応のメモリチップとデータの転送をす
る。第２のデータ線は、メモリチップの所定数のメモリ
チップに共通に配置される少なくとも１つのチップ外共
通データ線を含む。第２の選択回路は、所定数のメモリ
チップのチップ外データ線を少なくとも１つのチップ外
共通データ線の同一チップ外データ線に結合する。

【００７１】また、好ましくは、第２の選択回路は、デ
ータ読出時、第２のデータ線上のデータを対応の第１の
データ線に伝達する再書込回路を含む。

【００７２】ミラーメモリセルを、異なるデータ線に対
応して配置されるメモリセルで構成することにより、１
つのデータ線に、ノイズなどが発生して、ビット線モー
ド不良などのデータ線モード不良が生じても、残りのデ
ータ線においては、このようなノイズなどによるソフト
エラーが生じる可能性は少なく、このようなソフトエラ
ーが生じても、正確に、データの読出を行なうことがで
きる。

【００７３】また、再書込を行なうことにより、このミ
ラーメモリセルに対し、正確なデータを書込むことがで
きる。

【００７４】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１において、この半導体記憶
装置は、複数のデータブロックＴＢ０−ＴＢｍと、デー
タブロックＴＢ０−ＴＢｍそれぞれに対応して設けられ
る第１のデータ線ＰＨ０−ＰＨｍと、これらの第１のデ
ータ線ＰＨ０−ＰＨｍ上に読出されたデータを合成して
第２のデータ線ＤＰに伝達し、かつこの第２のデータ線
ＤＰ上に伝達された合成データを、これらの第１のデー
タ線ＰＨ０−ＰＨｍ上へ転送してを元の対応のメモリセ
ルへ再書込する合成／再書込回路１を含む。

【００７５】データブロックＴＢ０−ＴＢｍの各々は、
複数のメモリセルが配置されていればよく、ビット線
対、列ブロック、ＩＯブロック、メモリマット、および
メモリチップのいずれであってもよい。ここで、列ブロ
ックは、メモリサブアレイが行列状に配列されるメモリ
アレイ構成において、列方向に整列して配置されるメモ
リブロックで構成される。この構成の場合、各メモリブ
ロックに対応してローカルＩＯ線が配置され、列ブロッ
クに対応してグローバルデータ線が配置される。複数の
ローカルＩＯ線が並列に同一のグローバルデータ線に結
合される。

【００７６】ミラーメモリセルＭＲＣは、これらの第１
のデータ線ＰＨ０−ＰＨｍそれぞれに対応して配置され
るメモリセルＭＣ０−ＭＣｍで構成される。これらの第
１のデータ線ＰＨ０−ＰＨｍはそれぞれ別々に設けられ
ている。したがって、これらの第１のデータ線ＰＨ０−
ＰＨｍのいずれかにおいて、データ読出時のノイズなど
に起因するソフトエラーが発生しても、残りのデータ線
においてそのようなソフトエラーが発生する確率は低
い。したがって、合成／再書込回路１において、この第
１のデータ線ＰＨ０−ＰＨｍ上のデータを加算的に合成
することにより、正確なデータの読出を行なうことがで
きる。ここで、加算的な合成でデータの訂正を行なうた
め、第１のデータ線ＰＨ０−ＰＨｍの数、すなわちミラ
ーメモリセルＭＲＣの含まれるメモリセルＭＣ０−ＭＣ
ｍの数は、奇数である。

【００７７】図２は、この図１に示す半導体記憶装置の
データ読出時の動作を示すタイミング図である。今、図
２に示すように、ミラーメモリセルＭＲＣから、第１の
データ線ＰＨ０−ＰＨｍにデータが読出されたとき、メ
モリセルＭＣ０から読出されたデータが、第１のデータ
線ＰＨ０上において、“０”となり、残りの第１のデー
タ線ＰＨ１−ＰＨｍにおいては、“１”のデータが伝達
された場合を考える。この場合、合成／再書込回路１に
おいては、第１のデータ線ＰＨ０−ＨＰｍ上のデータを
加算的に合成して第２のデータ線ＤＰに伝達するため、
読出データＱとして、データ“１”が出力される。この
合成／再書込回路１が、再書込機能を備えているため、
この第２のデータ線ＤＰ上の読出データ“１”に従っ
て、第１のデータ線ＰＨ０−ＰＨｍ上に再び、“１”の
データが伝達され、第１のデータ線ＰＨ０上の読出デー
タ“０”が、正しいデータ“１”に修正される。これに
より、ソフトエラーなどが生じても、正確にデータの読
出を行ない、かつソフトエラーに起因する誤りを訂正す
ることができる。特に、第１のデータ線ＰＨ０−ＰＨｍ
を別々のデータ転送経路に設けることにより、同時にノ
イズがこれらの第１のデータ線ＰＨ０−ＰＨｍに発生す
る確率は低く、正確に、データの読出／訂正を行なうこ
とができる。また、ソフトエラーではなく、固定不良が
メモリセルにおいて発生している場合であっても、常に
正確にデータの読出を行なうことができ、また、個のよ
うな固定不良を救済することができる。

【００７８】［実施の形態２］図３は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を概略的に
示す図である。この図３に示す構成においては、第１の
データ線としてビット線対ＢＬＰが用いられる。図３に
おいて、ビット線対ＢＬＰ０−ＢＬＰ２が、列選択信号
ＣＳＬ０により同時に選択されて内部ＩＯ線対ＩＯＰに
並列に結合される。またビット線対ＢＬＰ３は、図示し
ないビット線対ＢＬＰ４およびＢＬＰ５と、同時に、列
選択信号ＣＳＬ１により選択される。したがって、ミラ
ーメモリセルＭＲＣは、異なるビット線対に配置される
３ビットのメモリセルにより構成される。メモリアレイ
の構成は、図１２に示す従来のメモリアレイの構成と同
様であり、対応する部分には同一参照番号を付す。

【００７９】内部ＩＯ線対ＩＯＰは、プリアンプ２に結
合され、またライトドライバ３に結合される。プリアン
プ２は、プリアンプ活性化信号ＰＡＥｉの活性化時活性
化され、ライトドライバ３は、ライトドライバ活性化信
号ＷＤＥｉの活性化時活性化される。データの再書込を
行なうために、プリアンプ２の増幅データを、再書込デ
ータ線４を介してライトドライバ３にその増幅データを
伝達し、応じて、この増幅データを内部ＩＯ線対ＩＯＰ
に伝達する。プリアンプ活性化信号ＰＡＥｉは、メイン
のプリアンプ活性化信号ＰＡＥとプリアンプ選択信号Ｓ
ＥＬｉの合成（論理積）信号である。この構成において
は、センスリフレッシュアンプと列選択ゲートによりデ
ータの合成を行なう回路が構成され、プリアンプとライ
トドライバとにより再書込を行なう回路が構成される。

【００８０】図４（Ａ）は、ミラーメモリセルＭＲＣの
記憶データ（“Ｈ”レベル）を正常に読出した場合のビ
ット線の電圧波形を示す図である。

【００８１】正常にデータが読出される場合、ビット線
プリチャージ／イコライズ指示信号ＢＬＥＱが非活性化
されて図示しないビット線プリチャージ／イコライズ回
路が非活性化されるとビット線がフローティング状態と
なる。行選択動作に従って、選択ワード線が高電圧Ｖｐ
ｐレベルに駆動されると、ミラーメモリセルを構成する
メモリセルＭＣから、対応のビット線ＢＬに、“Ｈ”レ
ベルに相当する電荷が伝達されて、各ビット線ＢＬの電
圧レベルが上昇する。次いでセンス開始信号ＳＯＮおよ
び再書込信号ＺＳＯＰが活性化されると、センスリフレ
ッシュアンプＳＡにより、ビット線ＢＬおよびＺＢＬ
が、それぞれ電源電圧Ｖｃｃおよび接地電圧レベルに駆
動される。

【００８２】次いで、列選択信号ＣＳＬが選択状態へ駆
動されると、１つの列選択信号ＣＳＬにより、３つのビ
ット線対が並列に内部ＩＯ線対ＩＯＰに結合される。こ
のとき、３本のビット線ＢＬが、電源電圧Ｖｃｃレベ
ル、３本の補のビット線ＺＢＬが接地電圧レベルであ
り、内部ＩＯ線ＩＯおよびＺＩＯは、それぞれＨレベル
およびＬレベルとなり、プリアンプ２により、正常にデ
ータの読出が行われる。

【００８３】このデータ読出時において、ライトドライ
バ３により、データの再書込が併せて行われる。データ
の破壊は予測することができないため、ノイズに起因す
るデータ破壊の可能性を考慮して、この正常読出時にお
いても、常に再書込が行われる。

【００８４】図４（Ｂ）は、ミラーメモリセルの１ビッ
トのメモリセルの記憶データが破壊された場合のビット
線電圧波形を示す図である。図４（Ｂ）においては、デ
ータ読出時にデータ破壊を受けたメモリセルに対応する
ビット線の電圧波形を示す。

【００８５】メモリセルを選択するアクティブサイクル
が始まると、ビット線プリチャージ／イコライズ指示信
号ＢＬＥＱがＬレベルとなり、次いで、選択ワード線が
高電圧Ｖｐｐレベルに駆動される。ビット線ＢＬにＨレ
ベルデータが読出されるとき、ビット線モードエラーが
生じ、このビット線ＢＬの電圧レベルが、中間電圧レベ
ルより低下し、データが破壊された場合を想定する。

【００８６】ビット線の電圧が変化した後、センス開始
信号ＳＯＮが活性化され、このビット線ＢＬがＬレベル
に駆動され、次いで再書込信号ＺＳＯＰにより、補のビ
ット線ＺＢＬが電源電圧Ｖｃｃレベルに駆動される。

【００８７】次いで、列選択信号ＣＳＬが選択状態へ駆
動され、ミラーメモリセルの３ビットのメモリセルが並
列に、内部ＩＯ線対ＩＯＰに結合される。内部ＩＯ線Ｉ
Ｏは、１本のＬレベルのビット線ＢＬに結合され、その
電圧レベルがプリチャージ電圧レベルよりも低下する。
しかしながら、このミラーメモリセルの残りの２ビット
のメモリセルが“Ｈ”レベルのデータを記憶している。
内部ＩＯ線ＺＩＯには、２本のＬレベルの補のビット線
ＺＢＬが結合され、この内部ＩＯ線ＺＩＯの電圧レベル
は、内部ＩＯ線ＩＯの電圧レベルよりもさらに低下す
る。したがって、これらの内部ＩＯ線ＩＯおよびＺＩＯ
の電位差（振幅）は、１つのビット線対が接続される場
合と同程度となり、プリアンプ２により、十分に正確に
内部ＩＯ線対ＩＯＰの信号を増幅して、内部データの読
出を行なうことができる。

【００８８】このプリアンプ２の増幅動作が完了する
と、次いでライトドライバ３が活性化され、プリアンプ
２により増幅されたデータが、再びライトドライバ３を
介して内部ＩＯ線対ＩＯＰに伝達される。このライトド
ライバ３により、選択されたミラーメモリセルの各メモ
リセルに、“Ｈ”のデータが再書込される（センスアン
プにラッチされる）。したがって、ビット線へのデータ
読出時にデータ破壊が生じたメモリセルのデータが、正
確なデータに書換えられ、エラー訂正が行われる。つい
で、列選択信号ＣＳＬが非選択状態へ駆動され、１つの
列アクセス動作が完了する。

【００８９】なお、図４（Ｂ）において、ライトドライ
バ活性化信号ＷＤＥは、プリアンプ活性化信号ＰＡＥが
非活性化されてから活性化されている。しかしながら、
このプリアンプ活性化信号ＰＡＥの活性化期間中に、ラ
イトドライバ活性化信号ＷＤＥが活性化され、プリアン
プ活性化信号ＰＡＥおよびライトドライバ活性化信号Ｗ
ＤＥがほぼ同じタイミングで非活性化されてもよい。

【００９０】また、内部ＩＯ線ＩＯおよびＺＩＯそれぞ
れには、複数のセンスリフレッシュアンプが並列に接続
される。この場合、Ｈレベルデータをラッチするセンス
リフレッシュアンプにより、Ｌレベルデータをラッチす
るセンスリフレッシュアンプが駆動されるため、このと
き、Ｌレベルデータをラッチするセンスリフレッシュア
ンプのラッチデータが正しいデータに書戻される程度
に、センスリフレッシュアンプの駆動力が設定されてい
る場合には、特に、プリアンプにより増幅されたデータ
を、ライトドライバを介して再び内部ＩＯ線対へ転送す
ることは要求されない。

【００９１】なお、このプリアンプ２の増幅データをラ
イトドライバ３を介して転送するための再書込データ線
４は、プリアンプ出力を受ける内部データバスが、書込
データおよび読出データを共通の内部データ伝達線を介
して伝達する場合には、この同一の内部データ伝達線で
あればよい。

【００９２】一方、内部書込データ線と内部読出データ
線とが別々に設けられている場合には、この再書込デー
タ線４は、単に、プリアンプ活性化信号に従って内部読
出データ線上のデータを、内部書込データ線に伝達する
構成であればよく、転送ゲートを含んでいてもよい。

【００９３】［変更例１］図５は、この発明の実施の形
態２の変更例１の構成を示す図である。図５において
は、１つの内部ＩＯ線対に関連するプリアンプ２および
ライトドライバ３の構成を示す。

【００９４】プリアンプ２は、プリアンプ活性化信号Ｐ
ＡＥの活性化時活性化され、内部ＩＯ線ＩＯおよびＺＩ
Ｏ上のデータを増幅するアンプ回路１０と、プリアンプ
活性化信号ＰＡＥの活性化時活性化され、アンプ回路１
０の増幅データに従って内部読出データＲＤＤおよびＺ
ＲＤＤを生成するバスドライブ回路１１を含む。アンプ
回路１０は、たとえば差動増幅回路で構成される。バス
ドライブ回路１１は、ラッチ回路で構成されてもよく、
また、ワイヤードＯＲ接続されるドライブ回路で構成さ
れてもよい。

【００９５】ライトドライバ３は、ライトドライバイネ
ーブル信号ＷＤＥの活性化時活性化されて書込データＷ
ＤＤに従って相補内部書込データ対を生成する書込活性
回路１２と、書込活性回路１２の出力信号に従って内部
ＩＯ線ＩＯおよびＺＩＯを駆動する書込バスドライブ回
路１３を含む。書込活性回路１２は、書込データＷＤＤ
を反転するインバータ１２ａと、インバータ１２ａの出
力信号とライトドライバ活性化信号ＷＤＥとを受けるＮ
ＡＮＤ回路１２ｂと、ライトドライバ活性化信号ＷＤＥ
と書込データＷＤＤとを受けるＮＡＮＤ回路１２ｃを含
む。この書込データＷＤＤは、単一内部データ線を介し
て伝達されるＣＭＯＳレベルの信号である。

【００９６】書込バスドライブ回路１３は、ＮＡＮＤ回
路１２ｂの出力信号を反転するインバータ１３ａと、イ
ンバータ１３ａの出力信号がＨレベルのとき導通し内部
ＩＯ線ＩＯを接地電圧レベルに駆動するＮチャネルＭＯ
Ｓトランジスタ１３ｂと、ＮＡＮＤ回路１２ｃの出力信
号がＬレベルのときに導通し、内部ＩＯ線ＩＯを電源電
圧Ｖｃｃレベルに駆動するＰチャネルＭＯＳトランジス
タ１３ｃと、ＮＡＮＤ回路１２ｂの出力信号がＬレベル
のとき導通し、内部ＩＯ線ＺＩＯを電源電圧Ｖｃｃレベ
ルに駆動するＰチャネルＭＯＳトランジスタ１３ｅと、
インバータ１３ｄの出力信号がＨレベルのとき導通し、
内部ＩＯ線ＺＩＯを接地電圧レベルに駆動するＮチャネ
ルＭＯＳトランジスタ１３ｆを含む。

【００９７】ライトドライバ活性化信号ＷＤＥがＬレベ
ルのときには、書込活性回路１２において、ＮＡＮＤ回
路１２ｂおよび１２ｃの出力信号はともにＨレベルであ
り、書込バスドライブ回路１３においては、ＭＯＳトラ
ンジスタ１３ｂ，１３ｃ，１３ｅおよび１３ｆがすべて
オフ状態となり、出力ハイインピーダンス状態となる。

【００９８】ライトドライバ活性化信号ＷＤＥがＨレベ
ルの活性状態となると、書込活性回路１２が活性化され
る。すなわち、書込データＷＤＤに従ってＮＡＮＤ回路
１２ｂおよび１２ｃが、ノードＮ３ａおよびＮ３ｂに、
この書込データＷＤＤに対応するデータを生成する。た
とえば書込データＷＤＤがＨレベルのときには、ノード
Ｎ３ａがＨレベル、ノードＮ３ｂがＬレベルとなる。応
じて、これらのノードＮ３ａおよびＮ３ｂの電圧に従っ
て、ＭＯＳトランジスタ１２ｃおよび１２ｅの一方がオ
ン状態、ＭＯＳトランジスタ１２ｂおよび１２ｆの一方
がオン状態となり、内部ＩＯ線ＩＯおよびＺＩＯに、相
補データが伝達される。たとえば、ノードＮ３ａがＨレ
ベルであり、ノードＮ３ｂがＬレベルのときには、ＭＯ
Ｓトランジスタ１２ｃおよび１２ｆがオン状態、ＭＯＳ
トランジスタ１２ｂおよび１２ｅがオフ状態となり、内
部ＩＯ線ＩＯおよびＺＩＯは、それぞれＨレベルおよび
Ｌレベルに駆動される。

【００９９】書戻し用のデータ転送経路である再書込デ
ータ線４は、このプリアンプ２の内部ノードＮ２ａおよ
びＮ２ｂを、ライトドライバ３のノードＮ３ａおよびＮ
３ｂにそれぞれ結合する信号線で構成される。これによ
り、大きな負荷の内部データ線を介してデータの書戻し
を行なう必要がなく、高速の書戻しが実現される。

【０１００】したがって、このように、内部読出データ
ＲＤＤおよびＺＲＤＤを小振幅信号で、高速で転送し、
書込データＷＤＤを、ＣＭＯＳレベルで転送する構成に
おいても、単に信号配線により、容易に書戻しを実現す
ることができる。この場合、特にライトドライバ活性化
信号ＷＤＥを、プリアンプ活性化信号ＰＡＥの活性化時
併せて活性化することは要求されない。

【０１０１】なお、この図５に示す構成においても、再
書込データ線４において、プリアンプ活性化信号ＰＡＥ
に応答して導通するスイッチ回路（転送ゲート）が設け
られていてもよい。

【０１０２】また、この図５に示す構成において、書込
データと読出データとが同一のデータ線を介して転送さ
れる構成であってもよい。

【０１０３】［変更例２］図６は、この発明の実施の形
態２の変更例２の構成を示す図である。図６において
は、プリアンプ２の出力ノードを、遅延プリアンプ活性
化信号ＰＡＥＤに従って所定期間内部ＩＯ線ＩＯおよび
ＺＩＯに接続する転送回路２０が設けられる。このプリ
アンプ２は、内部読出データ線対ＲＤＢＰを駆動する。
プリアンプ活性化信号ＰＡＥの遅延信号（たとえば立上
がり遅延信号）ＰＡＥＤに従って、プリアンプ２の出力
信号を内部ＩＯ線ＩＯおよびＺＩＯに結合する。プリア
ンプ２の出力駆動能力が十分大きく、内部ＩＯ線ＩＯお
よびＺＩＯをＣＭＯＳレベルに駆動する能力がある場合
には、この転送回路２０により、容易に書戻しを行なう
ことができる。

【０１０４】なお、図６に示す転送回路２０は、ＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）で
構成される転送ゲートを構成要素として含んでいる。し
かしながら、この転送回路２０を、遅延プリアンプ活性
化信号ＰＡＥＤに応答して活性化されるトライステート
バッファ回路で構成してもよい。また、転送回路２０
は、図５に示すプリアンプ２の内部ノードＮ２ａおよび
Ｎ２ｂに従って、この内部ＩＯ線ＩＯおよびＺＩＯを駆
動するトライステートバッファであってもよい。

【０１０５】また、内部読出データ線対ＲＤＢＰは、書
込データと読出データとを転送してもよく、また、読出
データのみを転送してもよい。

【０１０６】以上のように、この発明の実施の形態２に
従えば、奇数本のビット線対を並列に内部ＩＯ線対に結
合しており、１つのビット線対においてビット線不良モ
ードのデータ破壊が生じても、正確に他のミラーセル内
のメモリセルのデータに応じて、正確なデータの読出を
行なうことができる。また、このデータ破壊が生じたメ
モリセルに対しても、データの書戻しを行なうことによ
り、正確に破壊されたデータを復元することができる。

【０１０７】［実施の形態３］図７は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。図７においては、３つの内部ＩＯ線対Ｉ
ＯＰａ−ＩＯＰｃに対し合成／書戻回路２５が設けられ
る。内部ＩＯ線対ＩＯＰａ−ＩＯＰｃには、それぞれ、
プリアンプ２ａ−２ｃおよびライトドライバ３ａ−３ｃ
が設けられる。これらのプリアンプ２ａ−２ｃおよびラ
イトドライバ３ａ−３ｃが、並列に合成／書戻回路２５
に結合されて、内部データ線対ＤＢＰとデータの授受を
行なう。

【０１０８】内部ＩＯ線対ＩＯＰａ−ＩＯＰｃには、そ
れぞれ、従来と同様、１ビットのメモリセルデータが読
出される。

【０１０９】この内部データ線対ＤＢＰには、従来と同
様、データラッチ回路ＤＬＫおよびメインアンプＭＡＰ
が設けられる。これらのデータラッチ回路ＤＬＫおよび
メインアンプＭＡＰの動作は従来と同様である。

【０１１０】プリアンプ２ａ−２ｃおよびライトドライ
バ３ａ−３ｃには、共通に選択信号ＳＥＬ０が与えられ
る。したがって、これらのプリアンプ２ａ−２ｃにより
内部ＩＯ線対ＩＯＰａ−ＩＯＰｃのデータを増幅して内
部データ線対ＤＢＰに内部読出データが伝達され、また
ライトドライバ３ａ−３ｃにより内部データ線対ＲＤＰ
を介して伝達されるデータに従って対応の内部ＩＯ線対
ＩＯＰａ−ＩＯＰｃを並列に駆動する。

【０１１１】合成／書戻回路２５は、データ読出時、こ
れらのプリアンプ２ａ−２ｃから与えられたデータを合
成して、内部読出データ線対ＤＢＰを駆動し、また合成
データを、ライトドライバ３ａ−３ｃを介して、それぞ
れ、内部ＩＯ線対ＩＯＰａ−ＩＯＰｃに伝達する。内部
データ線対ＤＢＰは、通常、電源電圧レベルにプリチャ
ージされている。したがって、ミラーメモリセルは、異
なる内部ＩＯ線対ＩＯＰに結合されるメモリセルにより
構成される。

【０１１２】図８は、図７に示す合成／書戻回路２５の
構成の一例を示す図である。図８において、合成／書戻
回路２５は、電源ノードに結合されかつそのゲートに補
のプリアンプ活性化信号ＺＰＡＥ０を受けるＰチャネル
ＭＯＳトランジスタ２５ｊと、ＭＯＳトランジスタ２５
ｊと内部ノードＮＡの間に接続されかつそのゲートが内
部ノードＮＡに接続されるＰチャネルＭＯＳトランジス
タ２５ａと、ＭＯＳトランジスタ２５ｊとノードＮＢに
接続されかつそのゲートが内部ノードＮＡに接続される
ＰチャネルＭＯＳトランジスタ２５ｂと、内部ノードＮ
ＡおよびＮＣの間に並列に接続されかつそれぞれのゲー
トが内部ＩＯ線ＩＯａ−ＩＯｃに接続されるＮチャネル
ＭＯＳトランジスタ２５ｃ−２５ｅと、内部ノードＮＢ
およびＮＣの間に並列に接続されかつそれぞれのゲート
が内部ＩＯ線ＺＩＯａ−ＺＩＯｃが接続されるＮチャネ
ルＭＯＳトランジスタ２５ｆ−２５ｈと、内部ノードＮ
Ｃと接地ノードの間に接続されかつそのゲートにプリア
ンプ活性化信号ＰＡＥ０を受けるＮチャネルＭＯＳトラ
ンジスタ２５ｉを含む。

【０１１３】プリアンプ活性化信号ＰＡＥ０は、メイン
プリアンプ活性化信号ＰＡＥＭと選択信号ＳＥＬ０の論
理積により与えられる。補のプリアンプ活性化信号ＺＰ
ＡＥ０は、プリアンプ活性化信号ＰＡＥ０の反転信号で
ある。

【０１１４】内部ノードＮＡが、内部データ線ＺＤＢお
よびライトドライバ３ａ−３ｃの内部ノードに接続さ
れ、内部ノードＮＢが、内部データ線ＤＢおよびライト
ドライバ３ａ−３ｃの内部ノードに接続される。これら
の内部ノードＮＡおよびＮＢとライトドライバ３ａ−３
ｃの内部ノードの接続は、先の実施の形態１と同様の構
成を利用する。たとえばノードＮＡおよびＮＢは、図５
に示すライトドライバ１３の内部ノードＮ３ｂおよびＮ
３ａにそれぞれ結合される。

【０１１５】ＭＯＳトランジスタ２５ａおよび２５ｂ
は、カレントミラー回路を構成し、ＭＯＳトランジスタ
２５ａを流れる電流と同じ大きさの電流がＭＯＳトラン
ジスタ２５ｂを介して流れる。

【０１１６】この図８に示す合成／書戻回路２５におい
て、内部ＩＯ線ＩＯａ−ＩＯｃがたとえばすべて“Ｈ”
レベルであるときには、ノードＮＡからノードＮＣへ流
れる電流が、ノードＮＢからノードＮＣへ流れる電流よ
りも大きくなり、ＭＯＳトランジスタ２５ａおよび２５
ｂのカレントミラー回路により、ノードＮＢの電圧レベ
ルが上昇し、内部データ線ＤＢに、Ｈレベルの信号が伝
達される。

【０１１７】一方、１ビットのデータが逆転している場
合、たとえば、内部ＩＯ線ＩＯａがＬレベルであり、内
部ＩＯ線ＩＯｂおよびＩＯｃがＨレベルのとき、ＭＯＳ
トランジスタ２５ｄおよび２５ｅおよび２５ｆに比較的
大きな電流が流れる。しかしながら、この場合、ＭＯＳ
トランジスタ２５ｄおよび２５ｅにより、ノードＮＡお
よびＮＣの間の合成コンダクタンスが、ノードＮＢおよ
びＮＣの間の合成コンダクタンスりも大きくなり、ノー
ドＮＡに大きな電流が流れ、同様、ノードＮＢにＨレベ
ルの信号が伝達される。したがって、１ビットのデータ
が反転していても、正確にデータを読出すことができ
る。

【０１１８】また、この合成／書戻回路２５において、
ノードＮＡおよびＮＢの電圧をライトドライバ３ａ−３
ｃを介して内部ＩＯ線対ＩＯＰａ−ＩＯＰｃに伝達する
ことにより、このエラー状態の内部ＩＯ線対のデータを
正しいデータに修正することができ、エラー訂正を同時
に行なうことができる。

【０１１９】なお、データ書込時においては、プリアン
プ活性化信号ＰＡＥ０がＬレベルであり、ＭＯＳトラン
ジスタ２５ｉおよび２５ｊがオフ状態となり、ノードＮ
ＡおよびＮＢは、フローティング状態である。データ書
込時において、ノードＮＡおよびＮＢが書込データに応
じて変化しても、ＭＯＳトランジスタ２５ｉおよび２５
ｊがともに非導通状態であり、内部ＩＯ線の電圧レベル
がＨレベルに書込データに応じて変化しても、この合成
回路において電流が流れる経路は遮断されているため、
このデータ書込時の電流消費を防止することができる。

【０１２０】なお、内部データ線対ＤＢＰは、読出デー
タと書込データとをそれぞれ別々の信号線を介して転送
してもよい。この場合においても、先の実施の形態２に
示す構成と同様の書戻し回路（再書込データ線）を利用
することにより、読出データの書戻しを行なうことがで
きる。

【０１２１】なお、ライトドライバ３ａ−３ｃは、先の
実施の形態２のライトドライバ３と同様の構成を有し、
並列に書込データを伝達するデータ線に結合される。

【０１２２】また、内部ＩＯ線対ＩＯＰが、書込データ
と読出データとに対し別々に設けられている場合、再書
込時において書込データをメモリセルに転送するための
書込列選択ゲートを導通状態とする。書き戻しの列アド
レスは読出時の列アドレスと同じであるため、プリアン
プ活性化信号ＰＡＥの遅延信号により書込列選択回路
（コラムデコーダ）を活性化すればよい。書き戻しデー
タは、書込用の内部データ線および書込列選択ゲートを
介して選択メモリセルへ転送される。

【０１２３】以上のように、この発明の実施の形態３に
従えば、異なる内部ＩＯ線対に結合されるメモリセルを
ミラーメモリセルの単位ビットとして利用しており、す
なわち、内部ＩＯ線対のデータをミラーデータの単位ビ
ットとして利用しており、個々に、異なるメモリサブア
レイのメモリセルデータが読出され、これらのメモリセ
ルデータが同時にエラーデータである可能性が少なく、
正確なデータを読出すことができ、データへの信頼性を
改善することができる。また、読出したデータを修正
し、再書込するため、正確にエラーデータを訂正するこ
とができる。

【０１２４】［実施の形態４］図９は、この発明の実施
の形態４に従う半導体記憶装置の全体の構成を概略的に
示す図である。図９において、この半導体記憶装置はモ
ジュールＭＭであり、複数のチップＣＨ０−ＣＨ８を含
む。チップＣＨ０−ＣＨ２に対し、合成／再書込回路３
０ａが設けられ、チップＣＨ３−ＣＨ５に対し合成／再
書込回路３０ｂが設けられる。チップＣＨ６−ＣＨ８に
対し再書込回路３０ｃが設けられる。これらの合成／再
書込回路３０ａ−３０ｃはそれぞれデータ入出力端子３
２ａ−３２ｃを介して外部とデータの送受を実行する。
合成／再書込回路３２ａ−３２ｃは、それぞれ対応のチ
ップＣＨから読み出されたデータを合成しかつ合成デー
タを対応のチップに書き戻す。

【０１２５】図９に示す構成においては、異なるチップ
のメモリセルが、ミラーメモリセルを構成しており、ミ
ラーデータの単位ビットが異なるメモリチップから読み
出されるため、ミラーデータの単位ビットの距離は遠く
離れており、同時に、複数ビットのメモリセルにエラー
が生じる可能性は小さく、ミラーデータの信頼性が改善
される。また、合成／再書込回路３２ａ−３２ｃにより
再書込みをすることにより、エラーデータを訂正するこ
とができる。

【０１２６】図１０は、図９に示すメモリモジュールＭ
Ｍの１つのチップＣＨに対する構成をより具体的に示す
図である。図１０において、合成／再書込回路３０に対
し、外部からのチップイネーブル信号ＣＨｅｘおよび出
力イネーブル信号ＯＥｅｘを受けるＡＮＤ回路３３と、
ＡＮＤ回路３３の出力信号に従ってワンショットのパル
ス信号を発生するワンショットパルス発生回路３４と、
ワンショットパルス発生回路３４の出力パルスと外部か
らのライトイネーブル信号ＷＥｅｘを受けるライトイネ
ーブル信号ＷＥを生成するＯＲ回路３５が設けられる。
合成／再書込回路３０は、ＡＮＤ回路３３の出力信号が
活性化されると活性化され、対応のチップＣＨのメイン
アンプＭＡＰから読出されたデータを合成し、該合成デ
ータをデータ端子３２へ伝達するとともにチップＣＨ内
の入力回路ＩＫに伝達する。チップＣＨ内の制御回路Ｃ
ＴＬが外部からの制御信号ＣＨｅｘおよびＯＥｅｘとＯ
Ｒ回路３５からのライトイネーブル信号ＷＥとに従って
メインアンプＭＡＰおよび入力回路ＩＫの動作を制御す
る。

【０１２７】データ読出時においては、メインアンプＭ
ＡＰから読出されたデータが合成／再書込回路３０によ
り合成されて外部へ出力される。このとき、また、ワン
ショットのパルス信号がワンショットパルス発生回路３
４により発生されて、応じてＯＲ回路３５によりライト
イネーブル信号ＷＥが所定期間活性化される。このライ
トイネーブル信号ＷＥの活性化にしたがって、このチッ
プＣＨがデータ書込モードとなり、合成／再書込回路３
０により合成されたデータが入力回路ＩＫを介して内部
へ伝達されて再書込される。

【０１２８】なお、このＡＮＤ回路３３、ワンショット
パルス発生回路３４およびＯＲ回路３５は、メモリモジ
ュールＭＭ内の合成／再書込回路３０全てに共通に設け
られてもよく、また個々に対応して設けられてもよい。

【０１２９】また、合成／再書込回路３０は、先の実施
の形態３における図８に示す合成／書戻回路２５の構成
と同様の構成を備えていてもよい。またこれに代えて、
この合成／再書込回路３０は、単に配線で構成され、対
応のチップＣＨのメインアンプの出力ノードがこの配線
により相互接続されてもよい。複数のメインアンプで同
時に、対応のデータ端子３２が駆動されるため、このよ
うな配線接続の構成であっても「多数決原理」に従っ
て、正確なデータが外部に読出される。この読出された
データは、再び、入力回路ＩＫを介して内部へ取込まれ
るため、誤りデータが、また正しいデータに修正され
る。

【０１３０】なお、このメモリモジュールＭＭにおい
て、いわゆる「リードモデファイライト」動作が、デー
タ読出時の動作モードとして仕様が定められていてもよ
い。

【０１３１】また、このメモリモジュールＭＭにおい
て、データ入力端子とデータ出力端子が別々に設けられ
ていても、同様の効果を得ることができる。

【０１３２】また、チップＣＨ０−ＣＨ８が、それぞれ
多ビットデータを入出力する構成であっても、同様の効
果を得ることができる。この多ビットデータの入出力を
行なう構成の場合、同一桁のビットを合成／再書込回路
により合成するように構成してもよく、またチップそれ
ぞれにおいて、多ビットデータのうちの所定数のビット
ごとに、合成／再書込回路が設けられてもよい（同一チ
ップ内の所定数のメインアンプの出力データがミラーデ
ータを構成する）。

【０１３３】以上のように、この発明の実施の形態４に
従えば、チップ外部において、読出データのミラー化を
行なっており、正確に、データを読出すことができ、か
つエラーデータを訂正しており、データの信頼性が改善
される。

【０１３４】［他の実施例］上述の説明において、半導
体記憶装置として、ＤＲＡＭが示されている。このＤＲ
ＡＭは、標準ＤＲＡＭであってもよく、またクロック信
号に同期して動作する同期型ＤＲＡＭであってもよい。

【０１３５】また、半導体記憶装置としては、ＳＲＡＭ
であってもよい。ＩＯ線対として、書込データと読出デ
ータとをそれぞれ別々の経路を介して伝達するＩＯ分離
構成であっても本発明は適用可能である。この構成の場
合、単にプリアンプの出力信号を合成して、書込データ
を伝達するデータ線に伝達する。

【０１３６】また、列ブロックのグローバルＩＯ線に複
数のローカルＩＯ線を結合してもよい。異なる行ブロッ
クのメモリセルがミラーメモリセルを構成する。この場
合、所定数の行ブロックに配置されたロウデコーダを同
時に駆動するだけでよい。ここで、行ブロックは、行列
状にメモリブロックが配置されるメモリアレイ構成にお
いて、行方向に整列して配置されるメモリブロックで構
成される。

【０１３７】

【発明の効果】以上のように、この発明に従えば、ミラ
ーデータの単位ビットを、データ線単位で構成してお
り、ミラーデータの複数ビットのデータが同時にエラー
する可能性が少なく、データの信頼性を改善することが
できる。サーバおよびワークステーションなどのコンピ
ュータシステムの主記憶装置として使用することによ
り、記憶データの信頼性を向上させることができ、シス
テム全体の安定性を図ることができる。また、ミラー化
されたデータが、互いに信頼性の高いバックアップデー
タとして機能することができ、データの信頼性を高くす
ることができる。

【０１３８】すなわち、並列にメモリセルデータが読出
される第１のデータ線を第２のデータ線に並列に結合す
る第２の選択回路を設けることにより、第１のデータ線
のデータにエラーが生じていても、このエラーデータに
対し他のデータを、バックアップデータとして利用して
正確なデータの読出を行なうことができる。また、デー
タ線をミラーデータの単位としており、互いに距離が遠
く離れており、同時にソフトエラーが発生する可能性は
少なく、信頼性の高いミラーデータを生成することがで
きる。

【０１３９】また、第１のデータ線がビット線対の場
合、列選択信号に従って所定数のビット線対を同一内部
データ線対に並列に結合することにより、容易に、ミラ
ーデータを生成することができる。

【０１４０】また、ビット線対が複数のビット線対にお
いて同時にソフトエラーが発生する確率は小さく、信頼
性の高いミラーデータを生成することができる。

【０１４１】また、内部データ線の所定数を内部データ
伝達線に並列に結合することにより、内部データ線単位
でミラーデータを生成することができ、ミラーデータビ
ットに同時にソフトエラーが発生する確率がより小さく
なり、信頼性の高いミラーデータを生成することができ
る。

【０１４２】また、チップ単位でミラーデータを生成す
ることにより、複数チップにおいて同時に、ソフトエラ
ーが発生する確率が小さく、より信頼性の高いミラーデ
ータを生成することができる。

【０１４３】また、第２の選択回路として、所定数の第
１のデータ線のデータを合成して第２のデータ線に伝達
することにより、より確実に、「多数決原理」に従って
データを生成することができ、信頼性の高い読出データ
を生成することができる。

【０１４４】また、このデータ読出時、第２のデータ線
上のデータを第１のデータ線に伝達することにより、ソ
フトエラー発生時においても、このソフトエラーを訂正
することができ、エラー訂正機能を備える半導体記憶装
置を実現することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。

【図２】 図１に示す半導体記憶装置の動作を示すタイ
ミングチャート図である。

【図３】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図４】 （Ａ）および（Ｂ）は、図３に示す半導体記
憶装置のデータ読出時の信号波形およびビット線電圧波
形を示す図である。

【図５】 図３に示すプリアンプおよびライトドライバ
の構成の一例を示す図である。

【図６】 この発明の実施の形態２の変更例２の構成を
概略的に示す図である。

【図７】 この発明の実施の形態３に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図８】 図７に示す合成／書戻回路の構成の一例を示
す図である。

【図９】 この発明の実施の形態４に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図１０】 図９に示す半導体記憶装置の１つのチップ
に関連する部分の構成を概略的に示す図である。

【図１１】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。

【図１２】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。

【図１３】 図１２に示す半導体記憶装置のデータ読出
時のビット線電圧および各制御信号の波形を示す図であ
る。

【図１４】 従来の半導体記憶装置のデータ読出部の構
成を概略的に示す図である。

【図１５】 図１４に示すデータ読出部の動作を示す信
号波形図である。

【図１６】 従来のミラーメモリセルを有する半導体記
憶装置のアレイ部の構成を示す図である。

【図１７】 （Ａ）−（Ｅ）は、従来のミラーメモリセ
ルのデータ読出時の動作を説明するための図である。

【図１８】 （Ａ）は、従来のミラーメモリセルの他の
構成を示し、（Ｂ）は、図１８（Ａ）に示すミラーメモ
リセルのデータ読出時のビット線電圧変化を示す図であ
る。

【図１９】 従来の半導体モジュールの構成を概略的に
示す図である。

【符号の説明】

１ 合成／再書込回路、ＴＢ０−ＴＢｍ データブロッ
ク、ＢＬＰ０−ＢＬＰ３ ビット線対、ＣＧ０−ＣＧ３
列選択ゲート、ＳＡ０−ＳＡ３ センスリフレッシュ
アンプ、２ プリアンプ、３ ライトドライバ、４ 再
書込データ線、２０ 転送回路、２５ 合成／書戻回
路、２ａ−２ｃ プリアンプ、３ａ−３ｃライトドライ
バ、ＣＨ０−ＣＨ８ メモリチップ、３０，３０ａ−３
０ｃ 合成／再書込回路、３２ａ−３２ｃ データ端
子。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ11 JJ13 KB36 KB52 KB92 NN03 PP01 5B018 GA04 HA03 KA21 NA02 NA03 QA14 5B024 AA04 BA15 BA25 BA29 CA07 CA16 5L106 AA01 BB11 GG07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセル、 前記複数のメモリセルからメモリセルを選択して、並列
   に第１のデータ線に選択メモリセルの記憶データを読出
   すための第１の選択回路、および前記第１のデータ線を
   第２のデータ線に結合するための第２の選択回路を備
   え、前記第２の選択回路は、前記第１のデータ線の所定
   数の第１のデータ線を同一の第２のデータ線に並列に結
   合する、半導体記憶装置。
2. 【請求項２】 前記メモリセルは行列状に配列され、 前記第１のデータ線は、各前記列に対応して配置される
   ビット線対を備え、 前記第２のデータ線は、少なくとも１つの内部データ線
   対を含み、 前記第２の選択回路は、列選択信号に従って、前記所定
   数のビット線対を前記少なくとも１つの内部データ線対
   の同一の内部データ線対に並列に結合する、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記第１のデータ線は、前記複数のメモ
   リセルから列選択信号に従って選択されたメモリセルが
   結合される複数の内部データ線を備え、 前記第２のデータ線は、少なくとも１つの内部データ伝
   達線を備え、 前記第２の選択回路は、前記複数の内部データ線の所定
   数の内部データ線を前記内部データ伝達線の同一の内部
   データ伝達線に並列に結合する、請求項１記載の半導体
   記憶装置。
4. 【請求項４】 前記複数のメモリセルは、複数のメモリ
   チップに分散して配置され、 前記第１のデータ線は、前記複数のメモリチップそれぞ
   れに対応して配置される複数のチップ外データ線を含
   み、前記チップ外データ線は、１つのメモリチップあた
   り少なくとも１つ配置されて対応のメモリチップとデー
   タの転送をし、 前記第２のデータ線は、前記メモリチップの所定数のメ
   モリチップに共通に配置される少なくとも１つのチップ
   外共通データ線を含み、 前記第２の選択回路は、前記所定数のメモリチップのチ
   ップ外データ線を前記少なくとも１つのチップ外共通デ
   ータ線の同一チップ外データ線に結合する、請求項１記
   載の半導体記憶装置。
5. 【請求項５】 前記第２の選択回路は、データ読出時、
   対応の所定数の第１のデータ線上のデータを合成して対
   応の第２のデータ線に伝達する読出データ合成回路を含
   む、請求項１記載の半導体記憶装置。
6. 【請求項６】 前記第２の選択回路は、データ読出時、
   前記第２のデータ線上のデータを対応の第１のデータ線
   に伝達する再書込回路をさらに含む、請求項１記載の半
   導体記憶装置。