JPH04221495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04221495A JPH04221495A JP2412392A JP41239290A JPH04221495A JP H04221495 A JPH04221495 A JP H04221495A JP 2412392 A JP2412392 A JP 2412392A JP 41239290 A JP41239290 A JP 41239290A JP H04221495 A JPH04221495 A JP H04221495A
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- JP
- Japan
- Prior art keywords
- read data
- latch circuit
- external clock
- semiconductor memory
- synchronization
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101001077374 Oryza sativa subsp. japonica UMP-CMP kinase 3 Proteins 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さら
にはクロック同期で高速動作するＲＡＭ（ランダム・ア
クセス・メモリー）に適用して有効な技術に関するもの
であって、たとえばカラーパレットに利用して有効な技
術に関するものである。
にはクロック同期で高速動作するＲＡＭ（ランダム・ア
クセス・メモリー）に適用して有効な技術に関するもの
であって、たとえばカラーパレットに利用して有効な技
術に関するものである。
【０００２】
【従来の技術】たとえば、高解像度のカラー画像データ
を扱うカラーパレットでは、１００ＭＨｚを越えるよう
な高速クロックで動作する半導体記憶装置（ＲＡＭ）が
必要とされる。図３は、従来のこの種の半導体記憶装置
の構成例を示す。
を扱うカラーパレットでは、１００ＭＨｚを越えるよう
な高速クロックで動作する半導体記憶装置（ＲＡＭ）が
必要とされる。図３は、従来のこの種の半導体記憶装置
の構成例を示す。
【０００３】同図に示す半導体記憶装置はカラーパレッ
ト用の高速ＲＡＭとして構成されたものであって、外部
から入力されるアドレスＡ１を保持するアドレスラッチ
回路１１、このラッチ回路１１で保持されたアドレスＡ
１からメモリー選択信号を作成するアドレスデコーダ１
２、多数のメモリーセルを選択線とともに配列したメモ
リーセルアレイ１３、このメモリーセルアレイ１３から
検知される読出データを予備増幅するプリアンプ１４、
予備増幅したデータＤ１を保持する中間ラッチ回路１５
、この中間ラッチ回路１５が保持したデータＤ２１を所
定の論理レベルまで増幅するポストアンプ１６、このポ
ストアンプ１６が増幅したデータＤ２２を外部出力デー
タｏｕｔとして保持する出力ラッチ回路１７、外部クロ
ックＣＫに同期して上記各部（１１，１５，１７）に動
作タイミング制御用のクロック（ＣＫ１，ＣＫ２，ＣＫ
３）を与えるクロック発生回路１８などを有する。
ト用の高速ＲＡＭとして構成されたものであって、外部
から入力されるアドレスＡ１を保持するアドレスラッチ
回路１１、このラッチ回路１１で保持されたアドレスＡ
１からメモリー選択信号を作成するアドレスデコーダ１
２、多数のメモリーセルを選択線とともに配列したメモ
リーセルアレイ１３、このメモリーセルアレイ１３から
検知される読出データを予備増幅するプリアンプ１４、
予備増幅したデータＤ１を保持する中間ラッチ回路１５
、この中間ラッチ回路１５が保持したデータＤ２１を所
定の論理レベルまで増幅するポストアンプ１６、このポ
ストアンプ１６が増幅したデータＤ２２を外部出力デー
タｏｕｔとして保持する出力ラッチ回路１７、外部クロ
ックＣＫに同期して上記各部（１１，１５，１７）に動
作タイミング制御用のクロック（ＣＫ１，ＣＫ２，ＣＫ
３）を与えるクロック発生回路１８などを有する。
【０００４】図４は、上述した半導体記憶装置の内部で
の動作タイミングを示す。同図に示すように、上述した
半導体記憶装置の内部では、中間ラッチ回路１５での保
持データＤ２１を外部クロックＣＫの立上がり（あるい
は立下がり）に同期して更新する一方、出力ラッチ回路
１７での保持データｏｕｔを上記外部クロックＣＫの立
下がり（あるいは立上がり）に同期して更新することが
行なわれる。
の動作タイミングを示す。同図に示すように、上述した
半導体記憶装置の内部では、中間ラッチ回路１５での保
持データＤ２１を外部クロックＣＫの立上がり（あるい
は立下がり）に同期して更新する一方、出力ラッチ回路
１７での保持データｏｕｔを上記外部クロックＣＫの立
下がり（あるいは立上がり）に同期して更新することが
行なわれる。
【０００５】これにより、記憶データの読出動作を外部
クロックＣＫに同期させるとともに、外部へ出力される
読出データを外部クロックＣＫの１周期ごとに更新させ
るようにしていた。なお、この種の半導体記憶装置の一
般的な先行技術が記載された文献としては、たとえば日
経マグロウヒル社刊行「日経エレクトロニクス １９
８１年９月１４日号 Ｎｏ．２７３」１７４〜２００
頁（論文：ＣＭＯＳ−ＳＲＡＭの誤動作を探る）などが
ある。
クロックＣＫに同期させるとともに、外部へ出力される
読出データを外部クロックＣＫの１周期ごとに更新させ
るようにしていた。なお、この種の半導体記憶装置の一
般的な先行技術が記載された文献としては、たとえば日
経マグロウヒル社刊行「日経エレクトロニクス １９
８１年９月１４日号 Ｎｏ．２７３」１７４〜２００
頁（論文：ＣＭＯＳ−ＳＲＡＭの誤動作を探る）などが
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述した半導体記
憶装置の内部では、プリアンプ１４で予備増幅された小
振幅の読出データＤ１を中間ラッチ回路１５が保持する
動作、中間ラッチ回路１５で保持された読出データＤ２
１をポストアンプ１６が所定の論理レベルまで増幅する
動作、およびポストアンプ１６で増幅された読出データ
Ｄ２２を出力ラッチ回路１７が保持する動作を、外部ク
ロックＣＫが立上がってから立ちさがるまでの時間、す
なわちクロックＣＫの半周期に相当する時間内に行なわ
なければならない。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、上述した半導体記
憶装置の内部では、プリアンプ１４で予備増幅された小
振幅の読出データＤ１を中間ラッチ回路１５が保持する
動作、中間ラッチ回路１５で保持された読出データＤ２
１をポストアンプ１６が所定の論理レベルまで増幅する
動作、およびポストアンプ１６で増幅された読出データ
Ｄ２２を出力ラッチ回路１７が保持する動作を、外部ク
ロックＣＫが立上がってから立ちさがるまでの時間、す
なわちクロックＣＫの半周期に相当する時間内に行なわ
なければならない。
【０００７】ところが、上記外部クロックＣＫの立上が
りから立下がりまでの時間は、必ずしもそのクロックＣ
Ｋの半周期を確保できるとは限らない。つまり、外部か
ら与えられるクロックＣＫのデューティは、必ずしも一
定比（たとえば１：１）であるとは限らない。このため
、同じ周波数の外部クロックＣＫであっても、そのデュ
ーティによっては立上がりから立下がりまでの時間が短
くなり、上述した一連の動作を確実に行なえなくなるこ
とがある。このことは、外部クロックＣＫに同期して動
作できる最高速度が、そのクロックＣＫのデューティに
よって大きく影響されてしまうことを意味する。
りから立下がりまでの時間は、必ずしもそのクロックＣ
Ｋの半周期を確保できるとは限らない。つまり、外部か
ら与えられるクロックＣＫのデューティは、必ずしも一
定比（たとえば１：１）であるとは限らない。このため
、同じ周波数の外部クロックＣＫであっても、そのデュ
ーティによっては立上がりから立下がりまでの時間が短
くなり、上述した一連の動作を確実に行なえなくなるこ
とがある。このことは、外部クロックＣＫに同期して動
作できる最高速度が、そのクロックＣＫのデューティに
よって大きく影響されてしまうことを意味する。
【０００８】本発明の目的は、外部クロックに同期して
動作する半導体記憶装置を、その外部クロックのデュー
ティに影響されることなく、確実に高速動作させられる
ようにする、という技術を提供することにある。本発明
の前記ならびにそのほかの目的と特徴は、本明細書の記
述および添付図面からあきらかになるであろう。
動作する半導体記憶装置を、その外部クロックのデュー
ティに影響されることなく、確実に高速動作させられる
ようにする、という技術を提供することにある。本発明
の前記ならびにそのほかの目的と特徴は、本明細書の記
述および添付図面からあきらかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、外部クロックに同期し
て動作する半導体記憶装置の内部にて、メモリーセルア
レイから読み出されてくる小振幅の読出データを複数の
中間ラッチ回路にそれぞれに保持させ、さらに各中間ラ
ッチ回路に保持させた読出データをそれぞれに所定振幅
まで増幅させた後、この増幅させた複数の読出データを
上記外部クロックの１周期ごとに交代に出力ラッチ回路
に保持させる、というものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、外部クロックに同期し
て動作する半導体記憶装置の内部にて、メモリーセルア
レイから読み出されてくる小振幅の読出データを複数の
中間ラッチ回路にそれぞれに保持させ、さらに各中間ラ
ッチ回路に保持させた読出データをそれぞれに所定振幅
まで増幅させた後、この増幅させた複数の読出データを
上記外部クロックの１周期ごとに交代に出力ラッチ回路
に保持させる、というものである。
【００１０】
【作用】上述した手段によれば、小振幅の読出データを
中間ラッチ回路に保持させてから所定振幅まで増幅して
出力ラッチ回路に保持させるまでの処理時間として、少
なくても外部クロックの１周期に相当する時間を確保す
ることができる。これにより、外部クロックに同期して
動作する半導体記憶装置を、その外部クロックのデュー
ティに影響されることなく、確実に高速動作させられる
ようにする、という目的が達成される。
中間ラッチ回路に保持させてから所定振幅まで増幅して
出力ラッチ回路に保持させるまでの処理時間として、少
なくても外部クロックの１周期に相当する時間を確保す
ることができる。これにより、外部クロックに同期して
動作する半導体記憶装置を、その外部クロックのデュー
ティに影響されることなく、確実に高速動作させられる
ようにする、という目的が達成される。
【００１１】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を含むものとする。図１は本発明の一実
施例による半導体記憶装置の概略構成を示す。同図に示
す半導体記憶装置は外部クロックＣＫに同期して動作す
るカラーパレット用のＲＡＭとして構成されたものであ
って、 １１は外部から入力されてくるアドレスＡ１を
保持するアドレスラッチ回路、１２は上記ラッチ回路１
１で保持されたアドレスＡ１からメモリー選択信号を作
成するアドレスデコーダ、１３は多数のメモリーセルを
選択線とともに配列したメモリーセルアレイ、１４は上
記メモリーセルアレイ１３から検知されてくる読出デー
タを予備増幅するプリアンプ、１５１と１５２は予備増
幅された小振幅の読出データＤ１をそれぞれに保持する
中間ラッチ回路、１６１と１６２は上記中間ラッチ回路
１５１と１５２に保持された読出データＤ２１，Ｄ２２
をそれぞれに所定振幅まで増幅するポストアンプ（増幅
手段）、１７０は各ポストアンプ１６１，１６２にてそ
れぞれに増幅された読出データＤ３１，Ｄ３２を上記外
部クロックＣＫに同期して１つずつ交代に選択する選択
回路、１７は上記選択回路１７０で選択された読出デー
タ（Ｄ３１またはＤ３２）を外部出力データｏｕｔとし
て保持する出力ラッチ回路、１９は上記外部クロックＣ
Ｋに基づいて各部（１１，１５１，１５２，１７０，１
７）の動作タイミングを制御するためのクロック（ＣＫ
１，ＣＫ２，２ＣＫ１，２ＣＫ２，Ｓ１）を発生するク
ロック発生回路である。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を含むものとする。図１は本発明の一実
施例による半導体記憶装置の概略構成を示す。同図に示
す半導体記憶装置は外部クロックＣＫに同期して動作す
るカラーパレット用のＲＡＭとして構成されたものであ
って、 １１は外部から入力されてくるアドレスＡ１を
保持するアドレスラッチ回路、１２は上記ラッチ回路１
１で保持されたアドレスＡ１からメモリー選択信号を作
成するアドレスデコーダ、１３は多数のメモリーセルを
選択線とともに配列したメモリーセルアレイ、１４は上
記メモリーセルアレイ１３から検知されてくる読出デー
タを予備増幅するプリアンプ、１５１と１５２は予備増
幅された小振幅の読出データＤ１をそれぞれに保持する
中間ラッチ回路、１６１と１６２は上記中間ラッチ回路
１５１と１５２に保持された読出データＤ２１，Ｄ２２
をそれぞれに所定振幅まで増幅するポストアンプ（増幅
手段）、１７０は各ポストアンプ１６１，１６２にてそ
れぞれに増幅された読出データＤ３１，Ｄ３２を上記外
部クロックＣＫに同期して１つずつ交代に選択する選択
回路、１７は上記選択回路１７０で選択された読出デー
タ（Ｄ３１またはＤ３２）を外部出力データｏｕｔとし
て保持する出力ラッチ回路、１９は上記外部クロックＣ
Ｋに基づいて各部（１１，１５１，１５２，１７０，１
７）の動作タイミングを制御するためのクロック（ＣＫ
１，ＣＫ２，２ＣＫ１，２ＣＫ２，Ｓ１）を発生するク
ロック発生回路である。
【００１２】ここで、アドレスラッチ回路１１、アドレ
スデコーダ１２、出力ラッチ回路１７は、バイポーラ・
トランジスタとＣＭＯＳトランジスタを同一回路内で複
合させたＢｉＣＭＯＳ回路によって構成されている。ま
た、メモリーセルアレイ１３は、低消費電力および高集
積密度化のためにＭＯＳトランジスタで構成されている
。プリアンプ１４および中間ラッチ回路１５１，１５２
は、メモリーセルアレイ１３から検知される小振幅の読
出データを高速で予備増幅およびラッチするために、バ
イポーラ・トランジスタによるＥＣＬ方式の回路によっ
て構成されている。
スデコーダ１２、出力ラッチ回路１７は、バイポーラ・
トランジスタとＣＭＯＳトランジスタを同一回路内で複
合させたＢｉＣＭＯＳ回路によって構成されている。ま
た、メモリーセルアレイ１３は、低消費電力および高集
積密度化のためにＭＯＳトランジスタで構成されている
。プリアンプ１４および中間ラッチ回路１５１，１５２
は、メモリーセルアレイ１３から検知される小振幅の読
出データを高速で予備増幅およびラッチするために、バ
イポーラ・トランジスタによるＥＣＬ方式の回路によっ
て構成されている。
【００１３】上記クロック発生回路１９は１／２分周回
路を内蔵し、外部クロックＣＫと同一周期のクロックＣ
Ｋ１，ＣＫ２ととともに、上記外部クロックＣＫの２倍
周期のクロック２ＣＫ１，２ＣＫ２，Ｓ１を発生する。 外部クロックＣＫと同一周期のクロックＣＫ１，ＣＫ２
は、アドレスラッチ回路１１と出力ラッチ回路１７に保
持データの更新タイミング制御信号として与えられる。 また、外部クロックＣＫの２倍周期のクロック２ＣＫ１
，２ＣＫ２は、中間ラッチ回路１５１，１５２および選
択回路１７０に保持データの更新タイミング制御信号お
よび選択切換タイミング制御信号として与えられる。
路を内蔵し、外部クロックＣＫと同一周期のクロックＣ
Ｋ１，ＣＫ２ととともに、上記外部クロックＣＫの２倍
周期のクロック２ＣＫ１，２ＣＫ２，Ｓ１を発生する。 外部クロックＣＫと同一周期のクロックＣＫ１，ＣＫ２
は、アドレスラッチ回路１１と出力ラッチ回路１７に保
持データの更新タイミング制御信号として与えられる。 また、外部クロックＣＫの２倍周期のクロック２ＣＫ１
，２ＣＫ２は、中間ラッチ回路１５１，１５２および選
択回路１７０に保持データの更新タイミング制御信号お
よび選択切換タイミング制御信号として与えられる。
【００１４】図２は、上述した実施例の半導体記憶装置
の内部での動作タイミングを示す。同図に示すように、
上述した実施例の半導体記憶装置の内部では、プリアン
プ１４で予備増幅された小振幅の読出データＤ１が、外
部クロックＣＫの１周期ごとに、２つの中間ラッチ回路
１５１と１５２に交互にラッチされる。すなわち、ある
サイクルの読出データＤ１（ｎ−１）が一方の中間ラッ
チ回路１５１にがラッチされると、次のサイクルの読出
データＤ１（ｎ）は他方の中間ラッチ回路１５２にラッ
チされる。各中間ラッチ回路１５１にそれぞれにラッチ
されて保持された読出データＤ２１，Ｄ２２は、ポスト
アンプ１６１，１６２でそれぞれに所定の論理振幅まで
増幅（Ｄ３１，Ｄ３２）された後、選択回路１７０の入
力側に伝達される。選択回路１７０は、その選択位置を
外部クロックＣＫの１周期ごとに交互に切り換える。出
力ラッチ回路１７は、選択回路１７０から交互に切り換
えられて入力される所定振幅の読出データＤ３１／Ｄ３
２を外部クロックＣＫの１周期ごとに保持して出力する
。これにより、各中間ラッチ回路１５１，１５２および
各ポストアンプ１６１，１６２がそれぞれ、小振幅の読
出データＤ１を保持して所定振幅（Ｄ３１，Ｄ３２）に
増幅する動作を外部クロックＣＫの１周期以上の時間を
かけて行なっても、出力ラッチ回路１７からは外部クロ
ックＣＫの１周期ごとに同期して更新される読出データ
ｏｕｔが出力されるようになる。
の内部での動作タイミングを示す。同図に示すように、
上述した実施例の半導体記憶装置の内部では、プリアン
プ１４で予備増幅された小振幅の読出データＤ１が、外
部クロックＣＫの１周期ごとに、２つの中間ラッチ回路
１５１と１５２に交互にラッチされる。すなわち、ある
サイクルの読出データＤ１（ｎ−１）が一方の中間ラッ
チ回路１５１にがラッチされると、次のサイクルの読出
データＤ１（ｎ）は他方の中間ラッチ回路１５２にラッ
チされる。各中間ラッチ回路１５１にそれぞれにラッチ
されて保持された読出データＤ２１，Ｄ２２は、ポスト
アンプ１６１，１６２でそれぞれに所定の論理振幅まで
増幅（Ｄ３１，Ｄ３２）された後、選択回路１７０の入
力側に伝達される。選択回路１７０は、その選択位置を
外部クロックＣＫの１周期ごとに交互に切り換える。出
力ラッチ回路１７は、選択回路１７０から交互に切り換
えられて入力される所定振幅の読出データＤ３１／Ｄ３
２を外部クロックＣＫの１周期ごとに保持して出力する
。これにより、各中間ラッチ回路１５１，１５２および
各ポストアンプ１６１，１６２がそれぞれ、小振幅の読
出データＤ１を保持して所定振幅（Ｄ３１，Ｄ３２）に
増幅する動作を外部クロックＣＫの１周期以上の時間を
かけて行なっても、出力ラッチ回路１７からは外部クロ
ックＣＫの１周期ごとに同期して更新される読出データ
ｏｕｔが出力されるようになる。
【００１５】以上のように、振幅の読出データＤ１を中
間ラッチ回路１５１，１５２に保持させてから所定振幅
（Ｄ３１，Ｄ３２）まで増幅して出力ラッチ回路１７に
保持させるまでの処理時間として、少なくても外部クロ
ックＣＫの１周期に相当する時間を確保することができ
る。これにより、外部クロックＣＫに同期して動作する
半導体記憶装置を、その外部クロックＣＫのデューティ
に影響されることなく、確実に高速動作させることがで
きるようになる。
間ラッチ回路１５１，１５２に保持させてから所定振幅
（Ｄ３１，Ｄ３２）まで増幅して出力ラッチ回路１７に
保持させるまでの処理時間として、少なくても外部クロ
ックＣＫの１周期に相当する時間を確保することができ
る。これにより、外部クロックＣＫに同期して動作する
半導体記憶装置を、その外部クロックＣＫのデューティ
に影響されることなく、確実に高速動作させることがで
きるようになる。
【００１６】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、中間ラッチ回路１５１，１５２およびポストアンプ
１６１，１６２はそれぞれ３つ以上を並列に設けてもよ
い。以上の説明では主として、本発明者によってなされ
た発明をその背景となった利用分野であるカラーパレッ
ト用のＲＡＭに適用した場合について説明したが、それ
に限定されるものではなく、たとえば高速で同期動作さ
せられるＲＯＭなどにも適用できる。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ば、中間ラッチ回路１５１，１５２およびポストアンプ
１６１，１６２はそれぞれ３つ以上を並列に設けてもよ
い。以上の説明では主として、本発明者によってなされ
た発明をその背景となった利用分野であるカラーパレッ
ト用のＲＡＭに適用した場合について説明したが、それ
に限定されるものではなく、たとえば高速で同期動作さ
せられるＲＯＭなどにも適用できる。
【００１７】
【発明の効果】本願において開示された発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。すなわち、外部クロックＣＫに同
期して動作する半導体記憶装置を、その外部クロックＣ
Ｋのデューティに影響されることなく、確実に高速動作
させることができる、という効果が得られる。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。すなわち、外部クロックＣＫに同
期して動作する半導体記憶装置を、その外部クロックＣ
Ｋのデューティに影響されることなく、確実に高速動作
させることができる、という効果が得られる。
【図１】本発明の一実施例による半導体記憶装置の内部
ブロック図である。
ブロック図である。
【図２】本発明による半導体記憶装置の要部における動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図３】従来の同期動作型の半導体記憶装置の内部ブロ
ック図である。
ック図である。
【図４】従来の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
１１ アドレスラッチ回路
１２ アドレスデコーダ
１３ メモリーセルアレイ
１４ プリアンプ
１５１，１５２ 中間ラッチ回路
１６１，１６２ ポストアンプ
１７０ 選択回路
１７ 出力ラッチ回路
１９ クロック発生装置
Claims (1)
- 【請求項１】外部クロックに同期して動作する半導体記
憶装置であって、メモリーセルアレイから読み出されて
くる小振幅の読出データを上記外部クロックに同期して
それぞれに保持する複数の中間ラッチ回路と、各中間ラ
ッチ回路に保持された読出データをそれぞれに所定振幅
まで増幅する複数の増幅手段と、各増幅手段にてそれぞ
れに増幅された読出データを上記外部クロックに同期し
て交代に選択する選択回路と、この選択回路で選択され
た読出データを上記外部クロックに同期して保持する出
力ラッチ回路を有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412392A JPH04221495A (ja) | 1990-12-20 | 1990-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412392A JPH04221495A (ja) | 1990-12-20 | 1990-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04221495A true JPH04221495A (ja) | 1992-08-11 |
Family
ID=18521238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412392A Pending JPH04221495A (ja) | 1990-12-20 | 1990-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04221495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764584A (en) * | 1996-12-26 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank synchronous semiconductor memory device |
| US6091662A (en) * | 1997-06-12 | 2000-07-18 | Nec Corporation | Semiconductor synchronous pipeline memory having data amplifiers selectively supplied with data signals |
-
1990
- 1990-12-20 JP JP2412392A patent/JPH04221495A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764584A (en) * | 1996-12-26 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank synchronous semiconductor memory device |
| US6091662A (en) * | 1997-06-12 | 2000-07-18 | Nec Corporation | Semiconductor synchronous pipeline memory having data amplifiers selectively supplied with data signals |
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