KR19990006943A - 데이터신호가 선택적으로 공급되는 데이터 증폭기를 갖는 반도체 동기 파이프라인 메모리 - Google Patents

데이터신호가 선택적으로 공급되는 데이터 증폭기를 갖는 반도체 동기 파이프라인 메모리 Download PDF

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Abstract

반도체 동기 파이프라인 DRAM 장치는 제 1 독출데이터 증폭기 (28) 및 독출/기입 데이터버스 (RWBUS-T/N) 를 통하여 상기 제 1 독출데이터 증폭기에 접속된 복수의 제 2 독출데이터 증폭기 (29/30) 를 가지며, 독출데이터 비트가 상기 복수의 제 2 독출데이터 증폭기에 선택적으로 공급되어 독출데이터 비트는 다음 독출데이터 비트에 의해 결코 파괴되지 않는다.

Description

데이터신호가 선택적으로 공급되는 데이터 증폭기를 갖는 반도체 동기 파이프라인 메모리
본 발명은 반도체 동기 파이프라인 메모리에 관한 것으로, 특히 독출데이터 신호가 선택적으로 공급되는 복수의 데이터 증폭기를 갖는 반도체 동기 파이프라인 메모리에 관한 것이다.
컴퓨터 시스템은 점점 더 빨라지고 있으며, 제조업자는 고속 반도체 DRAM 장치에 대한 큰 필요성을 발견한다. 스피드업 (speed-up) 에 대한 접근법 중의 하나는 파이프라인 구조이며, 일본 특개평 6-76566 에 반도체 파이프라인 DRAM 장치의 전형적인 예가 개시되어 있다. 도 1 은 종래 기술의 반도체 파이프라인 DRAM 장치에 합체된 데이터 전파회로의 시퀀스를 도시한다.
데이터 전파회로의 시퀀스는 데이터핀 (DQ) 및 센스 증폭기 (1) 사이에 제공된다. 제 1 스테이지 (stage) 기입데이터회로 (2) 및 출력데이터 버퍼 (3) 가 독출/기입 신호라인 (RWSL1) 을 통하여 데이터핀 (DG) 에 접속된다.
기입데이터 래치 (latch) 회로 (5) 및 기입 스위치회로 (6) 는 상기 제 1 스테이지 기입데이터회로 (2) 및 센스 증폭기 (1) 사이에 직렬로 배치된다. 기입데이터 신호라인 (WDATA1) 및 기입데이터 신호라인 (WDATA2) 는 제 1 스테이지 기입데이터회로 (2) 와 기입데이터 래치회로 (4) 사이 및 기입데이터 래치회로 (4) 와 기입 증폭기 (5) 사이에 각각 접속되고, 독출-기입 데이터버스 (RWBUS-T/N) 및 기입데이터버스 (WIO-T/N) 은 기입 증폭기 (5) 와 기입 스위치회로 (6) 사이 및 기입 스위치회로 (6) 와 센스 증폭기 (1) 사이에 각각 접속된다. 제어신호라인 (WSW) 이 기입 스위치회로 (6) 및 센스 증폭기(1) 사이에 더 접속된다. 도 1 에 도시되지는 않았지만, 메모리셀어레이가 센스 증폭기 (1) 에 접속된다.
제 1 독출데이터 증폭기 (7), 제 2 독출데이터 증폭기 (8) 및 독출데이터 래치회로 (9) 는 센스 증폭기 (1) 및 출력데이터 버퍼 (3) 사이에 직렬로 배치된다. 독출데이터버스 (RIO-T/N) 는 센스 증폭기 (1) 및 제 1 독출데이터 증폭기 (7) 사이에 접속되고, 독출/기입 데이터버스 (RWBUS-T/N) 가 제 1 독출데이터 증폭기 (7) 및 제 2 독출데이터 증폭기 (8) 사이에 더 접속된다. 독출데이터버스 (RBUS-T/N) 가 제 2 독출데이터 증폭기 (8) 및 독출데이터 래치회로 (9) 사이에 접속되고, 또다른 독출데이터버스 (OUT-T/N) 는 독출데이터 래치회로 (9) 및 출력데이터버퍼 (3) 사이에 접속된다.
데이터 전파회로 (2 내지 9) 의 시퀀스는 파이프라인 제어시스템 (10) 에 연관되어 있으며, 파이프라인 제어시스템 (10) 은 내부 클럭발생기 (11), 명령 제어기 (12), 독출/기입 제어기 (13) 및 프리차지 (precharge) 회로 (14) 를 구비한다.
내부 클럭발생기 (11) 는 클럭핀 (CLK) 에 접속되고, 외부 클럭신호 (CLKex) 가 내부 클럭발생기 (11) 및 명령 제어기 (12) 에 공급되며, 내부 클럭발생기 (11) 는 외부 클럭신호 (CLKex) 와 동기로 내부 클럭신호 (CLKin) 를 생성한다. 내부 클럭발생기 (11) 는 내부 클럭신호 (ICLK1, ICLK2, ICLK3) 를 제 1 스테이지 기입데이터회로 (2), 기입데이터 래치회로 (4) 및 독출/기입 제어기 (13) 에 분배한다.
명령 제어기 (12) 는 제어신호핀 (RAS, CAS 및 WE) 에 접속되고, 활성 로우 (low) 레벨의 로우어드레스 스트로브 (row address strobe) 신호, 활성 로우레벨의 칼럼어드레스 스트로브 (column address strobe) 신호 및 활성 로우레벨의 기입인에이블신호가 상기 제어신호핀 (RAS, CAS, WE) 로부터 명령 제어기 (12) 에 공급된다. 외부 클럭신호 (CLKex) 는 명령 제어기 (12) 에 적절한 타이밍을 제공하며, 로우어드레스 스트로브신호, 칼럼어드레스 스트로브신호 및 기입인에이블신호는 명령 제어기 (12) 에 의해 래치 (latch) 된다. 명령 제어기 (12) 는 로우어드레스 스트로브신호, 칼럼어드레스 스트로브신호 및 기입인에이블신호에 의해 나타내어진 명령을 해석하고, 기입초기화신호 (WR) 및 독출초기화신호 (RE) 를 생성한다. 기입초기화신호 (WR) 및 독출초기화신호 (RE) 는 명령 제어기 (12) 로부터 독출/기입 제어기 (13) 로 공급된다.
독출/기입 제어기 (13) 는 기입초기화신호 (WR) 및 독출초기화신호 (RE) 에 응답하여 제어신호를 생성한다. 내부 클럭신호 (ICLK3) 는 상기 독출/기입 제어기 (13) 에 적절한 타이밍을 준다. 제어신호는 펄스신호 (WPAL), 독출펄스신호 (RPAL1), 독출인에이블신호 (READE) 및 래치제어신호 (LATCH) 라고 각각 불린다. 기입펄스신호 (WPAL) 는 기입스위치회로 (6) 에 공급되고, 독출펄스신호 (RPAL1) 는 프리차지회로 (14), 제 2 독출데이터 증폭기 (8) 및 제 1 독출데이터 증폭기 (7) 에 공급된다. 독출인에이블신호 (READE) 는 프리차지회로 (14), 기입 증폭기 (5) 및 제 2 독출데이터 증폭기 (8) 에 공급되고, 래치제어신호 (LATCH) 는 독출데이터 래치회로 (9) 에 공급된다. 독출펄스신호 (RPAL1) 는 내부 클럭신호 (ICLK3) 와 동기로 전위레벨을 바꾼다.
제 1 스테이지 기입데이터회로 (2) 는 D 플립플롭 회로로 구성되고, 외부 기입데이터신호 (WS1) 에 응답하여 내부 클럭신호 (ICLK1) 에 의해 주어진 적절한 타이밍에서 내부 기입데이터신호 (WS2) 를 생성한다.
기입데이터 래치회로 (4) 는 또한 D 플립플롭 회로로 구성되고, 내부 클럭신호 (ICLK2) 에 대한 응답으로 내부 기입데이터신호 (WS2) 에 의해 나타내어진 기입데이터를 일시적으로 저장한다. 저장된 기입데이터는 내부 기입데이터신호 (WS3) 로서 기입데이터신호 라인 (WDATA2) 에 공급된다.
독출인에이블신호 (READE) 가 로우레벨인 경우, 기입 증폭기 (5) 는 내부 기입데이터신호 (WS3) 에 응답하게 되고, 독출/기입 데이터버스 (RWBUS-T/N) 을 구동시켜 내부 기입데이터신호 및 기입데이터를 나타내는 그 상보신호 (WS4) 를 생성한다. 기입 증폭기 (5) 는 내부 기입데이터신호 및 그 상보신호 (WS4) 를 독출/기입 데이터버스 (RWBUS-T/N) 상에 놓는다. 한편, 독출인에이블신호 (READE) 가 하이레벨인 경우, 기입 증폭기 (5) 는 높은 임피던스 상태로 들어가서 독출/기입 데이터버스 (RWBUS-T/N) 에 영향을 미치지 않는다.
기입 펄스신호 (WPAL) 는 기입 스위치회로 (6) 를 활성화시킨다. 기입 스위치회로 (6) 는 제어신호 (CTL1) 를 센스 증폭기 (1) 에 공급하고, 내부 기입데이터신호/상보신호 (WS4) 를 독출/기입 데이터버스 (RWBUS-T/N) 로부터 기입데이터버스 (WIO-T/N) 로 전송한다.
센스 증폭기 (1) 는 전위차의 크기를 증가시킬 뿐만 아니라 선택된 비트라인 쌍 (도시되지 않음) 및 독출/기입 데이터버스 (WIO-T/N, RIO-T/N) 사이에서 독출/기입 데이터신호를 조정한다. 즉, 센스 증폭기 (1) 는 제어신호 (CTL1) 에 응답하여 비트라인 쌍을 독출/기입 데이터버스 (WIO-T/N, RIO-T/N) 에 선택적으로 접속시킨다. 제어신호 (CTL1) 가 하이레벨인 경우, 센스 증폭기 (1) 는 기입데이터버스 (WIO-T/N) 를 칼럼어드레스신호 (도시되지 않음) 에 의해 특정된 칼럼어드레스가 할당된 선택된 비트라인 쌍에 접속하고, 내부 기입데이터신호/상보신호 (WS4) 는 센스 증폭기 (1) 를 통하여 선택된 비트라인 쌍에 전송된다. 한편, 제어신호 (CTL1) 가 로우레벨인 경우, 센스 증폭기 (1) 는 선택된 비트라인 쌍을 독출데이터버스 (RIO-T/N) 에 접속하고, 전위차를 선택된 비트라인 쌍으로부터 독출데이터버스 (RIO-T/N) 로 전송한다. 독출데이터버스 (RIO-T/N) 에 대한 전위차는 독출데이터신호 (RS1) 및 그 상보신호를 형성한다.
제 1 독출데이터 증폭기 (7) 는 독출펄스신호 (RPAL1) 에 의해 활성화되고, 독출데이터버스 (RIO-T/N) 상의 독출데이터신호/상보신호 (RS1) 사이의 전위차의 크기를 증가시킨다. 제 1 독출데이터 증폭기 (7) 는 상기 증가된 전위차를 독출데이터신호 및 그 상보신호로서 독출/기입 데이터버스 (RWBUS-T/N) 상에 위치시킨다. 독출데이터신호/상보신호 (RS2) 는 기입 스위치회로 (6) 의 임계치 사이에 있는 하이레벨 및 로우레벨 사이에서 변한다. 기입 스위치회로 (6) 는 독출데이터신호/상보신호 (RS2) 의 하이레벨 및 로우레벨이 하이레벨이 되도록 결정한다.
프리차지회로 (14) 는 독출인에이블신호 (READE) 로 인에이블되고, 데이터독출동작 중에 제 1 데이터 증폭기 (7) 의 비활성 주기에서 독출/기입 데이터버스 (RWBUS-T/N) 를 하이레벨로 충전한다.
제 2 독출데이터 증폭기 (8) 는 또한 독출인에이블신호 (READE) 로 인에이블되고, 독출펄스신호 (RPAL1) 의 지연신호에 의해 활성화된다. 제 2 독출데이터 증폭기 (8) 는 독출/기입 데이터버스 (RWBUS-T/N) 상의 독출데이터신호/상보신호 (RS2) 를 래치하고, 독출데이터신호 (RS2) 및 상보신호 사이의 전위차를 증가시킨다. 제 2 독출데이터 증폭기 (8) 는 상기 증가된 전위차를 독출데이터신호/상보신호 (RS3) 로서 독출데이터버스 (RBUS-T/N) 상에 위치시킨다.
독출데이터 래치회로 (9) 는 D 플립플롭 회로에 의해 구성되고, 래치제어신호 (LATCH) 에 응답하여 독출데이터신호/상보신호 (RS3) 를 저장한다. 독출데이터 래치회로 (9) 는 전위차를 독출데이터신호/상보신호 (RS4) 로서 독출데이터버스 (OUT-T/N) 에 위치시킨다.
출력데이터버퍼 (3) 는 독출데이터신호/상보신호 (RS4) 로부터 독출데이터신호 (RS5) 를 생성하고, 데이터핀 (DQ) 에 공급한다.
도 2 는 종래 기술의 파이프라인 데이터전파회로의 회로 구성을 도시한다. 기입 증폭기 (5), 프리차지회로 (14), 제 1 독출데이터 증폭기 (7) 및 제 2 독출데이터 증폭기 (8) 가 이하에서 상세히 기재된다.
기입 증폭기 (5) 는 두개의 인버터 (IV1, IV2), 두개의 NAND 게이트 (NA1, NA2), 두개의 NOR 게이트 (NR1, NR2) 및 두개의 출력인버터 (P1/N1 및 P2/N2) 를 구비한다. 출력 인버터 각각은 p 채널 증가형 필드효과트랜지스터 (P1/P2) 및 n 채널 증가형 필드효과트랜지스터 (N1/N2) 의 직렬 결합으로 구성되고, 양의 전원라인 (Vdd) 및 접지라인 (GND) 사이에 접속된다. 기입데이터신호 (WS3) 및 독출인에이블신호 (READE) 는 각각 인버터 (IV1, IV2) 에 공급되고, 인버터는 기입데이터신호 (WS3) 및 독출인에이블신호 (READE) 로부터 상보신호 (WSB3) 및 상보신호 (READEB) 를 각각 생성한다. 기입데이터신호 (WS3), 상보신호 (WSB3), 독출인에이블신호 (READE) 및 상보신호 (READEB) 는 NAND 게이트 (NA1/NA2) 및 NOR 게이트 (NR1/NR2) 에 선택적으로 공급된다.
독출인에이블신호 (READE) 는 NOR 게이트 (NR1/NR2) 에 공급되고, 상보신호 (READEB) 는 NAND 게이트 (NA1/NA2) 에 공급된다. 이러한 이유로, 독출인에이블신호 (READE) 는 로우레벨로 변하고, NOR 게이트 (NR1/NR2) 및 NAND 게이트 (NA1/NA2) 는 독출인에이블신호 (READE) 및 상보신호 (READEB) 로 동시에 인에이블된다.
기입데이터신호 (WS3) 는 NAND 게이트 (NA1) 및 NOR 게이트 (NR1) 에 공급되고, 상보신호 (WSB3) 는 다른 NAND 게이트 (NA2) 및 다른 NOR 게이트 (NR2) 에 공급된다. NAND 게이트 (NA1/NA2) 는 출력신호를 p 채널 증가형 필드효과트랜지스터 (P1/P2) 의 게이트전극에 공급하고, NOR 게이트 (NR1/NR2) 는 출력신호를 n 채널 증가형 필드효과트랜지스터 (N1/N2) 의 게이트전극에 공급한다. 이러한 이유로, p 채널 증가형 필드효과트랜지스터 (P1/P2) 는 온상태 (on-state) 및 오프상태 (off-state) 사이에서 상보적으로 변하고, n 채널 증가형 필드효과트랜지스터 (N1/N2) 는 또한 온상태 및 오프상태에서 상보적으로 스위치된다. 그 결과, 내부 기입데이터신호/상보신호 (WS4) 가 독출/기입 데이터버스 라인 (RWBUS-T/RWBUS-N) 상에 생성된다.
프리차지회로 (14) 는 전원라인 (Vdd) 및 독출/기입 데이터버스 라인 (RWBUS-T/RWBUS-N) 사이에 접속된 p 채널 증가형 필드효과트랜지스터 (P3/P4), NAND 게이트 (NA3) 및 인버터 (IV3) 를 구비한다. 인버터 (IV3) 는 독출펄스 (RPAL1) 가 공급되는 입력노트를 갖는다. 인버터 (IV3) 의 출력노드는 NAND 게이트 (NA3) 의 입력노드중 하나에 접속되고, 독출인에이블신호 (READE) 는 NAND 게이트 (NA3) 의 다른 입력노드에 공급된다. 이 때문에, NAND 게이트 (NA3) 는 하이레벨의 독출인에이블신호 (READE) 로 인에이블되고, 로우레벨의 출력신호를 p 채널 증가형 필드효과트랜지스터 (P3/P4) 의 게이트전극에 독출펄스신호 (RPAL1) 의 상보신호와 동기로 공급한다. 로우레벨의 출력신호로, p 채널 증가형 필드효과트랜지스터 (p3/P4) 가 턴온 (turn on) 되고, 독출/기입 데이터버스라인 (RWBUS-T/RWBUS-N) 을 양의 전력레벨로 충전한다.
제 1 독출데이터 증폭기 (7) 는 독출/기입 데이터버스 라인 (RWBUS-T/RWBUS-N) 및 접지라인 (GND) 사이에 접속된 n 채널 증가형 필드효과트랜지스터 (N3/N4 및 N5/N6) 및 차동증폭기 (7a) 의 두개의 직렬 결합을 구비한다. 차동증폭기 (7a) 는 독출펄스신호 (RPAL1) 로 활성화되어 독출데이터버스 (RIO-T/N) 상의 전위차를 증가시킨다. 독출데이터버스 라인 (RIO-T/N) 은 n 채널 증가형 필드효과트랜지스터 (N5/N3)의 게이트전극에 접속되고, 독출펄스신호 (RPAL1) 은 n 채널 증가형 필드효과트랜지스터 (N4/N6) 의 게이트전극에 공급된다. 독출펄스신호 (RPAL1) 가 하이레벨로 변하는 경우, n 채널 증가형 필드효과트랜지스터 (N4/N6) 는 턴온되고, 독출데이터버스 라인 (RIO-N/RIO-T) 는 다른 n 채널 증가형 필드효과트랜지스터 (N3/N5) 가 선택적으로 턴온되도록 한다. 그리고 나서, 독출/기입 데이터버스 라인 (RWBUS-T/RWBUS-N) 이 선택적으로 방전되고, 독출데이터버스 (RIO-T/RIO-N) 상의 전위차가 독출/기입 데이터버스 (RWBUS-T/RWBUS-N) 로 전송된다.
제 2 독출데이터 증폭기 (8) 는 독출/기입 데이터버스 라인 (RWBUS-T/RWBUS-N) 사이에 접속된 차동증폭기 (8a), 독출/기입 데이터버스 (RWBUS-T/RWBUS-N) 및 차동증폭기 (8a) 의 데이터노드 (RDATA-T/RDATA-N) 사이에 접속된 전송게이트 (TG1/TG2), 데이터노드 (RDATA-T/RDATA-N) 사이에 접속된 p 채널 증가형 필드효과트랜지스터 (P5), 양의 전원라인 (Vdd) 및 데이터노드 (RDATA-T/RDATA-N) 사이에 접속된 두개의 p 채널 증가형 필드효과트랜지스터 (P6/P7), 차동증폭기 (8a) 및 독출데이터버스 라인 (RBUS-T/RBUS-N) 사이에 접속된 출력인버터 (IV4/IV5), 독출펄스신호 (RPAL1) 로부터 지연신호 (RPALD) 를 생성하기 위한 지연회로 (8b), 인버터 (IV6/IV7), 및 NOR 게이트 (NR3) 를 구비한다.
독출인에이블신호 (READE) 는 p 채널 증가형 필드효과트랜지스터 (P5) 및 p 채널 증가형 필드효과트랜지스터 (P6/P7) 이 동시에 턴온 및 오프되게 한다. 독출인에이블신호 (READE) 가 로우레벨인 경우, p 채널 증가형 필드효과트랜지스터 (P5 내지 P7) 는 턴온되고, 데이터노드 (RDATA-T/RDATA-N) 를 양의 전력전압레벨로 충전한다. 한편, 독출인에이블신호 (READE) 가 하이레벨로 변하는 경우, p 채널 증가형 필드효과트랜지스터 (P5 내지 P7) 는 턴오프되고, 데이터노드 (RDATA-T/N) 은 전원라인 (Vdd) 로부터 격리된다.
인버터 (IV6) 는 상보 독출인에이블신호를 NOR 게이트 (NR3) 로 공급하고, NOR 게이트 (NR3) 는 로우레벨의 상보 독출인에이블신호 (READEB) 에 의해 인에이블된다. 지연회로 (8b) 는 지연신호 (RPALD) 를 NOR 게이트 (NR3) 및 차동증폭기 (8a) 에 공급하고, NOR 게이트 (NR3) 및 인버터 (IV7) 는 전송게이트 (TG1/TG2) 를 온상태 및 오프상태 사이에서 변화시킨다. 전송게이트 (TG1/TG2) 는 턴온되고, 독출/기입 데이터버스 라인 (RWBUS-T/RWBUS-N) 은 데이터노드 (RDATA-T/RDATA-N) 에 접속된다. 차동증폭기 (8a) 는 지연신호 (RPALD) 에 의해 활성화되며, 데이터노드 (RDATA-T/RDATA-N) 간의 전위차의 크기를 증가시킨다. 출력인버터 (IV4/IV5) 는 데이터노드 (RDATA-T/RDATA-N) 에서의 전위차를 독출데이터버스 라인 (RBUS-N/RBUS-T) 으로 전송한다.
도 3 은 파이프라인 데이터전파 경로의 동작을 도시한다. 데이터독출을 나타내는 명령이 제어핀 (RAS/CAS/WE) 을 통하여 명령 제어기 (12) 에 공급되고, 명령은 시간 t1 에서 명령 제어기 (12) 에 의해 래치된다. 명령 제어기 (12) 는 명령 READ 을 해석하고 독출인에이블신호 (RE) 를 활성레벨로 변화시킨다. 내부 클럭발생기 (11) 는 내부 클럭신호 (ICLK3) 를 하이레벨로 바꾸고, 독출/기입 제어기 (13) 는 신간 t2 에서 독출인에이블신호 (READE) 를 활성 레벨로 바꾼다.
그리고 나서, 하이레벨의 독출인에이블신호 (READE) 는 NOR 게이트 (NR1/NR2) 및 NAND 게이트 (NA1/NA2) 를 디스에이블시키고, NOR 게이트 (NR1/NR2) 및 NAND 게이트 (NA1/NA2) 는 로우레벨 및 하이레벨을 n 채널 증가형 필드효과트랜지스터 (N1/N2) 및 p 채널 증가형 필드효과트랜지스터 (P1/P2) 로 공급한다. n 채널 증가형 필드효과트랜지스터 (N1/N2) 및 p 채널 증가형 필드효과트랜지스터 (P1/P2) 는 턴오프되고, 독출/기입 데이터버스 (RWBUS-T/RWBUS-N) 를 전원 (Vdd/GND) 로부터 전기적으로 격리시킨다.
NAND 게이트 (NA3) 는 하이레벨의 독출인에이블신호 (READE) 에 의해 인에이블되고, 로우레벨의 독출펄스신호 (RPAL1) 는 인버터 (IV3) 가 하이레벨을 NAND 게이트 (NA3) 에 공급하게 한다. 그리고 나서, NAND 게이트 (NA3) 는 p 채널 증가형 필드효과트랜지스터 (P3/P4) 의 게이트전극으로 로우레벨을 공급하고, p 채널 증가형 필드효과트랜지스터 (P3/P4) 는 독출/기입 데이터버스라인 (RWBUS-T/N) 을 충전하기 시작한다. 독출/기입 데이터버스 라인 (RWBUS-T/N) 은 시간 t3 에서 양의 전력전압레벨 (Vdd) 에 도달한다.
하이레벨의 독출인에이블신호 (READE) 는 p 채널 증가형 필드효과트랜지스터 (P5 내지 P7) 가 턴오프되게 하고, p 채널 증가형 필드효과트랜지스터 (P5 내지 P7) 는 데이터노드 (RDATA-T/N) 를 양의 전력전압라인 (Vdd) 과 전기적으로 격리시킨다.
지연신호 (RPALD) 는 로우레벨이고, NOR 게이트 (NR3) 를 인에이블한다. 하이레벨의 독출인에이블신호 (READE) 는 인버터 (IV6) 에 의해 반전되고, 인버터 (IV6) 는 로우레벨을 NOR 게이트 (NR3) 에 공급한다. NOR 게이트 (NR3) 는 전송게이트 (TG1/TG2) 의 n 채널 증가형 필드효과트랜지스터에 하이레벨을 공급하고, 인버터 (IV7) 는 전송게이트 (TG1/TG2) 의 p 채널 증가형 필드효과트랜지스터에 로우레벨을 공급한다. 그 결과, 전송게이트 (TG1/TG2) 는 턴온되고, 독출/기입 데이터버스 (RWBUS-T/N) 은 차동증폭기 (8a) 의 데이터노드 (RDATA-T/N) 에 전기적으로 접속된다.
독출/기입 제어기 (13) 는 시간 t4 에서 독출펄스신호 (RPAL1) 을 상승시키고, 독출펄스신호 (RPAL1) 는 지연회로 (8b), 인버터 (IV3) 및 n 채널 증가형 필드효과트랜지스터 (N4/N6) 에 공급된다. 인버터 (IV3) 는 NAND 게이트 (NA3) 가 p 채널 증가형 필드효과트랜지스터 (P3/P4) 의 게이트전극을 하이레벨로 바꾸게하고, p 채널 증가형 필드효과트랜지스터 (P3/P4) 가 턴오프되어 독출/기입 데이터버스 라인 (RWBUS-T/N) 을 전원라인 (Vdd) 로부터 격리시킨다. 한편, n 채널 증가형 필드효과트랜지스터 (N4/N6) 는 턴온되고, n 채널 증가형 필드효과트랜지스터 (N3/N5) 의 소오스노드를 접지라인 (GND) 에 접속시킨다. 차동증폭기 (7a) 는 독출데이터버스 (RIO-T/N) 상에서 차동증폭을 이미 완료하였으며, 독출데이터버스 (RIO-T/N) 상의 전위차는 n 채널 증가형 필드효과트랜지스터 (N3/N5) 가 선택적으로 턴온 및 턴오프되게 한다. 이 때문에, 독출/기입 데이터버스 라인 (RWBUS-T/N) 중의 하나가 하강하고, 독출데이터버스 (RIO-T/N) 상의 전위차는 독출/기입 데이터버스 (RWBUS-T/N) 에 전송된다. 전송게이트 (TG1/TG2) 는 데이터노드 (RDATA-T/N) 에 이미 접속되었으며, 전위차가 독출/기입 데이터버스 (RWBUS-T/N) 로부터 데이터노드 (RDATA-T/N) 으로 더 전송된다. 데이터노드 (RDATA-T/N) 간의 전위차는, 차동증폭기 (8a) 가 아직 활성화되지 않았기 때문에, 저속으로 발현된다.
지연회로 (8b) 는 독출펄스신호 (RPAL1) 의 전파에 시간지연을 도입하고, 시간 t5 에서 지연신호 (RPALD) 를 하이레벨로 바꾸며, NOR 게이트 (NR3) 는 출력노드를 로우레벨로 바꾼다. 전송게이트 (TG1/TG2) 는 턴오프되고, 데이터노드 (RDATA-T/N) 는 독출/기입 데이터버스 (RWBUS-T/N) 로부터 컷오프 (cut off) 된다. 지연신호 (RPALD) 는 차동증폭기 (8a) 를 활성화시키고, 데이터노드 (RDATA-T/N) 간의 전위차가 빠르게 상승한다.
데이터노드 (RDATA-T/N) 간의 전위차는 시간 t7 에서 출력인버터 (IV4/IV5) 의 임계치를 초과하고, 전위차는 독출데이터버스 (RBUS-T/N) 으로 전송된다.
외부 클럭신호 (CLKex) 는 시간 t6 에서 하이레벨로 다시 상승하고, 독출/기입 제어기 (13) 는 시간 t8 에서 독출펄스신호 (RPAL1) 를 로우레벨로 바꾸며 시간 t9 에서 래치제어신호 (LATCH) 를 하이레벨로 바꾼다.
래치신호 (LATCH) 는 독출데이터 래치회로 (9) 에 공급되고, 독출 래치회로 (9) 가 독출데이터버스 (RBUS-T/N) 상의 전위차를 저장하게 한다. 독출 래치회로 (9) 는 전위차를 독출데이터버스 (OUT-T/N) 상에 위치시키고, 출력데이터버퍼 (3) 는 독출데이터버스 (OUT-T/N) 상의 전위차로부터 독출데이터신호 (RS5) 를 생성한다. 따라서, 독출데이터버스 (RIO-T/N) 상의 전위차는 출력데이터버퍼 (3) 로 연속적으로 전송되고, 독출데이터는 종래 기술의 파이프라인 DRAM 장치로부터 출력된다.
로우레벨의 독출펄스신호 (RPAL1) 는 지연회로 (8b), 인버터 (IV3), n 채널 증가형 필드효과트랜지스터 (N4/N6) 및 차동증폭기 (7a) 에 공급된다. n 채널 증가형 필드효과트랜지스터 (N4/N6) 는 턴오프되고, 독출/기입 데이터버스 (RWBUS-T/N) 은 접지라인 (GND) 과 전기적으로 격리된다. 차동증폭기 (7a) 는 차동증폭을 중단한다.
인버터 (IV3) 는 NAND 게이트 (NA3) 의 입력노드를 하이레벨로 바꾸고, NAND 게이트 (NA3) 는 p 채널 증가형 필드효과트랜지스터 (P3/P4) 를 로우레벨로 바꾼다. p 채널 증가형 필드효과트랜지스터 (P3/P4) 는 턴온되고, 독출/기입 데이터버스 (RWBUS-T/N) 를 충전한다. 이 때문에, 독출/기입 데이터버스 (RWBUS-T/N) 는 시간 t10 에서 양의 하이전압레벨로 회복된다.
지연회로 (8b) 는 시간 t11 에서 지연신호 (RPALD) 를 로우레벨로 바꾼다. 차동증폭기 (8a) 는 차동증폭을 종료하고, 전송게이트 (TG1/TG2) 는 턴온된다. 프리차지회로 (14) 는 데이터노드 (RDATA-T/N) 를 더 충전하고, 데이터노드 (RDATA-T/N) 는 시간 t12 에서 양의 전력전압레벨 (Vdd) 로 회복된다.
독출펄스신호 (PRAL1) 는 시간 t13 에서 하이레벨로 상승하고, 종래 기술의 반도체 파이프라인 DRAM 장치는 전술한 파이프라인 독출시퀀스를 반복한다.
종래 기술의 반도체 파이프라인 DRAM 장치는 두개의 클럭펄스 (C1, C2) 사이에서 다음의 과업을 달성하도록 기대된다. 제 1 과업은 제 1 독출데이터 증폭기 (7) 가 n 채널 증가형 필드효과트랜지스터 (N3/N5) 를 구동하여 독출데이터버스 (RIO-T/N) 상의 전위차를 독출/기입 데이터버스 (RWBUS-T/N) 를 통하여 제 2 독출데이터 증폭기 (8) 의 데이터노드 (RDATA-T/N) 로 전송하는 것이다. 제 2 과업은 제 2 독출데이터 증폭기 (8) 가 데이터노드 (RDATA-T/N) 간의 전위차의 크기를 증가시켜서 이것을 독출데이터버스 (RBUS-T/N) 를 통하여 독출데이터 래치회로 (9) 로 전송하는 것이다. 제 3 과업은 프리차지회로 (14) 가 독출/기입 데이터버스 (RWBUS-T/N) 뿐만이 아니라 데이터노드 (RDATA-T/N) 을 충전하는 것이다.
종래 기술의 반도체 파이프라인 DRAM 장치는 다음과 같은 문제에 직면하게 된다. 첫번째 문제점은 바람직하지 않은 데이터 파괴이다. 제 1 과업이 제 2 과업과 겹치게 되면, 제 2 독출데이터 증폭기 (8) 는 독출/기입 데이터버스 (RWBUS-T/N) 에 전송된 독출데이터를 파괴한다. 다른 과업의 조합을 동시에 수행할 수는 없다.
두번째 문제점은 사이클 (cycle) 시간이 거의 단축되지 않는다는 것이다. 사이클 시간은 제 1, 제 2 및 제 3 과업에 각각 소모되는 세번의 주기와 동일하며, 버스 상의 저항 및 버스에 결합된 기생 커패시턴스는 신호전파에 대한 시간이나 세번의 주기 각각의 기본적인 부분을 결정하게 된다. 전술한 바와 같이, 동시에 여러 과업을 수행하는 것은 불가능하며, 총 주기 또는 사이클 시간은 거의 단축되지 않는다.
그러므로, 본 발명의 중요한 목적은 데이터 파괴가 없고 파이프라인 동작을 가속화하기 쉬운 반도체 동기 파이프라인 메모리를 제공하는 것이다.
도 1 은 반도체 DRAM 장치에 합체된 종래 기술의 파이프라인 데이터 전파회로를 도시하는 블록도.
도 2 는 종래 기술의 파이프라인 데이터 전파회로의 회로 구성을 도시하는 회로도.
도 3 은 종래 기술의 파이프라인 데이터 전파회로의 동작을 도시하는 타이밍차트.
도 4 는 본 발명에 따른 반도체 동기 파이프라인 메모리장치의 기본적인 회로를 도시하는 회로도.
도 5 는 반도체 동기 파이프라인 메모리장치에 합체된 제 2 독출데이터 증폭기의 구성을 도시하는 회로도.
도 6 은 독출 동작 중에 반도체 동기 파이프라인 메모리장치에서 생성되는 기본적인 신호의 파형을 도시하는 타이밍차트.
도 7 은 본 발명에 따른 또다른 반도체 동기 파이프라인 메모리장치에 합체된 제 2 독출데이터 증폭기의 구성을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 센스 증폭기 20 : 메모리셀어레이
21 : 어드레스 시스템 22 : 데이터전파시스템
23 : 파이프라인 제어기 24 : 데이터 기입경로
25 : 데이터 독출경로 26 : 분배기
27 : 기입증폭기 28 : 제 1 독출데이터 증폭기
29,30 : 제 2 독출데이터 증폭기
31 : 선택기
상기 목적을 달성하기 위하여, 본 발명은 독출된 데이터의 부분을 독출/기입 데이터버스에 병렬로 접속된 복수의 제 2 데이터 증폭기에 선택적으로 공급하는 것을 제안한다.
본 발명의 일 태양에 따르면, 데이터를 저장하기 위한 데이터 저장장치 및 데이터포트와 상기 데이터 저장장치 사이에서 데이터를 전파하기 위한 데이터 전파시스템을 구비하는 반도체 동기 파이프라인 메모리장치가 제공되며, 상기 데이터 전파시스템은 때때로 데이터 저장장치로부터의 데이터를 나타내는 데이터신호를 수신하고 데이터신호 각각의 크기를 증가시키는 제 1 데이터 증폭기, 상기 제 1 데이터 증폭기에 대하여 병렬로 배치되어 때때로 상기 제 1 데이터 증폭기로부터의 데이터신호를 수신하고 상기 데이터신호 각각의 크기를 증가시키는 복수의 제 2 데이터 증폭기, 상기 제 1 데이터 증폭기 및 상기 복수의 제 2 데이터 증폭기 사이에 접속되어 데이터신호를 전파하기 위한 제 1 신호전파경로, 상기 제 1 신호전파경로에 접속되어 전술한 데이터신호 각각이 상기 복수의 제 2 데이터 증폭기중 하나에 도달한 후에 상기 데이터신호 각각을 캔슬 (cancel) 하기 위한 데이터캔슬회로, 상기 복수의 제 2 데이터 증폭기로부터의 데이터신호를 수신하여 상기 데이터신호를 연속적으로 출력하기 위한 데이터 출력회로, 상기 복수의 제 2 데이터 증폭기 및 상기 데이터 출력회로 사이에 접속된 선택기, 상기 복수의 제 2 데이터 증폭기에 접속되어 데이터신호를 클럭신호와 동기로 상기 복수의 제 2 데이터 증폭기에 분배하는 분배기, 및 상기 제 1 데이터 증폭기, 상기 복수의 제 2 데이터 증폭기, 상기 데이터캔슬회로 및 상기 분배기에 접속되어 데이터신호를 상기 제 1 데이터 증폭기를 통하여 상기 데이터 출력회로에 전송하기 위한 타이밍 제어기를 구비한다.
반도체 동기 메모리장치의 특징 및 효과는 첨부 도면을 참조한 이하의 기재로부터 보다 분명히 이해될 것이다.
제 1 실시예
도 4 를 참조하면, 반도체 파이프라인 동기 DRAM 장치는 크게 메모리셀어레이 (20), 어드레스 시스템 (21) 및 파이프라인 데이터전파시스템 (22) 을 구비한다. 메모리셀어레이 (20) 는 복수의 비트라인 쌍 (BLP1 - BLPn) 을 통하여 센스 증폭기 (1) 에 접속된다. 메모리셀어레이 (20) 및 어드레스 시스템 (21) 은 이 분야에서 통상의 지식을 가진 자에게 잘 알려져 있으므로 더 이상의 설명은 이하에서 생략한다.
파이프라인 데이터전파시스템 (22) 은 크게 파이프라인 제어기 (23), 데이터 기입경로 (24) 및 데이터 독출경로 (25) 를 구비하고, 프리차지회로 (24) 는 데이터 기입경로 (24) 및 데이터 독출경로 (25) 사이에서 공유된다. 프리차지회로 (24) 는 종래 기술의 반도체 파이프라인 DRAM 장치의 프리차지회로 (14) 와 유사하고, 회로 성분은 상세한 설명 없이 프리차지회로 (14) 의 대응하는 회로 성분을 지사하는 동일한 참조번호가 붙는다. 프리차지회로 (24) 는 데이터캔슬회로로서 작용한다. 파이프라인 제어기 (23) 는 내부 클럭발생기, 명령 제어기, 독출/기입 제어기 및 분배기 (26) 를 구비한다. 내부 클럭발생기, 명령 제어기 및 독출/기입 제어기는 종래 기술의 반도체 파이프라인 DRAM 장치의 11/12/13 과 유사하므로, 이하에서는 기재하지 않는다. 이 경우에, 내부 발생기, 명령 제어기 및 독출/기입 제어기는 전체로서 타이밍 제어기를 구성하며, 분배기 (26) 는 이하에서 상세히 기재된다.
데이터 기입경로 (24) 는 제 1 스테이지 기입데이터회로, 기입데이터 래치회로, 기입 증폭기 (27) 및 기입 스위치회로를 구비한다. 제 1 스테이지 기입데이터회로, 기입데이터 래치회로 및 기입 스위치회로는 종래 기술의 반도체 파이프라인 DRAM 장치의 2/4/6 과 유사하므로, 이하에서 기재하지 않는다. 기입 증폭기 (27) 만이 도 4 에 도시된다. 그러나, 회로 구성은 기입 증폭기 (5) 와 유사하기 때문에, 종래 기술의 기입 증폭기 (5) 의 대응하는 회로 성분을 나타내는 동일한 참조번호가 붙는다. 제 1 스테이지 기입데이터회로는 데이터핀 (DQ) (도 1 참조) 에 접속되고, 기입데이터신호가 데이터핀 (DQ) 으로부터 제 1 스테이지 기입데이터회로에 공급된다.
데이터 독출경로 (25) 는 제 1 독출데이터 증폭기 (28), 제 2 독출데이터 증폭기 (29/30), 선택기 (31) 및 출력데이터 버퍼를 구비한다. 독출데이터 래치회로 (9) 는 데이터 독출경로 (25) 로부터 지워지며, 두개의 독출데이터 증폭기 (29/30) 가 독출/기입 데이터버스 (RWBUS-T/N) 및 선택기 (31) 사이에 병렬로 접속된다. 출력데이터 버퍼는 데이터핀 (DQ) 에 접속되어, 독출데이터신호를 데이터핀 (DQ) 에 공급한다. 제 1 독출데이터 증폭기 (28) 및 출력데이터 버퍼는 종래 기술의 반도체 파이프라인 DRAM 장치의 7/3 과 유사하다. 제 1 독출데이터 증폭기 (7) 의 회로 성분은 상세한 설명 없이 제 1 독출데이터 증폭기 (7) 의 대응하는 회로 성분을 나타내는 동일한 참조번호가 붙는다.
분배기 (26) 는 카운터 (26a), 인버터 (IV10), 두개의 AND 게이트 (AD1/AD2), 지연회로 (26b) 및 인버터 (IV11) 를 구비한다. 카운터 (26a) 는 독출인에이블신호 (READE) 에 의해 인에이블되어 내부 클럭신호 (ICLK3) 를 카운트한다. 카운터 (26a) 는 카운트값을 증가시키며, 가장 의미가 없는 비트를 나타내는 단일 비트 카운트신호 (CNT) 를 AND 게이트 (AD1), 인버터 (IV10) 및 지연회로 (26b) 에 공급한다. 인버터 (IV10) 는 카운트신호 (CNT) 를 반전시키고, 상보신호 (CNTB) 를 AND 게이트 (AD2) 에 공급한다. AND 게이트 (AD1/AD2) 는 또한 독출인에이블신호 (READE) 에 의해 인에이블되어 제어신호 (RPAL21) 및 상보 제어신호 (RPAL22) 를 하이레벨 및 로우레벨 사이에서 상보적으로 변화시킨다. 제어신호 (RPAL21) 및 상보 제어신호 (RPAL22) 는 제 2 독출데이터 증폭기 (29/30) 에 각각 공급된다.
지연회로 (26b) 는 카운트신호 (CNT) 의 전파에 시간 지연을 도입하여, 카운트신호 (CNT) 로부터 스위치 제어신호 (SW) 를 생성한다. 인버터 (IV11) 는 스위치 제어신호 (SW) 를 반전시켜서, 상보 스위치 제어신호 (SWB) 를 생성한다. 스위치 제어신호 (SW) 및 상보 스위치 제어신호 (SWB) 는 선택기 (31) 에 공급된다.
제 2 독출데이터 증폭기 (29/30) 는 제어신호 (RPAL21) 및 상보 제어신호 (RPAL22) 에 의해 교대로 활성화되고, 독출데이터신호 (RS2) 의 크기를 증가시킨다. 제 2 독출데이터 증폭기 (29/30) 는 독출데이터신호 (RS3) 를 두개의 독출데이터버스 (RBUS-T1/N1 및 RBUS-T2/N2) 상으로 교대로 출력한다.
제 2 독출데이터 증폭기 (29/30) 는 회로 구성에 있어서 서로 유사하고, 도 5 는 제 2 독출데이터 증폭기 (29/30) 각각의 회로구성을 도시한다. 제 2 독출데이터 증폭기 (29/30) 는 지연회로 (8b) 를 제외하고는 회로 구성에 있어서 종래 기술의 제 2 독출데이터 증폭기 (8) 와 유사하다. 즉, 제 2 독출데이터 증폭기 (29/30) 으로부터 지연회로 (8b) 가 제거되어 있다. 다른 회로 성분은 종래 기술의 제 2 독출데이터 증폭기 (8) 의 대응하는 회로 성분을 나타내는 동일한 참조번호가 붙으며, NOR 게이트 (NR3) 에는 독출펄스신호 (RPAL1) 대신에 제어신호 (RPUL21) 또는 상보 제어신호 (RPUL22) 가 공급된다.
도 4 로 돌아가 보면, 선택기 (31) 는 독출데이터버스 (RBUS-T1/N1) 및 독출데이터버스 (OUT-T/N) 사이에 접속된 한 쌍의 전송게이트 (TG10/TG11) 및 독출데이터버스 (RBUS-T2/N2) 및 독출데이터버스 (OUT-T/N) 사이에 접속된 또다른 쌍의 전송게이트 (TG12/TG13) 를 구비한다. 스위치 제어신호 (SW) 및 상보 신호 (SWB) 가 전송게이트의 쌍 (TG10/TG11 및 TG12/TG13) 이 상보적으로 턴온 및 턴오프되도록 두 쌍의 전송게이트 (TG10/TG11 및 TG12/TG13) 에 공급된다. 따라서, 선택기 (31) 는 제 2 독출데이터 증폭기 (29/30) 를 독출데이터버스 (OUT-T/N) 에 교대로 접속하며, 독출데이터버스 (OUT-T/N) 는 독출데이터신호 (RS3) 를 독출데이터버스 (OUT-T/N) 를 통하여 출력데이터 버퍼로 전송한다.
이하에서는 도 6 을 참조하여 파이프라인 독출동작에 관하여 기재된다. 도 4 및 도 5 에 도시되지 않은 회로 및 회로 성분은 도 1 및 도 2 에 도시된 대응하는 회로 및 대응하는 회로 성분에 할당된 참조번호로 나타내어진다.
명령 독출 은 파이프라인 독출동작을 나타내며, 반도체 동기 파이프라인 DRAM 장치에 공급된다. 파이프라인 데이터 전파시스템 (22) 은 시간 t20 에서 파이프라인 독출동작을 개시하고, 명령 제어기 (12) 는 명령 독출 을 해석한다. 명령 제어기 (12) 는 독출인에이블신호 (RE) 를 활성 레벨로 변화시키고, 독출/기입 제어기 (13) 는 시간 t21 에서 독출인에이블신호 (READE) 를 활성 레벨로 바꾼다.
그리고 나서, 하이레벨의 독출인에이블신호 (READE) 는 NOR 게이트 (NR1/NR2) 및 NAND 게이트 (NA1/NA2) 를 디스에이블시키고, NOR 게이트 (NR1/NR2) 및 NAND 게이트 (NA1/NA2) 는 로우레벨 및 하이레벨을 n 채널 증가형 필드효과트랜지스터 (N1/N2) 및 p 채널 증가형 필드효과트랜지스터 (P1/P2) 에 공급한다. n 채널 증가형 필드효과트랜지스터 (N1/N2) 및 p 채널 증가형 필드효과트랜지스터 (P1/P2) 는 턴오프되고, 독출/기입 데이터버스 (RWBUS-T/RWBUS-N) 를 전원 (Vdd/GND) 로부터 전기적으로 격리시킨다.
NAND 게이트 (NA3) 는 하이레벨의 독출인에이블신호 (READE) 에 의해 인에이블된다. 독출펄스신호 (RPAL1) 는 로우레벨에 있으며, 인버터 (IV3) 는 하이레벨 신호를 NAND 게이트 (NA3) 에 공급한다. NAND 게이트 (NA3) 는 로우레벨 신호를 p 채널 증가형 필드효과트랜지스터 (P3/P4) 에 공급하고, p 채널 증가형 필드효과트랜지스터 (P3/P4) 가 턴온되게 한다. p 채널 증가형 필드효과트랜지스터 (P3/P4) 는 독출/기입 데이터버스 (RWBUS-T/N) 를 전원전압레벨로 충전한다.
하이레벨의 독출인에이블신호 (READE) 는 AND 게이트 (AD1/AD2) 를 인에이블시키고, 인버터 (IV8) 는 로우레벨 신호를 제 2 독출데이터 증폭기 (29/30) 의 NOR 게이트 (NR3) 에 공급하여 NOR 게이트 (NR3) 를 인에이블시킨다. 카운트신호 (CNT) 는 로우레벨에 있고, 인버터 (IV10) 은 하이레벨 신호를 AND 게이트 (AD2) 에 공급한다. 이 때문에, AND 게이트 (AD2) 는 상보 제어신호 (RPAL22) 를 하이레벨로 바꾸며, 다른 AND 게이트 (AD1) 는 제어신호 (RPAL21) 를 로우레벨로 유지한다. 이 때문에, 제 2 독출데이터 증폭기 (29) 의 NOR 게이트 (NR3) 는 하이레벨 신호를 전송게이트 (TG1/TG2) 및 인버터 (IV7) 에 공급하여 전송게이트 (TG1/TG2) 가 독출/기입 데이터버스 (RWBUS-T/N) 를 데이터노드 (RDATA-T/N) 에 접속시키게 한다. 하이레벨의 독출인에이블신호 (READE) 는 p 채널 증가형 필드효과트랜지스터 (P5 내지 P7) 가 턴오프되게 하며, 데이터노드 (RDATA-T/N) 는 서로 격리된다. 그러나, 다른 독출데이터 증폭기 (30) 의 NOR 게이트 (NR3) 는 로우레벨 신호를 전송게이트 (TG1/TG2) 및 인버터 (IV7) 에 공급하여 전송게이트 (TG1/TG2) 가 데이터노드 (RDATA-T'/N') 를 독출/기입 데이터버스 (RWBUS-T/N) 로부터 격리시킨다.
독출/기입 제어기 (13) 는 시간 t22 에서 독출펄스신호 (RPAL1) 를 하이레벨로 변화시키며, 하이레벨의 독출펄스신호 (RPAL1) 는 인버터 (IV3) 및 NAND 게이트 (NA3) 가 하이레벨 신호를 p 채널 증가형 필드효과트랜지스터 (P3/P4) 에 공급하게 한다. 그 결과, 독출/기입 데이터버스 (RWBUS-T/N) 는 전원라인 (Vdd) 및 접지라인 (GND) 으로부터 격리된다.
하이레벨의 독출펄스신호 (RPAL1) 는 n 채널 증가형 필드효과트랜지스터 (N4/N6) 가 턴온되게 하여, 제 1 독출데이터 증폭기 (28) 를 활성화시킨다. 차동증폭기 (7a) 는 독출데이터버스 (RIO-T/N) 상의 전위차의 크기를 증가시키고, 전위차는 n 채널 증가형 필드효과트랜지스터 (N3/N5) 가 선택적으로 턴온되게 한다. 그 결과, 독출/기입 버스라인 (RWBUS-T/N) 은 n 채널 증가형 필드효과트랜지스터 (N5/N6 또는 N3/N4) 를 통하여 선택적으로 방전되며, 전위차는 독출데이터버스 (RIO-T/N) 으로부터 독출/기입 데이터버스 (RWBUS-T/N) 로 전송된다. 이 때문에, 독출/기입 데이터버스 라인 (RWBUS-T/N) 은 시간 t22 에서 서로로부터 격리된다.
전술한 바와 같이, 제 2 독출데이터 증폭기 (29) 의 전송게이트 (TG1/TG2) 는 독출/기입 데이터버스 (RWBUS-T/N) 을 데이터노드 (RDATA-T/N) 에 접속하고, 전위차는 독출/기입 데이터버스 (RWBUS-T/N) 으로부터 제 2 독출데이터 증폭기 (29) 의 데이터노드 (RDATA-T/N) 으로 전송된다.
내부 클럭신호 (ICLK3) 는 시간 t23 에서 상승하고 카운터 (26a) 및 독출/기입 제어기 (13) 에 공급된다. 카운터 (26a) 는 시간 t24 에서 카운트신호 (CNT) 를 하이레벨로 바꾸어, 하이레벨의 카운트신호 (CNT) 를 AND 게이트 (AD1/AD2) 및 지연회로 (26b) 로 공급한다. AND 게이트 (AD1) 는 시간 t25 에서 제어신호 (RPAL21) 를 하이레벨로 바꾸며, 동시에 다른 AND 게이트 (AD2) 는 상보 제어신호 (RPAL22) 를 로우레벨로 바꾼다.
제 2 독출데이터 증폭기 (29) 의 NOR 게이트 (NR3) 는 로우레벨 신호를 전송게이트 (TG1/TG2) 및 인버터 (IV7) 에 공급하고, 전송게이트 (TG1/TG2) 가 턴오프되어 독출/기입 데이터버스 (RWBUS-T/N) 으로부터 데이터노드 (RDATA-T/N) 를 격리시킨다. 한편, 다른 제 2 독출데이터 증폭기 (30) 의 NOR 게이트 (NR3) 는 턴온되고, 데이터노드 (RDATA-T'/N') 는 독출/기입 데이터버스 (RWBUS-T/N) 에 접속된다. 하이레벨의 제어신호 (RPAL21) 는 제 2 독출데이터 증폭기 (29) 의 차동증폭기 (8a) 를 활성화시키고, 차동증폭기 (8a) 는 시간 (t26) 에서 데이터노드 (RDATA-T/N) 간의 전위차의 크기를 증가시키기 시작한다.
독출펄스신호 (RPAL1) 는 프리차지회로 (24) 가 독출/기입 데이터버스 (RWBUS-T/N) 상에 충전동작을 시작하게 하고, 독출/기입 데이터버스 (RWBUS-T/N) 상의 전위차는 시간 t27 에서 캔슬된다.
데이터노드 (RDATA-T/N) 간의 전위차는 시간 t26 및 시간 t27 사이에 출력인버터 (IV4/IV5) 의 임계치를 초과하고. 전위차는 데이터노드 (RDATA-T/N) 으로부터 독출데이터버스 (RBUS-T1/N1) 으로 전송된다.
지연회로 (26b) 는 스위치 제어신호 (SW) 를 하이레벨로 바꾸고, 인버터 (IV11) 는 시간 t28 에서 상보 스위치 제어신호 (SWB) 를 로우레벨로 바꾼다. 스위치 제어신호 (SW) 및 상보 신호 (SWB) 는 선택기 (31) 의 전송게이트 (TG10/TG11) 가 턴온되게 하고, 전위차는 독출데이터버스 (RBUS-T1/N1) 로부터 독출데이터버스 (OUT-T/N) 을 통하여 출력데이터 버퍼 (3) 로 전송된다.
독출/기입 제어기 (13) 는 시간 t29 에서 독출펄스신호 (RPAL1) 을 하이레벨로 바꾼다. 프리차지회로 (14) 는 독출/기입 데이터버스 (RWBUS-T/N) 를 전원라인 (Vdd) 및 접지라인 (GND) 로부터 격리시키고, 제 1 독출데이터 증폭기 (28) 는 독출펄스신호 (RPAL1) 에 의해 활성화된다. 제 1 독출데이터 증폭기 (28) 는 다음의 독출데이터를 나타내는 전위차를 독출데이터버스 (RIO-T/N) 으로부터 독출/기입 데이터버스 (RWBUS-T/N) 으로 전송하고, 전위차는 번갈아 독출/기입 데이터버스 (RWBUS-T/N) 으로부터 다른 독출데이터 증폭기 (30) 의 데이터노드 (RDATA-T'/N') 로 전송된다.
내부 클럭신호 (ICLK3) 는 시간 t31 에서 다시 상승한다. 카운터 (26a) 는 시간 t31 에서 카운트신호 (CNT) 를 로우레벨로 바꾸고, AND 게이트 (AD1/AD2) 는 시간 t32 에서 제어신호 (RPAL21) 및 상보 제어신호 (RPAL22) 를 로우레벨 및 하이레벨로 각각 변화시킨다. 하이레벨의 상보 제어신호 (RPAL22) 는 제 2 독출데이터 증폭기 (30) 의 전송게이트 (TG1/TG2) 가 턴오프되게 하고, 차동증폭기 (8a) 를 활성화시킨다. 한편, 로우레벨의 제어신호 (RPAL21) 는 제 2 독출데이터 증폭기 (29) 의 전송게이트 (TG1/TG2) 가 턴온되게 하고, 차동증폭기 (8a) 를 디스에이블시킨다. 그 결과, 제 2 독출데이터 증폭기 (30) 의 차동증폭기 (8a) 는 시간 t33 에서 데이터노드 (RDATA-T'/N') 간의 전위차를 증가시키기 시작한다.
독출펄스신호 (RPAL1) 는 시간 t32 에서 로우레벨로 변화되고, 프리차지회로 (14) 는 독출/기입 데이터버스 (RWBUS-T/N) 를 충전하기 시작한다. 이 때문에, 데이터노드 (RDATA-T/N) 는 시간 t33 에서 전력전압레벨로 상승하기 시작한다.
데이터노드 (RDATA-T'/N') 간의 전위차가 출력인버터 (IV4/IV5) 를 초과하는 경우, 전위차는 데이터노드 (RDATA-T'/N') 로부터 독출데이터버스 (RBUS-T2/N2) 로 전송된다. 지연회로 (26b) 및 인버터 (IV11) 는 시간 t34 에서 스위치 제어신호 (SW) 및 상보 스위치 제어신호 (SEB) 를 로우레벨 및 하이레벨로 각각 변화시킨다. 그리고 나서, 전송게이트 (TG10/TG11) 는 턴오프되고, 다른 전송게이트 (TG12/TG13) 는 턴온된다. 시간 t35 에서 전위차가 독출데이터버스 (RBUS-T2/N2) 로부터 독출데이터버스 (OUT-T/N) 를 통하여 출력데이터 버퍼 (3) 로 전송된다.
전술한 기재로부터 알 수 있는 바와 같이, 제 2 데이터 증폭기회로 (29/30) 는 각각 1 사이클 (독출데이터버스 (OUT-T/N) 의 파형 참조) 에 걸쳐 독출데이터를 나타내는 전위차를 유지하며, 독출데이터는 다음의 독출데이터에 의해 결코 파괴되지 않는다. 이 때문에, 본 발명에 따른 파이프라인 데이터 전파시스템 (22) 은 독출데이터 래치회로 (9) 를 필요로 하지 않는다.
제 2 실시예
도 7 은 본 발명을 구체화시키는 또다른 반도체 동기 파이프라인 DRAM 장치에 합체된 제 2 독출데이터 증폭기 (40) 를 도시한다. 제 2 독출데이터 증폭기(40) 가 각각의 제 2 독출데이터 증폭기 (29/30) 을 대체하며, 다른 회로는 제 1 실시예와 유사하다. 이 때문에, 제 2 독출데이터 증폭기(40) 에 초점을 맞추어 기재된다.
NOR 게이트 (NR3) 는 지연회로 (41) 및 NOR 게이트 (NR40) 로 대체된다. 제어신호 (RPUL21/RPUL22) 가 NOR 게이트 (NR40) 의 입력노드중 하나에 직접 공급되고, 지연회로 (41) 를 통하여 NOR 게이트 (NR40) 의 또다른 입력노드에 공급된다. 지연회로 (41) 는 다른 독출데이터 증폭기의 전송게이트 (TG1/TG2) 의 오프타이밍 후에 전송게이트 (TG1/TG2) 가 턴온되게 한다. 그 결과, 전위차는 두개의 독출데이터 증폭기 (40) 간에는 결코 전송되지 않으며, 독출된 데이터는 결코 파괴되지 않는다.
본 발명의 특별한 실시예가 도시되고 기재되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경 및 수정이 가해질 수 있다는 것은 이 분야에서 통상의 지식을 가진 자에게는 자명할 것이다.
예를 들어, SRAM (static RAM) 이 메모리셀어레이 (20) 를 구성할 수도 있다. 어떤 종류의 메모리셀도 메모리셀어레이 (20) 에 이용될 수 있다.
둘 보다 많은 독출데이터 증폭기가 반도체 동기 파이프라인 DRAM 장치에 합제될 수도 있다. 이 경우에, 둘 보다 많은 독출데이터 증폭기가 파이프라인 독출동작시에 연속적으로 활성화된다.
상기한 본 발명에 따르면, 데이터 파괴가 없고 파이프라인 동작을 가속화하기 쉬운 반도체 동기 파이프라인 메모리장치가 제공된다.

Claims (5)

  1. 데이터를 저장하기 위한 데이터 저장장치 (20); 및
    데이터포트 (DQ) 및 상기 데이터 저장장치 사이에서 데이터를 전파하는 데이터전파시스템으로서,
    상기 데이터 전파시스템은, 상기 데이터를 나타내는 데이터신호를 상기 데이터 저장장치로부터 간헐적으로 수신하여 상기 각 데이터신호의 크기를 증가시키는 제 1 데이터 증폭기 (7);
    상기 제 1 데이터 증폭기로부터 상기 데이터신호를 간헐적으로 수신하여 상기 데이터신호의 크기를 증가시키는 제 2 데이터 증폭기;
    상기 제 1 데이터 증폭기 및 상기 제 2 데이터 증폭기 사이에 접속되어 상기 각각의 데이터신호를 전파하기 위한 제 1 신호전파경로 (RWBUS-T/N);
    상기 제 1 신호전파경로에 접속되어 상기 각각의 데이터신호가 상기 제 2 데이터 증폭기에 도달한 후에 상기 각각의 데이터신호를 캔슬하기 위한 데이터 캔슬회로 (14);
    상기 제 2 데이터 증폭기로부터 상기 데이터신호를 수신하여 상기 데이터신호를 연속적으로 출력하기 위한 데이터출력회로 (3); 및
    상기 제 1 데이터 증폭기, 상기 제 2 데이터 증폭기 및 상기 데이터 캔슬회로에 접속되어 상기 데이터신호를 상기 제 1 데이터 증폭기를 통하여 상기 데이터출력회로에 전송하기 위한 타이밍 제어기 (11/12/13) 를 구비하는 데이터 전파시스템을 구비하는 반도체 동기 파이프라인 메모리장치에 있어서,
    상기 제 2 데이터 증폭기는 상기 제 1 신호전파경로에 병렬로 접속된 복수의 제 2 데이터증폭기 하위회로 (29/30) 를 구비하고,
    상기 데이터 전파시스템은, 상기 복수의 제 2 데이터 증폭기 하위회로 및 상기 데이터 출력회로에 접속된 선택기 (31);
    상기 복수의 제 2 데이터 증폭기 하위회로에 접속되고 상기 타이밍 제어기의 제어 하에서 상기 데이터신호를 상기 복수의 제 2 데이터 증폭기 하위회로에 분배하기 위한 분배기 (26) 를 더 구비하는 것을 특징으로 하는 반도체 동기 파이프라인 메모리장치.
  2. 제 1 항에 있어서, 상기 타이밍 제어기 (11/12/13) 는 상기 분배기 (26) 에 공급되는 내부 클럭신호 (ICLK3) 및 상기 데이터캔슬회로 및 상기 제 1 데이터 증폭기에 공급되는 제 1 제어신호 (RPAL1) 를 생성하고,
    상기 분배기 (26) 는 상기 내부 클럭신호에 대한 응답으로 복수의 제 2 제어신호 (RPAL21/RPAL22) 를 생성하며,
    상기 복수의 제 2 데이터 증폭기 하위회로 각각은 상기 복수의 제 2 제어신호중 하나에 의해 활성화되어 상기 데이터신호 각각의 크기를 증가시키기 위한 증폭기회로 (8a), 및
    상기 제 1 신호전파경로 및 상기 증폭기 사이에 접속되어 상기 복수의 제 2 제어신호중 상기 하나에 대한 응답으로 온상태 및 오프상태 사이에서 변화되고, 상기 크기의 증가 중에 상기 증폭기를 상기 제 1 신호전파경로로부터 격리시키는 전송회로 (TG1/TG2) 를 구비하는 것을 특징으로 하는 반도체 동기 파이프라인 메모리장치.
  3. 제 2 항에 있어서, 상기 분배기는 제 3 제어신호 (SW/SWB) 를 상기 복수의 제 2 제어신호로부터 더 생성하고, 상기 제 3 제어신호는 상기 선택기 (31) 에 공급되어 상기 복수의 제 2 데이터 증폭기 하위회로의 증폭기를 상기 선택기 및 상기 데이터 출력회로 사이에 접속된 제 2 신호전파경로 (OUT-T/N) 에 선택적으로 접속시키는 것을 특징으로 하는 반도체 동기 파이프라인 메모리장치.
  4. 제 2 항에 있어서, 상기 복수의 제 2 데이터 증폭기 각각은 상기 복수의 제 2 제어신호중 상기 하나에 응답하는 지연회로 (41) 를 더 구비하여 상기 복수의 제 2 제어신호중 상기 하나의 도달 및 상기 전송회로의 상기 온상태로의 변화 사이에 시간 지연을 도입하는 것을 특징으로 하는 반도체 동기 파이프라인 메모리장치.
  5. 제 1 항에 있어서, 상기 타이밍 제어기 및 상기 분배기는 상기 데이터캔슬회로가 상기 데이터신호중 하나를 캔슬하고 그 후에 상기 제 1 데이터 증폭기가 상기 데이터신호중 상기 하나 다음의 또다른 하나를 상기 제 1 신호전파경로를 통하여 상기 복수의 제 2 데이터 증폭기 하위회로중 하나에 전송하는 제 1 기간 (t25 - t31),
    상기 제 1 기간 및 다음 제 1 기간과 부분적으로 겹치는 제 2 기간으로서, 이 기간에 상기 복수의 제 2 데이터 증폭기 하위회로중 상기 하나가 상기 제 1 신호전파경로로부터 격리되고 상기 데이터신호중 상기 또다른 하나의 크기를 증가시키는 제 2 기간 (t26 - t33), 및
    상기 다음 제 1 기간과 부분적으로 겹치는 제 3 기간 (t35 -) 으로서, 이 기간에 상기 선택기는 상기 데이터신호중 상기 또다른 하나를 상기 복수의 제 2 데이터 증폭기 하위회로중 상기 하나로부터 상기 데이터 출력회로에 전송하는 제 3 기간을 한정하는 것을 특징으로 하는 반도체 동기 파이프라인 메모리장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3505084A1 (de) * 1985-02-14 1986-08-14 Heinrich Balgach Heule Entgratwerkzeug zur entgratung von bohrungsraendern von gewoelbten oder schraegen werkstuecksoberflaechen
US4856966A (en) * 1988-01-11 1989-08-15 Ozawa R & D., Inc. Variable displacement diaphragm pump
US6492881B2 (en) * 2001-01-31 2002-12-10 Compaq Information Technologies Group, L.P. Single to differential logic level interface for computer systems
JP2003077282A (ja) * 2001-08-31 2003-03-14 Fujitsu Ltd 不揮発性半導体記憶装置
US7200693B2 (en) 2004-08-27 2007-04-03 Micron Technology, Inc. Memory system and method having unidirectional data buses
US7209405B2 (en) 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US20070028027A1 (en) * 2005-07-26 2007-02-01 Micron Technology, Inc. Memory device and method having separate write data and read data buses
US10256795B1 (en) * 2017-10-11 2019-04-09 Micron Technology, Inc. Pipelined latches to prevent metastability

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04221495A (ja) * 1990-12-20 1992-08-11 Hitachi Ltd 半導体記憶装置
JP2830594B2 (ja) * 1992-03-26 1998-12-02 日本電気株式会社 半導体メモリ装置
JP2697568B2 (ja) * 1993-08-26 1998-01-14 日本電気株式会社 半導体記憶装置
JP2906957B2 (ja) * 1993-12-15 1999-06-21 日本電気株式会社 半導体メモリ装置
JP2616567B2 (ja) * 1994-09-28 1997-06-04 日本電気株式会社 半導体記憶装置
JP3351692B2 (ja) * 1995-09-12 2002-12-03 株式会社東芝 シンクロナス半導体メモリ装置
JPH09265778A (ja) * 1996-03-29 1997-10-07 Oki Micro Design Miyazaki:Kk シンクロナスｄｒａｍ
JP3693201B2 (ja) * 1996-08-29 2005-09-07 富士通株式会社 内部動作周波数設定可能なｄｒａｍ

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