JPH11346127A - 定電流回路及び半導体集積回路 - Google Patents
定電流回路及び半導体集積回路Info
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- JPH11346127A JPH11346127A JP10152609A JP15260998A JPH11346127A JP H11346127 A JPH11346127 A JP H11346127A JP 10152609 A JP10152609 A JP 10152609A JP 15260998 A JP15260998 A JP 15260998A JP H11346127 A JPH11346127 A JP H11346127A
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Abstract
(57)【要約】
【課題】 定電流回路のノイズを低減することにある。
【解決手段】 基準電圧発生回路（１１）と、発生され
た基準電圧を増幅するための演算増幅器（ＡＭＰ１）
と、その出力電圧を受けるトランジスタ（Ｍ１）と、こ
のトランジスタに直列接続された抵抗ラダー（１７）
と、それのタップを選択的に上記演算増幅器の入力端子
にフィードバックするためのスイッチ回路（１４）と、
このスイッチ回路の動作を制御するためのトリミング回
路（１９）と、上記抵抗ラダーに流れる電流の外部モニ
タを可能とするモニタパッド（１５）とを含んで一つの
半導体基板に形成することで、抵抗ラダーのグランドレ
ベルが、当該半導体基板に形成される別の回路のグラン
ドレベルと等しくなり、ノイズの低減化が達成される。
た基準電圧を増幅するための演算増幅器（ＡＭＰ１）
と、その出力電圧を受けるトランジスタ（Ｍ１）と、こ
のトランジスタに直列接続された抵抗ラダー（１７）
と、それのタップを選択的に上記演算増幅器の入力端子
にフィードバックするためのスイッチ回路（１４）と、
このスイッチ回路の動作を制御するためのトリミング回
路（１９）と、上記抵抗ラダーに流れる電流の外部モニ
タを可能とするモニタパッド（１５）とを含んで一つの
半導体基板に形成することで、抵抗ラダーのグランドレ
ベルが、当該半導体基板に形成される別の回路のグラン
ドレベルと等しくなり、ノイズの低減化が達成される。
Description
【０００１】
【発明の属する技術分野】本発明は、定電流回路、さら
にはそれにおける電流ノイズの低減化技術に関し、例え
ば増幅回路を含む半導体集積回路に適用して有効な技術
に関する。
にはそれにおける電流ノイズの低減化技術に関し、例え
ば増幅回路を含む半導体集積回路に適用して有効な技術
に関する。
【０００２】
【従来の技術】電圧を電流に変換する電圧−電流変換回
路として、非反転型増幅器とＭＯＳトランジスタによる
カレントミラー回路とを結合して成るものが知られてい
る。非反転型増幅器の非反転入力端子には基準電圧が入
力される。非反転型増幅回路の出力端子には第１ＭＯＳ
トランジスタのゲート電極が結合される。この第１ＭＯ
Ｓトランジスタのソース電極は非反転型増幅回路の反転
入力端子にフィードバックされるとともに、抵抗を介し
てグランドに結合される。また、上記第１ＭＯＳトラン
ジスタのドレイン電極は、負荷である第２ＭＯＳトラン
ジスタを介して高電位側電源に結合される。そして、こ
の第２ＭＯＳトランジスタに第３ＭＯＳトランジスタが
カレントミラー結合され、この第３ＭＯＳトランジスタ
を介して、上記基準電圧に応じた電流を得ることができ
る。
路として、非反転型増幅器とＭＯＳトランジスタによる
カレントミラー回路とを結合して成るものが知られてい
る。非反転型増幅器の非反転入力端子には基準電圧が入
力される。非反転型増幅回路の出力端子には第１ＭＯＳ
トランジスタのゲート電極が結合される。この第１ＭＯ
Ｓトランジスタのソース電極は非反転型増幅回路の反転
入力端子にフィードバックされるとともに、抵抗を介し
てグランドに結合される。また、上記第１ＭＯＳトラン
ジスタのドレイン電極は、負荷である第２ＭＯＳトラン
ジスタを介して高電位側電源に結合される。そして、こ
の第２ＭＯＳトランジスタに第３ＭＯＳトランジスタが
カレントミラー結合され、この第３ＭＯＳトランジスタ
を介して、上記基準電圧に応じた電流を得ることができ
る。
【０００３】尚、電流−電圧変換回路について記載され
た文献の例としては、ＣＱ出版社から発行された「ＯＰ
アンプ回路の設計（第２５４頁，第２５５頁）」があ
る。
た文献の例としては、ＣＱ出版社から発行された「ＯＰ
アンプ回路の設計（第２５４頁，第２５５頁）」があ
る。
【０００４】
【発明が解決しようとする課題】上記非反転型増幅回路
やＭＯＳトランジスタは、一つの半導体基板に形成され
るが、上記第２ＭＯＳトランジスタのソース電極とグラ
ンドとの間に結合された抵抗は、半導体集積回路の外部
に外付けされる。そのような電圧−電流変換回路につい
て本願発明者が検討したところ、当該電圧−電流変換回
路が含まれる半導体集積回路内部のグランドレベルと、
上記外付けされた抵抗のグランドレベル（外部グランド
レベル）との間にずれが生じ、そのずれに起因して発生
するノイズが出力電流に重畳されることが見いだされ
た。一般に上記構成の電圧−電流回路は、差動型アンプ
などのアナログ系の定電流源用ＭＯＳトランジスタをバ
イアスするためのバイアス回路などに適用される。その
場合、上記電圧−電流回路の出力電流に重畳されたノイ
ズによって、差動型アンプ若しくはその後段回路が誤動
作するおそれがある。
やＭＯＳトランジスタは、一つの半導体基板に形成され
るが、上記第２ＭＯＳトランジスタのソース電極とグラ
ンドとの間に結合された抵抗は、半導体集積回路の外部
に外付けされる。そのような電圧−電流変換回路につい
て本願発明者が検討したところ、当該電圧−電流変換回
路が含まれる半導体集積回路内部のグランドレベルと、
上記外付けされた抵抗のグランドレベル（外部グランド
レベル）との間にずれが生じ、そのずれに起因して発生
するノイズが出力電流に重畳されることが見いだされ
た。一般に上記構成の電圧−電流回路は、差動型アンプ
などのアナログ系の定電流源用ＭＯＳトランジスタをバ
イアスするためのバイアス回路などに適用される。その
場合、上記電圧−電流回路の出力電流に重畳されたノイ
ズによって、差動型アンプ若しくはその後段回路が誤動
作するおそれがある。
【０００５】本発明の目的は、ノイズを低減するための
技術を提供することにある。
技術を提供することにある。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００７】すなわち、基準電圧を発生させるための基
準電圧発生回路（１１）と、上記基準電圧発生回路で発
生された基準電圧を増幅するための演算増幅器（ＡＭＰ
１）と、上記演算増幅器の出力電圧を受けるトランジス
タ（Ｍ１）と、上記トランジスタに直列接続された抵抗
ラダー（１７）と、上記抵抗ラダーのタップを選択的に
上記演算増幅器の入力端子にフィードバックするための
スイッチ回路（１４）と、上記スイッチ回路の動作を制
御するためのトリミング回路（１９）と、上記抵抗ラダ
ーに流れる電流の外部モニタを可能とするモニタパッド
（１５）とを含んで、一つの半導体基板に形成する。
準電圧発生回路（１１）と、上記基準電圧発生回路で発
生された基準電圧を増幅するための演算増幅器（ＡＭＰ
１）と、上記演算増幅器の出力電圧を受けるトランジス
タ（Ｍ１）と、上記トランジスタに直列接続された抵抗
ラダー（１７）と、上記抵抗ラダーのタップを選択的に
上記演算増幅器の入力端子にフィードバックするための
スイッチ回路（１４）と、上記スイッチ回路の動作を制
御するためのトリミング回路（１９）と、上記抵抗ラダ
ーに流れる電流の外部モニタを可能とするモニタパッド
（１５）とを含んで、一つの半導体基板に形成する。
【０００８】上記した手段によれば、抵抗ラダーが半導
体基板に形成されることから、この抵抗ラダーのグラン
ドレベルが、当該半導体基板に形成される別の回路のグ
ランドレベルと等しくなり、このことが、ノイズの低減
化を達成する。
体基板に形成されることから、この抵抗ラダーのグラン
ドレベルが、当該半導体基板に形成される別の回路のグ
ランドレベルと等しくなり、このことが、ノイズの低減
化を達成する。
【０００９】また、モニタパッドを介してトリミング時
の定電流モニタを容易に行うには、上記抵抗ラダーに流
れる電流の伝達経路を、上記モニタパッドを含む第１経
路と、後段回路に定電流を供給するためのカレントミラ
ー回路を含む第２経路とに切り換え可能なスイッチ（１
６）を設けるとよい。
の定電流モニタを容易に行うには、上記抵抗ラダーに流
れる電流の伝達経路を、上記モニタパッドを含む第１経
路と、後段回路に定電流を供給するためのカレントミラ
ー回路を含む第２経路とに切り換え可能なスイッチ（１
６）を設けるとよい。
【００１０】そして、定電流源トランジスタを含む増幅
回路（１２）と、上記増幅回路における定電流源トラン
ジスタをバイアスするためのバイアス回路（２１）とを
含んで半導体集積回路が形成されるとき、上記バイアス
回路は、上記基準電圧発生回路で発生された基準電圧を
増幅するための演算増幅器（ＡＭＰ１）と、上記演算増
幅器の出力電圧を受けるトランジスタ（Ｍ１）と、上記
トランジスタに直列接続された抵抗ラダー（１７）と、
上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路（１
４）と、上記スイッチ回路の動作を制御するためのトリ
ミング回路（１９）と、上記抵抗ラダーに流れる電流の
外部モニタを可能とするモニタパッド（１５）と、上記
抵抗ラダーに流れる電流の伝達経路を第１経路と第２経
路とに切り換え可能なスイッチ（１６）と、上記カレン
トミラー回路の出力電流を電圧に変換することで、上記
増幅回路における定電流源トランジスタをバイアスする
ためのバイアス電圧を形成する電圧出力段（Ｍ４）とを
含んで構成することができる。
回路（１２）と、上記増幅回路における定電流源トラン
ジスタをバイアスするためのバイアス回路（２１）とを
含んで半導体集積回路が形成されるとき、上記バイアス
回路は、上記基準電圧発生回路で発生された基準電圧を
増幅するための演算増幅器（ＡＭＰ１）と、上記演算増
幅器の出力電圧を受けるトランジスタ（Ｍ１）と、上記
トランジスタに直列接続された抵抗ラダー（１７）と、
上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路（１
４）と、上記スイッチ回路の動作を制御するためのトリ
ミング回路（１９）と、上記抵抗ラダーに流れる電流の
外部モニタを可能とするモニタパッド（１５）と、上記
抵抗ラダーに流れる電流の伝達経路を第１経路と第２経
路とに切り換え可能なスイッチ（１６）と、上記カレン
トミラー回路の出力電流を電圧に変換することで、上記
増幅回路における定電流源トランジスタをバイアスする
ためのバイアス電圧を形成する電圧出力段（Ｍ４）とを
含んで構成することができる。
【００１１】
【発明の実施の形態】図１には本発明にかかる定電流回
路を含む半導体集積回路が示される。
路を含む半導体集積回路が示される。
【００１２】図１に示される半導体集積回路は、特に制
限されないが、定電流源トランジスタを含む増幅回路１
２と、この増幅回路１２における定電流源トランジスタ
をバイアスするためのバイアス回路２１とを含み、公知
の半導体集積回路製造技術により、単結晶シリコン基板
などの一つの半導体基板に形成される。
限されないが、定電流源トランジスタを含む増幅回路１
２と、この増幅回路１２における定電流源トランジスタ
をバイアスするためのバイアス回路２１とを含み、公知
の半導体集積回路製造技術により、単結晶シリコン基板
などの一つの半導体基板に形成される。
【００１３】バイアス回路２１は、基本的には基準電圧
ＶＢに基づいて定電流を形成する定電流回路とされ、以
下のように構成される。
ＶＢに基づいて定電流を形成する定電流回路とされ、以
下のように構成される。
【００１４】基準電圧ＶＢを発生するための基準電圧発
生回路１１が設けられ、発生された基準電圧ＶＢが後段
の演算増幅器ＡＭＰ１の非反転入力端子に伝達されるよ
うになっている。演算増幅器ＡＭＰ１の出力端子にｎチ
ャンネル型ＭＯＳトランジスタＭ１が結合される。この
ｎチャンネル型ＭＯＳトランジスタＭ１のソース電極に
は、抵抗ラダー１７を介してグランドＧＮＤに結合され
る。抵抗ラダー１７はポリシリコンによる複数の抵抗が
直列接続されて成る。この複数の抵抗の直列接続ノード
は「タップ」と称され、２ｎ−１個存在する（ｎは正の
整数）。タップ間の抵抗値は「ｒ」で示される。
生回路１１が設けられ、発生された基準電圧ＶＢが後段
の演算増幅器ＡＭＰ１の非反転入力端子に伝達されるよ
うになっている。演算増幅器ＡＭＰ１の出力端子にｎチ
ャンネル型ＭＯＳトランジスタＭ１が結合される。この
ｎチャンネル型ＭＯＳトランジスタＭ１のソース電極に
は、抵抗ラダー１７を介してグランドＧＮＤに結合され
る。抵抗ラダー１７はポリシリコンによる複数の抵抗が
直列接続されて成る。この複数の抵抗の直列接続ノード
は「タップ」と称され、２ｎ−１個存在する（ｎは正の
整数）。タップ間の抵抗値は「ｒ」で示される。
【００１５】上記抵抗ラダー１７における２ｎ−１個の
タップは、スイッチ回路１４を介して上記演算増幅器Ａ
ＭＰ１の反転入力端子に結合される。スイッチ回路１４
は、上記抵抗ラダー１７における２ｎ−１個のタップに
対応する２ｎ−１個のＣＭＯＳアナログスイッチＳＷ１
〜ＳＷ２ｎ−１を含んで成る。ウェーハプロービングに
おいては、上記ＣＭＯＳアナログスイッチＳＷ１〜ＳＷ
２ｎ−１がトリミング回路１９によって択一的にオン状
態にされることで、トリミングが行われる。このトリミ
ングにより、抵抗ラダー１７のプロセスばらつきが修正
される。そして、そのような修正が行われた後にはＣＭ
ＯＳアナログスイッチＳＷ１〜ＳＷ２ｎ−１のオン状態
が固定される。
タップは、スイッチ回路１４を介して上記演算増幅器Ａ
ＭＰ１の反転入力端子に結合される。スイッチ回路１４
は、上記抵抗ラダー１７における２ｎ−１個のタップに
対応する２ｎ−１個のＣＭＯＳアナログスイッチＳＷ１
〜ＳＷ２ｎ−１を含んで成る。ウェーハプロービングに
おいては、上記ＣＭＯＳアナログスイッチＳＷ１〜ＳＷ
２ｎ−１がトリミング回路１９によって択一的にオン状
態にされることで、トリミングが行われる。このトリミ
ングにより、抵抗ラダー１７のプロセスばらつきが修正
される。そして、そのような修正が行われた後にはＣＭ
ＯＳアナログスイッチＳＷ１〜ＳＷ２ｎ−１のオン状態
が固定される。
【００１６】上記ｎチャンネル型ＭＯＳトランジスタＭ
１のドレイン電極はスイッチ１６を介してｐチャンネル
型ＭＯＳトランジスタＭ５のドレイン電極とゲート電
極、及びｐチャンネル型ＭＯＳトランジスタＭ２のドレ
イン電極とゲート電極に結合される。ｐチャンネル型Ｍ
ＯＳトランジスタＭ５のソース電極はモニタパッド１５
に結合される。
１のドレイン電極はスイッチ１６を介してｐチャンネル
型ＭＯＳトランジスタＭ５のドレイン電極とゲート電
極、及びｐチャンネル型ＭＯＳトランジスタＭ２のドレ
イン電極とゲート電極に結合される。ｐチャンネル型Ｍ
ＯＳトランジスタＭ５のソース電極はモニタパッド１５
に結合される。
【００１７】また、上記ｐチャンネル型ＭＯＳトランジ
スタＭ２のソース電極は高電位側電源Ｖｄｄに結合され
る。ｐチャンネル型ＭＯＳトランジスタＭ２にｐチャン
ネル型ＭＯＳトランジスタＭ３がカレントミラー結合さ
れている。ｐチャンネル型ＭＯＳトランジスタＭ３は、
ソース電極が高電位側電源Ｖｄｄに結合され、ドレイン
電極が、ｎチャンネル型ＭＯＳトランジスタＭ４のドレ
イン電極及びゲート電極に結合される。このｎチャンネ
ル型ＭＯＳトランジスタＭ４のドレイン電極及びゲート
電極の電圧はＶＧで示され、後段の増幅回路１２へバイ
アス電圧として供給される。ｎチャンネル型ＭＯＳトラ
ンジスタＭ４のソース電極はグランドＧＮＤに結合され
る。
スタＭ２のソース電極は高電位側電源Ｖｄｄに結合され
る。ｐチャンネル型ＭＯＳトランジスタＭ２にｐチャン
ネル型ＭＯＳトランジスタＭ３がカレントミラー結合さ
れている。ｐチャンネル型ＭＯＳトランジスタＭ３は、
ソース電極が高電位側電源Ｖｄｄに結合され、ドレイン
電極が、ｎチャンネル型ＭＯＳトランジスタＭ４のドレ
イン電極及びゲート電極に結合される。このｎチャンネ
ル型ＭＯＳトランジスタＭ４のドレイン電極及びゲート
電極の電圧はＶＧで示され、後段の増幅回路１２へバイ
アス電圧として供給される。ｎチャンネル型ＭＯＳトラ
ンジスタＭ４のソース電極はグランドＧＮＤに結合され
る。
【００１８】次に、各部の詳細な構成例について説明す
る。
る。
【００１９】図２には基準電圧発生回路１１の構成例が
示される。
示される。
【００２０】ｐチャンネル型ＭＯＳトランジスタＭ２２
とｎチャンネル型ＭＯＳトランジスタＭ２１が直列接続
され、ｐチャンネル型ＭＯＳトランジスタＭ２３とｎチ
ャンネル型ＭＯＳトランジスタＭ２４とが直列接続され
る。ｎチャンネル型ＭＯＳトランジスタＭ２１はディプ
レション型とされ、ゲート電極とソース電極とがグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＭ２１のドレイン電極はｐチャンネル型ＭＯＳトラ
ンジスタＭ２２のドレイン電極に結合されるとともに、
当該ｐチャンネル型ＭＯＳトランジスタＭ２２のゲート
電極及びｐチャンネル型ＭＯＳトランジスタＭ２３のゲ
ート電極に結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２２，Ｍ２３のソース電極は高電位側電源Ｖｄｄ
に結合される。ｎチャンネル型ＭＯＳトランジスタＭ２
４のゲート電極及びドレイン電極がｐチャンネル型ＭＯ
ＳトランジスタＭ２３のドレイン電極に結合され、そこ
から、ｎチャンネル型ＭＯＳトランジスタＭ２１のしき
い値とｎチャンネル型ＭＯＳトランジスタＭ２１のしき
い値との差分が、定電圧ＶＢとして出力される。
とｎチャンネル型ＭＯＳトランジスタＭ２１が直列接続
され、ｐチャンネル型ＭＯＳトランジスタＭ２３とｎチ
ャンネル型ＭＯＳトランジスタＭ２４とが直列接続され
る。ｎチャンネル型ＭＯＳトランジスタＭ２１はディプ
レション型とされ、ゲート電極とソース電極とがグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＭ２１のドレイン電極はｐチャンネル型ＭＯＳトラ
ンジスタＭ２２のドレイン電極に結合されるとともに、
当該ｐチャンネル型ＭＯＳトランジスタＭ２２のゲート
電極及びｐチャンネル型ＭＯＳトランジスタＭ２３のゲ
ート電極に結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２２，Ｍ２３のソース電極は高電位側電源Ｖｄｄ
に結合される。ｎチャンネル型ＭＯＳトランジスタＭ２
４のゲート電極及びドレイン電極がｐチャンネル型ＭＯ
ＳトランジスタＭ２３のドレイン電極に結合され、そこ
から、ｎチャンネル型ＭＯＳトランジスタＭ２１のしき
い値とｎチャンネル型ＭＯＳトランジスタＭ２１のしき
い値との差分が、定電圧ＶＢとして出力される。
【００２１】トリミング回路１９は、特に制限されない
が、ヒューズ回路群１８とその出力信号をデコードする
ためのデコーダ１３とを含む。ヒューズ回路群１８は複
数のヒューズ回路１８−１，１８−２，１８−３，…か
ら成る。複数のヒューズ回路１８−１，１８−２，１８
−３，…は互いに同一構成とされ、図３にはそのうちの
ヒューズ回路１８−１についての構成例が代表的に示さ
れる。
が、ヒューズ回路群１８とその出力信号をデコードする
ためのデコーダ１３とを含む。ヒューズ回路群１８は複
数のヒューズ回路１８−１，１８−２，１８−３，…か
ら成る。複数のヒューズ回路１８−１，１８−２，１８
−３，…は互いに同一構成とされ、図３にはそのうちの
ヒューズ回路１８−１についての構成例が代表的に示さ
れる。
【００２２】図３に示されるように、ポリシリコンによ
るヒューズＦが形成され、このヒューズＦの一端が抵抗
３６及びｐチャンネル型ＭＯＳトランジスタＭ３１を介
して高電位側電源Ｖｄｄに結合される。また、上記ヒュ
ーズＦの他端は抵抗３７を介してグランドＧＮＤに結合
される。ヒューズＦの両端にはそれぞれヒューズパッド
３１，３２が結合される。抵抗３６とヒューズＦとの結
合ノード（これをＮ１で示す）の論理がインバータ３
３，３４を介してデコーダ１３（図１参照）に伝達され
る。また、インバータ３３の入力端子とグランドＧＮＤ
との間にｎチャンネル型ＭＯＳトランジスタＭ３２が設
けられ、このｎチャンネル型ＭＯＳトランジスタＭ３２
のゲート電極と、上記ｐチャンネル型ＭＯＳトランジス
タＭ３１のゲート電極とに端子３５が結合される。端子
３５がローレベルにされるとき、ｐチャンネル型ＭＯＳ
トランジスタＭ３１がオンされ、ｎチャンネル型ＭＯＳ
トランジスタＭ３２がオンされることにより、このヒュ
ーズ回路１８−１が活性化される。この状態で、ノード
Ｎ１の論理はハイレベルとされる。それによりインバー
タ３４の出力端子はハイレベルとされる。一方、ヒュー
ズパッド３１がグランドＧＮＤに短絡されると、ノード
Ｎ１の論理がローレベルとなり、インバータ３４の出力
端子もローレベルとなる。つまり、ヒューズパッド３１
をグランドＧＮＤに結合させるか否かによって、ヒュー
ズ回路１８−１の出力論理の切り換えを行うことができ
る。そのようなヒューズ回路１８−１，１８−２，１８
−３，…の出力信号が後段のデコーダ１３でデコードさ
れることにより、ＣＭＯＳアナログスイッチＳＷ１〜Ｓ
Ｗ２ｎ−１を選択的にオンさせるための信号を形成する
ことができる。
るヒューズＦが形成され、このヒューズＦの一端が抵抗
３６及びｐチャンネル型ＭＯＳトランジスタＭ３１を介
して高電位側電源Ｖｄｄに結合される。また、上記ヒュ
ーズＦの他端は抵抗３７を介してグランドＧＮＤに結合
される。ヒューズＦの両端にはそれぞれヒューズパッド
３１，３２が結合される。抵抗３６とヒューズＦとの結
合ノード（これをＮ１で示す）の論理がインバータ３
３，３４を介してデコーダ１３（図１参照）に伝達され
る。また、インバータ３３の入力端子とグランドＧＮＤ
との間にｎチャンネル型ＭＯＳトランジスタＭ３２が設
けられ、このｎチャンネル型ＭＯＳトランジスタＭ３２
のゲート電極と、上記ｐチャンネル型ＭＯＳトランジス
タＭ３１のゲート電極とに端子３５が結合される。端子
３５がローレベルにされるとき、ｐチャンネル型ＭＯＳ
トランジスタＭ３１がオンされ、ｎチャンネル型ＭＯＳ
トランジスタＭ３２がオンされることにより、このヒュ
ーズ回路１８−１が活性化される。この状態で、ノード
Ｎ１の論理はハイレベルとされる。それによりインバー
タ３４の出力端子はハイレベルとされる。一方、ヒュー
ズパッド３１がグランドＧＮＤに短絡されると、ノード
Ｎ１の論理がローレベルとなり、インバータ３４の出力
端子もローレベルとなる。つまり、ヒューズパッド３１
をグランドＧＮＤに結合させるか否かによって、ヒュー
ズ回路１８−１の出力論理の切り換えを行うことができ
る。そのようなヒューズ回路１８−１，１８−２，１８
−３，…の出力信号が後段のデコーダ１３でデコードさ
れることにより、ＣＭＯＳアナログスイッチＳＷ１〜Ｓ
Ｗ２ｎ−１を選択的にオンさせるための信号を形成する
ことができる。
【００２３】また、ヒューズＦを溶断することにより、
ノードＮ１の論理をハイレベルに固定することができ
る。このヒューズ溶断は、ウェーハプロービングにおい
てスイッチ回路１４の状態が決定された後に、ヒューズ
パッド３１，３２を介してヒューズＦに比較的高めの電
圧を印加してヒューズＦに電流を流すことによって行わ
れる。
ノードＮ１の論理をハイレベルに固定することができ
る。このヒューズ溶断は、ウェーハプロービングにおい
てスイッチ回路１４の状態が決定された後に、ヒューズ
パッド３１，３２を介してヒューズＦに比較的高めの電
圧を印加してヒューズＦに電流を流すことによって行わ
れる。
【００２４】図４には増幅回路１２の構成例が示され
る。
る。
【００２５】ｐチャンネル型ＭＯＳトランジスタＭ４４
のソース電極と、ｐチャンネル型ＭＯＳトランジスタＭ
４５のソース電極とが、定電流源を構成するｐチャンネ
ル型ＭＯＳトランジスタＭ４３を介して高電位側電源Ｖ
ｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ
Ｍ４４のコレクタ電極はｎチャンネル型ＭＯＳトランジ
スタＭ４６を介してグランドＧＮＤに結合され、ｐチャ
ンネル型ＭＯＳトランジスタＭ４５のコレクタ電極はｎ
チャンネル型ＭＯＳトランジスタＭ４７を介してグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＭ４７のゲート電極はｎチャンネル型ＭＯＳトラン
ジスタＭ４６のゲート電極及びソース電極に接続される
ことで、カレントミラー結合される。信号は、差動入力
端子４３，４４を介してｐチャンネル型ＭＯＳトランジ
スタＭ４４，Ｍ４５に入力される。ｐチャンネル型ＭＯ
ＳトランジスタＭ４５のドレイン電極から出力信号が得
られ、それが後段のｎチャンネル型ＭＯＳトランジスタ
Ｍ４９のゲート電極に入力される。ｎチャンネル型ＭＯ
ＳトランジスタＭ４９のコレクタ電極はｐチャンネル型
ＭＯＳトランジスタＭ４８を介して高電位側電源Ｖｄｄ
に結合される。ｎチャンネル型ＭＯＳトランジスタＭ４
９とｐチャンネル型ＭＯＳトランジスタＭ４８との直列
接続ノードから出力電圧Ｖｏｕｔが得られる。また、ｎ
チャンネル型ＭＯＳトランジスタＭ４９のドレイン電極
とゲート電極との間には、位相補償のためのキャパシタ
４１と抵抗４２との直列回路が接続されている。
のソース電極と、ｐチャンネル型ＭＯＳトランジスタＭ
４５のソース電極とが、定電流源を構成するｐチャンネ
ル型ＭＯＳトランジスタＭ４３を介して高電位側電源Ｖ
ｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ
Ｍ４４のコレクタ電極はｎチャンネル型ＭＯＳトランジ
スタＭ４６を介してグランドＧＮＤに結合され、ｐチャ
ンネル型ＭＯＳトランジスタＭ４５のコレクタ電極はｎ
チャンネル型ＭＯＳトランジスタＭ４７を介してグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＭ４７のゲート電極はｎチャンネル型ＭＯＳトラン
ジスタＭ４６のゲート電極及びソース電極に接続される
ことで、カレントミラー結合される。信号は、差動入力
端子４３，４４を介してｐチャンネル型ＭＯＳトランジ
スタＭ４４，Ｍ４５に入力される。ｐチャンネル型ＭＯ
ＳトランジスタＭ４５のドレイン電極から出力信号が得
られ、それが後段のｎチャンネル型ＭＯＳトランジスタ
Ｍ４９のゲート電極に入力される。ｎチャンネル型ＭＯ
ＳトランジスタＭ４９のコレクタ電極はｐチャンネル型
ＭＯＳトランジスタＭ４８を介して高電位側電源Ｖｄｄ
に結合される。ｎチャンネル型ＭＯＳトランジスタＭ４
９とｐチャンネル型ＭＯＳトランジスタＭ４８との直列
接続ノードから出力電圧Ｖｏｕｔが得られる。また、ｎ
チャンネル型ＭＯＳトランジスタＭ４９のドレイン電極
とゲート電極との間には、位相補償のためのキャパシタ
４１と抵抗４２との直列回路が接続されている。
【００２６】また、ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１と、ｐチャンネル型ＭＯＳトランジスタＭ４２と
が直列接続される。ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１のゲート電極には、上記ｐチャンネル型ＭＯＳト
ランジスタＭ３とｎチャンネル型ＭＯＳトランジスタＭ
４との直列接続ノードから出力されたバイアス電圧ＶＧ
（図１参照）が入力される。ｎチャンネル型ＭＯＳトラ
ンジスタＭ４１のソース電極はグランドＧＮＤに結合さ
れる。ｎチャンネル型ＭＯＳトランジスタＭ４１のコレ
クタ電極がｐチャンネル型ＭＯＳトランジスタＭ４２の
ドレイン電極に結合されるとともに、ｐチャンネル型Ｍ
ＯＳトランジスタＭ４２，Ｍ４３，Ｍ４８のゲート電極
に共通接続されることで、ｐチャンネル型ＭＯＳトラン
ジスタＭ４３，Ｍ４８がｐチャンネル型ＭＯＳトランジ
スタＭ４２に対してカレントミラー結合される。
Ｍ４１と、ｐチャンネル型ＭＯＳトランジスタＭ４２と
が直列接続される。ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１のゲート電極には、上記ｐチャンネル型ＭＯＳト
ランジスタＭ３とｎチャンネル型ＭＯＳトランジスタＭ
４との直列接続ノードから出力されたバイアス電圧ＶＧ
（図１参照）が入力される。ｎチャンネル型ＭＯＳトラ
ンジスタＭ４１のソース電極はグランドＧＮＤに結合さ
れる。ｎチャンネル型ＭＯＳトランジスタＭ４１のコレ
クタ電極がｐチャンネル型ＭＯＳトランジスタＭ４２の
ドレイン電極に結合されるとともに、ｐチャンネル型Ｍ
ＯＳトランジスタＭ４２，Ｍ４３，Ｍ４８のゲート電極
に共通接続されることで、ｐチャンネル型ＭＯＳトラン
ジスタＭ４３，Ｍ４８がｐチャンネル型ＭＯＳトランジ
スタＭ４２に対してカレントミラー結合される。
【００２７】上記構成の動作を説明する。
【００２８】基準電圧発生回路１１からの出力電圧をＶ
Ｂとし、抵抗ラダー１７における１タップの抵抗値をｒ
とし、グランドＧＮＤに最も近いタップとグランドＧＮ
Ｄとの間の抵抗値をＲ０とする。今、スイッチ回路１４
における中央のＣＭＯＳアナログスイッチＳＷｎがオン
されているとすると、ｎチャンネル型ＭＯＳトランジス
タＭ１に流れる電流Ｉ１は、次のようになる。
Ｂとし、抵抗ラダー１７における１タップの抵抗値をｒ
とし、グランドＧＮＤに最も近いタップとグランドＧＮ
Ｄとの間の抵抗値をＲ０とする。今、スイッチ回路１４
における中央のＣＭＯＳアナログスイッチＳＷｎがオン
されているとすると、ｎチャンネル型ＭＯＳトランジス
タＭ１に流れる電流Ｉ１は、次のようになる。
【００２９】Ｉ１＝ＶＢ／Ｒ ただし、Ｒ＝Ｒ０＋（ｎ−１）・ｒ ここで、抵抗値の絶対値が「δ」だけばらついて、その
抵抗値がＲ’になったと仮定すると、 Ｒ’＝｛Ｒ０＋（ｎ−１）・ｒ｝（１＋δ） となる。次にｋ番目（１≦ｋ≦２ｎ−１）を選んだ場合
の抵抗値をＲ”とすると、 Ｒ”＝｛Ｒ０＋（ｋ−１）・ｒ｝（１＋δ） となり、ｋ＝ｋ０のときに、Ｒ”≒Ｒにできたとする
と、 ｛Ｒ０＋（Ｋ０−１）・ｒ｝（１＋δ）＝Ｒ０＋（ｎ−
１）・ｒ となる。これを解くと、 ｋ０≒｛ｎ＋（１−Ｒ０／ｒ）δ｝／（１＋δ） となる。
抵抗値がＲ’になったと仮定すると、 Ｒ’＝｛Ｒ０＋（ｎ−１）・ｒ｝（１＋δ） となる。次にｋ番目（１≦ｋ≦２ｎ−１）を選んだ場合
の抵抗値をＲ”とすると、 Ｒ”＝｛Ｒ０＋（ｋ−１）・ｒ｝（１＋δ） となり、ｋ＝ｋ０のときに、Ｒ”≒Ｒにできたとする
と、 ｛Ｒ０＋（Ｋ０−１）・ｒ｝（１＋δ）＝Ｒ０＋（ｎ−
１）・ｒ となる。これを解くと、 ｋ０≒｛ｎ＋（１−Ｒ０／ｒ）δ｝／（１＋δ） となる。
【００３０】例えば、ｎ＝４、ｒ／Ｒ０＝１の場合で抵
抗値が製造ばらつきにより３０％増加（（δ＝０．３）
したとすると、ｋ０≒３となる。ｋ０＝３と設計する
と、Ｒ”／Ｒ＝０．９７５となる。すなわち、抵抗値の
絶対値が製造ばらつきで、３０％増加した場合場合で
も、スイッチ１６をモニタパッド１５側に切り換え、モ
ニタパッドを介して抵抗ラダー１７に流れる電流をモニ
タし、タップを一つ下げるようにすれば、２．５％の誤
差に抑えることができる。そのような調整を、半導体集
積回路の製造工程におけるウェーハプロービングの段階
で行うことにより、抵抗ラダー１７のプロセスばらつき
をも抑えることができ、それによって、定電流の精度向
上を図ることができる。
抗値が製造ばらつきにより３０％増加（（δ＝０．３）
したとすると、ｋ０≒３となる。ｋ０＝３と設計する
と、Ｒ”／Ｒ＝０．９７５となる。すなわち、抵抗値の
絶対値が製造ばらつきで、３０％増加した場合場合で
も、スイッチ１６をモニタパッド１５側に切り換え、モ
ニタパッドを介して抵抗ラダー１７に流れる電流をモニ
タし、タップを一つ下げるようにすれば、２．５％の誤
差に抑えることができる。そのような調整を、半導体集
積回路の製造工程におけるウェーハプロービングの段階
で行うことにより、抵抗ラダー１７のプロセスばらつき
をも抑えることができ、それによって、定電流の精度向
上を図ることができる。
【００３１】最適なタップが決定されたなら、対応する
タップを選択するスイッチが常にオンされるように、ヒ
ューズ回路群において対応されるヒューズ回路のヒュー
ズＦが溶断される。
タップを選択するスイッチが常にオンされるように、ヒ
ューズ回路群において対応されるヒューズ回路のヒュー
ズＦが溶断される。
【００３２】上記の例によれば以下の作用効果が得られ
る。
る。
【００３３】（１）抵抗ラダー１７が半導体基板に形成
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなる。従来回路では、半導体集積回路の内部の
グランドレベルと外部のグランドレベルとのずれによっ
て電源ノイズが発生したが、抵抗ラダー１７がチップに
内蔵されることで、グランドレベルが整合され、それに
よって、ノイズが低減される。
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなる。従来回路では、半導体集積回路の内部の
グランドレベルと外部のグランドレベルとのずれによっ
て電源ノイズが発生したが、抵抗ラダー１７がチップに
内蔵されることで、グランドレベルが整合され、それに
よって、ノイズが低減される。
【００３４】（２）トリミング回路１９により抵抗ラダ
ー１７のタップ選択状態を制御することができるので、
抵抗ラダー１７に流れる電流をモニタパッド１５を介し
てモニタしながら、抵抗ラダー１７のタップ選択状態を
制御することにより、ウェーハ内での抵抗ばらつきを抑
えることができ、それにより電流源の精度向上を図るこ
とができる。
ー１７のタップ選択状態を制御することができるので、
抵抗ラダー１７に流れる電流をモニタパッド１５を介し
てモニタしながら、抵抗ラダー１７のタップ選択状態を
制御することにより、ウェーハ内での抵抗ばらつきを抑
えることができ、それにより電流源の精度向上を図るこ
とができる。
【００３５】（３）上記抵抗ラダー１７に流れる電流の
伝達経路を、上記モニタパッド１５を含む第１経路と、
後段回路に定電流を供給するためのカレントミラー回路
を含む第２経路とに切り換え可能なスイッチ１６を設け
ることにより、モニタパッド１５を介してトリミング時
の定電流モニタを容易に行うことができる。
伝達経路を、上記モニタパッド１５を含む第１経路と、
後段回路に定電流を供給するためのカレントミラー回路
を含む第２経路とに切り換え可能なスイッチ１６を設け
ることにより、モニタパッド１５を介してトリミング時
の定電流モニタを容易に行うことができる。
【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００３７】例えば、図５に示されるように、基準電圧
発生回路１１の出力電圧ＶＢを演算増幅器ＡＭＰ１の反
転入力端子に伝達し、スイッチ回路１４に、演算増幅器
ＡＭＰ１の非反転入力端子を結合させるようにしても良
い。この場合、演算増幅器ＡＭＰ１の出力信号を受ける
ＭＯＳＦＥＴＭ１はＰチャンネル型とされる。このよう
にしても、図１に示される回路と同様の作用効果を得る
ことができる。
発生回路１１の出力電圧ＶＢを演算増幅器ＡＭＰ１の反
転入力端子に伝達し、スイッチ回路１４に、演算増幅器
ＡＭＰ１の非反転入力端子を結合させるようにしても良
い。この場合、演算増幅器ＡＭＰ１の出力信号を受ける
ＭＯＳＦＥＴＭ１はＰチャンネル型とされる。このよう
にしても、図１に示される回路と同様の作用効果を得る
ことができる。
【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバイア
ス回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電源回路に広く適用
することができる。
なされた発明をその背景となった利用分野であるバイア
ス回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電源回路に広く適用
することができる。
【００３９】本発明は、少なくとも抵抗ラダーを備える
ことを条件に適用することができる。
ことを条件に適用することができる。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４１】すなわち、抵抗ラダーが半導体基板に形成
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなり、それにより、ノイズの低減を図ることが
できる。また、トリミング回路により抵抗ラダーのタッ
プ選択が行われるようになっているので、抵抗のプロセ
スばらつきをも低減することができ、定電流の精度向上
を図ることができる。
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなり、それにより、ノイズの低減を図ることが
できる。また、トリミング回路により抵抗ラダーのタッ
プ選択が行われるようになっているので、抵抗のプロセ
スばらつきをも低減することができ、定電流の精度向上
を図ることができる。
【図１】本発明にかかる定電流回路及びそれを含む半導
体集積回路の一例が示される回路図である。
体集積回路の一例が示される回路図である。
【図２】図１における基準電圧発生回路の構成例回路図
である。
である。
【図３】図１におけるヒューズ回路の構成例回路図であ
る。
る。
【図４】図１における増幅回路の構成例回路図である。
【図５】本発明にかかる定電流回路及びそれを含む半導
体集積回路の別の構成例が示される回路図である。
体集積回路の別の構成例が示される回路図である。
１１ 基準電圧発生回路 １２ 増幅回路 １３ デコーダ １４ スイッチ回路 １５ パッド １６ スイッチ １７ 抵抗ラダー １８ ヒューズ回路群 １９ トリミング回路 ２１ バイアス回路 ＳＷ１〜ＳＷ２ｎ−１ ＣＭＯＳアナログスイッチ
Claims (3)
- 【請求項１】 基準電圧を発生させるための基準電圧発
生回路と、 上記基準電圧発生回路で発生された基準電圧を増幅する
ための演算増幅器と、 上記演算増幅器の出力電圧を受けるトランジスタと、 上記トランジスタに直列接続された抵抗ラダーと、 上記抵抗ラダーの複数のタップを選択的に上記演算増幅
器の入力端子にフィードバックするためのスイッチ回路
と、 上記スイッチ回路の動作を制御するためのトリミング回
路と、 を含んで一つの半導体基板に形成された定電流回路。 - 【請求項２】 上記抵抗ラダーに流れる電流の伝達経路
を、上記モニタパッドを含む第１経路と、後段回路に定
電流を供給するためのカレントミラー回路を含む第２経
路とに切り換え可能なスイッチを含む請求項１記載の定
電流回路。 - 【請求項３】 定電流源トランジスタを含む増幅回路
と、上記増幅回路における定電流源トランジスタをバイ
アスするためのバイアス回路とを含んで一つの半導体基
板に形成された半導体集積回路において、 上記バイアス回路は、上記基準電圧発生回路で発生され
た基準電圧を増幅するための演算増幅器と、 上記演算増幅器の出力電圧を受けるトランジスタと、 上記トランジスタに直列接続された抵抗ラダーと、 上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路と、 上記スイッチ回路の動作を制御するためのトリミング回
路と、 上記抵抗ラダーに流れる電流の外部モニタを可能とする
モニタパッドと、 上記抵抗ラダーに流れる電流の伝達経路を、上記モニタ
パッドを含む第１経路と、後段回路に定電流を供給する
ためのカレントミラー回路を含む第２経路とに切り換え
可能なスイッチと、 上記カレントミラー回路の出力電流を電圧に変換するこ
とで、上記増幅回路における定電流源トランジスタをバ
イアスするためのバイアス電圧を形成する電圧出力段と
を含んで成ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152609A JPH11346127A (ja) | 1998-06-02 | 1998-06-02 | 定電流回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152609A JPH11346127A (ja) | 1998-06-02 | 1998-06-02 | 定電流回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11346127A true JPH11346127A (ja) | 1999-12-14 |
Family
ID=15544148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152609A Withdrawn JPH11346127A (ja) | 1998-06-02 | 1998-06-02 | 定電流回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11346127A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059438A1 (ja) * | 2004-11-30 | 2006-06-08 | Rohm Co., Ltd | 電圧生成回路、定電流回路および発光ダイオード駆動回路 |
| JP2009069034A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 電圧センサモジュール |
| JP2011159355A (ja) * | 2010-02-01 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| CN103576728A (zh) * | 2012-07-27 | 2014-02-12 | 株式会社理光 | 微调电路,微调方法，以及电源装置 |
| JP2018074560A (ja) * | 2016-10-28 | 2018-05-10 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | エンベロープトラッキング電流バイアス回路及び電力増幅装置 |
| JP2019036771A (ja) * | 2017-08-10 | 2019-03-07 | ローム株式会社 | 差動回路、調節方法、プログラム |
| US10895888B2 (en) | 2019-04-04 | 2021-01-19 | Seiko Epson Corporation | Watch and manufacturing method of constant current circuit |
| CN114910690A (zh) * | 2022-07-19 | 2022-08-16 | 成都市易冲半导体有限公司 | 充电控制芯片中电流高精度采样***复用修调结构及方法 |
-
1998
- 1998-06-02 JP JP10152609A patent/JPH11346127A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059438A1 (ja) * | 2004-11-30 | 2006-06-08 | Rohm Co., Ltd | 電圧生成回路、定電流回路および発光ダイオード駆動回路 |
| JPWO2006059438A1 (ja) * | 2004-11-30 | 2008-06-05 | ローム株式会社 | 電圧生成回路、定電流回路および発光ダイオード駆動回路 |
| JP2009069034A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 電圧センサモジュール |
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| CN103576728A (zh) * | 2012-07-27 | 2014-02-12 | 株式会社理光 | 微调电路,微调方法，以及电源装置 |
| US9148133B2 (en) | 2012-07-27 | 2015-09-29 | Ricoh Electronic Devices Co., Ltd. | Trimming circuit, power supply including trimming circuit, and trimming method |
| JP2018074560A (ja) * | 2016-10-28 | 2018-05-10 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | エンベロープトラッキング電流バイアス回路及び電力増幅装置 |
| JP2019036771A (ja) * | 2017-08-10 | 2019-03-07 | ローム株式会社 | 差動回路、調節方法、プログラム |
| US10895888B2 (en) | 2019-04-04 | 2021-01-19 | Seiko Epson Corporation | Watch and manufacturing method of constant current circuit |
| CN114910690A (zh) * | 2022-07-19 | 2022-08-16 | 成都市易冲半导体有限公司 | 充电控制芯片中电流高精度采样***复用修调结构及方法 |
| CN114910690B (zh) * | 2022-07-19 | 2022-09-20 | 成都市易冲半导体有限公司 | 充电控制芯片中电流高精度采样***复用修调结构及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |