JPH11346127A - 定電流回路及び半導体集積回路 - Google Patents
定電流回路及び半導体集積回路Info
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- JPH11346127A JPH11346127A JP10152609A JP15260998A JPH11346127A JP H11346127 A JPH11346127 A JP H11346127A JP 10152609 A JP10152609 A JP 10152609A JP 15260998 A JP15260998 A JP 15260998A JP H11346127 A JPH11346127 A JP H11346127A
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Abstract
(57)【要約】
【課題】 定電流回路のノイズを低減することにある。
【解決手段】 基準電圧発生回路(11)と、発生され
た基準電圧を増幅するための演算増幅器(AMP1)
と、その出力電圧を受けるトランジスタ(M1)と、こ
のトランジスタに直列接続された抵抗ラダー(17)
と、それのタップを選択的に上記演算増幅器の入力端子
にフィードバックするためのスイッチ回路(14)と、
このスイッチ回路の動作を制御するためのトリミング回
路(19)と、上記抵抗ラダーに流れる電流の外部モニ
タを可能とするモニタパッド(15)とを含んで一つの
半導体基板に形成することで、抵抗ラダーのグランドレ
ベルが、当該半導体基板に形成される別の回路のグラン
ドレベルと等しくなり、ノイズの低減化が達成される。
た基準電圧を増幅するための演算増幅器(AMP1)
と、その出力電圧を受けるトランジスタ(M1)と、こ
のトランジスタに直列接続された抵抗ラダー(17)
と、それのタップを選択的に上記演算増幅器の入力端子
にフィードバックするためのスイッチ回路(14)と、
このスイッチ回路の動作を制御するためのトリミング回
路(19)と、上記抵抗ラダーに流れる電流の外部モニ
タを可能とするモニタパッド(15)とを含んで一つの
半導体基板に形成することで、抵抗ラダーのグランドレ
ベルが、当該半導体基板に形成される別の回路のグラン
ドレベルと等しくなり、ノイズの低減化が達成される。
Description
【0001】
【発明の属する技術分野】本発明は、定電流回路、さら
にはそれにおける電流ノイズの低減化技術に関し、例え
ば増幅回路を含む半導体集積回路に適用して有効な技術
に関する。
にはそれにおける電流ノイズの低減化技術に関し、例え
ば増幅回路を含む半導体集積回路に適用して有効な技術
に関する。
【0002】
【従来の技術】電圧を電流に変換する電圧−電流変換回
路として、非反転型増幅器とMOSトランジスタによる
カレントミラー回路とを結合して成るものが知られてい
る。非反転型増幅器の非反転入力端子には基準電圧が入
力される。非反転型増幅回路の出力端子には第1MOS
トランジスタのゲート電極が結合される。この第1MO
Sトランジスタのソース電極は非反転型増幅回路の反転
入力端子にフィードバックされるとともに、抵抗を介し
てグランドに結合される。また、上記第1MOSトラン
ジスタのドレイン電極は、負荷である第2MOSトラン
ジスタを介して高電位側電源に結合される。そして、こ
の第2MOSトランジスタに第3MOSトランジスタが
カレントミラー結合され、この第3MOSトランジスタ
を介して、上記基準電圧に応じた電流を得ることができ
る。
路として、非反転型増幅器とMOSトランジスタによる
カレントミラー回路とを結合して成るものが知られてい
る。非反転型増幅器の非反転入力端子には基準電圧が入
力される。非反転型増幅回路の出力端子には第1MOS
トランジスタのゲート電極が結合される。この第1MO
Sトランジスタのソース電極は非反転型増幅回路の反転
入力端子にフィードバックされるとともに、抵抗を介し
てグランドに結合される。また、上記第1MOSトラン
ジスタのドレイン電極は、負荷である第2MOSトラン
ジスタを介して高電位側電源に結合される。そして、こ
の第2MOSトランジスタに第3MOSトランジスタが
カレントミラー結合され、この第3MOSトランジスタ
を介して、上記基準電圧に応じた電流を得ることができ
る。
【0003】尚、電流−電圧変換回路について記載され
た文献の例としては、CQ出版社から発行された「OP
アンプ回路の設計(第254頁,第255頁)」があ
る。
た文献の例としては、CQ出版社から発行された「OP
アンプ回路の設計(第254頁,第255頁)」があ
る。
【0004】
【発明が解決しようとする課題】上記非反転型増幅回路
やMOSトランジスタは、一つの半導体基板に形成され
るが、上記第2MOSトランジスタのソース電極とグラ
ンドとの間に結合された抵抗は、半導体集積回路の外部
に外付けされる。そのような電圧−電流変換回路につい
て本願発明者が検討したところ、当該電圧−電流変換回
路が含まれる半導体集積回路内部のグランドレベルと、
上記外付けされた抵抗のグランドレベル(外部グランド
レベル)との間にずれが生じ、そのずれに起因して発生
するノイズが出力電流に重畳されることが見いだされ
た。一般に上記構成の電圧−電流回路は、差動型アンプ
などのアナログ系の定電流源用MOSトランジスタをバ
イアスするためのバイアス回路などに適用される。その
場合、上記電圧−電流回路の出力電流に重畳されたノイ
ズによって、差動型アンプ若しくはその後段回路が誤動
作するおそれがある。
やMOSトランジスタは、一つの半導体基板に形成され
るが、上記第2MOSトランジスタのソース電極とグラ
ンドとの間に結合された抵抗は、半導体集積回路の外部
に外付けされる。そのような電圧−電流変換回路につい
て本願発明者が検討したところ、当該電圧−電流変換回
路が含まれる半導体集積回路内部のグランドレベルと、
上記外付けされた抵抗のグランドレベル(外部グランド
レベル)との間にずれが生じ、そのずれに起因して発生
するノイズが出力電流に重畳されることが見いだされ
た。一般に上記構成の電圧−電流回路は、差動型アンプ
などのアナログ系の定電流源用MOSトランジスタをバ
イアスするためのバイアス回路などに適用される。その
場合、上記電圧−電流回路の出力電流に重畳されたノイ
ズによって、差動型アンプ若しくはその後段回路が誤動
作するおそれがある。
【0005】本発明の目的は、ノイズを低減するための
技術を提供することにある。
技術を提供することにある。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0007】すなわち、基準電圧を発生させるための基
準電圧発生回路(11)と、上記基準電圧発生回路で発
生された基準電圧を増幅するための演算増幅器(AMP
1)と、上記演算増幅器の出力電圧を受けるトランジス
タ(M1)と、上記トランジスタに直列接続された抵抗
ラダー(17)と、上記抵抗ラダーのタップを選択的に
上記演算増幅器の入力端子にフィードバックするための
スイッチ回路(14)と、上記スイッチ回路の動作を制
御するためのトリミング回路(19)と、上記抵抗ラダ
ーに流れる電流の外部モニタを可能とするモニタパッド
(15)とを含んで、一つの半導体基板に形成する。
準電圧発生回路(11)と、上記基準電圧発生回路で発
生された基準電圧を増幅するための演算増幅器(AMP
1)と、上記演算増幅器の出力電圧を受けるトランジス
タ(M1)と、上記トランジスタに直列接続された抵抗
ラダー(17)と、上記抵抗ラダーのタップを選択的に
上記演算増幅器の入力端子にフィードバックするための
スイッチ回路(14)と、上記スイッチ回路の動作を制
御するためのトリミング回路(19)と、上記抵抗ラダ
ーに流れる電流の外部モニタを可能とするモニタパッド
(15)とを含んで、一つの半導体基板に形成する。
【0008】上記した手段によれば、抵抗ラダーが半導
体基板に形成されることから、この抵抗ラダーのグラン
ドレベルが、当該半導体基板に形成される別の回路のグ
ランドレベルと等しくなり、このことが、ノイズの低減
化を達成する。
体基板に形成されることから、この抵抗ラダーのグラン
ドレベルが、当該半導体基板に形成される別の回路のグ
ランドレベルと等しくなり、このことが、ノイズの低減
化を達成する。
【0009】また、モニタパッドを介してトリミング時
の定電流モニタを容易に行うには、上記抵抗ラダーに流
れる電流の伝達経路を、上記モニタパッドを含む第1経
路と、後段回路に定電流を供給するためのカレントミラ
ー回路を含む第2経路とに切り換え可能なスイッチ(1
6)を設けるとよい。
の定電流モニタを容易に行うには、上記抵抗ラダーに流
れる電流の伝達経路を、上記モニタパッドを含む第1経
路と、後段回路に定電流を供給するためのカレントミラ
ー回路を含む第2経路とに切り換え可能なスイッチ(1
6)を設けるとよい。
【0010】そして、定電流源トランジスタを含む増幅
回路(12)と、上記増幅回路における定電流源トラン
ジスタをバイアスするためのバイアス回路(21)とを
含んで半導体集積回路が形成されるとき、上記バイアス
回路は、上記基準電圧発生回路で発生された基準電圧を
増幅するための演算増幅器(AMP1)と、上記演算増
幅器の出力電圧を受けるトランジスタ(M1)と、上記
トランジスタに直列接続された抵抗ラダー(17)と、
上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路(1
4)と、上記スイッチ回路の動作を制御するためのトリ
ミング回路(19)と、上記抵抗ラダーに流れる電流の
外部モニタを可能とするモニタパッド(15)と、上記
抵抗ラダーに流れる電流の伝達経路を第1経路と第2経
路とに切り換え可能なスイッチ(16)と、上記カレン
トミラー回路の出力電流を電圧に変換することで、上記
増幅回路における定電流源トランジスタをバイアスする
ためのバイアス電圧を形成する電圧出力段(M4)とを
含んで構成することができる。
回路(12)と、上記増幅回路における定電流源トラン
ジスタをバイアスするためのバイアス回路(21)とを
含んで半導体集積回路が形成されるとき、上記バイアス
回路は、上記基準電圧発生回路で発生された基準電圧を
増幅するための演算増幅器(AMP1)と、上記演算増
幅器の出力電圧を受けるトランジスタ(M1)と、上記
トランジスタに直列接続された抵抗ラダー(17)と、
上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路(1
4)と、上記スイッチ回路の動作を制御するためのトリ
ミング回路(19)と、上記抵抗ラダーに流れる電流の
外部モニタを可能とするモニタパッド(15)と、上記
抵抗ラダーに流れる電流の伝達経路を第1経路と第2経
路とに切り換え可能なスイッチ(16)と、上記カレン
トミラー回路の出力電流を電圧に変換することで、上記
増幅回路における定電流源トランジスタをバイアスする
ためのバイアス電圧を形成する電圧出力段(M4)とを
含んで構成することができる。
【0011】
【発明の実施の形態】図1には本発明にかかる定電流回
路を含む半導体集積回路が示される。
路を含む半導体集積回路が示される。
【0012】図1に示される半導体集積回路は、特に制
限されないが、定電流源トランジスタを含む増幅回路1
2と、この増幅回路12における定電流源トランジスタ
をバイアスするためのバイアス回路21とを含み、公知
の半導体集積回路製造技術により、単結晶シリコン基板
などの一つの半導体基板に形成される。
限されないが、定電流源トランジスタを含む増幅回路1
2と、この増幅回路12における定電流源トランジスタ
をバイアスするためのバイアス回路21とを含み、公知
の半導体集積回路製造技術により、単結晶シリコン基板
などの一つの半導体基板に形成される。
【0013】バイアス回路21は、基本的には基準電圧
VBに基づいて定電流を形成する定電流回路とされ、以
下のように構成される。
VBに基づいて定電流を形成する定電流回路とされ、以
下のように構成される。
【0014】基準電圧VBを発生するための基準電圧発
生回路11が設けられ、発生された基準電圧VBが後段
の演算増幅器AMP1の非反転入力端子に伝達されるよ
うになっている。演算増幅器AMP1の出力端子にnチ
ャンネル型MOSトランジスタM1が結合される。この
nチャンネル型MOSトランジスタM1のソース電極に
は、抵抗ラダー17を介してグランドGNDに結合され
る。抵抗ラダー17はポリシリコンによる複数の抵抗が
直列接続されて成る。この複数の抵抗の直列接続ノード
は「タップ」と称され、2n−1個存在する(nは正の
整数)。タップ間の抵抗値は「r」で示される。
生回路11が設けられ、発生された基準電圧VBが後段
の演算増幅器AMP1の非反転入力端子に伝達されるよ
うになっている。演算増幅器AMP1の出力端子にnチ
ャンネル型MOSトランジスタM1が結合される。この
nチャンネル型MOSトランジスタM1のソース電極に
は、抵抗ラダー17を介してグランドGNDに結合され
る。抵抗ラダー17はポリシリコンによる複数の抵抗が
直列接続されて成る。この複数の抵抗の直列接続ノード
は「タップ」と称され、2n−1個存在する(nは正の
整数)。タップ間の抵抗値は「r」で示される。
【0015】上記抵抗ラダー17における2n−1個の
タップは、スイッチ回路14を介して上記演算増幅器A
MP1の反転入力端子に結合される。スイッチ回路14
は、上記抵抗ラダー17における2n−1個のタップに
対応する2n−1個のCMOSアナログスイッチSW1
〜SW2n−1を含んで成る。ウェーハプロービングに
おいては、上記CMOSアナログスイッチSW1〜SW
2n−1がトリミング回路19によって択一的にオン状
態にされることで、トリミングが行われる。このトリミ
ングにより、抵抗ラダー17のプロセスばらつきが修正
される。そして、そのような修正が行われた後にはCM
OSアナログスイッチSW1〜SW2n−1のオン状態
が固定される。
タップは、スイッチ回路14を介して上記演算増幅器A
MP1の反転入力端子に結合される。スイッチ回路14
は、上記抵抗ラダー17における2n−1個のタップに
対応する2n−1個のCMOSアナログスイッチSW1
〜SW2n−1を含んで成る。ウェーハプロービングに
おいては、上記CMOSアナログスイッチSW1〜SW
2n−1がトリミング回路19によって択一的にオン状
態にされることで、トリミングが行われる。このトリミ
ングにより、抵抗ラダー17のプロセスばらつきが修正
される。そして、そのような修正が行われた後にはCM
OSアナログスイッチSW1〜SW2n−1のオン状態
が固定される。
【0016】上記nチャンネル型MOSトランジスタM
1のドレイン電極はスイッチ16を介してpチャンネル
型MOSトランジスタM5のドレイン電極とゲート電
極、及びpチャンネル型MOSトランジスタM2のドレ
イン電極とゲート電極に結合される。pチャンネル型M
OSトランジスタM5のソース電極はモニタパッド15
に結合される。
1のドレイン電極はスイッチ16を介してpチャンネル
型MOSトランジスタM5のドレイン電極とゲート電
極、及びpチャンネル型MOSトランジスタM2のドレ
イン電極とゲート電極に結合される。pチャンネル型M
OSトランジスタM5のソース電極はモニタパッド15
に結合される。
【0017】また、上記pチャンネル型MOSトランジ
スタM2のソース電極は高電位側電源Vddに結合され
る。pチャンネル型MOSトランジスタM2にpチャン
ネル型MOSトランジスタM3がカレントミラー結合さ
れている。pチャンネル型MOSトランジスタM3は、
ソース電極が高電位側電源Vddに結合され、ドレイン
電極が、nチャンネル型MOSトランジスタM4のドレ
イン電極及びゲート電極に結合される。このnチャンネ
ル型MOSトランジスタM4のドレイン電極及びゲート
電極の電圧はVGで示され、後段の増幅回路12へバイ
アス電圧として供給される。nチャンネル型MOSトラ
ンジスタM4のソース電極はグランドGNDに結合され
る。
スタM2のソース電極は高電位側電源Vddに結合され
る。pチャンネル型MOSトランジスタM2にpチャン
ネル型MOSトランジスタM3がカレントミラー結合さ
れている。pチャンネル型MOSトランジスタM3は、
ソース電極が高電位側電源Vddに結合され、ドレイン
電極が、nチャンネル型MOSトランジスタM4のドレ
イン電極及びゲート電極に結合される。このnチャンネ
ル型MOSトランジスタM4のドレイン電極及びゲート
電極の電圧はVGで示され、後段の増幅回路12へバイ
アス電圧として供給される。nチャンネル型MOSトラ
ンジスタM4のソース電極はグランドGNDに結合され
る。
【0018】次に、各部の詳細な構成例について説明す
る。
る。
【0019】図2には基準電圧発生回路11の構成例が
示される。
示される。
【0020】pチャンネル型MOSトランジスタM22
とnチャンネル型MOSトランジスタM21が直列接続
され、pチャンネル型MOSトランジスタM23とnチ
ャンネル型MOSトランジスタM24とが直列接続され
る。nチャンネル型MOSトランジスタM21はディプ
レション型とされ、ゲート電極とソース電極とがグラン
ドGNDに結合される。nチャンネル型MOSトランジ
スタM21のドレイン電極はpチャンネル型MOSトラ
ンジスタM22のドレイン電極に結合されるとともに、
当該pチャンネル型MOSトランジスタM22のゲート
電極及びpチャンネル型MOSトランジスタM23のゲ
ート電極に結合される。pチャンネル型MOSトランジ
スタM22,M23のソース電極は高電位側電源Vdd
に結合される。nチャンネル型MOSトランジスタM2
4のゲート電極及びドレイン電極がpチャンネル型MO
SトランジスタM23のドレイン電極に結合され、そこ
から、nチャンネル型MOSトランジスタM21のしき
い値とnチャンネル型MOSトランジスタM21のしき
い値との差分が、定電圧VBとして出力される。
とnチャンネル型MOSトランジスタM21が直列接続
され、pチャンネル型MOSトランジスタM23とnチ
ャンネル型MOSトランジスタM24とが直列接続され
る。nチャンネル型MOSトランジスタM21はディプ
レション型とされ、ゲート電極とソース電極とがグラン
ドGNDに結合される。nチャンネル型MOSトランジ
スタM21のドレイン電極はpチャンネル型MOSトラ
ンジスタM22のドレイン電極に結合されるとともに、
当該pチャンネル型MOSトランジスタM22のゲート
電極及びpチャンネル型MOSトランジスタM23のゲ
ート電極に結合される。pチャンネル型MOSトランジ
スタM22,M23のソース電極は高電位側電源Vdd
に結合される。nチャンネル型MOSトランジスタM2
4のゲート電極及びドレイン電極がpチャンネル型MO
SトランジスタM23のドレイン電極に結合され、そこ
から、nチャンネル型MOSトランジスタM21のしき
い値とnチャンネル型MOSトランジスタM21のしき
い値との差分が、定電圧VBとして出力される。
【0021】トリミング回路19は、特に制限されない
が、ヒューズ回路群18とその出力信号をデコードする
ためのデコーダ13とを含む。ヒューズ回路群18は複
数のヒューズ回路18−1,18−2,18−3,…か
ら成る。複数のヒューズ回路18−1,18−2,18
−3,…は互いに同一構成とされ、図3にはそのうちの
ヒューズ回路18−1についての構成例が代表的に示さ
れる。
が、ヒューズ回路群18とその出力信号をデコードする
ためのデコーダ13とを含む。ヒューズ回路群18は複
数のヒューズ回路18−1,18−2,18−3,…か
ら成る。複数のヒューズ回路18−1,18−2,18
−3,…は互いに同一構成とされ、図3にはそのうちの
ヒューズ回路18−1についての構成例が代表的に示さ
れる。
【0022】図3に示されるように、ポリシリコンによ
るヒューズFが形成され、このヒューズFの一端が抵抗
36及びpチャンネル型MOSトランジスタM31を介
して高電位側電源Vddに結合される。また、上記ヒュ
ーズFの他端は抵抗37を介してグランドGNDに結合
される。ヒューズFの両端にはそれぞれヒューズパッド
31,32が結合される。抵抗36とヒューズFとの結
合ノード(これをN1で示す)の論理がインバータ3
3,34を介してデコーダ13(図1参照)に伝達され
る。また、インバータ33の入力端子とグランドGND
との間にnチャンネル型MOSトランジスタM32が設
けられ、このnチャンネル型MOSトランジスタM32
のゲート電極と、上記pチャンネル型MOSトランジス
タM31のゲート電極とに端子35が結合される。端子
35がローレベルにされるとき、pチャンネル型MOS
トランジスタM31がオンされ、nチャンネル型MOS
トランジスタM32がオンされることにより、このヒュ
ーズ回路18−1が活性化される。この状態で、ノード
N1の論理はハイレベルとされる。それによりインバー
タ34の出力端子はハイレベルとされる。一方、ヒュー
ズパッド31がグランドGNDに短絡されると、ノード
N1の論理がローレベルとなり、インバータ34の出力
端子もローレベルとなる。つまり、ヒューズパッド31
をグランドGNDに結合させるか否かによって、ヒュー
ズ回路18−1の出力論理の切り換えを行うことができ
る。そのようなヒューズ回路18−1,18−2,18
−3,…の出力信号が後段のデコーダ13でデコードさ
れることにより、CMOSアナログスイッチSW1〜S
W2n−1を選択的にオンさせるための信号を形成する
ことができる。
るヒューズFが形成され、このヒューズFの一端が抵抗
36及びpチャンネル型MOSトランジスタM31を介
して高電位側電源Vddに結合される。また、上記ヒュ
ーズFの他端は抵抗37を介してグランドGNDに結合
される。ヒューズFの両端にはそれぞれヒューズパッド
31,32が結合される。抵抗36とヒューズFとの結
合ノード(これをN1で示す)の論理がインバータ3
3,34を介してデコーダ13(図1参照)に伝達され
る。また、インバータ33の入力端子とグランドGND
との間にnチャンネル型MOSトランジスタM32が設
けられ、このnチャンネル型MOSトランジスタM32
のゲート電極と、上記pチャンネル型MOSトランジス
タM31のゲート電極とに端子35が結合される。端子
35がローレベルにされるとき、pチャンネル型MOS
トランジスタM31がオンされ、nチャンネル型MOS
トランジスタM32がオンされることにより、このヒュ
ーズ回路18−1が活性化される。この状態で、ノード
N1の論理はハイレベルとされる。それによりインバー
タ34の出力端子はハイレベルとされる。一方、ヒュー
ズパッド31がグランドGNDに短絡されると、ノード
N1の論理がローレベルとなり、インバータ34の出力
端子もローレベルとなる。つまり、ヒューズパッド31
をグランドGNDに結合させるか否かによって、ヒュー
ズ回路18−1の出力論理の切り換えを行うことができ
る。そのようなヒューズ回路18−1,18−2,18
−3,…の出力信号が後段のデコーダ13でデコードさ
れることにより、CMOSアナログスイッチSW1〜S
W2n−1を選択的にオンさせるための信号を形成する
ことができる。
【0023】また、ヒューズFを溶断することにより、
ノードN1の論理をハイレベルに固定することができ
る。このヒューズ溶断は、ウェーハプロービングにおい
てスイッチ回路14の状態が決定された後に、ヒューズ
パッド31,32を介してヒューズFに比較的高めの電
圧を印加してヒューズFに電流を流すことによって行わ
れる。
ノードN1の論理をハイレベルに固定することができ
る。このヒューズ溶断は、ウェーハプロービングにおい
てスイッチ回路14の状態が決定された後に、ヒューズ
パッド31,32を介してヒューズFに比較的高めの電
圧を印加してヒューズFに電流を流すことによって行わ
れる。
【0024】図4には増幅回路12の構成例が示され
る。
る。
【0025】pチャンネル型MOSトランジスタM44
のソース電極と、pチャンネル型MOSトランジスタM
45のソース電極とが、定電流源を構成するpチャンネ
ル型MOSトランジスタM43を介して高電位側電源V
ddに結合される。pチャンネル型MOSトランジスタ
M44のコレクタ電極はnチャンネル型MOSトランジ
スタM46を介してグランドGNDに結合され、pチャ
ンネル型MOSトランジスタM45のコレクタ電極はn
チャンネル型MOSトランジスタM47を介してグラン
ドGNDに結合される。nチャンネル型MOSトランジ
スタM47のゲート電極はnチャンネル型MOSトラン
ジスタM46のゲート電極及びソース電極に接続される
ことで、カレントミラー結合される。信号は、差動入力
端子43,44を介してpチャンネル型MOSトランジ
スタM44,M45に入力される。pチャンネル型MO
SトランジスタM45のドレイン電極から出力信号が得
られ、それが後段のnチャンネル型MOSトランジスタ
M49のゲート電極に入力される。nチャンネル型MO
SトランジスタM49のコレクタ電極はpチャンネル型
MOSトランジスタM48を介して高電位側電源Vdd
に結合される。nチャンネル型MOSトランジスタM4
9とpチャンネル型MOSトランジスタM48との直列
接続ノードから出力電圧Voutが得られる。また、n
チャンネル型MOSトランジスタM49のドレイン電極
とゲート電極との間には、位相補償のためのキャパシタ
41と抵抗42との直列回路が接続されている。
のソース電極と、pチャンネル型MOSトランジスタM
45のソース電極とが、定電流源を構成するpチャンネ
ル型MOSトランジスタM43を介して高電位側電源V
ddに結合される。pチャンネル型MOSトランジスタ
M44のコレクタ電極はnチャンネル型MOSトランジ
スタM46を介してグランドGNDに結合され、pチャ
ンネル型MOSトランジスタM45のコレクタ電極はn
チャンネル型MOSトランジスタM47を介してグラン
ドGNDに結合される。nチャンネル型MOSトランジ
スタM47のゲート電極はnチャンネル型MOSトラン
ジスタM46のゲート電極及びソース電極に接続される
ことで、カレントミラー結合される。信号は、差動入力
端子43,44を介してpチャンネル型MOSトランジ
スタM44,M45に入力される。pチャンネル型MO
SトランジスタM45のドレイン電極から出力信号が得
られ、それが後段のnチャンネル型MOSトランジスタ
M49のゲート電極に入力される。nチャンネル型MO
SトランジスタM49のコレクタ電極はpチャンネル型
MOSトランジスタM48を介して高電位側電源Vdd
に結合される。nチャンネル型MOSトランジスタM4
9とpチャンネル型MOSトランジスタM48との直列
接続ノードから出力電圧Voutが得られる。また、n
チャンネル型MOSトランジスタM49のドレイン電極
とゲート電極との間には、位相補償のためのキャパシタ
41と抵抗42との直列回路が接続されている。
【0026】また、nチャンネル型MOSトランジスタ
M41と、pチャンネル型MOSトランジスタM42と
が直列接続される。nチャンネル型MOSトランジスタ
M41のゲート電極には、上記pチャンネル型MOSト
ランジスタM3とnチャンネル型MOSトランジスタM
4との直列接続ノードから出力されたバイアス電圧VG
(図1参照)が入力される。nチャンネル型MOSトラ
ンジスタM41のソース電極はグランドGNDに結合さ
れる。nチャンネル型MOSトランジスタM41のコレ
クタ電極がpチャンネル型MOSトランジスタM42の
ドレイン電極に結合されるとともに、pチャンネル型M
OSトランジスタM42,M43,M48のゲート電極
に共通接続されることで、pチャンネル型MOSトラン
ジスタM43,M48がpチャンネル型MOSトランジ
スタM42に対してカレントミラー結合される。
M41と、pチャンネル型MOSトランジスタM42と
が直列接続される。nチャンネル型MOSトランジスタ
M41のゲート電極には、上記pチャンネル型MOSト
ランジスタM3とnチャンネル型MOSトランジスタM
4との直列接続ノードから出力されたバイアス電圧VG
(図1参照)が入力される。nチャンネル型MOSトラ
ンジスタM41のソース電極はグランドGNDに結合さ
れる。nチャンネル型MOSトランジスタM41のコレ
クタ電極がpチャンネル型MOSトランジスタM42の
ドレイン電極に結合されるとともに、pチャンネル型M
OSトランジスタM42,M43,M48のゲート電極
に共通接続されることで、pチャンネル型MOSトラン
ジスタM43,M48がpチャンネル型MOSトランジ
スタM42に対してカレントミラー結合される。
【0027】上記構成の動作を説明する。
【0028】基準電圧発生回路11からの出力電圧をV
Bとし、抵抗ラダー17における1タップの抵抗値をr
とし、グランドGNDに最も近いタップとグランドGN
Dとの間の抵抗値をR0とする。今、スイッチ回路14
における中央のCMOSアナログスイッチSWnがオン
されているとすると、nチャンネル型MOSトランジス
タM1に流れる電流I1は、次のようになる。
Bとし、抵抗ラダー17における1タップの抵抗値をr
とし、グランドGNDに最も近いタップとグランドGN
Dとの間の抵抗値をR0とする。今、スイッチ回路14
における中央のCMOSアナログスイッチSWnがオン
されているとすると、nチャンネル型MOSトランジス
タM1に流れる電流I1は、次のようになる。
【0029】I1=VB/R ただし、R=R0+(n−1)・r ここで、抵抗値の絶対値が「δ」だけばらついて、その
抵抗値がR’になったと仮定すると、 R’={R0+(n−1)・r}(1+δ) となる。次にk番目(1≦k≦2n−1)を選んだ場合
の抵抗値をR”とすると、 R”={R0+(k−1)・r}(1+δ) となり、k=k0のときに、R”≒Rにできたとする
と、 {R0+(K0−1)・r}(1+δ)=R0+(n−
1)・r となる。これを解くと、 k0≒{n+(1−R0/r)δ}/(1+δ) となる。
抵抗値がR’になったと仮定すると、 R’={R0+(n−1)・r}(1+δ) となる。次にk番目(1≦k≦2n−1)を選んだ場合
の抵抗値をR”とすると、 R”={R0+(k−1)・r}(1+δ) となり、k=k0のときに、R”≒Rにできたとする
と、 {R0+(K0−1)・r}(1+δ)=R0+(n−
1)・r となる。これを解くと、 k0≒{n+(1−R0/r)δ}/(1+δ) となる。
【0030】例えば、n=4、r/R0=1の場合で抵
抗値が製造ばらつきにより30%増加((δ=0.3)
したとすると、k0≒3となる。k0=3と設計する
と、R”/R=0.975となる。すなわち、抵抗値の
絶対値が製造ばらつきで、30%増加した場合場合で
も、スイッチ16をモニタパッド15側に切り換え、モ
ニタパッドを介して抵抗ラダー17に流れる電流をモニ
タし、タップを一つ下げるようにすれば、2.5%の誤
差に抑えることができる。そのような調整を、半導体集
積回路の製造工程におけるウェーハプロービングの段階
で行うことにより、抵抗ラダー17のプロセスばらつき
をも抑えることができ、それによって、定電流の精度向
上を図ることができる。
抗値が製造ばらつきにより30%増加((δ=0.3)
したとすると、k0≒3となる。k0=3と設計する
と、R”/R=0.975となる。すなわち、抵抗値の
絶対値が製造ばらつきで、30%増加した場合場合で
も、スイッチ16をモニタパッド15側に切り換え、モ
ニタパッドを介して抵抗ラダー17に流れる電流をモニ
タし、タップを一つ下げるようにすれば、2.5%の誤
差に抑えることができる。そのような調整を、半導体集
積回路の製造工程におけるウェーハプロービングの段階
で行うことにより、抵抗ラダー17のプロセスばらつき
をも抑えることができ、それによって、定電流の精度向
上を図ることができる。
【0031】最適なタップが決定されたなら、対応する
タップを選択するスイッチが常にオンされるように、ヒ
ューズ回路群において対応されるヒューズ回路のヒュー
ズFが溶断される。
タップを選択するスイッチが常にオンされるように、ヒ
ューズ回路群において対応されるヒューズ回路のヒュー
ズFが溶断される。
【0032】上記の例によれば以下の作用効果が得られ
る。
る。
【0033】(1)抵抗ラダー17が半導体基板に形成
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなる。従来回路では、半導体集積回路の内部の
グランドレベルと外部のグランドレベルとのずれによっ
て電源ノイズが発生したが、抵抗ラダー17がチップに
内蔵されることで、グランドレベルが整合され、それに
よって、ノイズが低減される。
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなる。従来回路では、半導体集積回路の内部の
グランドレベルと外部のグランドレベルとのずれによっ
て電源ノイズが発生したが、抵抗ラダー17がチップに
内蔵されることで、グランドレベルが整合され、それに
よって、ノイズが低減される。
【0034】(2)トリミング回路19により抵抗ラダ
ー17のタップ選択状態を制御することができるので、
抵抗ラダー17に流れる電流をモニタパッド15を介し
てモニタしながら、抵抗ラダー17のタップ選択状態を
制御することにより、ウェーハ内での抵抗ばらつきを抑
えることができ、それにより電流源の精度向上を図るこ
とができる。
ー17のタップ選択状態を制御することができるので、
抵抗ラダー17に流れる電流をモニタパッド15を介し
てモニタしながら、抵抗ラダー17のタップ選択状態を
制御することにより、ウェーハ内での抵抗ばらつきを抑
えることができ、それにより電流源の精度向上を図るこ
とができる。
【0035】(3)上記抵抗ラダー17に流れる電流の
伝達経路を、上記モニタパッド15を含む第1経路と、
後段回路に定電流を供給するためのカレントミラー回路
を含む第2経路とに切り換え可能なスイッチ16を設け
ることにより、モニタパッド15を介してトリミング時
の定電流モニタを容易に行うことができる。
伝達経路を、上記モニタパッド15を含む第1経路と、
後段回路に定電流を供給するためのカレントミラー回路
を含む第2経路とに切り換え可能なスイッチ16を設け
ることにより、モニタパッド15を介してトリミング時
の定電流モニタを容易に行うことができる。
【0036】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0037】例えば、図5に示されるように、基準電圧
発生回路11の出力電圧VBを演算増幅器AMP1の反
転入力端子に伝達し、スイッチ回路14に、演算増幅器
AMP1の非反転入力端子を結合させるようにしても良
い。この場合、演算増幅器AMP1の出力信号を受ける
MOSFETM1はPチャンネル型とされる。このよう
にしても、図1に示される回路と同様の作用効果を得る
ことができる。
発生回路11の出力電圧VBを演算増幅器AMP1の反
転入力端子に伝達し、スイッチ回路14に、演算増幅器
AMP1の非反転入力端子を結合させるようにしても良
い。この場合、演算増幅器AMP1の出力信号を受ける
MOSFETM1はPチャンネル型とされる。このよう
にしても、図1に示される回路と同様の作用効果を得る
ことができる。
【0038】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバイア
ス回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電源回路に広く適用
することができる。
なされた発明をその背景となった利用分野であるバイア
ス回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電源回路に広く適用
することができる。
【0039】本発明は、少なくとも抵抗ラダーを備える
ことを条件に適用することができる。
ことを条件に適用することができる。
【0040】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0041】すなわち、抵抗ラダーが半導体基板に形成
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなり、それにより、ノイズの低減を図ることが
できる。また、トリミング回路により抵抗ラダーのタッ
プ選択が行われるようになっているので、抵抗のプロセ
スばらつきをも低減することができ、定電流の精度向上
を図ることができる。
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなり、それにより、ノイズの低減を図ることが
できる。また、トリミング回路により抵抗ラダーのタッ
プ選択が行われるようになっているので、抵抗のプロセ
スばらつきをも低減することができ、定電流の精度向上
を図ることができる。
【図1】本発明にかかる定電流回路及びそれを含む半導
体集積回路の一例が示される回路図である。
体集積回路の一例が示される回路図である。
【図2】図1における基準電圧発生回路の構成例回路図
である。
である。
【図3】図1におけるヒューズ回路の構成例回路図であ
る。
る。
【図4】図1における増幅回路の構成例回路図である。
【図5】本発明にかかる定電流回路及びそれを含む半導
体集積回路の別の構成例が示される回路図である。
体集積回路の別の構成例が示される回路図である。
11 基準電圧発生回路 12 増幅回路 13 デコーダ 14 スイッチ回路 15 パッド 16 スイッチ 17 抵抗ラダー 18 ヒューズ回路群 19 トリミング回路 21 バイアス回路 SW1〜SW2n−1 CMOSアナログスイッチ
Claims (3)
- 【請求項1】 基準電圧を発生させるための基準電圧発
生回路と、 上記基準電圧発生回路で発生された基準電圧を増幅する
ための演算増幅器と、 上記演算増幅器の出力電圧を受けるトランジスタと、 上記トランジスタに直列接続された抵抗ラダーと、 上記抵抗ラダーの複数のタップを選択的に上記演算増幅
器の入力端子にフィードバックするためのスイッチ回路
と、 上記スイッチ回路の動作を制御するためのトリミング回
路と、 を含んで一つの半導体基板に形成された定電流回路。 - 【請求項2】 上記抵抗ラダーに流れる電流の伝達経路
を、上記モニタパッドを含む第1経路と、後段回路に定
電流を供給するためのカレントミラー回路を含む第2経
路とに切り換え可能なスイッチを含む請求項1記載の定
電流回路。 - 【請求項3】 定電流源トランジスタを含む増幅回路
と、上記増幅回路における定電流源トランジスタをバイ
アスするためのバイアス回路とを含んで一つの半導体基
板に形成された半導体集積回路において、 上記バイアス回路は、上記基準電圧発生回路で発生され
た基準電圧を増幅するための演算増幅器と、 上記演算増幅器の出力電圧を受けるトランジスタと、 上記トランジスタに直列接続された抵抗ラダーと、 上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路と、 上記スイッチ回路の動作を制御するためのトリミング回
路と、 上記抵抗ラダーに流れる電流の外部モニタを可能とする
モニタパッドと、 上記抵抗ラダーに流れる電流の伝達経路を、上記モニタ
パッドを含む第1経路と、後段回路に定電流を供給する
ためのカレントミラー回路を含む第2経路とに切り換え
可能なスイッチと、 上記カレントミラー回路の出力電流を電圧に変換するこ
とで、上記増幅回路における定電流源トランジスタをバ
イアスするためのバイアス電圧を形成する電圧出力段と
を含んで成ることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10152609A JPH11346127A (ja) | 1998-06-02 | 1998-06-02 | 定電流回路及び半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10152609A JPH11346127A (ja) | 1998-06-02 | 1998-06-02 | 定電流回路及び半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11346127A true JPH11346127A (ja) | 1999-12-14 |
Family
ID=15544148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10152609A Withdrawn JPH11346127A (ja) | 1998-06-02 | 1998-06-02 | 定電流回路及び半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11346127A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006059438A1 (ja) * | 2004-11-30 | 2006-06-08 | Rohm Co., Ltd | 電圧生成回路、定電流回路および発光ダイオード駆動回路 |
JP2009069034A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 電圧センサモジュール |
JP2011159355A (ja) * | 2010-02-01 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体記憶装置 |
CN103576728A (zh) * | 2012-07-27 | 2014-02-12 | 株式会社理光 | 微调电路,微调方法,以及电源装置 |
JP2018074560A (ja) * | 2016-10-28 | 2018-05-10 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | エンベロープトラッキング電流バイアス回路及び電力増幅装置 |
JP2019036771A (ja) * | 2017-08-10 | 2019-03-07 | ローム株式会社 | 差動回路、調節方法、プログラム |
US10895888B2 (en) | 2019-04-04 | 2021-01-19 | Seiko Epson Corporation | Watch and manufacturing method of constant current circuit |
CN114910690A (zh) * | 2022-07-19 | 2022-08-16 | 成都市易冲半导体有限公司 | 充电控制芯片中电流高精度采样***复用修调结构及方法 |
-
1998
- 1998-06-02 JP JP10152609A patent/JPH11346127A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006059438A1 (ja) * | 2004-11-30 | 2006-06-08 | Rohm Co., Ltd | 電圧生成回路、定電流回路および発光ダイオード駆動回路 |
JPWO2006059438A1 (ja) * | 2004-11-30 | 2008-06-05 | ローム株式会社 | 電圧生成回路、定電流回路および発光ダイオード駆動回路 |
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CN103576728A (zh) * | 2012-07-27 | 2014-02-12 | 株式会社理光 | 微调电路,微调方法,以及电源装置 |
US9148133B2 (en) | 2012-07-27 | 2015-09-29 | Ricoh Electronic Devices Co., Ltd. | Trimming circuit, power supply including trimming circuit, and trimming method |
JP2018074560A (ja) * | 2016-10-28 | 2018-05-10 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | エンベロープトラッキング電流バイアス回路及び電力増幅装置 |
JP2019036771A (ja) * | 2017-08-10 | 2019-03-07 | ローム株式会社 | 差動回路、調節方法、プログラム |
US10895888B2 (en) | 2019-04-04 | 2021-01-19 | Seiko Epson Corporation | Watch and manufacturing method of constant current circuit |
CN114910690A (zh) * | 2022-07-19 | 2022-08-16 | 成都市易冲半导体有限公司 | 充电控制芯片中电流高精度采样***复用修调结构及方法 |
CN114910690B (zh) * | 2022-07-19 | 2022-09-20 | 成都市易冲半导体有限公司 | 充电控制芯片中电流高精度采样***复用修调结构及方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |