JPH11346127A - Constant current circuit and semiconductor integrated circuit - Google Patents
Constant current circuit and semiconductor integrated circuitInfo
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- JPH11346127A JPH11346127A JP10152609A JP15260998A JPH11346127A JP H11346127 A JPH11346127 A JP H11346127A JP 10152609 A JP10152609 A JP 10152609A JP 15260998 A JP15260998 A JP 15260998A JP H11346127 A JPH11346127 A JP H11346127A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、定電流回路、さら
にはそれにおける電流ノイズの低減化技術に関し、例え
ば増幅回路を含む半導体集積回路に適用して有効な技術
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant current circuit and a technique for reducing current noise in the circuit, and more particularly to a technique effective when applied to a semiconductor integrated circuit including an amplifier circuit.
【０００２】[0002]
【従来の技術】電圧を電流に変換する電圧−電流変換回
路として、非反転型増幅器とＭＯＳトランジスタによる
カレントミラー回路とを結合して成るものが知られてい
る。非反転型増幅器の非反転入力端子には基準電圧が入
力される。非反転型増幅回路の出力端子には第１ＭＯＳ
トランジスタのゲート電極が結合される。この第１ＭＯ
Ｓトランジスタのソース電極は非反転型増幅回路の反転
入力端子にフィードバックされるとともに、抵抗を介し
てグランドに結合される。また、上記第１ＭＯＳトラン
ジスタのドレイン電極は、負荷である第２ＭＯＳトラン
ジスタを介して高電位側電源に結合される。そして、こ
の第２ＭＯＳトランジスタに第３ＭＯＳトランジスタが
カレントミラー結合され、この第３ＭＯＳトランジスタ
を介して、上記基準電圧に応じた電流を得ることができ
る。2. Description of the Related Art As a voltage-current conversion circuit for converting a voltage into a current, a voltage-current conversion circuit in which a non-inverting amplifier and a current mirror circuit including MOS transistors are connected is known. A reference voltage is input to a non-inverting input terminal of the non-inverting amplifier. The first MOS is connected to the output terminal of the non-inverting amplifier circuit.
The gate electrodes of the transistors are coupled. This first MO
The source electrode of the S transistor is fed back to the inverting input terminal of the non-inverting amplifier circuit and is coupled to ground via a resistor. The drain electrode of the first MOS transistor is coupled to a high-potential power supply via a second MOS transistor that is a load. Then, a third MOS transistor is current mirror-coupled to the second MOS transistor, and a current corresponding to the reference voltage can be obtained via the third MOS transistor.
【０００３】尚、電流−電圧変換回路について記載され
た文献の例としては、ＣＱ出版社から発行された「ＯＰ
アンプ回路の設計（第２５４頁，第２５５頁）」があ
る。[0003] As an example of a document describing a current-voltage conversion circuit, "OP published by CQ publisher"
Design of Amplifier Circuit (Pages 254, 255) ".
【０００４】[0004]
【発明が解決しようとする課題】上記非反転型増幅回路
やＭＯＳトランジスタは、一つの半導体基板に形成され
るが、上記第２ＭＯＳトランジスタのソース電極とグラ
ンドとの間に結合された抵抗は、半導体集積回路の外部
に外付けされる。そのような電圧−電流変換回路につい
て本願発明者が検討したところ、当該電圧−電流変換回
路が含まれる半導体集積回路内部のグランドレベルと、
上記外付けされた抵抗のグランドレベル（外部グランド
レベル）との間にずれが生じ、そのずれに起因して発生
するノイズが出力電流に重畳されることが見いだされ
た。一般に上記構成の電圧−電流回路は、差動型アンプ
などのアナログ系の定電流源用ＭＯＳトランジスタをバ
イアスするためのバイアス回路などに適用される。その
場合、上記電圧−電流回路の出力電流に重畳されたノイ
ズによって、差動型アンプ若しくはその後段回路が誤動
作するおそれがある。The non-inverting amplifier circuit and the MOS transistor are formed on one semiconductor substrate, but the resistance coupled between the source electrode of the second MOS transistor and the ground is a semiconductor. Externally attached to the outside of the integrated circuit. When the present inventor examined such a voltage-current conversion circuit, the ground level inside the semiconductor integrated circuit including the voltage-current conversion circuit,
It has been found that a deviation occurs from the ground level (external ground level) of the externally attached resistor, and noise generated due to the deviation is superimposed on the output current. In general, the voltage-current circuit having the above configuration is applied to a bias circuit for biasing an analog constant current source MOS transistor such as a differential amplifier. In this case, the noise superimposed on the output current of the voltage-current circuit may cause the differential amplifier or the subsequent circuit to malfunction.
【０００５】本発明の目的は、ノイズを低減するための
技術を提供することにある。An object of the present invention is to provide a technique for reducing noise.
【０００６】[0006]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【０００７】すなわち、基準電圧を発生させるための基
準電圧発生回路（１１）と、上記基準電圧発生回路で発
生された基準電圧を増幅するための演算増幅器（ＡＭＰ
１）と、上記演算増幅器の出力電圧を受けるトランジス
タ（Ｍ１）と、上記トランジスタに直列接続された抵抗
ラダー（１７）と、上記抵抗ラダーのタップを選択的に
上記演算増幅器の入力端子にフィードバックするための
スイッチ回路（１４）と、上記スイッチ回路の動作を制
御するためのトリミング回路（１９）と、上記抵抗ラダ
ーに流れる電流の外部モニタを可能とするモニタパッド
（１５）とを含んで、一つの半導体基板に形成する。That is, a reference voltage generating circuit (11) for generating a reference voltage and an operational amplifier (AMP) for amplifying the reference voltage generated by the reference voltage generating circuit.
1), a transistor (M1) receiving the output voltage of the operational amplifier, a resistor ladder (17) connected in series to the transistor, and a tap of the resistor ladder are selectively fed back to the input terminal of the operational amplifier. Circuit, a trimming circuit (19) for controlling the operation of the switch circuit, and a monitor pad (15) for externally monitoring the current flowing through the resistor ladder. Formed on one semiconductor substrate.
【０００８】上記した手段によれば、抵抗ラダーが半導
体基板に形成されることから、この抵抗ラダーのグラン
ドレベルが、当該半導体基板に形成される別の回路のグ
ランドレベルと等しくなり、このことが、ノイズの低減
化を達成する。According to the above means, since the resistor ladder is formed on the semiconductor substrate, the ground level of the resistor ladder becomes equal to the ground level of another circuit formed on the semiconductor substrate. And achieve noise reduction.
【０００９】また、モニタパッドを介してトリミング時
の定電流モニタを容易に行うには、上記抵抗ラダーに流
れる電流の伝達経路を、上記モニタパッドを含む第１経
路と、後段回路に定電流を供給するためのカレントミラ
ー回路を含む第２経路とに切り換え可能なスイッチ（１
６）を設けるとよい。In order to easily monitor a constant current at the time of trimming via a monitor pad, a transmission path of a current flowing through the resistor ladder is provided by a first path including the monitor pad and a constant current to a subsequent circuit. Switch (1) that can be switched to a second path including a current mirror circuit for supplying
6) may be provided.
【００１０】そして、定電流源トランジスタを含む増幅
回路（１２）と、上記増幅回路における定電流源トラン
ジスタをバイアスするためのバイアス回路（２１）とを
含んで半導体集積回路が形成されるとき、上記バイアス
回路は、上記基準電圧発生回路で発生された基準電圧を
増幅するための演算増幅器（ＡＭＰ１）と、上記演算増
幅器の出力電圧を受けるトランジスタ（Ｍ１）と、上記
トランジスタに直列接続された抵抗ラダー（１７）と、
上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路（１
４）と、上記スイッチ回路の動作を制御するためのトリ
ミング回路（１９）と、上記抵抗ラダーに流れる電流の
外部モニタを可能とするモニタパッド（１５）と、上記
抵抗ラダーに流れる電流の伝達経路を第１経路と第２経
路とに切り換え可能なスイッチ（１６）と、上記カレン
トミラー回路の出力電流を電圧に変換することで、上記
増幅回路における定電流源トランジスタをバイアスする
ためのバイアス電圧を形成する電圧出力段（Ｍ４）とを
含んで構成することができる。When a semiconductor integrated circuit is formed including an amplifier circuit (12) including a constant current source transistor and a bias circuit (21) for biasing the constant current source transistor in the amplifier circuit, The bias circuit includes an operational amplifier (AMP1) for amplifying the reference voltage generated by the reference voltage generation circuit, a transistor (M1) for receiving an output voltage of the operational amplifier, and a resistor ladder connected in series to the transistor. (17)
A switch circuit (1) for selectively feeding back the tap of the resistor ladder to the input terminal of the operational amplifier.
4) a trimming circuit (19) for controlling the operation of the switch circuit; a monitor pad (15) for enabling external monitoring of the current flowing through the resistor ladder; and a transmission path for the current flowing through the resistor ladder. (16) that can switch between the first path and the second path, and converting the output current of the current mirror circuit into a voltage, thereby setting a bias voltage for biasing a constant current source transistor in the amplifier circuit. And a voltage output stage (M4) to be formed.
【００１１】[0011]
【発明の実施の形態】図１には本発明にかかる定電流回
路を含む半導体集積回路が示される。FIG. 1 shows a semiconductor integrated circuit including a constant current circuit according to the present invention.
【００１２】図１に示される半導体集積回路は、特に制
限されないが、定電流源トランジスタを含む増幅回路１
２と、この増幅回路１２における定電流源トランジスタ
をバイアスするためのバイアス回路２１とを含み、公知
の半導体集積回路製造技術により、単結晶シリコン基板
などの一つの半導体基板に形成される。Although not particularly limited, the semiconductor integrated circuit shown in FIG. 1 includes an amplifying circuit 1 including a constant current source transistor.
2 and a bias circuit 21 for biasing the constant current source transistor in the amplifier circuit 12, and are formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique.
【００１３】バイアス回路２１は、基本的には基準電圧
ＶＢに基づいて定電流を形成する定電流回路とされ、以
下のように構成される。The bias circuit 21 is basically a constant current circuit that forms a constant current based on the reference voltage VB, and is configured as follows.
【００１４】基準電圧ＶＢを発生するための基準電圧発
生回路１１が設けられ、発生された基準電圧ＶＢが後段
の演算増幅器ＡＭＰ１の非反転入力端子に伝達されるよ
うになっている。演算増幅器ＡＭＰ１の出力端子にｎチ
ャンネル型ＭＯＳトランジスタＭ１が結合される。この
ｎチャンネル型ＭＯＳトランジスタＭ１のソース電極に
は、抵抗ラダー１７を介してグランドＧＮＤに結合され
る。抵抗ラダー１７はポリシリコンによる複数の抵抗が
直列接続されて成る。この複数の抵抗の直列接続ノード
は「タップ」と称され、２ｎ−１個存在する（ｎは正の
整数）。タップ間の抵抗値は「ｒ」で示される。A reference voltage generating circuit 11 for generating a reference voltage VB is provided, and the generated reference voltage VB is transmitted to a non-inverting input terminal of an operational amplifier AMP1 at a subsequent stage. An n-channel MOS transistor M1 is coupled to the output terminal of the operational amplifier AMP1. The source electrode of the n-channel MOS transistor M1 is coupled to the ground GND via a resistance ladder 17. The resistor ladder 17 is formed by connecting a plurality of resistors made of polysilicon in series. The series connection node of the plurality of resistors is called a “tap”, and there are 2n−1 (n is a positive integer). The resistance value between the taps is indicated by “r”.
【００１５】上記抵抗ラダー１７における２ｎ−１個の
タップは、スイッチ回路１４を介して上記演算増幅器Ａ
ＭＰ１の反転入力端子に結合される。スイッチ回路１４
は、上記抵抗ラダー１７における２ｎ−１個のタップに
対応する２ｎ−１個のＣＭＯＳアナログスイッチＳＷ１
〜ＳＷ２ｎ−１を含んで成る。ウェーハプロービングに
おいては、上記ＣＭＯＳアナログスイッチＳＷ１〜ＳＷ
２ｎ−１がトリミング回路１９によって択一的にオン状
態にされることで、トリミングが行われる。このトリミ
ングにより、抵抗ラダー１７のプロセスばらつきが修正
される。そして、そのような修正が行われた後にはＣＭ
ＯＳアナログスイッチＳＷ１〜ＳＷ２ｎ−１のオン状態
が固定される。The 2n−1 taps in the resistor ladder 17 are connected to the operational amplifier A via the switch circuit 14.
It is coupled to the inverting input terminal of MP1. Switch circuit 14
Are 2n-1 CMOS analog switches SW1 corresponding to 2n-1 taps in the resistor ladder 17.
~ SW2n-1. In wafer probing, the CMOS analog switches SW1 to SW
The 2n-1 is selectively turned on by the trimming circuit 19 to perform trimming. By this trimming, the process variation of the resistance ladder 17 is corrected. And after such corrections are made,
The ON state of the OS analog switches SW1 to SW2n-1 is fixed.
【００１６】上記ｎチャンネル型ＭＯＳトランジスタＭ
１のドレイン電極はスイッチ１６を介してｐチャンネル
型ＭＯＳトランジスタＭ５のドレイン電極とゲート電
極、及びｐチャンネル型ＭＯＳトランジスタＭ２のドレ
イン電極とゲート電極に結合される。ｐチャンネル型Ｍ
ＯＳトランジスタＭ５のソース電極はモニタパッド１５
に結合される。The n-channel MOS transistor M
The drain electrode 1 is coupled to the drain electrode and the gate electrode of the p-channel MOS transistor M5 and the drain electrode and the gate electrode of the p-channel MOS transistor M2 via the switch 16. p-channel type M
The source electrode of the OS transistor M5 is the monitor pad 15
Is combined with
【００１７】また、上記ｐチャンネル型ＭＯＳトランジ
スタＭ２のソース電極は高電位側電源Ｖｄｄに結合され
る。ｐチャンネル型ＭＯＳトランジスタＭ２にｐチャン
ネル型ＭＯＳトランジスタＭ３がカレントミラー結合さ
れている。ｐチャンネル型ＭＯＳトランジスタＭ３は、
ソース電極が高電位側電源Ｖｄｄに結合され、ドレイン
電極が、ｎチャンネル型ＭＯＳトランジスタＭ４のドレ
イン電極及びゲート電極に結合される。このｎチャンネ
ル型ＭＯＳトランジスタＭ４のドレイン電極及びゲート
電極の電圧はＶＧで示され、後段の増幅回路１２へバイ
アス電圧として供給される。ｎチャンネル型ＭＯＳトラ
ンジスタＭ４のソース電極はグランドＧＮＤに結合され
る。The source electrode of the p-channel type MOS transistor M2 is coupled to the high potential side power supply Vdd. A p-channel MOS transistor M3 is current mirror-coupled to the p-channel MOS transistor M2. The p-channel MOS transistor M3 is
The source electrode is coupled to the high potential side power supply Vdd, and the drain electrode is coupled to the drain and gate electrodes of the n-channel MOS transistor M4. The voltage of the drain electrode and the gate electrode of the n-channel MOS transistor M4 is indicated by VG, and is supplied to the subsequent amplification circuit 12 as a bias voltage. The source electrode of the n-channel MOS transistor M4 is connected to the ground GND.
【００１８】次に、各部の詳細な構成例について説明す
る。Next, a detailed configuration example of each section will be described.
【００１９】図２には基準電圧発生回路１１の構成例が
示される。FIG. 2 shows a configuration example of the reference voltage generation circuit 11.
【００２０】ｐチャンネル型ＭＯＳトランジスタＭ２２
とｎチャンネル型ＭＯＳトランジスタＭ２１が直列接続
され、ｐチャンネル型ＭＯＳトランジスタＭ２３とｎチ
ャンネル型ＭＯＳトランジスタＭ２４とが直列接続され
る。ｎチャンネル型ＭＯＳトランジスタＭ２１はディプ
レション型とされ、ゲート電極とソース電極とがグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＭ２１のドレイン電極はｐチャンネル型ＭＯＳトラ
ンジスタＭ２２のドレイン電極に結合されるとともに、
当該ｐチャンネル型ＭＯＳトランジスタＭ２２のゲート
電極及びｐチャンネル型ＭＯＳトランジスタＭ２３のゲ
ート電極に結合される。ｐチャンネル型ＭＯＳトランジ
スタＭ２２，Ｍ２３のソース電極は高電位側電源Ｖｄｄ
に結合される。ｎチャンネル型ＭＯＳトランジスタＭ２
４のゲート電極及びドレイン電極がｐチャンネル型ＭＯ
ＳトランジスタＭ２３のドレイン電極に結合され、そこ
から、ｎチャンネル型ＭＯＳトランジスタＭ２１のしき
い値とｎチャンネル型ＭＯＳトランジスタＭ２１のしき
い値との差分が、定電圧ＶＢとして出力される。A p-channel type MOS transistor M22
And an n-channel MOS transistor M21 are connected in series, and a p-channel MOS transistor M23 and an n-channel MOS transistor M24 are connected in series. The n-channel MOS transistor M21 is of a depletion type, and has a gate electrode and a source electrode coupled to the ground GND. The drain electrode of the n-channel MOS transistor M21 is coupled to the drain electrode of the p-channel MOS transistor M22,
The gate electrode of the p-channel MOS transistor M22 and the gate electrode of the p-channel MOS transistor M23 are coupled. The source electrodes of the p-channel MOS transistors M22 and M23 are connected to the high potential side power supply Vdd.
Is combined with n-channel MOS transistor M2
4 has a p-channel type MO and a drain electrode.
The difference between the threshold value of the n-channel MOS transistor M21 and the threshold value of the n-channel MOS transistor M21 is output as the constant voltage VB.
【００２１】トリミング回路１９は、特に制限されない
が、ヒューズ回路群１８とその出力信号をデコードする
ためのデコーダ１３とを含む。ヒューズ回路群１８は複
数のヒューズ回路１８−１，１８−２，１８−３，…か
ら成る。複数のヒューズ回路１８−１，１８−２，１８
−３，…は互いに同一構成とされ、図３にはそのうちの
ヒューズ回路１８−１についての構成例が代表的に示さ
れる。The trimming circuit 19 includes, but is not limited to, a fuse circuit group 18 and a decoder 13 for decoding an output signal thereof. The fuse circuit group 18 includes a plurality of fuse circuits 18-1, 18-2, 18-3,... A plurality of fuse circuits 18-1, 18-2, 18
-3 have the same configuration, and FIG. 3 representatively shows a configuration example of the fuse circuit 18-1.
【００２２】図３に示されるように、ポリシリコンによ
るヒューズＦが形成され、このヒューズＦの一端が抵抗
３６及びｐチャンネル型ＭＯＳトランジスタＭ３１を介
して高電位側電源Ｖｄｄに結合される。また、上記ヒュ
ーズＦの他端は抵抗３７を介してグランドＧＮＤに結合
される。ヒューズＦの両端にはそれぞれヒューズパッド
３１，３２が結合される。抵抗３６とヒューズＦとの結
合ノード（これをＮ１で示す）の論理がインバータ３
３，３４を介してデコーダ１３（図１参照）に伝達され
る。また、インバータ３３の入力端子とグランドＧＮＤ
との間にｎチャンネル型ＭＯＳトランジスタＭ３２が設
けられ、このｎチャンネル型ＭＯＳトランジスタＭ３２
のゲート電極と、上記ｐチャンネル型ＭＯＳトランジス
タＭ３１のゲート電極とに端子３５が結合される。端子
３５がローレベルにされるとき、ｐチャンネル型ＭＯＳ
トランジスタＭ３１がオンされ、ｎチャンネル型ＭＯＳ
トランジスタＭ３２がオンされることにより、このヒュ
ーズ回路１８−１が活性化される。この状態で、ノード
Ｎ１の論理はハイレベルとされる。それによりインバー
タ３４の出力端子はハイレベルとされる。一方、ヒュー
ズパッド３１がグランドＧＮＤに短絡されると、ノード
Ｎ１の論理がローレベルとなり、インバータ３４の出力
端子もローレベルとなる。つまり、ヒューズパッド３１
をグランドＧＮＤに結合させるか否かによって、ヒュー
ズ回路１８−１の出力論理の切り換えを行うことができ
る。そのようなヒューズ回路１８−１，１８−２，１８
−３，…の出力信号が後段のデコーダ１３でデコードさ
れることにより、ＣＭＯＳアナログスイッチＳＷ１〜Ｓ
Ｗ２ｎ−１を選択的にオンさせるための信号を形成する
ことができる。As shown in FIG. 3, a fuse F made of polysilicon is formed, and one end of the fuse F is connected to the high-potential-side power supply Vdd via the resistor 36 and the p-channel MOS transistor M31. The other end of the fuse F is connected to the ground GND via the resistor 37. Fuse pads 31 and 32 are respectively connected to both ends of the fuse F. The logic of the connection node between the resistor 36 and the fuse F (indicated by N1) is the inverter 3
The signal is transmitted to the decoder 13 (see FIG. 1) via the signal lines 3 and 34. Also, the input terminal of the inverter 33 and the ground GND
, An n-channel MOS transistor M32 is provided.
Is coupled to the gate electrode of the p-channel MOS transistor M31. When the terminal 35 is set to the low level, the p-channel type MOS
The transistor M31 is turned on, and the n-channel MOS
When the transistor M32 is turned on, the fuse circuit 18-1 is activated. In this state, the logic of the node N1 is set to the high level. Thereby, the output terminal of the inverter 34 is set to the high level. On the other hand, when the fuse pad 31 is short-circuited to the ground GND, the logic of the node N1 becomes low level, and the output terminal of the inverter 34 also becomes low level. That is, the fuse pad 31
Can be switched depending on whether or not is coupled to the ground GND. Such a fuse circuit 18-1, 18-2, 18
The output signals of −3,... Are decoded by the decoder 13 at the subsequent stage, so that the CMOS analog switches SW1 to S
A signal for selectively turning on W2n-1 can be formed.
【００２３】また、ヒューズＦを溶断することにより、
ノードＮ１の論理をハイレベルに固定することができ
る。このヒューズ溶断は、ウェーハプロービングにおい
てスイッチ回路１４の状態が決定された後に、ヒューズ
パッド３１，３２を介してヒューズＦに比較的高めの電
圧を印加してヒューズＦに電流を流すことによって行わ
れる。Further, by blowing the fuse F,
The logic of the node N1 can be fixed at a high level. This fuse blowing is performed by applying a relatively high voltage to the fuse F via the fuse pads 31 and 32 and flowing a current to the fuse F after the state of the switch circuit 14 is determined in wafer probing.
【００２４】図４には増幅回路１２の構成例が示され
る。FIG. 4 shows a configuration example of the amplifier circuit 12.
【００２５】ｐチャンネル型ＭＯＳトランジスタＭ４４
のソース電極と、ｐチャンネル型ＭＯＳトランジスタＭ
４５のソース電極とが、定電流源を構成するｐチャンネ
ル型ＭＯＳトランジスタＭ４３を介して高電位側電源Ｖ
ｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ
Ｍ４４のコレクタ電極はｎチャンネル型ＭＯＳトランジ
スタＭ４６を介してグランドＧＮＤに結合され、ｐチャ
ンネル型ＭＯＳトランジスタＭ４５のコレクタ電極はｎ
チャンネル型ＭＯＳトランジスタＭ４７を介してグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＭ４７のゲート電極はｎチャンネル型ＭＯＳトラン
ジスタＭ４６のゲート電極及びソース電極に接続される
ことで、カレントミラー結合される。信号は、差動入力
端子４３，４４を介してｐチャンネル型ＭＯＳトランジ
スタＭ４４，Ｍ４５に入力される。ｐチャンネル型ＭＯ
ＳトランジスタＭ４５のドレイン電極から出力信号が得
られ、それが後段のｎチャンネル型ＭＯＳトランジスタ
Ｍ４９のゲート電極に入力される。ｎチャンネル型ＭＯ
ＳトランジスタＭ４９のコレクタ電極はｐチャンネル型
ＭＯＳトランジスタＭ４８を介して高電位側電源Ｖｄｄ
に結合される。ｎチャンネル型ＭＯＳトランジスタＭ４
９とｐチャンネル型ＭＯＳトランジスタＭ４８との直列
接続ノードから出力電圧Ｖｏｕｔが得られる。また、ｎ
チャンネル型ＭＯＳトランジスタＭ４９のドレイン電極
とゲート電極との間には、位相補償のためのキャパシタ
４１と抵抗４２との直列回路が接続されている。A p-channel type MOS transistor M44
Source electrode and a p-channel MOS transistor M
45 is connected to the high-potential-side power supply V via a p-channel MOS transistor M43 constituting a constant current source.
dd. The collector electrode of the p-channel MOS transistor M44 is connected to the ground GND via the n-channel MOS transistor M46, and the collector electrode of the p-channel MOS transistor M45 is n
It is coupled to ground GND via a channel type MOS transistor M47. The gate electrode of the n-channel type MOS transistor M47 is connected to the gate electrode and the source electrode of the n-channel type MOS transistor M46, so that current mirror coupling is performed. The signal is input to p-channel type MOS transistors M44 and M45 via differential input terminals 43 and 44. p-channel type MO
An output signal is obtained from the drain electrode of the S transistor M45, and is input to the gate electrode of the subsequent n-channel MOS transistor M49. n-channel type MO
The collector electrode of the S transistor M49 is connected to the high-potential-side power supply Vdd via the p-channel MOS transistor M48.
Is combined with N-channel MOS transistor M4
An output voltage Vout is obtained from a series connection node of the transistor 9 and the p-channel type MOS transistor M48. Also, n
A series circuit of a capacitor 41 and a resistor 42 for phase compensation is connected between the drain electrode and the gate electrode of the channel type MOS transistor M49.
【００２６】また、ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１と、ｐチャンネル型ＭＯＳトランジスタＭ４２と
が直列接続される。ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１のゲート電極には、上記ｐチャンネル型ＭＯＳト
ランジスタＭ３とｎチャンネル型ＭＯＳトランジスタＭ
４との直列接続ノードから出力されたバイアス電圧ＶＧ
（図１参照）が入力される。ｎチャンネル型ＭＯＳトラ
ンジスタＭ４１のソース電極はグランドＧＮＤに結合さ
れる。ｎチャンネル型ＭＯＳトランジスタＭ４１のコレ
クタ電極がｐチャンネル型ＭＯＳトランジスタＭ４２の
ドレイン電極に結合されるとともに、ｐチャンネル型Ｍ
ＯＳトランジスタＭ４２，Ｍ４３，Ｍ４８のゲート電極
に共通接続されることで、ｐチャンネル型ＭＯＳトラン
ジスタＭ４３，Ｍ４８がｐチャンネル型ＭＯＳトランジ
スタＭ４２に対してカレントミラー結合される。An n-channel MOS transistor M41 and a p-channel MOS transistor M42 are connected in series. The gate electrode of the n-channel MOS transistor M41 has the p-channel MOS transistor M3 and the n-channel MOS transistor M
Voltage VG output from the series connection node
(See FIG. 1) is input. The source electrode of the n-channel MOS transistor M41 is coupled to the ground GND. The collector electrode of the n-channel MOS transistor M41 is coupled to the drain electrode of the p-channel MOS transistor M42,
By being commonly connected to the gate electrodes of the OS transistors M42, M43, and M48, the p-channel MOS transistors M43 and M48 are current mirror-coupled to the p-channel MOS transistor M42.
【００２７】上記構成の動作を説明する。The operation of the above configuration will be described.
【００２８】基準電圧発生回路１１からの出力電圧をＶ
Ｂとし、抵抗ラダー１７における１タップの抵抗値をｒ
とし、グランドＧＮＤに最も近いタップとグランドＧＮ
Ｄとの間の抵抗値をＲ０とする。今、スイッチ回路１４
における中央のＣＭＯＳアナログスイッチＳＷｎがオン
されているとすると、ｎチャンネル型ＭＯＳトランジス
タＭ１に流れる電流Ｉ１は、次のようになる。The output voltage from the reference voltage generation circuit 11 is V
B, and the resistance value of one tap in the resistance ladder 17 is r
And the tap closest to the ground GND and the ground GND
The resistance value between D and R is R0. Now, the switch circuit 14
Assuming that the central CMOS analog switch SWn is turned on, the current I1 flowing through the n-channel MOS transistor M1 is as follows.
【００２９】Ｉ１＝ＶＢ／Ｒ ただし、Ｒ＝Ｒ０＋（ｎ−１）・ｒ ここで、抵抗値の絶対値が「δ」だけばらついて、その
抵抗値がＲ’になったと仮定すると、 Ｒ’＝｛Ｒ０＋（ｎ−１）・ｒ｝（１＋δ） となる。次にｋ番目（１≦ｋ≦２ｎ−１）を選んだ場合
の抵抗値をＲ”とすると、 Ｒ”＝｛Ｒ０＋（ｋ−１）・ｒ｝（１＋δ） となり、ｋ＝ｋ０のときに、Ｒ”≒Ｒにできたとする
と、 ｛Ｒ０＋（Ｋ０−１）・ｒ｝（１＋δ）＝Ｒ０＋（ｎ−
１）・ｒ となる。これを解くと、 ｋ０≒｛ｎ＋（１−Ｒ０／ｒ）δ｝／（１＋δ） となる。I1 = VB / R where R = R0 + (n-1) · r Here, assuming that the absolute value of the resistance value varies by “δ” and the resistance value becomes R ′, = {R0 + (n-1) .r} (1 + δ). Next, assuming that the resistance value when the kth (1 ≦ k ≦ 2n−1) is selected is R ″, R ″ = {R0 + (k−1) · r} (1 + δ), and when k = k0 , R ″ ≒ R, then {R0 + (K0−1) · r} (1 + δ) = R0 + (n−
1) · r Solving this gives k0 {n + (1-R0 / r) δ} / (1 + δ).
【００３０】例えば、ｎ＝４、ｒ／Ｒ０＝１の場合で抵
抗値が製造ばらつきにより３０％増加（（δ＝０．３）
したとすると、ｋ０≒３となる。ｋ０＝３と設計する
と、Ｒ”／Ｒ＝０．９７５となる。すなわち、抵抗値の
絶対値が製造ばらつきで、３０％増加した場合場合で
も、スイッチ１６をモニタパッド１５側に切り換え、モ
ニタパッドを介して抵抗ラダー１７に流れる電流をモニ
タし、タップを一つ下げるようにすれば、２．５％の誤
差に抑えることができる。そのような調整を、半導体集
積回路の製造工程におけるウェーハプロービングの段階
で行うことにより、抵抗ラダー１７のプロセスばらつき
をも抑えることができ、それによって、定電流の精度向
上を図ることができる。For example, when n = 4 and r / R0 = 1, the resistance value increases by 30% due to manufacturing variations ((δ = 0.3)
If so, k0 ≒ 3. If k0 = 3, R ″ /R=0.975. That is, even if the absolute value of the resistance value increases by 30% due to manufacturing variations, the switch 16 is switched to the monitor pad 15 side, and the monitor pad is By monitoring the current flowing through the resistor ladder 17 through the resistor and reducing the tap by one, an error of 2.5% can be suppressed. Such adjustment is performed by wafer probing in the manufacturing process of the semiconductor integrated circuit. By performing this step, the process variation of the resistance ladder 17 can also be suppressed, whereby the accuracy of the constant current can be improved.
【００３１】最適なタップが決定されたなら、対応する
タップを選択するスイッチが常にオンされるように、ヒ
ューズ回路群において対応されるヒューズ回路のヒュー
ズＦが溶断される。When the optimum tap is determined, the fuse F of the corresponding fuse circuit in the fuse circuit group is blown so that the switch for selecting the corresponding tap is always turned on.
【００３２】上記の例によれば以下の作用効果が得られ
る。According to the above example, the following functions and effects can be obtained.
【００３３】（１）抵抗ラダー１７が半導体基板に形成
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなる。従来回路では、半導体集積回路の内部の
グランドレベルと外部のグランドレベルとのずれによっ
て電源ノイズが発生したが、抵抗ラダー１７がチップに
内蔵されることで、グランドレベルが整合され、それに
よって、ノイズが低減される。(1) Since the resistance ladder 17 is formed on the semiconductor substrate, the ground level of the resistance ladder is
It is equal to the ground level of another circuit formed on the semiconductor substrate. In the conventional circuit, power supply noise was generated due to a difference between the internal ground level of the semiconductor integrated circuit and the external ground level. However, since the resistor ladder 17 is built in the chip, the ground level is matched, thereby reducing the noise. Is reduced.
【００３４】（２）トリミング回路１９により抵抗ラダ
ー１７のタップ選択状態を制御することができるので、
抵抗ラダー１７に流れる電流をモニタパッド１５を介し
てモニタしながら、抵抗ラダー１７のタップ選択状態を
制御することにより、ウェーハ内での抵抗ばらつきを抑
えることができ、それにより電流源の精度向上を図るこ
とができる。(2) Since the tap selection state of the resistor ladder 17 can be controlled by the trimming circuit 19,
By controlling the tap selection state of the resistor ladder 17 while monitoring the current flowing through the resistor ladder 17 via the monitor pad 15, resistance variation within the wafer can be suppressed, thereby improving the accuracy of the current source. Can be planned.
【００３５】（３）上記抵抗ラダー１７に流れる電流の
伝達経路を、上記モニタパッド１５を含む第１経路と、
後段回路に定電流を供給するためのカレントミラー回路
を含む第２経路とに切り換え可能なスイッチ１６を設け
ることにより、モニタパッド１５を介してトリミング時
の定電流モニタを容易に行うことができる。(3) The transmission path of the current flowing through the resistance ladder 17 is defined as a first path including the monitor pad 15,
By providing the switch 16 that can be switched to the second path including a current mirror circuit for supplying a constant current to the subsequent circuit, constant current monitoring during trimming can be easily performed via the monitor pad 15.
【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say.
【００３７】例えば、図５に示されるように、基準電圧
発生回路１１の出力電圧ＶＢを演算増幅器ＡＭＰ１の反
転入力端子に伝達し、スイッチ回路１４に、演算増幅器
ＡＭＰ１の非反転入力端子を結合させるようにしても良
い。この場合、演算増幅器ＡＭＰ１の出力信号を受ける
ＭＯＳＦＥＴＭ１はＰチャンネル型とされる。このよう
にしても、図１に示される回路と同様の作用効果を得る
ことができる。For example, as shown in FIG. 5, the output voltage VB of the reference voltage generation circuit 11 is transmitted to the inverting input terminal of the operational amplifier AMP1, and the switch circuit 14 is coupled to the non-inverting input terminal of the operational amplifier AMP1. You may do it. In this case, the MOSFET M1 receiving the output signal of the operational amplifier AMP1 is of a P-channel type. Even in this case, the same operation and effect as the circuit shown in FIG. 1 can be obtained.
【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるバイア
ス回路に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電源回路に広く適用
することができる。In the above description, the case where the invention made by the present inventor is mainly applied to the bias circuit which is the application field as the background has been described. However, the present invention is not limited to this, and various power supply circuits are used. Can be widely applied to.
【００３９】本発明は、少なくとも抵抗ラダーを備える
ことを条件に適用することができる。The present invention can be applied on condition that at least a resistance ladder is provided.
【００４０】[0040]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００４１】すなわち、抵抗ラダーが半導体基板に形成
されることから、この抵抗ラダーのグランドレベルが、
当該半導体基板に形成される別の回路のグランドレベル
と等しくなり、それにより、ノイズの低減を図ることが
できる。また、トリミング回路により抵抗ラダーのタッ
プ選択が行われるようになっているので、抵抗のプロセ
スばらつきをも低減することができ、定電流の精度向上
を図ることができる。That is, since the resistance ladder is formed on the semiconductor substrate, the ground level of the resistance ladder is
It becomes equal to the ground level of another circuit formed on the semiconductor substrate, whereby noise can be reduced. Further, since the tap of the resistor ladder is selected by the trimming circuit, the process variation of the resistor can be reduced, and the accuracy of the constant current can be improved.
【図１】本発明にかかる定電流回路及びそれを含む半導
体集積回路の一例が示される回路図である。FIG. 1 is a circuit diagram showing an example of a constant current circuit according to the present invention and a semiconductor integrated circuit including the same.
【図２】図１における基準電圧発生回路の構成例回路図
である。FIG. 2 is a circuit diagram illustrating a configuration example of a reference voltage generation circuit in FIG. 1;
【図３】図１におけるヒューズ回路の構成例回路図であ
る。FIG. 3 is a circuit diagram illustrating a configuration example of a fuse circuit in FIG. 1;
【図４】図１における増幅回路の構成例回路図である。FIG. 4 is a circuit diagram illustrating a configuration example of an amplifier circuit in FIG. 1;
【図５】本発明にかかる定電流回路及びそれを含む半導
体集積回路の別の構成例が示される回路図である。FIG. 5 is a circuit diagram showing another configuration example of the constant current circuit according to the present invention and a semiconductor integrated circuit including the same.
１１ 基準電圧発生回路 １２ 増幅回路 １３ デコーダ １４ スイッチ回路 １５ パッド １６ スイッチ １７ 抵抗ラダー １８ ヒューズ回路群 １９ トリミング回路 ２１ バイアス回路 ＳＷ１〜ＳＷ２ｎ−１ ＣＭＯＳアナログスイッチ DESCRIPTION OF SYMBOLS 11 Reference voltage generation circuit 12 Amplification circuit 13 Decoder 14 Switch circuit 15 Pad 16 Switch 17 Resistance ladder 18 Fuse circuit group 19 Trimming circuit 21 Bias circuit SW1-SW2n-1 CMOS analog switch
Claims (3)
生回路と、 上記基準電圧発生回路で発生された基準電圧を増幅する
ための演算増幅器と、 上記演算増幅器の出力電圧を受けるトランジスタと、 上記トランジスタに直列接続された抵抗ラダーと、 上記抵抗ラダーの複数のタップを選択的に上記演算増幅
器の入力端子にフィードバックするためのスイッチ回路
と、 上記スイッチ回路の動作を制御するためのトリミング回
路と、 を含んで一つの半導体基板に形成された定電流回路。A reference voltage generating circuit for generating a reference voltage; an operational amplifier for amplifying a reference voltage generated by the reference voltage generating circuit; a transistor for receiving an output voltage of the operational amplifier; A resistor ladder connected in series to the transistor, a switch circuit for selectively feeding back a plurality of taps of the resistor ladder to an input terminal of the operational amplifier, a trimming circuit for controlling an operation of the switch circuit, And a constant current circuit formed on one semiconductor substrate.
を、上記モニタパッドを含む第１経路と、後段回路に定
電流を供給するためのカレントミラー回路を含む第２経
路とに切り換え可能なスイッチを含む請求項１記載の定
電流回路。2. A switch capable of switching a transmission path of a current flowing through the resistance ladder between a first path including the monitor pad and a second path including a current mirror circuit for supplying a constant current to a subsequent circuit. The constant current circuit according to claim 1, further comprising:
と、上記増幅回路における定電流源トランジスタをバイ
アスするためのバイアス回路とを含んで一つの半導体基
板に形成された半導体集積回路において、 上記バイアス回路は、上記基準電圧発生回路で発生され
た基準電圧を増幅するための演算増幅器と、 上記演算増幅器の出力電圧を受けるトランジスタと、 上記トランジスタに直列接続された抵抗ラダーと、 上記抵抗ラダーのタップを選択的に上記演算増幅器の入
力端子にフィードバックするためのスイッチ回路と、 上記スイッチ回路の動作を制御するためのトリミング回
路と、 上記抵抗ラダーに流れる電流の外部モニタを可能とする
モニタパッドと、 上記抵抗ラダーに流れる電流の伝達経路を、上記モニタ
パッドを含む第１経路と、後段回路に定電流を供給する
ためのカレントミラー回路を含む第２経路とに切り換え
可能なスイッチと、 上記カレントミラー回路の出力電流を電圧に変換するこ
とで、上記増幅回路における定電流源トランジスタをバ
イアスするためのバイアス電圧を形成する電圧出力段と
を含んで成ることを特徴とする半導体集積回路。3. A semiconductor integrated circuit formed on one semiconductor substrate including an amplifier circuit including a constant current source transistor and a bias circuit for biasing the constant current source transistor in the amplifier circuit, wherein the bias circuit An operational amplifier for amplifying the reference voltage generated by the reference voltage generating circuit, a transistor receiving the output voltage of the operational amplifier, a resistor ladder connected in series to the transistor, and a tap of the resistor ladder. A switch circuit for selectively feeding back to the input terminal of the operational amplifier; a trimming circuit for controlling the operation of the switch circuit; a monitor pad for enabling external monitoring of a current flowing through the resistor ladder; A transmission path of a current flowing through the resistance ladder is defined as a first path including the monitor pad. A switch capable of switching to a second path including a current mirror circuit for supplying a constant current to a subsequent circuit; and converting a constant current source transistor in the amplifier circuit by converting an output current of the current mirror circuit into a voltage. A voltage output stage for forming a bias voltage for biasing the semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152609A JPH11346127A (en) | 1998-06-02 | 1998-06-02 | Constant current circuit and semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152609A JPH11346127A (en) | 1998-06-02 | 1998-06-02 | Constant current circuit and semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11346127A true JPH11346127A (en) | 1999-12-14 |
Family
ID=15544148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152609A Withdrawn JPH11346127A (en) | 1998-06-02 | 1998-06-02 | Constant current circuit and semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11346127A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059438A1 (en) * | 2004-11-30 | 2006-06-08 | Rohm Co., Ltd | Voltage generating circuit, constant current circuit and light emitting diode driving circuit |
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-
1998
- 1998-06-02 JP JP10152609A patent/JPH11346127A/en not_active Withdrawn
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