JP3855810B2

JP3855810B2 - 差動増幅回路

Info

Publication number: JP3855810B2
Application number: JP2002070135A
Authority: JP
Inventors: 直雄奥村; 真清堀江
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-03-14
Filing date: 2002-03-14
Publication date: 2006-12-13
Anticipated expiration: 2022-03-14
Also published as: JP2003273672A

Description

【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路に関する。
【０００２】
【従来の技術】
半導体集積回路のひとつに差動増幅回路がある。この回路は２つの入力信号の電位差を増幅して出力するものである。従来の差動増幅回路の回路例を図２に示す。差動増幅回路は、定電流源を構成するＰチャネル型トランジスタ１、２と、差動入力の電圧Ｖｉｎ−、Ｖｉｎ＋がゲートに印加されるＰチャネル型トランジスタ３、４と、負荷のＮチャネル型トランジスタ５、６と、出力段のＮチャネル型トランジスタ７とを有して構成されている。
【０００３】
Ｐチャネル型トランジスタ１、２のソースは、電源電圧ＶＤＤの電源端子に接続され、互いのゲートには最適なバイアス電圧Ｖｂが印加され、そのバイアス電圧Ｖｂに応じた定電流Ｉ１、Ｉ２がトランジスタ１、２に流れる。
【０００４】
入力電圧Ｖｉｎ−、Ｖｉｎ＋がゲートに印加されるＰチャネル型トランジスタ３、４は、互いのソースがトランジスタ１のドレインに接続され、その電位差に応じた電流Ｉ３、Ｉ４が流れる。
【０００５】
負荷のＮチャネル型トランジスタ５、６は、カレントミラー接続され、それぞれのドレインがＰチャネル型トランジスタ３、４のドレインに接続されている。そして、Ｎチャネル型トランジスタ５、６には等しい定電流が流れる。
【０００６】
出力段のＮチャネル型トランジスタ７は、ドレインがＰチャネル型トランジスタ２のドレインに接続され、Ｐチャネル型トランジスタ４のドレインがゲートに接続されており、Ｐチャネル型トランジスタ４に流れる電流に応じたゲート電圧Ｖｄを増幅した電圧Ｖｏをドレインから出力する。
【０００７】
上記した差動増幅回路において、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−と等しい場合には、Ｐチャネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４は等しい（Ｉ３＝Ｉ４）。しかし、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−よりも高い場合（Ｖｉｎ＋＞Ｖｉｎ−）には、Ｐチャネル型トランジスタ３に流れる電流Ｉ３は増加し、Ｐチャネル型トランジスタ４に流れる電流Ｉ４は減少する（Ｉ３＞Ｉ４）。このため、Ｎチャネル型トランジスタ７のゲート電圧Ｖｄは低下し、出力電圧Ｖｏは上昇する。また、入力電圧Ｖｉｎ＋が入力電圧Ｖｉｎ−よりも低い場合（Ｖｉｎ−＞Ｖｉｎ＋）には、Ｐチャネル型トランジスタ３に流れる電流Ｉ３は減少し、Ｐチャネル型トランジスタ４に流れる電流Ｉ４は増加する（Ｉ４＞Ｉ３）。このため、Ｎチャネル型トランジスタ７のゲート電圧Ｖｄは上昇し、出力電圧Ｖｏは低下する。
【０００８】
従って、この差動増幅回路は、入力電圧Ｖｉｎ＋と入力電圧Ｖｉｎ−の電位差を増幅し、出力端子から出力電圧Ｖｏを出力する。
【０００９】
【発明が解決しようとする課題】
上記した差動増幅回路は、同一チップ上に形成され、差動増幅回路を構成するＰチャネル型トランジスタ１〜４とＮチャネル型トランジスタ５〜７の閾値電圧Ｖｔには、製造上のばらつきが生じる。そして、製造ばらつきでＰチャネル型トランジスタ１〜４の閾値電圧Ｖｔが低く、Ｎチャネル型トランジスタ５〜７の閾値電圧Ｖｔが高くなると、電源電圧ＶＤＤ、入力電圧Ｖｉｎ＋、Ｖｉｎ−が低電圧の場合、Ｐチャネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４の変化量が小さくなる。このため、Ｎチャネル型トランジスタ７のゲート電圧Ｖｄの変動幅が小さくなり、Ｎチャネル型トランジスタ７が正常にスイッチング動作しなくなるという問題がある。
【００１０】
本発明は上記問題に鑑みたもので、電源電圧、差動入力の電圧が低電圧でも正常に動作する差動増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１、第２の入力電圧（Ｖｉｎ−、Ｖｉｎ＋）がゲートにそれぞれ印加される第１、第２のＰチャネル型トランジスタ（３、４）と、
第１、第２のＰチャネル型トランジスタ（３、４）に接続され、カレントミラー接続された第１、第２のＮチャネル型トランジスタ（５、６）と、
第２のＰチャネル型トランジスタ（４）に流れる電流（Ｉ４）に応じた電圧がゲート電圧として印加される出力段のＮチャネル型トランジスタ（７）と、
第１、第２のＰチャネル型トランジスタ（３、４）に定電流（Ｉ１）を供給する定電流回路（１）とを備え、第１、第２の入力電圧の電位差に応じた電圧（Ｖｏ）を出力段のＮチャネル型トランジスタ（７）から出力するように構成された差動増幅回路において、
第１、第２のＮチャネル型トランジスタ（５、６）に印加される電圧を緩和する第１の電圧緩和用Ｎチャネル型トランジスタ（８）と、出力段のＮチャネル型トランジスタ（７）に印加される電圧を緩和する第２の電圧緩和用Ｎチャネル型トランジスタ（９）と、を備え、第２のＮチャネル型トランジスタ（６）のドレインに第１の電圧緩和用トランジスタ（８）のゲートとドレインが接続され、第１、第２のＮチャネル型トランジスタ（５、６）のゲートに第１の電圧緩和用トランジスタ（８）のソースが接続されており、出力段のＮチャネル型トランジスタ（７）のドレインに第２の電圧緩和用Ｎチャネル型トランジスタ（９）のソースが接続され、第２の電圧緩和用Ｎチャネル型トランジスタ（９）のゲートに抵抗（１０、１１）によって電源電圧（ＶＤＤ）を分圧した分圧電圧が印加されるようになっており、
第１、第２のＮチャネル型トランジスタ（５、６）および出力段のＮチャネル型トランジスタ（７）として第１、第２の電圧緩和用Ｎチャネル型トランジスタ（８、９）よりも低い閾値電圧で低い耐圧の低耐圧トランジスタを用いたことを特徴としている。
【００１２】
第１、第２のＮチャネル型トランジスタ（５、６）および出力段のＮチャネル型トランジスタ（７）として第１、第２の電圧緩和用Ｎチャネル型トランジスタ（８、９）よりも低い閾値電圧で低い耐圧の低耐圧トランジスタを用いているので、電源電圧、差動入力の電圧が低電圧の場合でも、第１、第２のＰチャネル型トランジスタ（３、４）に流れる電流（Ｉ３、Ｉ４）の変化量を大きくすることができ、出力段のＮチャネル型トランジスタ（７）を正常にスイッチング動作させて出力電圧（Ｖｏ）をより確実に制御することができる。
【００１３】
また、請求項１に記載の発明では、第１、第２の電圧緩和用Ｎチャネルトランジスタ（８、９）を備えているので、電源電圧が高電圧になったときでも低耐圧トランジスタ（５〜７）の動作を正常に行わせることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
本発明の一実施形態を適用した差動増幅回路の構成を図１に示す。なお、図２に示すものと同一部分には、同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００１６】
この実施形態では、Ｎチャネル型トランジスタ５〜７として低耐圧トランジスタが用いられている。低耐圧トランジスタは、２．５Ｖ、３．３Ｖ等の低電源電圧において動作するように最適化されたもので、低電源電圧でも動作するように閾値電圧Ｖｔが低く、ドレイン−ソース間抵抗も小さくなっている。Ｐチャネル型トランジスタ１〜４としては、耐圧が５Ｖのものが用いられている。なお、耐圧が５Ｖのトランジスタの閾値電圧Ｖｔは、１．０５Ｖ程度であるのに対し、耐圧が３．３Ｖのトランジスタの閾値電圧Ｖｔは、０．５５Ｖ程度である。
【００１７】
このように負荷のＮチャネル型トランジスタ５、６の闘値電圧Ｖｔを低くすることにより、電源電圧ＶＤＤ、入力電圧Ｖｉｎ＋、Ｖｉｎ−が低電圧の場合でもＰチャネル型トランジスタ３、４に流れる電流Ｉ３、Ｉ４の変化量を大きくすることができる。また、出力段のＮチャネル型トランジスタ７の闘値電圧Ｖｔを低くすることにより、出力段のＮチャネル型トランジスタ７を正常にスイッチング動作させて出力電圧Ｖｏをより確実に制御することができる。
【００１８】
従って、製造ばらつきでＰチャネル型トランジスタ１〜４の闘値電圧Ｖｔが低く、Ｎチャネル型トランジスタ５〜７の閾値電圧Ｖｔが高くなった場合でも、出力段のＮチャネル型トランジスタ７を動作させることができ、より大きな製造ばらつきでも出力電圧Ｖｏを制御することができる。
【００１９】
また、Ｎチャネル型トランジスタ５〜７として低耐圧トランジスタを用いた場合、電源電圧ＶＤＤが高電圧になったときの耐圧が問題となる場合がある。そこで、この実施形態では、Ｎチャネル型トランジスタ５〜７に印加される電圧を緩和するためにＮチャネル型トランジスタ８、９が設けられている。
【００２０】
すなわち、Ｎチャネル型トランジスタ６のドレインに、Ｎチャネル型トランジスタ８のゲートとドレインが接続され、カレントミラー接続されたＮチャネル型トランジスタ５、６のゲートに、Ｎチャネル型トランジスタ８のソースが接続されている。また、Ｐチャネル型トランジスタ２のドレインに、Ｎチャネル型トランジスタ９のドレインが接続され、Ｎチャネル型トランジスタ７のドレインにＮチャネル型トランジスタ９のソースが接続されている。なお、Ｎチャネル型トランジスタ９のゲートには、抵抗１０、１１によって電源電圧ＶＤＤを分圧した分圧電圧が印加される。
【００２１】
このような構成により、電源電圧ＶＤＤが高電圧になり、Ｎチャネル型トランジスタ６のドレイン電圧が耐圧以上の電圧の場合には、Ｎチャネル型トランジスタ８はオン状態となり、カレントミラー接続されたＮチャネル型トランジスタ５、６のゲート電圧が上昇する。そして、Ｎチャネル型トランジスタ５、６のドレイン−ソース間電圧が小さくなり、Ｎチャネル型トランジスタ５、６のドレイン電圧が低下する。このようにして、Ｎチャネル型トランジスタ５、６のドレインに印加される電圧は緩和される。
【００２２】
また、Ｎチャネル型トランジスタ９のゲートには、抵抗１０、１１によって電源電圧ＶＤＤを分圧した分圧電圧が印加されており、Ｎチャネル型トランジスタ９のドレイン−ソース間の電位差により、Ｎチャネル型トランジスタ７に印加される電圧が緩和される。なお、Ｎチャネル型トランジスタ９のゲート電圧、すなわち抵抗１０、１１による分圧電圧は、低電源電圧動作時、高電源電圧動作時のバランスを考えて設定されている。
【００２３】
なお、本実施例では、Ｐチャネル型トランジスタ１〜４の耐圧が５Ｖで、低耐圧トランジスタの耐圧が３．３Ｖ、２．５Ｖの例を用いて説明したが、Ｐチャネル型トランジスタ１〜４の耐圧が３．３Ｖ、２．５Ｖのものを用いる場合、低耐圧トランジスタにはＰチャネル型トランジスタ１〜４よりも低い耐圧、例えば、２．５Ｖ、１．２Ｖのものを用いればよい。また、Ｐチャネル型トランジスタ１〜４の耐圧が７Ｖのものを用いる場合には、低耐圧トランジスタにはＰチャネル型トランジスタ１〜４よりも低い耐圧、例えば５Ｖ、２．５Ｖ、１．２Ｖのものを用いるなど、閾値電圧Ｖｔが低くドレイン−ソース間抵抗の小さいトランジスタを用いればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態における差動増幅回路の回路構成を示す図である。
【図２】従来の差動増幅回路の回路構成を示す図である。
【符号の説明】
１、２…定電流源のＰチャネル型トランジスタ、
３、４…差動入力のＰチャネル型トランジスタ、
５、６…負荷のＮチャネル型トランジスタ、
７…出力段のＮチャネル型トランジスタ、
８、９…電圧緩和用のＮチャネル型トランジスタ。

Claims

第１、第２の入力電圧（Ｖｉｎ−、Ｖｉｎ＋）がゲートにそれぞれ印加される第１、第２のＰチャネル型トランジスタ（３、４）と、
前記第１、第２のＰチャネル型トランジスタ（３、４）に接続され、カレントミラー接続された第１、第２のＮチャネル型トランジスタ（５、６）と、
前記第２のＰチャネル型トランジスタ（４）に流れる電流（Ｉ４）に応じた電圧がゲート電圧として印加される出力段のＮチャネル型トランジスタ（７）と、
前記第１、第２のＰチャネル型トランジスタ（３、４）に定電流（Ｉ１）を供給する定電流回路（１）とを備え、前記第１、第２の入力電圧の電位差に応じた電圧（Ｖｏ）を前記出力段のＮチャネル型トランジスタ（７）から出力するように構成された差動増幅回路において、
前記第１、第２のＮチャネル型トランジスタ（５、６）に印加される電圧を緩和する第１の電圧緩和用Ｎチャネル型トランジスタ（８）と、前記出力段のＮチャネル型トランジスタ（７）に印加される電圧を緩和する第２の電圧緩和用Ｎチャネル型トランジスタ（９）と、を備え、前記第２のＮチャネル型トランジスタ（６）のドレインに前記第１の電圧緩和用トランジスタ（８）のゲートとドレインが接続され、前記第１、第２のＮチャネル型トランジスタ（５、６）のゲートに前記第１の電圧緩和用トランジスタ（８）のソースが接続されており、前記出力段のＮチャネル型トランジスタ（７）のドレインに前記第２の電圧緩和用Ｎチャネル型トランジスタ（９）のソースが接続され、前記第２の電圧緩和用Ｎチャネル型トランジスタ（９）のゲートに抵抗（１０、１１）によって電源電圧（ＶＤＤ）を分圧した分圧電圧が印加されるようになっており、
前記第１、第２のＮチャネル型トランジスタ（５、６）および前記出力段のＮチャネル型トランジスタ（７）として前記第１、第２の電圧緩和用Ｎチャネル型トランジスタ（８、９）よりも低い閾値電圧で低い耐圧の低耐圧トランジスタを用いたことを特徴とする差動増幅回路。