JPH1022742A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1022742A JPH1022742A JP8172158A JP17215896A JPH1022742A JP H1022742 A JPH1022742 A JP H1022742A JP 8172158 A JP8172158 A JP 8172158A JP 17215896 A JP17215896 A JP 17215896A JP H1022742 A JPH1022742 A JP H1022742A
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Abstract
(57)【要約】
【課題】マスクを変更することなく、製造プロセスのば
らつきによる回路特性の変動を確実に補正し得るばらつ
き補正回路を備えた半導体集積回路装置を提供する。 【解決手段】ばらつき検出回路１１は、プロセスのばら
つきによるトランジスタの動作特性の変動を検出する。
Ａ／Ｄ変換器１２は、ばらつき検出回路１１の出力信号
をＡ／Ｄ変換する。選択回路１７は、Ａ／Ｄ変換器１２
の出力信号に基づいて、動作特性の異なる複数の内部回
路１８の中からトランジスタの動作特性の変動を相殺す
る内部回路１８を選択して動作させる。
らつきによる回路特性の変動を確実に補正し得るばらつ
き補正回路を備えた半導体集積回路装置を提供する。 【解決手段】ばらつき検出回路１１は、プロセスのばら
つきによるトランジスタの動作特性の変動を検出する。
Ａ／Ｄ変換器１２は、ばらつき検出回路１１の出力信号
をＡ／Ｄ変換する。選択回路１７は、Ａ／Ｄ変換器１２
の出力信号に基づいて、動作特性の異なる複数の内部回
路１８の中からトランジスタの動作特性の変動を相殺す
る内部回路１８を選択して動作させる。
Description
【０００１】
【発明の属する技術分野】この発明は、プロセスのばら
つきによる回路動作のばらつきを補正する補正機能を備
えた半導体集積回路装置に関するものである。
つきによる回路動作のばらつきを補正する補正機能を備
えた半導体集積回路装置に関するものである。
【０００２】近年の半導体集積回路装置は、高集積化及
び多機能化が益々進み、これにともなって内部回路の複
雑化及び大規模化が進んでいる。このような半導体集積
回路装置では、プロセスのばらつきにより回路特性に大
きな影響が及ぶため、この特性変化を規格内に維持する
ためのばらつき補正回路が備えられている。そして、ば
らつき補正回路により回路特性を最適に補正して、歩留
りの向上を図る必要がある。
び多機能化が益々進み、これにともなって内部回路の複
雑化及び大規模化が進んでいる。このような半導体集積
回路装置では、プロセスのばらつきにより回路特性に大
きな影響が及ぶため、この特性変化を規格内に維持する
ためのばらつき補正回路が備えられている。そして、ば
らつき補正回路により回路特性を最適に補正して、歩留
りの向上を図る必要がある。
【０００３】
【従来の技術】従来の半導体集積回路に搭載されるばら
つき補正回路の一例を図５に示す。オペアンプ１を構成
するＮチャネルＭＯＳトランジスタＴr1，Ｔr2のソース
は、ＮチャネルＭＯＳトランジスタＴr3を介してグラン
ドＧＮＤに接続される。
つき補正回路の一例を図５に示す。オペアンプ１を構成
するＮチャネルＭＯＳトランジスタＴr1，Ｔr2のソース
は、ＮチャネルＭＯＳトランジスタＴr3を介してグラン
ドＧＮＤに接続される。
【０００４】前記トランジスタＴr3のゲートには、バイ
アス電圧生成回路２からバイアス電圧ＶB が供給され
る。バイアス電圧生成回路２は、抵抗Ｒ１とＮチャネル
ＭＯＳトランジスタＴr4が電源ＶccとグランドＧＮＤと
の間に直列に接続され、同トランジスタＴr4のゲートは
そのドレインに接続される。
アス電圧生成回路２からバイアス電圧ＶB が供給され
る。バイアス電圧生成回路２は、抵抗Ｒ１とＮチャネル
ＭＯＳトランジスタＴr4が電源ＶccとグランドＧＮＤと
の間に直列に接続され、同トランジスタＴr4のゲートは
そのドレインに接続される。
【０００５】従って、トランジスタＴr4はダイオードと
して動作し、トランジスタＴr4のしきい値に相当する電
圧がバイアス電圧ＶB として出力され、前記トランジス
タＴr3のゲートにバイアス電圧ＶB が供給されると、同
トランジスタＴr3にバイアス電流Ｉが流れて、オペアン
プ１が活性化される。
して動作し、トランジスタＴr4のしきい値に相当する電
圧がバイアス電圧ＶB として出力され、前記トランジス
タＴr3のゲートにバイアス電圧ＶB が供給されると、同
トランジスタＴr3にバイアス電流Ｉが流れて、オペアン
プ１が活性化される。
【０００６】前記トランジスタＴr1，Ｔr2のゲートに
は、入力信号ＩＮ，バーＩＮが入力され、その入力信号
ＩＮ，バーＩＮに基づいて、トランジスタＴr2のドレイ
ン電位がＨレベルあるいはＬレベルとなる。
は、入力信号ＩＮ，バーＩＮが入力され、その入力信号
ＩＮ，バーＩＮに基づいて、トランジスタＴr2のドレイ
ン電位がＨレベルあるいはＬレベルとなる。
【０００７】前記トランジスタＴr2のドレインは、オペ
アンプ１の出力部を構成するＰチャネルＭＯＳトランジ
スタＴr5のゲートに接続され、同トランジスタＴr5のソ
ースは電源Ｖccに接続され、ドレインは出力端子Ｔo に
接続されるとともに、ＮチャネルＭＯＳトランジスタＴ
r6を介してグランドＧＮＤに接続される。
アンプ１の出力部を構成するＰチャネルＭＯＳトランジ
スタＴr5のゲートに接続され、同トランジスタＴr5のソ
ースは電源Ｖccに接続され、ドレインは出力端子Ｔo に
接続されるとともに、ＮチャネルＭＯＳトランジスタＴ
r6を介してグランドＧＮＤに接続される。
【０００８】前記トランジスタＴr6のゲートには、前記
バイアス電圧ＶB が供給される。バイアス電圧生成回路
２に電源Ｖccが供給されて、バイアス電圧ＶB が出力さ
れている状態では、トランジスタＴr6は常時オンされ
る。また、前記トランジスタＴr6のサイズは前記トラン
ジスタＴr5のサイズに比較して十分に小さく設定され
て、トランジスタＴr6はトランジスタＴr5に対し高抵抗
として動作する。
バイアス電圧ＶB が供給される。バイアス電圧生成回路
２に電源Ｖccが供給されて、バイアス電圧ＶB が出力さ
れている状態では、トランジスタＴr6は常時オンされ
る。また、前記トランジスタＴr6のサイズは前記トラン
ジスタＴr5のサイズに比較して十分に小さく設定され
て、トランジスタＴr6はトランジスタＴr5に対し高抵抗
として動作する。
【０００９】従って、入力信号ＩＮ，バーＩＮに基づい
て、トランジスタＴr5がオンされると、出力端子Ｔo か
ら出力される出力信号ＯＵＴはＨレベルとなり、トラン
ジスタＴr5がオフされると、出力信号ＯＵＴはＬレベル
となる。
て、トランジスタＴr5がオンされると、出力端子Ｔo か
ら出力される出力信号ＯＵＴはＨレベルとなり、トラン
ジスタＴr5がオフされると、出力信号ＯＵＴはＬレベル
となる。
【００１０】上記のように構成されたオペアンプ１で
は、プロセスのばらつきによりトランジスタＴr4のしき
い値が変動すると、バイアス電圧ＶB が変動する。する
と、トランジスタＴr3に流れるバイアス電流Ｉが変動す
るためオペアンプ１の回路特性が変動してしまう。
は、プロセスのばらつきによりトランジスタＴr4のしき
い値が変動すると、バイアス電圧ＶB が変動する。する
と、トランジスタＴr3に流れるバイアス電流Ｉが変動す
るためオペアンプ１の回路特性が変動してしまう。
【００１１】そこで、バイアス電圧ＶB の変動によるオ
ペアンプ１の回路特性の変動を抑制するためにばらつき
補正回路３があらかじめ設けられている。このばらつき
補正回路３は、前記トランジスタＴr3に隣接して、同ト
ランジスタＴr3とはそれぞれ異なるサイズのＮチャネル
ＭＯＳトランジスタＴr7〜Ｔr9があらかじめレイアウト
される。
ペアンプ１の回路特性の変動を抑制するためにばらつき
補正回路３があらかじめ設けられている。このばらつき
補正回路３は、前記トランジスタＴr3に隣接して、同ト
ランジスタＴr3とはそれぞれ異なるサイズのＮチャネル
ＭＯＳトランジスタＴr7〜Ｔr9があらかじめレイアウト
される。
【００１２】そして、製造されたサンプルによりプロセ
スのばらつきによるバイアス電圧ＶB の変動の傾向を把
握した上で、マスクを変更することにより、トランジス
タＴr3及びトランジスタＴr7〜Ｔr9の中から、バイアス
電圧ＶB の変動を相殺してバイアス電流Ｉの変動を抑制
し得るサイズのトランジスタが選択される。
スのばらつきによるバイアス電圧ＶB の変動の傾向を把
握した上で、マスクを変更することにより、トランジス
タＴr3及びトランジスタＴr7〜Ｔr9の中から、バイアス
電圧ＶB の変動を相殺してバイアス電流Ｉの変動を抑制
し得るサイズのトランジスタが選択される。
【００１３】
【発明が解決しようとする課題】上記のように構成され
たオペアンプでは、ばらつき補正回路３を構成するトラ
ンジスタのサイズがマスクの変更により選択される。す
なわち、このようなオペアンプ１を搭載した半導体集積
回路装置は、ウェハ上に形成される多数のチップにそれ
ぞれ形成される。
たオペアンプでは、ばらつき補正回路３を構成するトラ
ンジスタのサイズがマスクの変更により選択される。す
なわち、このようなオペアンプ１を搭載した半導体集積
回路装置は、ウェハ上に形成される多数のチップにそれ
ぞれ形成される。
【００１４】そして、プロセスのばらつきの傾向に応じ
て、マスクの変更により全チップのばらつき補正回路３
において、同様なトランジスタの変更が行われる。とこ
ろが、前記プロセスのばらつきによるバイアス電圧ＶB
の変動は、ウェハの外周部のチップと中央部のチップと
で異なることがある。すると、上記のようなマスクの変
更により、各チップ内のばらつき補正回路３において同
様な補正を行っても、各チップの回路特性を揃えること
はできない。
て、マスクの変更により全チップのばらつき補正回路３
において、同様なトランジスタの変更が行われる。とこ
ろが、前記プロセスのばらつきによるバイアス電圧ＶB
の変動は、ウェハの外周部のチップと中央部のチップと
で異なることがある。すると、上記のようなマスクの変
更により、各チップ内のばらつき補正回路３において同
様な補正を行っても、各チップの回路特性を揃えること
はできない。
【００１５】従って、マスクによるばらつきの補正で
は、各チップの回路特性を十分に揃えることはできない
ため、ウェハ上のすべてのチップの回路特性を規格内に
収めることができないことがある。この結果、歩留りを
十分に向上させることができないため、製造コストが上
昇するという問題点がある。
は、各チップの回路特性を十分に揃えることはできない
ため、ウェハ上のすべてのチップの回路特性を規格内に
収めることができないことがある。この結果、歩留りを
十分に向上させることができないため、製造コストが上
昇するという問題点がある。
【００１６】また、マスクを変更するだけでは、製造装
置の動作状態の連続する経時変化によるプロセスのばら
つきには対処できないという問題点がある。この発明の
目的は、マスクを変更することなく、製造プロセスのば
らつきによる回路特性の変動を確実に補正し得るばらつ
き補正回路を備えた半導体集積回路装置を提供すること
にある。
置の動作状態の連続する経時変化によるプロセスのばら
つきには対処できないという問題点がある。この発明の
目的は、マスクを変更することなく、製造プロセスのば
らつきによる回路特性の変動を確実に補正し得るばらつ
き補正回路を備えた半導体集積回路装置を提供すること
にある。
【００１７】
【課題を解決するための手段】図１は、本発明の請求項
１の原理説明図である。すなわち、ばらつき検出回路１
１は、プロセスのばらつきによるトランジスタの動作特
性の変動を検出する。Ａ／Ｄ変換器１２は、前記ばらつ
き検出回路１１の出力信号をＡ／Ｄ変換する。選択回路
１７は、前記Ａ／Ｄ変換器１２の出力信号に基づいて、
動作特性の異なる複数の内部回路１８の中から前記トラ
ンジスタの動作特性の変動を相殺する内部回路１８を選
択して動作させる。
１の原理説明図である。すなわち、ばらつき検出回路１
１は、プロセスのばらつきによるトランジスタの動作特
性の変動を検出する。Ａ／Ｄ変換器１２は、前記ばらつ
き検出回路１１の出力信号をＡ／Ｄ変換する。選択回路
１７は、前記Ａ／Ｄ変換器１２の出力信号に基づいて、
動作特性の異なる複数の内部回路１８の中から前記トラ
ンジスタの動作特性の変動を相殺する内部回路１８を選
択して動作させる。
【００１８】請求項２では、前記ばらつき検出回路は、
高電位側電源と低電位側電源との間に、抵抗と、ダイオ
ード接続したトランジスタとを直列に接続し、前記抵抗
とトランジスタとの接続点から該トランジスタのしきい
値を検出する。
高電位側電源と低電位側電源との間に、抵抗と、ダイオ
ード接続したトランジスタとを直列に接続し、前記抵抗
とトランジスタとの接続点から該トランジスタのしきい
値を検出する。
【００１９】請求項３では、前記ばらつき検出回路は、
リングオシレータと、該リングオシレータの出力信号周
波数を電圧値に変換するＦ／Ｖ変換器とから構成され
る。請求項４では、前記選択回路は、前記Ａ／Ｄ変換器
のデジタル出力信号をデコードするデコーダと、前記デ
コーダの出力信号に基づいて、オペアンプのバイアス電
流を設定する複数の異なるサイズのトランジスタの中か
らいずれか一つを選択して動作させるスイッチ回路とか
ら構成される。
リングオシレータと、該リングオシレータの出力信号周
波数を電圧値に変換するＦ／Ｖ変換器とから構成され
る。請求項４では、前記選択回路は、前記Ａ／Ｄ変換器
のデジタル出力信号をデコードするデコーダと、前記デ
コーダの出力信号に基づいて、オペアンプのバイアス電
流を設定する複数の異なるサイズのトランジスタの中か
らいずれか一つを選択して動作させるスイッチ回路とか
ら構成される。
【００２０】（作用）請求項１では、ばらつき検出回路
の出力信号がＡ／Ｄ変換器でＡ／Ｄ変換され、そのＡ／
Ｄ変換器の出力信号に基づいて、プロセスのばらつきを
相殺する動作特性を備えた回路が選択回路で選択され
る。
の出力信号がＡ／Ｄ変換器でＡ／Ｄ変換され、そのＡ／
Ｄ変換器の出力信号に基づいて、プロセスのばらつきを
相殺する動作特性を備えた回路が選択回路で選択され
る。
【００２１】請求項２では、ばらつき検出回路により、
プロセスのばらつきによるトランジスタのしきい値の変
動が検出される。請求項３では、ばらつき検出回路によ
り、リングオシレータの出力信号周波数を電圧値に変換
した信号が検出されて、プロセスのばらつきによるトラ
ンジスタのしきい値の変動が検出される。
プロセスのばらつきによるトランジスタのしきい値の変
動が検出される。請求項３では、ばらつき検出回路によ
り、リングオシレータの出力信号周波数を電圧値に変換
した信号が検出されて、プロセスのばらつきによるトラ
ンジスタのしきい値の変動が検出される。
【００２２】請求項４では、Ａ／Ｄ変換器のデジタル出
力信号がデコーダでデコードされ、そのデコード信号に
基づいて、スイッチ回路によりオペアンプのバイアス電
流を設定する複数のトランジスタの中から、プロセスの
ばらつきによるトランジスタのしきい値の変動を相殺す
るようなサイズのトランジスタが選択される。
力信号がデコーダでデコードされ、そのデコード信号に
基づいて、スイッチ回路によりオペアンプのバイアス電
流を設定する複数のトランジスタの中から、プロセスの
ばらつきによるトランジスタのしきい値の変動を相殺す
るようなサイズのトランジスタが選択される。
【００２３】
【発明の実施の形態】図２は、この発明を具体化した一
実施の形態のばらつき補正回路を備えたオペアンプを示
す。前記従来例と同一構成部分は同一符号を付して説明
する。
実施の形態のばらつき補正回路を備えたオペアンプを示
す。前記従来例と同一構成部分は同一符号を付して説明
する。
【００２４】オペアンプ１の差動回路を構成するトラン
ジスタＴr1，Ｔr2のソースとグランドＧＮＤとの間に
は、直列に接続されたＮチャネルＭＯＳトランジスタＴ
r11 ，Ｔr15 と、直列に接続されたＮチャネルＭＯＳト
ランジスタＴr12 ，Ｔr16 と、直列に接続されたＮチャ
ネルＭＯＳトランジスタＴr13 ，Ｔr17 と、直列に接続
されたＮチャネルＭＯＳトランジスタＴr14 ，Ｔr18 と
が並列に接続される。
ジスタＴr1，Ｔr2のソースとグランドＧＮＤとの間に
は、直列に接続されたＮチャネルＭＯＳトランジスタＴ
r11 ，Ｔr15 と、直列に接続されたＮチャネルＭＯＳト
ランジスタＴr12 ，Ｔr16 と、直列に接続されたＮチャ
ネルＭＯＳトランジスタＴr13 ，Ｔr17 と、直列に接続
されたＮチャネルＭＯＳトランジスタＴr14 ，Ｔr18 と
が並列に接続される。
【００２５】前記トランジスタＴr15 〜Ｔr18 は、前記
従来例のトランジスタＴr3、Ｔr7〜Ｔr9と同様にそれぞ
れ異なるサイズのトランジスタで構成され、例えばトラ
ンジスタＴr15 〜Ｔr18 の順でサイズが小さくなるよう
に設定され、そのトランジスタＴr15 〜Ｔr18 のゲート
には、前記バイアス電圧生成回路３から出力されるバイ
アス電圧ＶB が入力される。
従来例のトランジスタＴr3、Ｔr7〜Ｔr9と同様にそれぞ
れ異なるサイズのトランジスタで構成され、例えばトラ
ンジスタＴr15 〜Ｔr18 の順でサイズが小さくなるよう
に設定され、そのトランジスタＴr15 〜Ｔr18 のゲート
には、前記バイアス電圧生成回路３から出力されるバイ
アス電圧ＶB が入力される。
【００２６】ばらつき電圧検出回路１１は、抵抗Ｒ２と
ＮチャネルＭＯＳトランジスタＴr19 とから前記バイア
ス電圧生成回路３と同様に構成され、前記バイアス電圧
ＶBと等しい検出電圧ＶS をＡ／Ｄ変換器１２に出力す
る。
ＮチャネルＭＯＳトランジスタＴr19 とから前記バイア
ス電圧生成回路３と同様に構成され、前記バイアス電圧
ＶBと等しい検出電圧ＶS をＡ／Ｄ変換器１２に出力す
る。
【００２７】前記Ａ／Ｄ変換器１２は、前記検出電圧Ｖ
S を２ビットのデジタル信号Ｄ０，Ｄ１に変換してフリ
ップフロップ回路１３ａ，１３ｂに出力する。前記検出
電圧ＶS の適正値は、０．７Ｖである。また、前記Ａ／
Ｄ変換器１２を例えばフラッシュ型で構成すれば、Ａ／
Ｄ変換器１２を構成する４個のコンパレータに入力され
る基準電圧は、例えば０．５５Ｖ，０．６５Ｖ，０．７
５Ｖ，０．８５Ｖに設定される。
S を２ビットのデジタル信号Ｄ０，Ｄ１に変換してフリ
ップフロップ回路１３ａ，１３ｂに出力する。前記検出
電圧ＶS の適正値は、０．７Ｖである。また、前記Ａ／
Ｄ変換器１２を例えばフラッシュ型で構成すれば、Ａ／
Ｄ変換器１２を構成する４個のコンパレータに入力され
る基準電圧は、例えば０．５５Ｖ，０．６５Ｖ，０．７
５Ｖ，０．８５Ｖに設定される。
【００２８】従って、検出電圧ＶS が０．５５Ｖ〜０．
６５Ｖの範囲にあるときは、デジタル信号Ｄ０，Ｄ１が
「００」となり、検出電圧ＶS が０．６５Ｖ〜０．７５
Ｖの範囲にあるときは、デジタル信号Ｄ０，Ｄ１が「０
１」となり、検出電圧ＶS が０．７５Ｖ〜０．８５Ｖの
範囲にあるときは、デジタル信号Ｄ０，Ｄ１が「１０」
となり、検出電圧ＶS が０．８５Ｖを越えると、デジタ
ル信号Ｄ０，Ｄ１が「１１」となる。
６５Ｖの範囲にあるときは、デジタル信号Ｄ０，Ｄ１が
「００」となり、検出電圧ＶS が０．６５Ｖ〜０．７５
Ｖの範囲にあるときは、デジタル信号Ｄ０，Ｄ１が「０
１」となり、検出電圧ＶS が０．７５Ｖ〜０．８５Ｖの
範囲にあるときは、デジタル信号Ｄ０，Ｄ１が「１０」
となり、検出電圧ＶS が０．８５Ｖを越えると、デジタ
ル信号Ｄ０，Ｄ１が「１１」となる。
【００２９】前記フリップフロップ回路１３ａは、デジ
タル信号Ｄ０をラッチしてデコーダ１４に出力し、前記
フリップフロップ回路１３ｂは、デジタル信号Ｄ１をラ
ッチして前記デコーダ１４に出力する。
タル信号Ｄ０をラッチしてデコーダ１４に出力し、前記
フリップフロップ回路１３ｂは、デジタル信号Ｄ１をラ
ッチして前記デコーダ１４に出力する。
【００３０】前記フリップフロップ回路１３ａ，１３ｂ
は、電源投入時に入力されるリセット信号ＲＳによりそ
の出力信号がリセットされる。前記デコーダ１４は、前
記フリップフロップ回路１３ａ，１３ｂでラッチされた
デジタル信号Ｄ０，Ｄ１をデコードして、デコード信号
ＤＥ１〜ＤＥ４を出力する。前記デコード信号ＤＥ１〜
ＤＥ４は、いずれか一つがＨレベルとなる。
は、電源投入時に入力されるリセット信号ＲＳによりそ
の出力信号がリセットされる。前記デコーダ１４は、前
記フリップフロップ回路１３ａ，１３ｂでラッチされた
デジタル信号Ｄ０，Ｄ１をデコードして、デコード信号
ＤＥ１〜ＤＥ４を出力する。前記デコード信号ＤＥ１〜
ＤＥ４は、いずれか一つがＨレベルとなる。
【００３１】デジタル信号Ｄ０，Ｄ１が「００」となる
と、デコード信号ＤＥ１だけがＨレベルとなり、デジタ
ル信号Ｄ０，Ｄ１が「０１」となると、デコード信号Ｄ
Ｅ２だけがＨレベルとなり、デジタル信号Ｄ０，Ｄ１が
「１０」となると、デコード信号ＤＥ３だけがＨレベル
となり、デジタル信号Ｄ０，Ｄ１が「１１」となると、
デコード信号ＤＥ４だけがＨレベルとなる。
と、デコード信号ＤＥ１だけがＨレベルとなり、デジタ
ル信号Ｄ０，Ｄ１が「０１」となると、デコード信号Ｄ
Ｅ２だけがＨレベルとなり、デジタル信号Ｄ０，Ｄ１が
「１０」となると、デコード信号ＤＥ３だけがＨレベル
となり、デジタル信号Ｄ０，Ｄ１が「１１」となると、
デコード信号ＤＥ４だけがＨレベルとなる。
【００３２】前記デコード信号ＤＥ１〜ＤＥ４は、前記
トランジスタＴr11 〜Ｔr14 のゲートにそれぞれ入力さ
れる。従って、前記トランジスタＴr11 〜Ｔr14 はスイ
ッチとして動作し、いずれか一つがオンされる。
トランジスタＴr11 〜Ｔr14 のゲートにそれぞれ入力さ
れる。従って、前記トランジスタＴr11 〜Ｔr14 はスイ
ッチとして動作し、いずれか一つがオンされる。
【００３３】次に、上記のように構成されたばらつき補
正回路の作用を説明する。検出電圧ＶS が適正値である
とき、すなわちバイアス電圧ＶB が適正値であるときに
は、デジタル信号Ｄ０，Ｄ１が「０１」となり、デコー
ド信号ＤＥ２だけがＨレベルとなって、トランジスタＴ
r12 がオンされる。すると、オペアンプ１はトランジス
タＴr16 で設定されるバイアス電流で動作する。
正回路の作用を説明する。検出電圧ＶS が適正値である
とき、すなわちバイアス電圧ＶB が適正値であるときに
は、デジタル信号Ｄ０，Ｄ１が「０１」となり、デコー
ド信号ＤＥ２だけがＨレベルとなって、トランジスタＴ
r12 がオンされる。すると、オペアンプ１はトランジス
タＴr16 で設定されるバイアス電流で動作する。
【００３４】プロセスのばらつきによりバイアス電圧Ｖ
B が上昇すると、同時に検出電圧ＶS も上昇する。検出
電圧ＶS の上昇によりデジタル信号Ｄ０，Ｄ１が「１
０」となると、トランジスタＴr13 がオンされる。する
と、オペアンプ１はトランジスタＴr17 で設定されるバ
イアス電流で動作する。すなわち、バイアス電圧ＶB が
Ａ／Ｄ変換器１２の１ＬＳＢ分上昇すると、オペアンプ
１のバイアス電流を設定するトランジスタＴr16 がトラ
ンジスタＴr17 に切り換えられてサイズが縮小され、バ
イアス電圧ＶB の上昇にともなうバイアス電流の増大が
抑制される。
B が上昇すると、同時に検出電圧ＶS も上昇する。検出
電圧ＶS の上昇によりデジタル信号Ｄ０，Ｄ１が「１
０」となると、トランジスタＴr13 がオンされる。する
と、オペアンプ１はトランジスタＴr17 で設定されるバ
イアス電流で動作する。すなわち、バイアス電圧ＶB が
Ａ／Ｄ変換器１２の１ＬＳＢ分上昇すると、オペアンプ
１のバイアス電流を設定するトランジスタＴr16 がトラ
ンジスタＴr17 に切り換えられてサイズが縮小され、バ
イアス電圧ＶB の上昇にともなうバイアス電流の増大が
抑制される。
【００３５】また、バイアス電圧ＶB がさらに上昇する
と、検出電圧ＶS の上昇によりデジタル信号Ｄ０，Ｄ１
が「１１」となり、トランジスタＴr14 がオンされる。
すると、オペアンプ１はトランジスタＴr18 で設定され
るバイアス電流で動作するため、バイアス電圧ＶB の上
昇にともなうバイアス電流の増大が抑制される。
と、検出電圧ＶS の上昇によりデジタル信号Ｄ０，Ｄ１
が「１１」となり、トランジスタＴr14 がオンされる。
すると、オペアンプ１はトランジスタＴr18 で設定され
るバイアス電流で動作するため、バイアス電圧ＶB の上
昇にともなうバイアス電流の増大が抑制される。
【００３６】一方、プロセスのばらつきによりバイアス
電圧ＶB が適正値より低下すると、デジタル信号Ｄ０，
Ｄ１が「００」となり、デコード信号ＤＥ１だけがＨレ
ベルとなって、トランジスタＴr11 がオンされる。する
と、オペアンプ１はトランジスタＴr15 で設定されるバ
イアス電流で動作する。
電圧ＶB が適正値より低下すると、デジタル信号Ｄ０，
Ｄ１が「００」となり、デコード信号ＤＥ１だけがＨレ
ベルとなって、トランジスタＴr11 がオンされる。する
と、オペアンプ１はトランジスタＴr15 で設定されるバ
イアス電流で動作する。
【００３７】従って、バイアス電流を設定するトランジ
スタのサイズの増大により、バイアス電圧ＶB の低下に
ともなうバイアス電流の減少が抑制される。上記のよう
なばらつき補正回路では、次に示す作用効果を得ること
ができる。 （イ）プロセスのばらつきによるバイアス電圧ＶB の変
動量が、ばらつき検出回路１１及びＡ／Ｄ変換器１２で
自動的にデジタル信号Ｄ０，Ｄ１に変換され、そのデジ
タル信号Ｄ０，Ｄ１に基づいて、バイアス電流を設定す
るトランジスタが選択され、そのトランジスタはバイア
ス電圧ＶB の変動によるバイアス電流の変動を相殺する
ように選択される。従って、プロセスのばらつきによる
バイアス電流の補正を自動的に行うことができる。 （ロ）マスクを変更することなく、プロセスのばらつき
を自動的に補正することができる。 （ハ）チップ毎にそれぞれ設けられたばらつき補正回路
により、プロセスのばらつきを補正することができるの
で、チップ毎にプロセスのばらつきを補正することがで
きる。従って、各チップの内部回路の動作速度が規格内
に確実に維持されるので、チップの歩留りを向上させる
ことができる。 （ニ）製造装置の動作状態の連続的な経時変化によるプ
ロセスのばらつきも、自動的に補正することができる。
スタのサイズの増大により、バイアス電圧ＶB の低下に
ともなうバイアス電流の減少が抑制される。上記のよう
なばらつき補正回路では、次に示す作用効果を得ること
ができる。 （イ）プロセスのばらつきによるバイアス電圧ＶB の変
動量が、ばらつき検出回路１１及びＡ／Ｄ変換器１２で
自動的にデジタル信号Ｄ０，Ｄ１に変換され、そのデジ
タル信号Ｄ０，Ｄ１に基づいて、バイアス電流を設定す
るトランジスタが選択され、そのトランジスタはバイア
ス電圧ＶB の変動によるバイアス電流の変動を相殺する
ように選択される。従って、プロセスのばらつきによる
バイアス電流の補正を自動的に行うことができる。 （ロ）マスクを変更することなく、プロセスのばらつき
を自動的に補正することができる。 （ハ）チップ毎にそれぞれ設けられたばらつき補正回路
により、プロセスのばらつきを補正することができるの
で、チップ毎にプロセスのばらつきを補正することがで
きる。従って、各チップの内部回路の動作速度が規格内
に確実に維持されるので、チップの歩留りを向上させる
ことができる。 （ニ）製造装置の動作状態の連続的な経時変化によるプ
ロセスのばらつきも、自動的に補正することができる。
【００３８】前記実施の形態では、オペアンプ１のバイ
アス電流の変動を抑制するばらつき補正回路を示した
が、以下に示すようなばらつき補正回路を構成すること
もできる。 （１）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタ群で構成される多数の
回路の中からいずれかを選択して動作させることによ
り、ばらつきを補正する構成とすることもできる。 （２）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のオ
ペアンプの中からいずれかを選択して動作させることに
より、プロセスのばらつきによるオペアンプの動作速度
の変動を補正する構成とすることもできる。 （３）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のコ
ンパレータの中からいずれかを選択して動作させること
により、プロセスのばらつきによるコンパレータの動作
速度の変動を補正する構成とすることもできる。 （４）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のＡ
／Ｄ変換器の中からいずれかを選択して動作させること
により、プロセスのばらつきによるＡ／Ｄ変換器の動作
速度の変動を補正する構成とすることもできる。 （５）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のＤ
／Ａ変換器の中からいずれかを選択して動作させること
により、プロセスのばらつきによるＤ／Ａ変換器の動作
速度の変動を補正する構成とすることもできる。 （６）図３に示すばらつき補正回路は、プロセスのばら
つきによるＰチャネルＭＯＳトランジスタのしきい値の
変動を補正する回路である。ＰチャネルＭＯＳトランジ
スタＴr20 と抵抗とで構成されるばらつき電圧検出回路
１１ａは、同トランジスタＴr20 のソースが電源Ｖccに
接続され、ゲート及びドレインが抵抗Ｒ３を介してグラ
ンドＧＮＤに接続される。
アス電流の変動を抑制するばらつき補正回路を示した
が、以下に示すようなばらつき補正回路を構成すること
もできる。 （１）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタ群で構成される多数の
回路の中からいずれかを選択して動作させることによ
り、ばらつきを補正する構成とすることもできる。 （２）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のオ
ペアンプの中からいずれかを選択して動作させることに
より、プロセスのばらつきによるオペアンプの動作速度
の変動を補正する構成とすることもできる。 （３）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のコ
ンパレータの中からいずれかを選択して動作させること
により、プロセスのばらつきによるコンパレータの動作
速度の変動を補正する構成とすることもできる。 （４）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のＡ
／Ｄ変換器の中からいずれかを選択して動作させること
により、プロセスのばらつきによるＡ／Ｄ変換器の動作
速度の変動を補正する構成とすることもできる。 （５）前記実施の形態のデコーダの出力信号に基づい
て、異なるサイズのトランジスタで構成される多数のＤ
／Ａ変換器の中からいずれかを選択して動作させること
により、プロセスのばらつきによるＤ／Ａ変換器の動作
速度の変動を補正する構成とすることもできる。 （６）図３に示すばらつき補正回路は、プロセスのばら
つきによるＰチャネルＭＯＳトランジスタのしきい値の
変動を補正する回路である。ＰチャネルＭＯＳトランジ
スタＴr20 と抵抗とで構成されるばらつき電圧検出回路
１１ａは、同トランジスタＴr20 のソースが電源Ｖccに
接続され、ゲート及びドレインが抵抗Ｒ３を介してグラ
ンドＧＮＤに接続される。
【００３９】従って、前記トランジスタＴr20 のドレイ
ンからそのトランジスタＴr20 のしきい値が検出電圧Ｖ
s として出力される。前記検出電圧Ｖs のしきい値は、
Ａ／Ｄ変換器１２ａでデジタル信号Ｄ０〜Ｄｎに変換さ
れて、ばらつき情報として出力される。
ンからそのトランジスタＴr20 のしきい値が検出電圧Ｖ
s として出力される。前記検出電圧Ｖs のしきい値は、
Ａ／Ｄ変換器１２ａでデジタル信号Ｄ０〜Ｄｎに変換さ
れて、ばらつき情報として出力される。
【００４０】このようなばらつき情報に基づいて、前記
実施の形態と同様にプロセスのばらつきによるＰチャネ
ルＭＯＳトランジスタのしきい値の変動を自動的に補正
するばらつき補正回路を構成することができる。 （７）図４に示すばらつき補正回路は、プロセスのばら
つきによるリングオシレータの発振周波数の変動を補正
する回路である。リングオシレータ１５は奇数段のイン
バータ回路が環状に接続され、プロセスのばらつきによ
り、各インバータ回路を構成するＰチャネルＭＯＳトラ
ンジスタ及びＮチャネルＭＯＳトランジスタのしきい値
が変動するため、その出力信号周波数が変動する。
実施の形態と同様にプロセスのばらつきによるＰチャネ
ルＭＯＳトランジスタのしきい値の変動を自動的に補正
するばらつき補正回路を構成することができる。 （７）図４に示すばらつき補正回路は、プロセスのばら
つきによるリングオシレータの発振周波数の変動を補正
する回路である。リングオシレータ１５は奇数段のイン
バータ回路が環状に接続され、プロセスのばらつきによ
り、各インバータ回路を構成するＰチャネルＭＯＳトラ
ンジスタ及びＮチャネルＭＯＳトランジスタのしきい値
が変動するため、その出力信号周波数が変動する。
【００４１】前記リングオシレータ１５の出力信号はＦ
／Ｖ変換器１６に入力され、リングオシレータ１５の出
力信号周波数が電圧に変換される。前記Ｆ／Ｖ変換器１
６の出力信号は、Ａ／Ｄ変換器１２ｂに出力され、その
Ａ／Ｄ変換器１２ｂはＦ／Ｖ変換器１６の出力信号をデ
ジタル信号Ｄ０〜Ｄｎに変換してばらつき情報として出
力する。
／Ｖ変換器１６に入力され、リングオシレータ１５の出
力信号周波数が電圧に変換される。前記Ｆ／Ｖ変換器１
６の出力信号は、Ａ／Ｄ変換器１２ｂに出力され、その
Ａ／Ｄ変換器１２ｂはＦ／Ｖ変換器１６の出力信号をデ
ジタル信号Ｄ０〜Ｄｎに変換してばらつき情報として出
力する。
【００４２】このようなばらつき情報に基づいて、チッ
プ内に異なるサイズで形成された多数のトランジスタの
中からいずれかを選択して動作させたり、あるいはそれ
ぞれ異なるサイズのトランジスタで形成された多数のイ
ンバータ回路を選択して動作させて、トランジスタのし
きい値の変動を自動的に補正するばらつき補正回路を構
成することができる。
プ内に異なるサイズで形成された多数のトランジスタの
中からいずれかを選択して動作させたり、あるいはそれ
ぞれ異なるサイズのトランジスタで形成された多数のイ
ンバータ回路を選択して動作させて、トランジスタのし
きい値の変動を自動的に補正するばらつき補正回路を構
成することができる。
【００４３】上記実施の形態から把握できる前記請求項
以外の技術思想を、以下にその効果とともに記載する。 （１）請求項４において、前記選択回路は、前記Ａ／Ｄ
変換器のデジタル出力信号をデコードするデコーダと、
前記デコーダの出力信号に基づいて、異なるサイズのト
ランジスタ群で構成される複数の内部回路の中からプロ
セスのばらつきを相殺するように動作する内部回路を一
つ選択する。選択された内部回路の動作により、プロセ
スのばらつきが相殺される。 （２）請求項４において、前記選択回路は、前記Ａ／Ｄ
変換器のデジタル出力信号をデコードするデコーダと、
前記デコーダの出力信号に基づいて、異なるサイズのト
ランジスタで構成される複数のオペアンプの中からプロ
セスのばらつきを相殺するように動作するオペアンプを
一つ選択する。選択されたオペアンプの動作により、プ
ロセスのばらつきが相殺される。 （３）請求項４において、前記選択回路は、前記Ａ／Ｄ
変換器のデジタル出力信号をデコードするデコーダと、
前記デコーダの出力信号に基づいて、異なるサイズのト
ランジスタで構成される複数のコンパレータの中からプ
ロセスのばらつきを相殺するように動作するコンパレー
タを一つ選択する。選択されたコンパレータの動作によ
り、プロセスのばらつきが相殺される。
以外の技術思想を、以下にその効果とともに記載する。 （１）請求項４において、前記選択回路は、前記Ａ／Ｄ
変換器のデジタル出力信号をデコードするデコーダと、
前記デコーダの出力信号に基づいて、異なるサイズのト
ランジスタ群で構成される複数の内部回路の中からプロ
セスのばらつきを相殺するように動作する内部回路を一
つ選択する。選択された内部回路の動作により、プロセ
スのばらつきが相殺される。 （２）請求項４において、前記選択回路は、前記Ａ／Ｄ
変換器のデジタル出力信号をデコードするデコーダと、
前記デコーダの出力信号に基づいて、異なるサイズのト
ランジスタで構成される複数のオペアンプの中からプロ
セスのばらつきを相殺するように動作するオペアンプを
一つ選択する。選択されたオペアンプの動作により、プ
ロセスのばらつきが相殺される。 （３）請求項４において、前記選択回路は、前記Ａ／Ｄ
変換器のデジタル出力信号をデコードするデコーダと、
前記デコーダの出力信号に基づいて、異なるサイズのト
ランジスタで構成される複数のコンパレータの中からプ
ロセスのばらつきを相殺するように動作するコンパレー
タを一つ選択する。選択されたコンパレータの動作によ
り、プロセスのばらつきが相殺される。
【００４４】
【発明の効果】以上詳述したように、この発明はマスク
を変更することなく、製造プロセスのばらつきによる回
路特性の変動を確実に補正し得るばらつき補正回路を備
えた半導体集積回路装置を提供することができる。
を変更することなく、製造プロセスのばらつきによる回
路特性の変動を確実に補正し得るばらつき補正回路を備
えた半導体集積回路装置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示す回路図である。
【図３】 ばらつき検出回路の変形例を示す回路図であ
る。
る。
【図４】 ばらつき検出回路の変形例を示す回路図であ
る。
る。
【図５】 従来例を示す回路図である。
１１ ばらつき検出回路 １２ Ａ／Ｄ変換器 １７ 選択回路 １８ 内部回路
Claims (4)
- 【請求項１】 プロセスのばらつきによるトランジスタ
の動作特性の変動を検出するばらつき検出回路と、 前記ばらつき検出回路の出力信号をＡ／Ｄ変換するＡ／
Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号に基づいて、動作特性の異
なる複数の内部回路の中から前記トランジスタの動作特
性の変動を相殺する内部回路を選択して動作させる選択
回路とを備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ばらつき検出回路は、高電位側電源
と低電位側電源との間に、抵抗と、ダイオード接続した
トランジスタとを直列に接続し、前記抵抗とトランジス
タとの接続点から該トランジスタのしきい値を出力する
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記ばらつき検出回路は、 リングオシレータと、 該リングオシレータの出力信号周波数を電圧値に変換す
るＦ／Ｖ変換器とから構成したことを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項４】 前記選択回路は、 前記Ａ／Ｄ変換器のデジタル出力信号をデコードするデ
コーダと、 前記デコーダの出力信号に基づいて、オペアンプのバイ
アス電流を設定する複数の異なるサイズのトランジスタ
の中からいずれか一つを選択して動作させるスイッチ回
路とから構成したことを特徴とする請求項１記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172158A JPH1022742A (ja) | 1996-07-02 | 1996-07-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172158A JPH1022742A (ja) | 1996-07-02 | 1996-07-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022742A true JPH1022742A (ja) | 1998-01-23 |
Family
ID=15936655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172158A Withdrawn JPH1022742A (ja) | 1996-07-02 | 1996-07-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022742A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
| US7471119B2 (en) | 2006-05-22 | 2008-12-30 | Denso Corporation | Electronic circuit device |
| JP2009535829A (ja) * | 2006-05-03 | 2009-10-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 超低電力アナログ補償回路 |
| JP2009536491A (ja) * | 2006-05-05 | 2009-10-08 | エヌエックスピー ビー ヴィ | 電子回路及びそのための方法 |
| JP2009272979A (ja) * | 2008-05-09 | 2009-11-19 | Oki Semiconductor Co Ltd | 半導体回路 |
| JP2011082811A (ja) * | 2009-10-07 | 2011-04-21 | Asahi Kasei Electronics Co Ltd | ばらつき検出回路、半導体集積回路装置 |
| JP2015065573A (ja) * | 2013-09-25 | 2015-04-09 | 沖電気工業株式会社 | 差動増幅回路が形成された半導体装置 |
-
1996
- 1996-07-02 JP JP8172158A patent/JPH1022742A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
| JP2009535829A (ja) * | 2006-05-03 | 2009-10-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 超低電力アナログ補償回路 |
| JP2009536491A (ja) * | 2006-05-05 | 2009-10-08 | エヌエックスピー ビー ヴィ | 電子回路及びそのための方法 |
| US7471119B2 (en) | 2006-05-22 | 2008-12-30 | Denso Corporation | Electronic circuit device |
| JP2009272979A (ja) * | 2008-05-09 | 2009-11-19 | Oki Semiconductor Co Ltd | 半導体回路 |
| JP2011082811A (ja) * | 2009-10-07 | 2011-04-21 | Asahi Kasei Electronics Co Ltd | ばらつき検出回路、半導体集積回路装置 |
| JP2015065573A (ja) * | 2013-09-25 | 2015-04-09 | 沖電気工業株式会社 | 差動増幅回路が形成された半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |