JP2011159355A - 半導体記憶装置 - Google Patents

Abstract

【課題】ベリファイ時においても、データの読み出しの分解能が低下せず、かつ電源電圧が低下しても、安定した読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】読み出し回路１３は、メモリセルＭＣのセル電流Ｉcellを電圧データＶdataに変換する電流電圧変換回路２０と、電圧データＶdataと基準電圧Ｖrefを比較するセンスアンプ３０を備える。電流電圧変換回路２０はメモリセルＭＣにビット線ＢＬｊを介して接続された可変負荷抵抗を含んで構成される。可変負荷抵抗は、負荷抵抗であるＰチャネル型のＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７と、スイッチング回路を構成するＰチャネル型のＭＯＳトランジスタＴ１３，Ｔ１６，Ｔ１９を含んで構成される。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に、メモリセルのセル電流に応じたデータ電圧と一定の基準電圧とを比較することで、メモリセルに記憶されたデータの読み出しを行う半導体記憶装置に関する。

近年、電気的にプログラム及び消去可能な不揮発性メモリ（EEPROM：Electrically Erasable Read Only Memory）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。EEPROMは、フローティングゲートを有するメモリセルを備えている。そして、フローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上のデータをメモリセルに記録し、フローティングゲートの電荷の有無によるソースとドレインとの間に流れるセル電流の変化によって、メモリセルからデータを読み出す。

この場合、EEPROMに設けられた読み出し回路は、メモリセルに流れるセル電流をデータ電圧に変換し、このデータ電圧と一定の基準電圧とを比較することで、メモリセルに記憶されたデータ（「０」、「１」）の判定を行う。

図９は、上述のEEPROMの読み出し回路の回路図である。この読出し回路は、電流電圧変換回路１（プリセンスアンプ）とセンスアンプ２（メインセンスアンプ）から構成される。電流電圧変換回路１は、ソースに電源電圧Ｖｄｄが印加され、ゲートとドレインが共通接続（ダイオード接続）されたＰチャネル型のＭＯＳトランジスタＴ６からなり、当該ドレインにビット線ＢＬを介してメモリセルＭＣのドレインが接続される。メモリセルＭＣのソースはソース線ＳＬに接続され、ゲートにワード線ＷＬが接続される。メモリセルＭＣのセル電流Ｉcellはビット線ＢＬに流れ、電流電圧変換回路１によりデータ電圧Ｖdataに変換される。

センスアンプ２は、データ電圧Ｖdataと基準電圧Ｖrefとの差を増幅する一般的な差動アンプである。センスアンプ２は、差動ペアを形成するＮチャネル型のＭＯＳトランジスタＴ１，Ｔ２と、ＭＯＳトランジスタＴ１，Ｔ２にそれぞれ直列接続され、カレントミラーを形成するＰチャネル型のＭＯＳトランジスタＴ３，Ｔ４と、ＭＯＳトランジスタＴ１，Ｔ２の共通ソースに接続されたＮチャネル型のＭＯＳトランジスタＴ５から構成される。

ＭＯＳトランジスタＴ３，Ｔ４の共通ソースには電源電圧Ｖｄｄが印加される。ＭＯＳトランジスタＴ１のゲートには、電流電圧変換回路１からのデータ電圧Ｖdataが印加される。ＭＯＳトランジスタＴ２のゲートには、基準電圧Ｖrefが印加される。ＭＯＳトランジスタＴ５のゲートにはセンスイネーブル信号SENが印加される。

以下で、この読み出し回路の動作を図９及び図１０に基づいて説明する。この場合、ソース線ＳＬは接地されており、ビット線ＢＬには読み出し電圧が印加される。そして、ワード線ＷＬの電圧がＨレベル（例えば、Ｖｄｄ）に立ち上がると、メモリセルＭＣに記憶されたデータに応じたセル電流Ｉcellが流れる。一般にセル電流Ｉcellは０〜数十μＡオーダーの値である。メモリセルＭＣがデータ「０」（書き込み状態）の場合は、セル電流Ｉcellは小さい値（最小値に近い値）であり、データ「１」（消去状態）の場合は、それより大きな値（最大値に近い値）である。電流電圧変換回路１は、このセル電流Ｉcellを電圧データＶdataに変換する。

その後、センスイネーブル信号SENがＨレベル（例えば、Ｖｄｄ）に立ち上がると、ＭＯＳトランジスタＴ５がオンし、センスアンプ２は活性化状態になる。これにより、センスアンプ２は、電圧データＶdataと基準電圧Ｖrefを比較することにより、メモリセルＭＣに記憶されたデータ（「０」、「１」）の判定を行う。

図１０は、電圧データＶdata、セル電流Ｉcell及び基準電圧Ｖrefとの関係を示す図である。Ｖdata−Ｉcellカーブと基準電圧Ｖref（＝Ｖref1-3）の交点に対応したセル電流Ｉcell（＝Ｉref1-3）がセル電流閾値である。つまり、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値より小さければ、データは「０」と判定され、セル電流閾値より大きければ、データは「１」と判定される。

また、センスアンプ２が正常に動作する入力動作電圧範囲（ＭＯＳトランジスタＴ１，Ｔ２のゲート電圧範囲）は、下限電圧Ｖmin〜上限電圧Ｖmaxである。

この場合、Ｖmin＝Ｖt（Ｔ１）＋Ｖds（Ｔ５）、Ｖmax＝Ｖｄｄ−Ｖds（Ｔ３）＋Ｖt（Ｔ１）で表わされる。Ｖt（Ｔ１）は、ＭＯＳトランジスタＴ１，Ｔ２の閾値、Ｖds（Ｔ５）は、ＭＯＳトランジスタＴ５のソースドレイン間電圧、Ｖds（Ｔ３）はＭＯＳトランジスタＴ３のソースドレイン間電圧（ダイオードの電圧降下分）である。

従って、少なくとも基準電圧Ｖrefはこの入力動作電圧範囲内に収まっている必要がある。図１０のように、通常の読み出しの場合では、セル電流閾値は、Ｉref1に設定され、これに対応して基準電圧Ｖrefは、入力動作電圧範囲の中心又はその近傍のＶref1に設定される。

一般に、EEPROMにおいては、ベリファイと呼ばれる書き込みデータの判定機能を持っている。ベリファイには、消去ベリファイ（イレーズベリファイ）とプログラムベリファイの２種類がある。消去ベリファイでは、メモリセルＭＣのデータが消去されたか否か、つまり、メモリセルＭＣに記憶されたデータが「１」か、否かを判定する。この場合は、セル電流閾値は、データ「１」に厳しい条件、即ち、Ｉref1より大きいＩref2に設定される。これに伴い、基準電圧Ｖrefは、Ｖref1より低いＶref2に変更される。これは、セル電流Ｉcellのばらつきや経時変化を考慮して、EEPROMの動作を補償するためである。

一方、プログラムベリファイでは、メモリセルＭＣにデータ「０」が正しく書き込まれたかどうか判定する。この場合は、セル電流閾値は、データ「０」に厳しい条件、即ち、Ｉref1より小さいＩref3に設定される。これに伴い、基準電圧Ｖrefは、Ｖref1より高いＶref3に変更される。

特開２００８−１４０４３１号公報

上述のように、従来の読み出し回路では、ベリファイ時のセル電流閾値を変更するために、基準電圧Ｖrefを変更していた。このため、プログラムベリファイの基準電圧Ｖref3は、センスアンプ２の入力動作電圧範囲の上限電圧Ｖmaxに近づき、消去ベリファイの基準電圧Ｖref2は入力動作電圧範囲の下限Ｖminに近づくことになる。セル電流閾値の設定によっては、ベリファイ時の基準電圧Ｖref2，Ｖref3が入力動作電圧範囲に収まらなくなることが起こり得る。そのため、データの読み出しの分解能が低下し、あるいは読み出しの誤動作が生じるおそれがあった。

特に、電源電圧Ｖｄｄが例えば、１．８Ｖ程度に低くなると、センスアンプ２の入力動作電圧範囲は、０．８Ｖ−１．６Ｖ程度と非常に狭くなるので、ベリファイ時の基準電圧Ｖref2，Ｖref3をこの入力動作電圧範囲に収めることは益々困難になる。

そこで、本発明の半導体記憶装置は、ビット線と、前記ビット線に接続され、電気的にデータの書き込み及び読み出しが可能であり、当該データに応じたセル電流を前記ビット線に流すメモリセルと、前記メモリセルに前記ビット線を介して接続され、前記ビット線に流れる前記セル電流を電圧データに変換する電流電圧変換回路と、前記電圧データと基準電圧とを比較するセンスアンプと、を備え、前記電流電圧変換回路は前記メモリセルに前記ビット線を介して接続された可変負荷抵抗を含んで構成されたことを特徴とする。

本発明の半導体記憶装置によれば、前記電流電圧変換回路は可変抵抗を含んで構成されるので、セル電流閾値を変更する際には、可変抵抗の抵抗値を変更することにより、基準電圧をセンスアンプの入力動作電圧範囲の中心からほとんど変更する必要がなくなる。これにより、ベリファイ時においても、データの読み出しの分解能が低下しなくなる。

特に、電源電圧の低下によりセンスアンプの入力動作電圧範囲が狭くなっても、安定した読み出し動作が可能になる。

本発明の第１の実施形態の半導体記憶装置の全体の概略図である。 本発明の第１の実施形態の半導体記憶装置のメモリセルの断面図である。 本発明の第１の実施形態の半導体記憶装置の読み出し回路の回路図である。 本発明の第１の実施形態の半導体記憶装置の別の読み出し回路の回路図である。 本発明の第１の実施形態の半導体記憶装置の動作タイミング図である。 本発明の第１の実施形態の半導体記憶装置の読み出し回路の特性を説明する図である。 本発明の第２の実施形態の半導体記憶装置の読み出し回路の回路図である。 本発明の第２の実施形態の半導体記憶装置の読み出し回路の特性を説明する図である。 従来の半導体記憶装置の読み出し回路の回路図である。 従来の半導体記憶装置の読み出し回路の特性を説明する図である。

本発明の第１の実施形態の半導体記憶装置１００を図面に基づいて説明する。本実施形態では、半導体記憶装置１００は、シリアル入出力型のEEPROMであるとして説明する。

［半導体記憶装置の全体構成］
図１は、半導体記憶装置１００の概略図である。図示のように、メモリアレイ領域１０において、複数のビット線ＢＬ0〜ＢＬnがＹ方向に延びており、Ｙ方向と直交するＸ方向に、複数のワード線ＷＬ0〜ＷＬm、複数のソース線ＳＬ0〜ＳＬmが延びている。複数のビット線ＢＬ0〜ＢＬnと複数のワード線ＷＬ0〜ＷＬmの各交差点に対応して、複数のメモリセルＭＣが設けられている。

また、メモリアレイ領域１０に隣接して、カラムアドレス信号に基づいて複数のビット線ＢＬ0〜ＢＬnの中から１つを選択するカラムデコーダ１１と、ロウアドレス信号に基づいて複数のワード線ＷＬ0〜ＷＬmの中から１つを選択するロウデコーダ１２が設けられている。カラムアドレス信号及びロウアドレス信号の確定により、１つのメモリセルＭＣが選択される。

そして、カラムデコーダ１１によって選択されたビット線ＢＬｊに現れるメモリセルＭＣからのデータを、データ線ＤＬを介して読み出す読み出し回路１３が設けられている。この場合、読み出し回路１３は、安定した基準電圧Ｖrefと、選択されたメモリセルＭＣに流れるセル電流Ｉcellを電圧変換したデータ電圧Ｖdataとを比較することで、データ「０」、「１」の判定を行う。

また、カラムデコーダ１１によって選択されたビット線ＢＬｊを介して、選択されたメモリセルＭＣにデータの書き込みを行う書き込み回路１４が設けられている。さらに、各種制御信号に基づいて、メモリセルＭＣの書き込み、読み出し、消去の各シーケンスを制御する制御回路１５が設けられている。

［メモリセルの構成］
メモリセルＭＣの具体的な構成例について、図２を参照して説明する。このメモリセルＭＣは、スプリットゲート型であり、半導体基板１０１上に所定間隔を隔てて形成されたドレイン１１３及びソース１１４の間にチャネル１１５が形成されている。チャネル１１５の一部上からソース１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成されている。フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン１１３の一部上に延在したコントロールゲート１１２が形成されている。

ドレイン１１３は対応するビット線ＢＬに接続され、コントロールゲート１１２は対応するワード線ＷＬに接続され、ソース１１４は対応するソース線ＳＬに接続されている。

次に、スプリットゲート型のメモリセルＭＣの動作を述べる。先ず、データ「０」を書き込むときには、コントロールゲート１１２とソース１１４に高電圧（例えば、コントロールゲート１１２に２Ｖ、ソース領域１１４に１２Ｖ）を印加し、チャネル１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。

また、書き込んだデータ「０」を消去するとき（つまり、データ「０」を「１」に書き換える時）には、ドレイン１１３及びソース１１４を接地して、コントロールゲート１１２に高電圧（例えば１５Ｖ）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下ＦＮトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９ａが形成されているので、ここに電界が集中し、より低電圧でＦＮトンネル電流を流すことができる。

また、メモリセルＭＣに記憶されたデータを読み出す時は、コントロールゲート１１２及びドレイン１１３に所定の電圧（例えば、コントロールゲート１１２に３Ｖ、ドレイン１１３に１Ｖ）を印加する。すると、フローティングゲート１０９に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Ｉcellが流れる。データ「０」が書き込まれている場合にはメモリセルＭＣの閾値は高くなるので、セル電流Ｉcellは小さくなり、データ「１」が書き込まれている場合（消去時）にはメモリセルＭＣの閾値は低くなるので、セル電流Ｉcellは大きくなる。

読み出し回路１３は、セル電流Ｉcellをデータ電圧Ｖdataに変換し、そのデータ電圧Ｖdataと基準電圧Ｖrefと比較することによって、メモリセルＭＣに記憶されたデータが「０」か、「１」か、を判定することになる。

［読み出し回路の構成］
次に、本発明の特徴である読み出し回路１３の構成を図３に基づいて説明する。読み出し回路１３は、電流電圧変換回路２０（プリセンスアンプ）、センスアンプ３０（メインセンスアンプ）及び回路切り離し用のＮチャネル型のＭＯＳトランジスタＴ２０を含んで構成される。

電流電圧変換回路２０は、負荷抵抗であるＰチャネル型のＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７と、スイッチング回路を構成するＰチャネル型のＭＯＳトランジスタＴ１３，Ｔ１６，Ｔ１９を含んで構成される。

この場合、ＭＯＳトランジスタＴ１１のソースに電源電圧Ｖｄｄが印加される。ＭＯＳトランジスタＴ１１はＭＯＳトランジスタＴ１３を介して電圧データ線２１に接続される。ＭＯＳトランジスタＴ１１のゲートは、電圧データ線２１に接続される。ＭＯＳトランジスタＴ１３のゲートには、負荷抵抗選択信号LOADSEL0が印加される。負荷抵抗選択信号LOADSEL0が「１」（Ｈレベル＝Ｖｄｄ）の場合、ＭＯＳトランジスタＴ１３はオフするので、ＭＯＳトランジスタＴ１１は電圧データ線２１から切り離される。負荷抵抗選択信号LOADSEL0が「０」（Ｌレベル＝０Ｖ）の場合、ＭＯＳトランジスタＴ１３はオンするので、ＭＯＳトランジスタＴ１１は電圧データ線２１にダイオード接続の形で接続される。

同様に、ＭＯＳトランジスタＴ１４のソースに電源電圧Ｖｄｄが印加される。ＭＯＳトランジスタＴ１４はＭＯＳトランジスタＴ１６を介して電圧データ線２１に接続される。ＭＯＳトランジスタＴ１４のゲートは、電圧データ線２１に接続される。ＭＯＳトランジスタＴ１６のゲートには、負荷抵抗選択信号LOADSEL1が印加される。負荷抵抗選択信号LOADSEL0が「１」（Ｈレベル＝Ｖｄｄ）の場合、ＭＯＳトランジスタＴ１４は電圧データ線２１から切り離される。負荷抵抗選択信号LOADSEL1が「０」（Ｌレベル＝０Ｖ）の場合、ＭＯＳトランジスタＴ１４は電圧データ線２１にダイオード接続の形で接続される。

また同様に、ＭＯＳトランジスタＴ１７のソースに電源電圧Ｖｄｄが印加される。ＭＯＳトランジスタＴ１７はＭＯＳトランジスタＴ１９を介して電圧データ線２１に接続される。ＭＯＳトランジスタＴ１７のゲートは、電圧データ線２１に接続される。ＭＯＳトランジスタＴ１９のゲートには、負荷抵抗選択信号LOADSEL2が印加される。負荷抵抗選択信号LOADSEL2が「１」（Ｈレベル＝Ｖｄｄ）の場合、ＭＯＳトランジスタＴ１７は電圧データ線２１から切り離される。負荷抵抗選択信号LOADSEL2が「０」（Ｌレベル＝０Ｖ）の場合、ＭＯＳトランジスタＴ１７は電圧データ線２１にダイオード接続の形で接続される。

即ち、電流電圧変換回路２０のＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７は、負荷抵抗選択信号LOADSEL0-2に応じて、電圧データ線２１に接続されることから、電流電圧変換回路２０は可変負荷抵抗になる。負荷抵抗の可変範囲を大きくするためにＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７の抵抗値の比は、例えば、１：１／２：１／４というように重み付けされることが好ましい。

ＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７の抵抗値は、チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌに反比例する。ＭＯＳトランジスタＴ１１のチャネル幅Ｗとチャネル長Ｌの比をＷ／Ｌとすると、ＭＯＳトランジスタＴ１４については２Ｗ／Ｌであり、ＭＯＳトランジスタＴ１７については４Ｗ／Ｌとする。すると、電流電圧変換回路２０の抵抗値は、負荷抵抗選択信号LOADSEL0-2に応じて、７通りに変化させることができる。

即ち、電流電圧変換回路２０のＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７の合計のチャネル幅は表１のようになる。例えば、LOADSEL0-2＝＜０，１，１＞の場合は、合計チャネル幅はＷであり、抵抗値としては最も大きい。一方、LOADSEL0-2＝＜０，０，０＞の場合は、合計チャネル幅は７Ｗであり、抵抗値としては最も小さい。但し、ＭＯＳトランジスタＴ１３，Ｔ１６，Ｔ１９の抵抗値は、対応するＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７の抵抗値に比して無視できるほど小さいとする。

また、図４に示すように、図３の回路にＰチャネル型のＭＯＳトランジスタＴ１２、Ｔ１５、Ｔ１８を追加しても良い。この場合、ＭＯＳトランジスタＴ１２はＭＯＳトランジスタＴ１１のゲートと電圧データ線２１の間に接続され、そのゲートに負荷抵抗選択信号LOADSEL0が印加される。

同様に、ＭＯＳトランジスタＴ１５はＭＯＳトランジスタＴ１４のゲートと電圧データ線２１の間に接続され、そのゲートに負荷抵抗選択信号LOADSEL1が印加される。同様に、ＭＯＳトランジスタＴ１８はＭＯＳトランジスタＴ１７のゲートと電圧データ線２１の間に接続され、そのゲートに負荷抵抗選択信号LOADSEL2が印加される。ＭＯＳトランジスタ１２、１５、１８は、それぞれＭＯＳトランジスタ１３、１６、１９と同じようにスイッチングする。

このように、ＭＯＳトランジスタ１２を設けたことにより、ＭＯＳトランジスタ１３がオフしてＭＯＳトランジスタ１１がデータ線２１から切り離された時に、ＭＯＳトランジスタ１１のゲート容量がビット線ＢＬｊの負荷容量として接続され、メモリセルＭＣのデータ読み出し速度が落ちるのを防止することができる。即ち、ＭＯＳトランジスタ１２をオフすることにより、ＭＯＳトランジスタ１１のゲート容量をビット線ＢＬｊから電気的に切り離すことができる。ＭＯＳトランジスタ１５、１８を設ける理由もこれと同じである。

回路切り離し用のＭＯＳトランジスタＴ２０は、電圧データ線２１とデータ線ＤＬの間に接続され、そのゲートにはセンス信号SENが印加されている。データ線ＤＬは、図１のカラムデコーダ１１を介して、選択されたビット線ＢＬｊに接続される。ビット線ＢＬｊには選択されたメモリセルＭＣが接続されている。

ＭＯＳトランジスタＴ２０は、読み出し回路１３の読み出し動作時には、センス信号SENがＨレベルに立ち上がることによりオン状態となり、読み出し回路１３をデータ線ＤＬに接続する。一方、書き込み回路１４の書き込み動作時には、センス信号SENがＬレベルである。ＭＯＳトランジスタＴ２０はオフ状態であり、読み出し回路１３はデータ線ＤＬから切り離される。

これにより、読み出し回路１３の読み出し動作時には、ＭＯＳトランジスタＴ１１，Ｔ１４，Ｔ１７は、負荷抵抗選択信号LOADSEL0-2によって選択的にデータ線ＤＬ、ビット線ＢＬｊを介してメモリセルＭＣの負荷抵抗として接続される。そして、メモリセルＭＣのセル電流Ｉcellは、電流電圧変換回路２０により電圧データＶdataに変換される。

センスアンプ３０は、従来のセンスアンプ２と同じ構成なので詳しい説明は省略するが、差動ペアの一方であるＭＯＳトランジスタＴ１のゲートに電圧データ線２１を介して、電流電圧変換回路２０からの電圧データＶdataが印加される。差動ペアの他方であるＭＯＳトランジスタＴ２のゲートに基準電圧Ｖrefが印加される。ＭＯＳトランジスタＴ２，Ｔ４の接続ノードから出力電圧Ｖoutが得られる。即ち、Ｖdata＞Ｖrefの時は、出力電圧ＶoutはＨレベルであり、Ｖdata＜Ｖrefの時は、出力電圧ＶoutはＬレベルである。

［読み出し回路の動作］
次に、読み出し回路１３の動作例を図５及び図６に基づいて説明する。

先ず、読み出しコマンドが確定すると、これに基づいて負荷抵抗選択信号LOADSEL0-2
が固定される。その後、ロウアドレス信号、カラムアドレ信号が確定すると、ロウアドレスデコーダ１２、カラムアドレスデコーダ１１によって選択されるアドレスが確定する。つまり、ビット線ＢＬｊはデータ線ＤＬに接続され、ワード線ＷＬｉはＨレベル（読み出し電圧レベル）に設定される。

次に、センス信号SENがＨレベルに立ち上がると、読み出し回路１３の電流電圧変換回路２０はデータ線ＤＬに接続され、また、ＭＯＳトランジスタＴ５がオンするので、センスアンプ３０が動作状態になる。センスアンプ３０は、基準電圧Ｖrefと電流電圧変換回路２０からの電圧データＶdataとを比較し、メモリセルＭＣに記憶されたデータが「０」か「１」か、を判定する。

図６は、電圧データＶdata、セル電流Ｉcell及び基準電圧Ｖrefとの関係を示す図である。３本のＶdata−Ｉcellカーブ（ｉ）、（ii）、（iii）は、電流電圧変換回路２０の抵抗値（抵抗小、抵抗中、抵抗大）に対応している。３本のＶdata−Ｉcellカーブ（i）、（ii）、（iii）と基準電圧Ｖrefの交点に対応したセル電流Ｉcellが閾値電流Ｉref1、Ｉref2、Ｉref3である。

Ｖdata−Ｉcellカーブ（i）は、メモリセルＭＣに記憶されたデータが「１」か、否かを判定する消去ベリファイに対応するものであり、セル電流閾値は、データ「１」に厳しい条件、即ち、Ｉref1より大きいＩref2に設定される。そのため、電流電圧変換回路２０の抵抗値は「小」に設定される。この場合、負荷抵抗選択信号LOADSEL0-2は、例えば、表１の＜０，０，０＞に設定され、合計のチャネル幅は、７Ｗである。そして、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値Ｉref2より小さければ、Ｖdata＞Ｖrefであるから、データは「０」と判定される。（Ｖout＝Ｈ）セル電流閾値Ｉref2より大きければ、Ｖdata＜Ｖrefであるから、データは「１」と判定される。（Ｖout＝Ｌ）

Ｖdata−Ｉcellカーブ（ii）は、通常読み出しに対するものであり、セル電流閾値はＩref1に設定される。電流電圧変換回路２０の抵抗値は「中」に設定される。この場合、負荷抵抗選択信号LOADSEL0-2は、例えば、表１の＜０，０，１＞に設定され、合計のチャネル幅は３Ｗである。そして、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値Ｉref1より小さければ、データは「０」と判定され、セル電流閾値Ｉref1より大きければ、データは「１」と判定される。

Ｖdata−Ｉcellカーブ（iii）は、メモリセルＭＣにデータ「０」が正しく書き込まれたかどうか判定するプログラムベリファイに対応するものあり、セル電流閾値は、データ「０」に厳しい条件、即ち、Ｉref1より小さいＩref3に設定される。の場合、負荷抵抗選択信号LOADSEL0-2は、例えば、表１の＜１，０，１＞に設定され、合計のチャネル幅は２Ｗである。そして、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値Ｉref3より小さければ、データは「０」と判定され、セル電流閾値Ｉref3より大きければ、データは「１」と判定される。

また、センスアンプ３０が正常に動作する入力動作電圧範囲（ＭＯＳトランジスタＴ１，Ｔ２のゲート電圧範囲）は、前述のように下限電圧Ｖmin〜上限電圧Ｖmaxである。この場合、基準電圧Ｖrefは、入力動作電圧範囲の中心又はその近傍に設定される。

このように、本実施形態によれば、ベリファイ時にセル電流閾値を変更する場合には、従来のように基準電圧Ｖrefを変更するのではなく、電流電圧変換回路２０の抵抗値を変更するようにした。これにより、基準電圧Ｖrefはセンスアンプ２が正常に動作する入力動作電圧範囲に収めることができ、ベリファイ時においても、データの読み出しの分解能が低下しなくなる。特に、電源電圧Ｖｄｄの低下によりセンスアンプ３０の入力動作電圧範囲が狭くなっても、安定した読み出し動作が可能になる。

次に、本発明の第２の実施形態の半導体記憶装置１００を図面に基づいて説明する。この半導体記憶装置１００は、読み出し回路１３の電流電圧変換回路２０Ａの構成が第１の実施形態と異なっており、他の構成は同じである。

図７は、読み出し回路１３の回路図である。電流電圧変換回路２０Ａは、負荷抵抗である抵抗Ｒ０，Ｒ１，Ｒ２とスイッチング回路を構成するアナログスイッチＡＳＷ０，ＡＳＷ１，ＡＳＷ２、インバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２を含んで構成される。読み出し回路１３の他の構成は、第１の実施形態と同じなので説明を省略する。

抵抗Ｒ０，Ｒ１，Ｒ２は電圧印加に対して直線性の良い抵抗素子（トランジスタ以外の拡散抵抗等）で形成され、それぞれアナログスイッチＡＳＷ０，ＡＳＷ１，ＡＳＷ２を介して電圧データ線２１に接続されている。これらのアナログスイッチＡＳＷ０〜ＡＳＷ２は、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを並列接続して構成され、電圧データ線２１の電圧に対して線形性に優れている。

アナログスイッチＡＳＷ０のＮチャネル型ＭＯＳトランジスタのゲートには負荷抵抗選択信号LOADSEL0が印加され、Ｐチャネル型ＭＯＳトランジスタのゲートには、インバータＩＮＶ０を介して負荷抵抗選択信号LOADSEL0が反転された反転負荷抵抗選択信号＊LOADSEL0が印加される。

同様に、アナログスイッチＡＳＷ１のＮチャネル型ＭＯＳトランジスタのゲートには負荷抵抗選択信号LOADSEL1が印加され、Ｐチャネル型ＭＯＳトランジスタのゲートには、インバータＩＮＶ１を介して負荷抵抗選択信号LOADSEL1が反転された反転負荷抵抗選択信号＊LOADSEL1が印加される。

同様に、アナログスイッチＡＳＷ２のＮチャネル型ＭＯＳトランジスタのゲートには負荷抵抗選択信号LOADSEL2が印加され、Ｐチャネル型ＭＯＳトランジスタのゲートには、インバータＩＮＶ２を介して負荷抵抗選択信号LOADSEL2が反転された反転負荷抵抗選択信号＊LOADSEL2が印加される。

即ち、電流電圧変換回路２０の抵抗Ｒ０，Ｒ１，Ｒ２は、負荷抵抗選択信号LOADSEL0-2に応じて、電圧データ線２１に接続されることから、電流電圧変換回路２０は可変負荷抵抗になる。負荷抵抗の可変範囲を大きくするために抵抗Ｒ０，Ｒ１，Ｒ２の抵抗値の比は、例えば、１：１／２：１／４というように重み付けされることが好ましい。即ち、抵抗Ｒ０の抵抗値をＲとすると、抵抗Ｒ１の抵抗値は１／２・Ｒ、抵抗Ｒ２の抵抗値は１／４・Ｒである。

すると、電流電圧変換回路２０の抵抗値は、表２に示すように負荷抵抗選択信号LOADSEL0-2に応じて、７通りに変化させることができる。但し、アナログスイッチＡＳＷ０，ＡＳＷ１，ＡＳＷ２のオン抵抗値は、対応する抵抗Ｒ０，Ｒ１，Ｒ２の抵抗値に比して無視できるほど小さいとする。

図８は、電圧データＶdata、セル電流Ｉcell及び基準電圧Ｖrefとの関係を示す図である。この場合、３本のＶdata−Ｉcellカーブ（iv）、（v）、（vi）は、第１の実施形態と同様に、電流電圧変換回路２０の抵抗値（抵抗小、抵抗中、抵抗大）に対応している。負荷抵抗Ｒ０、Ｒ１、Ｒ２が直線性の良い抵抗素子で構成されるため、３本のＶdata−Ｉcellカーブ（iv）、（v）、（vi）は直線で近似することができる。

３本のＶdata−Ｉcellカーブ（iv）、（v）、（vi）と基準電圧Ｖrefの交点に対応したセル電流Ｉcellが閾値電流Ｉref1、Ｉref2、Ｉref3である。

Ｖdata−Ｉcellカーブ（iv）は、メモリセルＭＣに記憶されたデータが「１」か、否かを判定する消去ベリファイに対応するものであり、セル電流閾値は、データ「１」に厳しい条件、即ち、Ｉref1より大きいＩref2に設定される。そのため、電流電圧変換回路２０の抵抗値は「小」に設定される。この場合、負荷抵抗選択信号LOADSEL0-2は、例えば、表２の＜１，１，１＞に設定され、抵抗値は、１／７・Ｒである。そして、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値Ｉref2より小さければ、Ｖdata＞Ｖrefであるから、データは「０」と判定され、セル電流閾値Ｉref2より大きければ、Ｖdata＜Ｖrefであるから、データは「１」と判定される。

Ｖdata−Ｉcellカーブ（v）は、通常読み出しに対するものであり、セル電流閾値はＩref1に設定される。電流電圧変換回路２０の抵抗値は「中」に設定される。この場合、負荷抵抗選択信号LOADSEL0-2は、例えば、表１の＜１，１，０＞に設定され、抵抗値は、１／３・Ｒである。そして、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値Ｉref1より小さければ、データは「０」と判定され、セル電流閾値Ｉref1より大きければ、データは「１」と判定される。

Ｖdata−Ｉcellカーブ（vi）は、メモリセルＭＣにデータ「０」が正しく書き込まれたかどうか判定するプログラムベリファイに対応するものあり、セル電流閾値は、データ「０」に厳しい条件、即ち、Ｉref1より小さいＩref3に設定される。電流電圧変換回路２０の抵抗値は「大」に設定される。この場合、負荷抵抗選択信号LOADSEL0-2は、例えば、表２の＜０，１，０＞に設定され、抵抗値は、１／２・Ｒである。

そして、メモリセルＭＣのセル電流Ｉcellが設定されたセル電流閾値Ｉref3より小さければ、データは「０」と判定され、セル電流閾値Ｉref3より大きければ、データは「１」と判定される。

また、センスアンプ３０が正常に動作する入力動作電圧範囲（ＭＯＳトランジスタＴ１，Ｔ２のゲート電圧範囲）は、前述のように下限電圧Ｖmin〜上限電圧Ｖmaxである。この場合、基準電圧Ｖrefは、入力動作電圧範囲の中心又はその近傍に設定される。

このように、本実施形態によれば、第１の実施形態と同様に、ベリファイ時においても、データの読み出しの分解能が低下しなくなる等の効果が得られる。さらに、本実施形態によれば、Ｖdata−Ｉcellカーブの線形性が優れているので、第１の実施形態に比べて、セル電流閾値Ｉref1-3の付近でのＶdata−Ｉcellカーブの傾きが大きくなる。つまり、この領域でセル電流Ｉcellの変化に対して、データ電圧Ｖdataの変化が大きくなる。これにより、この付近でのセル電流Ｉcellに対する分解能が向上するという利点がある。

なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、電流電圧変換回路２０の負荷抵抗となるＭＯＳトランジスタ（ＭＯＳトランジスタＴ１１等）の数、電流電圧変換回路２０Ａの負荷抵抗（抵抗Ｒ０等）の数は、３個に限らず、適宜変更が可能である。

また、第１及び第２の実施形態では、シリアル入出力型のEEPROMを例として説明したが、本発明は、読み出し回路１３に特徴があるので、パラレル入出力型のEEPROM、電気的にデータの書き込み及び読み出しが可能なメモリセルを備えたメモリに広く適用することができる。

１０ メモリ領域 １１ カラムデコーダ １２ ロウデコーダ
１３ 読み出し回路 １４ 書き込み回路 １５ 制御回路
２０、２０Ａ 電流電圧変換回路 ３０ センスアンプ
１００ 半導体記憶装置 １０１ 半導体基板
１０５ ゲート絶縁膜 １０９ フローティングゲート
１０９ａ 突起部 １１０ トンネル絶縁膜
１１２ コントロールゲート １１３ ドレイン
１１４ ソース １１５ チャネル

Claims (8)

1. ビット線と、
   前記ビット線に接続され、電気的にデータの書き込み及び読み出しが可能であり、当該データに応じたセル電流を前記ビット線に流すメモリセルと、
   前記メモリセルに前記ビット線を介して接続され、前記ビット線に流れる前記セル電流を電圧データに変換する電流電圧変換回路と、
   前記電圧データと基準電圧とを比較するセンスアンプと、を備え、
   前記電流電圧変換回路は前記メモリセルに前記ビット線を介して接続された可変負荷抵抗を含んで構成されたことを特徴とする半導体記憶装置。
2. 前記可変負荷抵抗は、複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタの各トランジスタを前記メモリセルに選択的に接続するスイッチング回路と、を備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記スイッチング回路は、前記ビット線と前記ＭＯＳトランジスタのドレインとの間に接続された第１のスイッチング素子を備えることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記スイッチング回路は、前記ビット線と前記ＭＯＳトランジスタのゲートの間に接続された第２のスイッチング素子を備えることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記可変負荷抵抗は、複数の抵抗と、前記複数の抵抗の各抵抗を前記メモリセルに選択的に接続するスイッチング回路と、を備えることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記スイッチング回路は、前記抵抗に直列接続されたアナログスイッチで形成されることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記基準電圧は、前記センスアンプの入力動作電圧範囲の中心又はその近傍に設定されることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
8. 前記可変負荷抵抗の抵抗値は、通常の読み出し時には第１の抵抗値に設定され、前記メモリセルに正常にデータが書き込まれたか否かを判定するベリファイ読み出し時には、前記抵抗値と異なる第２の抵抗値に設定されることを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。

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