JPH11297935A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗値のばらつきを低減し、抵抗値の調整を
容易にする半導体装置及びその製造方法を提供する。 【解決手段】 素子形成領域１１ａの中に一定の距離Ｃ
を確保してゲート電極と同様の導電性を有するＣＶＤ膜
１３のパターンにより抜きのパターンを形成し、前記抜
きのパターンとＰ+型拡散抵抗形成用パターン１５ａと
をマスクとしてＰ型不純物をドープすることによりＰ+
型拡散抵抗層１５を形成して、抵抗値のばらつきを低減
すると共に、抵抗形成用の不純物ドープ工程の選択によ
り拡散抵抗幅の調整を可能とし、抵抗値の調整を容易に
したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に、
抵抗を集積化した半導体装置およびその製造方法に関す
るものである。

【０００２】

【従来の技術】バイポーラ素子とＣＭＯＳ素子を同一基
板上に形成するいわゆるＢＩＣＭＯＳ（ｂｉｐｏｌａｒ
ＣＭＯＳ）製造技術はアナログ、デジタルが共存でき
るメリットから多種多様の広がりを見せているが、逆に
素子性能を考慮した場合、その製造工程の長さ、複雑さ
が大きな課題とされつつある。特に、ＦＤＤ、ＭＦＤに
代表される記憶媒体向けの半導体装置は、セット自体の
低コスト化が進み、半導体装置自身も熾烈なコスト競争
の中にあって、ローコストに向けた取り組みを強く要望
され、このような取り組みの一つとして完全にＣＭＯＳ
とのコンパチビリティーを有し、若干の工程追加により
簡易型のバイポーラ素子（トランジスタと拡散抵抗）を
形成させる方法がある。

【０００３】以下、従来のローコスト化対応のＢＩＣＭ
ＯＳ技術によって形成されたデバイス構造、特に拡散抵
抗素子について図面を参照しながら説明する。

【０００４】図５は従来の半導体装置の製造方法により
拡散抵抗素子を形成した場合のアルミ電極形成後の半導
体装置の平面図、図６は図５のＸ３−Ｘ３’線に沿う断
面図であり、抵抗〜抵抗間については素子分離用熱酸化
膜が形成されている。図５及び図６において、１０はＮ
~型ウェル拡散層、１１は素子分離用熱酸化膜（以下Ｌ
ＯＣＯＳ膜という）、１１ａは素子形成領域、

【０００５】

【外１】

【０００６】１５ａはＰ+型拡散抵抗形成用パターン、

【０００７】

【外２】

【０００８】１７は平坦化ＣＶＤ膜、１８はコンタクト
形成パターン、１９はアルミ配線、１９ａは低電圧側の
アルミ配線、１９ｂは第２の高電圧側のアルミ配線、１
９ｃは第１の高電圧側（通常は電源電圧）のアルミ配線
である。

【０００９】以上のように構成された拡散抵抗素子につ
いて、その製造工程と素子としての動作について説明す
る。

【００１０】製造工程は、周知の技術であるので詳細な
説明は省略するが、まず、一導電型を有するＰ+型半導
体基板にＮ~型ウェル拡散層１０を所望の領域に不純物
ドープ及び高温の熱処理により形成し、ＬＯＣＯＳ法に
よりＬＯＣＯＳ膜１１を選択的に成長させた後、所望す
る領域へレジストパターンにてＰ+型拡散抵抗形成用パ
ターン１５ａを形成し、Ｐ+型拡散抵抗層１５を形成す
るための不純物ドープを実施して拡散抵抗領域を形成し
た後、Ｎ~型ウェル拡散層１０のコンタクト用のＮ+型拡
散層１６を形成するためのレジストパターン形成と不純
物ドープを実施する。その後Ｐ+型拡散抵抗層１５とＮ+
型拡散層１６の所望する箇所にコンタクト窓を開けアル
ミ電極を形成することによって拡散抵抗素子が形成され
る。

【００１１】このような製造方法で形成された拡散抵抗
素子においては、ＬＯＣＯＳ膜１１とレジストパターン
によるセルフアラインで自己整合的に形成され、抵抗サ
イズはＬＯＣＯＳ形成パターンにより決定されるため、
Ｐ型不純物をドープするためのパターンは特にパターン
精度を要求されることがないので、工程管理における簡
素化が実現できる。なお、不純物ドープにより形成され
るＰＮ接合位置はＬＯＣＯＳ膜１１のパターン端に形成
されるため、端部及びＬＯＣＯＳ膜１１と半導体基板と
の境界面での微少リーク特性改善のためにチャネル注入
を実施している。また、抵抗値調整についてもあらかじ
め余裕をもって所望する抵抗サイズより大きくパターン
設計することによって抵抗値を低く調整する場合におい
ては抵抗のコンタクト位置の変更で対応でき、更に、Ｂ
ＩＣＭＯＳ製造工程においては、ＭＯＳトランジスタの
しきい値調整用の不純物ドープをＬＯＣＯＳ膜形成に実
施するため図５におけるＨの領域はＬＯＣＯＳ膜にてマ
スクされるため表面反転に関連した寄生特性は低減され
ている。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、出来上がりの抵抗幅はＬＯＣＯＳ膜のバ
ーズビーク量に左右されるため、特に図５のＧの抵抗幅
の狭い場合はその変動量により抵抗値のばらつきが増大
し、特にシート抵抗の大きい抵抗を形成する場合はこれ
が顕著に現れている。したがって、高抵抗素子を形成す
る場合はそのパターン面積が大きくなり結果的に半導体
チップサイズの増大を引き起こす。また、図５のＨの抵
抗〜抵抗間のルールはパンチスルー耐圧を確保しつつ、
寄生ＰＭＯＳ特性を抑える必要があるが、抵抗間のＬＯ
ＣＯＳ膜厚が薄くなった場合には図６のｎに示す領域は
寄生ＰＭＯＳ構造であるためにＬＯＣＯＳ膜の膜厚によ
りしきい値電圧が変動するため、ＬＯＣＯＳ膜の膜厚の
管理が必要である。

【００１３】これは、図５の第１の高電圧側のアルミ配
線１９ｃと第２の高電圧側のアルミ配線１９ｂがほぼ同
電位であれば問題はないが、第２の高電圧側のアルミ配
線１９ｂの電位が低下した場合には図６のｎに示す領域
内の寄生ＰＭＯＳがＯＮする条件になるため、パターン
設計／回路設計において充分な注意が必要となり、更
に、抵抗値調整を実施する場合に余裕を持った設計が必
要で不要な領域が多数発生する場合も想定され、抵抗値
を増加する場合にその余裕を越えた変更では素子分離形
成用のマスクパターンからの変更が必要となり、拡散リ
ードタイムの無駄と開発研究費用の増加を招き、タイム
リーな開発が困難になる等、多くの問題点がある。

【００１４】本発明は上記従来の問題点を解決するもの
であり、抵抗値のばらつきを低減し、抵抗値の調整を容
易にする半導体装置及びその製造方法を提供することを
目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、半導体基板上の比較的厚い第１の絶縁
膜により囲まれた領域を第２の極めて薄い絶縁膜で覆う
工程と、前記領域を含む半導体基板表面においてトラン
ジスタのゲート電極形成に適用する導電性を有するＣＶ
Ｄ膜を成長させる工程と、前記第１の絶縁膜に囲まれた
領域内にゲート電極を形成すると同時に前記導電性を有
するＣＶＤ膜の抜き領域で構成される拡散抵抗領域を形
成する工程と、前記のゲート電極を残すと同時に前記拡
散抵抗領域のみ前記ＣＶＤ膜を除去した第１のパターン
を形成する工程と、前記半導体基板と別電導型の不純物
をドープするための第２のパターンをレジストパターン
として形成する工程と、前記第１及び第２のパターンを
マスクとして不純物をドープする工程を備え、半導体基
板上にパターン精度の高い拡散抵抗素子を形成する。

【００１６】この発明によれば拡散抵抗素子は、ゲート
電極形成用のＣＶＤ膜のパターンエッジからＰ型拡散層
に形成されるので、抵抗値のばらつき要因は不純物ドー
プのばらつきのみに限定されるため大幅なばらつき低減
が実現できると共に、寄生効果を低減させ且つ抵抗間ル
ールの縮小も可能となるため大幅なパターン面積の削減
が可能となり、更に、抵抗値調整の簡素化と抵抗値変更
時の拡散リードタイムの短縮が可能となる。

【００１７】

【発明の実施の形態】以下本発明の一実施の形態につい
て図面を参照しながら説明する。なお、前記従来のもの
と同一の部分については同一の符号を用いるものとす
る。

【００１８】図１は本発明の半導体装置の一実施の形態
における拡散抵抗素子を含む構成を示す平面図、図２は
図１のＸ１−Ｘ１’線に沿う断面図であり、これはＢＩ
ＣＭＯＳ製造技術を応用したものである。図３は図２に
示すｍ領域の要部を拡大した平面図、図４は図３のＸ２
−Ｘ２’線に沿う断面図である。図１ないし図４におい
て、１０はＮ~型ウェル拡散層、１１はＬＯＣＯＳ膜、
１１ａは素子形成領域、１２はゲート酸化膜、１３は閉
ループ状の導電性を有するＣＶＤ膜（以下ポリシリコン
膜という）、１４はゲート電極側壁に形成するスペーサ
用のＣＶＤ膜、１５はＰ+型拡散抵抗層、１５ａはＰ+型
拡散抵抗形成用パターン、１６はＮ+型拡散層、１７は
平坦化ＣＶＤ膜、１８はコンタクト形成パターン、１９
はアルミ配線、１９ａは低電圧側のアルミ配線、１９ｂ
は第２の高電圧側のアルミ配線、１９ｃは第１の高電圧
側（通常は電源電圧）のアルミ配線である。

【００１９】以上のように構成された本実施の形態にお
ける拡散抵抗素子を含む半導体装置をＢＩＣＭＯＳ製造
方法を応用して製造する場合を想定し、以下その製造方
法を図面を参照しながら説明する。まず、Ｐ型半導体基
板にウェル領域と呼ばれるＮ~型ウェル拡散層１０をＰ
イオン注入及び１２００℃程度の比較的高温の熱処理に
より形成する。拡散抵抗素子はＰ型抵抗を想定している
ためＮ~型ウェル拡散層１０に素子形成を実施すること
になり、Ｎ~ウェル拡散層１０を形成した後、全面に２
０〜５０ｎｍ程度の薄い熱酸化膜を形成しその上に１０
０〜１５０ｎｍ程度のＣＶＤ窒化膜を形成する。次に図
１の素子形成領域１１ａを残しそれ以外の領域は前記の
ＣＶＤ窒化膜及び薄い熱酸化膜をフォトリソ技術及びド
ライエッチングにより除去することによって素子形成領
域１１ａが形成される。

【００２０】この状態で厚膜酸化膜成長による酸化膜−
シリコン界面での結晶欠陥と微少リーク対策のためのＰ
イオンでのチャネルドープを低加速エネルギーの注入に
より実施すると、素子形成領域１１ａ以外にドープされ
る。その後、約１０００℃程度の熱酸化処理を実施し約
６００ｎｍのＬＯＣＯＳ膜１１を形成すると、素子形成
領域１１ａはＣＶＤ窒化膜に覆われているために酸化膜
が成長されないがパターンエッジについてはバーズビー
ク現象により若干の酸化膜の入り込みが発生する。次に
１５０℃の燐酸ウェット処理及び常温の弗酸＋弗化アン
モニウム混合液による時間固定でのウェット処理で素子
形成領域１１ａはＮ~型ウェル拡散層１０の表面が露出
された状態になる。次に薄い熱酸化膜を成長させた後Ｃ
ＭＯＳトランジスタのしきい値電圧調整のための不純物
ドープを実施する。その後再度、弗酸＋弗化アンモニウ
ム混合液による時間固定でのウェット処理で前記の薄い
熱酸化膜を除去した後、ＣＭＯＳトランジスタのゲート
酸化膜成長とポリシリコン成長を連続処理にて行い、そ
の後ポリシリコンへの高濃度の不純物ドープを実施しポ
リシリコンを低抵抗化して導電性を有したポリシリコン
膜１３を形成させる。

【００２１】次に図１に示すようにポリシリコン膜１３
を素子形成領域１１ａ内にそのエッジから一定の間隔を
あけて所望する抵抗パターンサイズを囲むような残しパ
ターンをレジストマスクにて形成し、それをマスクとし
てドライエッチ技術でポリシリコン膜１３をエッチング
することによって図１，図２のようなパターン形成がで
きる。次に図１のポリシリコン膜１３によるパターンと
Ｐ+型拡散抵抗形成用パターン１５ａとのマスクにより
４０ｋｅＶで１〜５×１０¹³ｃｍ~²でＰ型不純物ドープ
を実施するとポリシリコン膜１３以外の素子形成領域１
１ａに幅が図１に示すＡの幅でシート抵抗が１０００〜
３０００Ω／□のＰ+型拡散抵抗層１５が形成される。
このＰ+型拡散抵抗層１５は図２に示すようにＬＯＣＯ
Ｓ膜１１から図１のＣのように一定の距離を設けて形成
されかつ、Ｐ+型拡散抵抗層１５同士の間隔は図１のＢ
の距離だけ離れて形成される。ゲート電極と同時形成の
ポリシリコン膜１３は加工精度が高く、ポリシリコン膜
１３の抜き領域をＰ型拡散抵抗素子として利用しても、
その抵抗幅は寸法精度が高いものに仕上がる。よって、
抵抗幅ばらつきの少ないＰ型拡散抵抗素子の実現が可能
となる。またＰ+型拡散抵抗層１５のエッジはポリシリ
コン膜１３に接しており、ＬＯＣＯＳ膜１１からは完全
に距離を空けているためＬＯＣＯＳ膜１１のバーズビー
クによる抵抗幅変動の影響はなくなるため、特に高シー
ト抵抗のＰ型拡散抵抗素子で且つ図１のＡで示される抵
抗幅が小さい抵抗素子での抵抗幅依存性が大幅に改善可
能である。

【００２２】次に、Ｐ+型拡散抵抗層１５を形成した後
に、平坦化ＣＶＤ膜１７を成長させて所望の箇所にコン
タクト形成パターン１８を開口し、全面にアルミ電極材
料を堆積させ、その後フォトリソとドライエッチ技術を
駆使し図１に示す如く低電圧側のアルミ配線１９ａ、第
１の高電圧側のアルミ配線１９ｃ、第２の高電圧側のア
ルミ配線１９ｂのパターン形成を完成させる。第１の高
電圧側のアルミ配線１９ｃはＰ+型拡散抵抗層１５及び
ポリシリコン膜１３から同時にコンタクト形成パターン
１８を取り出しこれらが常に同一電源となるように接続
させる。このように接続された各アルミ配線では、抵抗
〜抵抗間のポリシリコン膜１３を最高電位にすることで
抵抗の高電圧側のアルミ配線１９ｂの電位が変動して電
源電圧以下に低下した場合、ポリシリコン膜１３をゲー
トとした寄生のＰＭＯＳトランジスタのゲート電極に相
当するポリシリコン膜１３が常に最高電位となっている
のでトランジスタがＯＮすることはない。したがって、
寄生効果を無視でき、図１のＢに相当する抵抗〜抵抗間
ルールはＰ+型拡散抵抗層１５同士のパンチスルー耐圧
のみで決定されるので、抵抗素子上にアルミ配線１９
ａ,１９ｂもしくはその他のアルミ配線をレイアウトし
た場合でも寄生効果を無視できる。

【００２３】ポリシリコン膜１３がゲート電極として形
成された後、全面にスペーサ用のＣＶＤ膜１４を成長さ
せ、その後、等方性のドライエッチ処理を実施すること
によって図２のゲート電極側壁にスペーサ用のＣＶＤ膜
１４が形成される。この状態でＰ+型拡散抵抗層１５を
形成するための不純物ドープを実施することになるが、
図４に示すように、ドープ工程をポリシリコン膜１３の
パターン形成後とゲート電極側壁のスペーサ用ＣＶＤ膜
１４の形成後のいずれかに実施することにより図４のＦ
のサイズだけ拡散領域が変更できる。同様に図３に示す
ようにゲート電極側壁のスペーサ用ＣＶＤ膜１４の形成
前の不純物ドープによる拡散抵抗幅Ｃと形成後の抵抗幅
Ｄのように抵抗幅の変更がマスクパターンの変更なしで
可能となる。またゲート電極側壁のスペーサ形成のため
に成長するスペーサ用のＣＶＤ膜１４の膜厚と最終的に
スペーサとなった時のスペーサ幅には相関があり厚膜化
することでスペーサ幅も増加するので、抵抗幅の微調整
をスペーサ用のＣＶＤ膜１４の膜厚により調整すること
が可能である。なお、図３に示すように抵抗長Ｅはコン
タクト形成パターン１８間の距離にて決定されているの
で抵抗幅Ａより抵抗幅Ｄの方が抵抗値は高くなる。

【００２４】以上のように本実施の形態によれば、ＬＯ
ＣＯＳ膜に囲まれた素子形成領域内にポリシリコン電極
と同様のＣＶＤ膜による抜きパターンで抵抗パターンを
規定し、そのパターンをマスクとして形成できるＰ型拡
散抵抗素子では、抵抗体としてのばらつきを低減できる
と共に、抵抗体の抵抗幅依存性についても大幅な改善効
果が期待できる。また、抵抗間の寄生ＰＭＯＳ特性を完
全に防止できるバイアス条件を設定できるため、フレキ
シブルなアルミ配線パターンのレイアウトが実現でき
る。更に、抵抗幅の微調整をマスク無しで実現できるこ
とと、マスク変更時点でもポリシリコンマスクからの変
更で対応可能である。したがって、抵抗素子領域の大幅
な面積削減と新規製品での試作リードタイムの大幅な短
縮が可能となり、結果的に半導体装置のチップ単価の低
下を実現でき、且つ性能の優れた半導体装置を実現する
ことができる。

【００２５】

【発明の効果】以上のように本発明によれば、拡散抵抗
値の抵抗幅依存性を抑えつつ抵抗値ばらつきの低減が実
現できると共に、抵抗間の電位を調整できる構成が実現
できることから、寄生素子の特性を抑えることができ、
絶縁膜厚によるＣＭＯＳゲートのスペーサ調整により、
抵抗幅調整も可能となるＢＩＣＭＯＳに応用可能な半導
体装置及びその製造方法が実現できるという有利な効果
が得られる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施の形態における拡
散抵抗素子を含む構成を示す平面図

【図２】図１のＸ１−Ｘ１’線に沿う断面図

【図３】図２に示すｍ領域の要部を拡大した平面図

【図４】図３のＸ２−Ｘ２’線に沿う断面図

【図５】従来の半導体装置の製造方法により拡散抵抗素
子を形成した場合のアルミ電極形成後の半導体装置の平
面図

【図６】図５のＸ３−Ｘ３’線に沿う断面図

【符号の説明】

１０ Ｎ~型ウェル拡散層 １１ 素子分離用熱酸化膜 １１ａ 素子形成領域 １２ ゲート酸化膜 １３ 導電性を有するＣＶＤ膜 １４ スペーサ用のＣＶＤ膜 １５ Ｐ+型拡散抵抗層 １５ａ Ｐ+型拡散抵抗形成用パターン １６ Ｎ+型拡散層 １７ 平坦化ＣＶＤ膜 １８ コンタクト形成パターン １９ アルミ配線 １９ａ 低電圧側のアルミ配線 １９ｂ 第２の高電圧側のアルミ配線 １９ｃ 第１の高電圧側のアルミ配線 Ａ 抵抗素子の抵抗幅 Ｂ 抵抗〜抵抗間距離 Ｃ 拡散抵抗幅 Ｄ スペーサ形成後の不純物ドープによる拡散抵抗幅 Ｅ 抵抗長 Ｆ スペーサ幅により変動する拡散抵抗領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の比較的厚い第１の絶縁膜
   により囲まれた領域を第２の極めて薄い絶縁膜で覆う工
   程と、前記領域を含む半導体基板表面においてトランジ
   スタのゲート電極形成に適用する導電性を有するＣＶＤ
   膜を成長させる工程と、前記第１の絶縁膜に囲まれた領
   域内にゲート電極を形成すると同時に前記導電性を有す
   るＣＶＤ膜の抜き領域で構成される拡散抵抗領域を形成
   する工程と、前記のゲート電極を残すと同時に前記拡散
   抵抗領域のみ前記ＣＶＤ膜を除去した第１のパターンを
   形成する工程と、前記半導体基板と別電導型の不純物を
   ドープするための第２のパターンをレジストパターンと
   して形成する工程と、前記第１及び第２のパターンをマ
   スクとして不純物をドープする工程を備え、半導体基板
   上にパターン精度の高い拡散抵抗素子を形成することを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体基板上の比較的厚い第１の絶縁膜
   により囲まれた領域に形成された拡散抵抗領域内の拡散
   抵抗素子と、前記拡散抵抗素子の周辺に設けられた導電
   性を有するＣＶＤ膜と、前記厚い第１の絶縁膜と前記Ｃ
   ＶＤ膜との間の前記拡散抵抗領域を囲むように配置さ
   れ、半導体基板と同電導型の比較的高濃度の不純物をド
   ープした領域と、前記導電性を有するＣＶＤ膜と拡散抵
   抗素子を囲むように形成された半導体基板と同導電型の
   拡散領域を備え、前記不純物をドープした領域及び拡散
   領域に対して同時に一定の電位を付与することにより寄
   生素子の特性を抑えることを特徴とする半導体装置。
3. 【請求項３】 ゲート電極と拡散抵抗領域内にスペーサ
   形成用のＣＶＤ膜を成長させる工程と、前記ＣＶＤ膜を
   等方性エッチングすることによりスペーサを形成する工
   程を更に備え、半導体基板と別電導型の不純物ドープの
   工程を前記ＣＶＤ膜成長前もしくはスペーサ形成後のど
   ちらで実施するかの選択により、出来上がりの拡散抵抗
   の抵抗値調整を可能にしたことを特徴とする請求項１記
   載の半導体装置の製造方法。