JP3175873B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、アナログ・デジタル
混載型半導体装置などの半導体装置の製造方法に関する
ものである。
混載型半導体装置などの半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】近年、Ｂｉ−ＣＭＯＳ製造技術は、デジ
タル用途中心に研究が進み、バイポーラ型トランジスタ
の周波数特性の向上とＭＯＳ型トランジスタの微細化の
方向で製造技術の複雑化、新技術の導入等により新デバ
イス構造が次々と実用化されるようになってきた。一
方、画像信号処理用としては、これまでバイポーラ素子
のＩＩＬ素子を利用し簡単なロジック回路を付加した製
品展開を実施してきたが、近年のダウンサイジングの流
れの中で、より多くの性能と特性を満足する回路が望ま
れており、それに対応する製造技術としては、回路設計
方法の便利さおよび効率を考慮すると、Ｂｉ−ＣＭＯＳ
によるアナログ・デジタル混載の１チップの方向を採ら
ざるを得ない状況になりつつある。しかしながら、必然
的に製造コストの増大を招くことになるため、ロジック
回路特性を若干落しても、総合的な製品の性能を向上さ
せつつ、製造コストを抑えた製造技術の開発要望が年々
強くなっている。
タル用途中心に研究が進み、バイポーラ型トランジスタ
の周波数特性の向上とＭＯＳ型トランジスタの微細化の
方向で製造技術の複雑化、新技術の導入等により新デバ
イス構造が次々と実用化されるようになってきた。一
方、画像信号処理用としては、これまでバイポーラ素子
のＩＩＬ素子を利用し簡単なロジック回路を付加した製
品展開を実施してきたが、近年のダウンサイジングの流
れの中で、より多くの性能と特性を満足する回路が望ま
れており、それに対応する製造技術としては、回路設計
方法の便利さおよび効率を考慮すると、Ｂｉ−ＣＭＯＳ
によるアナログ・デジタル混載の１チップの方向を採ら
ざるを得ない状況になりつつある。しかしながら、必然
的に製造コストの増大を招くことになるため、ロジック
回路特性を若干落しても、総合的な製品の性能を向上さ
せつつ、製造コストを抑えた製造技術の開発要望が年々
強くなっている。
【０００３】以下に従来のローコスト化対応のアナログ
・デジタル混載型のＢｉ−ＣＭＯＳ技術によって形成さ
れたデバイス構造について説明する。図３は、従来のチ
ャネルストッパ削除でローコスト化を図ったＢｉ−ＣＭ
ＯＳ技術を駆使して形成したＭＯＳ領域のデバイス断面
図であり、ＮチャネルＭＯＳトランジスタと、Ｐチャネ
ルＭＯＳトランジスタと、それぞれの寄生ＭＯＳトラン
ジスタが形成されている。１はＰ型半導体基板、２はＮ
+ 型埋め込み層、３はＰ+ 型埋め込み層、４はＮ- 型エ
ピタキシャル層、５はＮ- 型ウェル拡散層、６はＰ- 型
ウェル拡散層、７は素子分離用熱酸化膜（以下ＬＯＣＯ
Ｓ膜とする）、８はゲート酸化膜、９はゲート電極用ポ
リシリコン、１０はＮ+ 型ソース・ドレイン拡散層、１
１はＰ+ 型ソース・ドレイン拡散層である。
・デジタル混載型のＢｉ−ＣＭＯＳ技術によって形成さ
れたデバイス構造について説明する。図３は、従来のチ
ャネルストッパ削除でローコスト化を図ったＢｉ−ＣＭ
ＯＳ技術を駆使して形成したＭＯＳ領域のデバイス断面
図であり、ＮチャネルＭＯＳトランジスタと、Ｐチャネ
ルＭＯＳトランジスタと、それぞれの寄生ＭＯＳトラン
ジスタが形成されている。１はＰ型半導体基板、２はＮ
+ 型埋め込み層、３はＰ+ 型埋め込み層、４はＮ- 型エ
ピタキシャル層、５はＮ- 型ウェル拡散層、６はＰ- 型
ウェル拡散層、７は素子分離用熱酸化膜（以下ＬＯＣＯ
Ｓ膜とする）、８はゲート酸化膜、９はゲート電極用ポ
リシリコン、１０はＮ+ 型ソース・ドレイン拡散層、１
１はＰ+ 型ソース・ドレイン拡散層である。
【０００４】以上のように構成されたＢｉ−ＣＭＯＳデ
バイスのＭＯＳ領域の寄生ＭＯＳトランジスタの構造に
ついて、以下その構成と動作について説明する。製造技
術は、周知の技術であるので簡単に説明する。まずＰ型
半導体基板１にＮ+ 型埋め込み層２およびＰ+ 型埋め込
み層３をそれぞれ形成した後、Ｎ- エピタキシャル層４
を成長させ、つぎにＮ- 型ウェル拡散層５とＰ- 型ウェ
ル拡散層６を同時拡散により形成する。つぎにＬＯＣＯ
Ｓ膜７をフォトリソ技術およびドライエッチング技術と
高温の酸化処理により形成する。つぎにゲート酸化膜８
とポリシリコン９を高精度の酸化処理とＣＶＤ処理およ
びフォトリソ技術、ドライエッチング技術により形成す
る。ＮチャネルＭＯＳトランジスタのＮ+ 型ソース・ド
レイン拡散層１０をイオン注入技術により形成する。つ
ぎにＰチャネルＭＯＳトランジスタのＰ+ 型ソース・ド
レイン拡散層１１をイオン注入により形成する。
バイスのＭＯＳ領域の寄生ＭＯＳトランジスタの構造に
ついて、以下その構成と動作について説明する。製造技
術は、周知の技術であるので簡単に説明する。まずＰ型
半導体基板１にＮ+ 型埋め込み層２およびＰ+ 型埋め込
み層３をそれぞれ形成した後、Ｎ- エピタキシャル層４
を成長させ、つぎにＮ- 型ウェル拡散層５とＰ- 型ウェ
ル拡散層６を同時拡散により形成する。つぎにＬＯＣＯ
Ｓ膜７をフォトリソ技術およびドライエッチング技術と
高温の酸化処理により形成する。つぎにゲート酸化膜８
とポリシリコン９を高精度の酸化処理とＣＶＤ処理およ
びフォトリソ技術、ドライエッチング技術により形成す
る。ＮチャネルＭＯＳトランジスタのＮ+ 型ソース・ド
レイン拡散層１０をイオン注入技術により形成する。つ
ぎにＰチャネルＭＯＳトランジスタのＰ+ 型ソース・ド
レイン拡散層１１をイオン注入により形成する。
【０００５】このような構成では、周知の事実であるが
Ｐ- 型ウェル拡散層６中にＬＯＣＯＳ膜７が形成される
と、Ｐ型不純物は偏析係数が１以下であるためＬＯＣＯ
Ｓ膜７に取り込まれ、酸化膜とシリコン界面での不純物
濃度は低下する。しかし、ここでＰ- ウェル拡散層６の
形成時に予め不純物濃度を１．５倍程度濃くすること
で、寄生素子の一定電圧までのリーク発生は防止するこ
とが可能である。例えば、３Ｖ電源電圧回路において
は、しきい値が１Ｖ程度であればロジック動作には問題
無く寄生ＭＯＳトタンジスタの影響による誤動作の発生
頻度は少ない。ただし、製造工程でのバラツキが大きい
場合には、チャネルストッパとしての注入を実施しても
チャネルのシリコン表面に不純物濃度のピークが存在す
るため、Ｐ型不純物は最終的にＬＯＣＯＳ膜７に偏析さ
れることによりシリコン界面の不純物濃度は低下する場
合がある。
Ｐ- 型ウェル拡散層６中にＬＯＣＯＳ膜７が形成される
と、Ｐ型不純物は偏析係数が１以下であるためＬＯＣＯ
Ｓ膜７に取り込まれ、酸化膜とシリコン界面での不純物
濃度は低下する。しかし、ここでＰ- ウェル拡散層６の
形成時に予め不純物濃度を１．５倍程度濃くすること
で、寄生素子の一定電圧までのリーク発生は防止するこ
とが可能である。例えば、３Ｖ電源電圧回路において
は、しきい値が１Ｖ程度であればロジック動作には問題
無く寄生ＭＯＳトタンジスタの影響による誤動作の発生
頻度は少ない。ただし、製造工程でのバラツキが大きい
場合には、チャネルストッパとしての注入を実施しても
チャネルのシリコン表面に不純物濃度のピークが存在す
るため、Ｐ型不純物は最終的にＬＯＣＯＳ膜７に偏析さ
れることによりシリコン界面の不純物濃度は低下する場
合がある。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、チャネルストッパ無しの場合、Ｐ- 型不
純物拡散層の濃度を上昇させることで、ある程度のしき
い値電圧は確保できるが、使用電源電圧に一定の制約を
設けなければならない。仮に、この制約を外すとすれ
ば、Ｐ- 不純物拡散層６の不純物濃度をさらに濃くしな
ければならず、その場合は、ＭＯＳトランジスタ部の活
性領域でのＮ+ ソース・ドレイン拡散層１０とのＰＮ接
合耐圧が著しく低下しトランジスタ動作の変動を引き起
こすおそれがある。
来の構成では、チャネルストッパ無しの場合、Ｐ- 型不
純物拡散層の濃度を上昇させることで、ある程度のしき
い値電圧は確保できるが、使用電源電圧に一定の制約を
設けなければならない。仮に、この制約を外すとすれ
ば、Ｐ- 不純物拡散層６の不純物濃度をさらに濃くしな
ければならず、その場合は、ＭＯＳトランジスタ部の活
性領域でのＮ+ ソース・ドレイン拡散層１０とのＰＮ接
合耐圧が著しく低下しトランジスタ動作の変動を引き起
こすおそれがある。
【０００７】また、制約を設けた場合であっても、製造
バラツキ、例えばＮ- エピタキシャル層４の比抵抗，厚
さおよびＰ- 不純物拡散層６の濃度プロファイルのバラ
ツキ、またはＬＯＣＯＳ膜７の膜厚等の影響で最悪の場
合、Ｎチャネル寄生ＭＯＳトランジスタでのリークが多
発するおそれを含んでいる。また、チャネルストッパ注
入を素子分離マスクを利用し全面注入することでも問題
の解決策として考えられるが、相反してＰチャネル寄生
ＭＯＳトランジスタのしきい値電圧も同時に低下するの
で、最適条件を見い出しかつ制御することは困難であ
る。
バラツキ、例えばＮ- エピタキシャル層４の比抵抗，厚
さおよびＰ- 不純物拡散層６の濃度プロファイルのバラ
ツキ、またはＬＯＣＯＳ膜７の膜厚等の影響で最悪の場
合、Ｎチャネル寄生ＭＯＳトランジスタでのリークが多
発するおそれを含んでいる。また、チャネルストッパ注
入を素子分離マスクを利用し全面注入することでも問題
の解決策として考えられるが、相反してＰチャネル寄生
ＭＯＳトランジスタのしきい値電圧も同時に低下するの
で、最適条件を見い出しかつ制御することは困難であ
る。
【０００８】このように制約を設けない場合は、製造方
法の簡略化によるローコスト化によりデバイスの出来映
えおよび品質に不安を生じる。この発明は上記従来の問
題点を解決するもので、ＬＯＣＯＳ膜７成長前のチャネ
ルストッパを削除した場合であっても、ＭＯＳ領域の寄
生ＭＯＳトランジスタのしきい値電圧などを十分に確保
し、リーク電流の増大を防止することを目的とする。
法の簡略化によるローコスト化によりデバイスの出来映
えおよび品質に不安を生じる。この発明は上記従来の問
題点を解決するもので、ＬＯＣＯＳ膜７成長前のチャネ
ルストッパを削除した場合であっても、ＭＯＳ領域の寄
生ＭＯＳトランジスタのしきい値電圧などを十分に確保
し、リーク電流の増大を防止することを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、例えばＰ型の半導体基板にＰ+ 型もしくは
Ｎ+ 型埋め込み層を形成するためのパターンを形成し、
Ｐ+ 型もしくはＮ+ 型不純物をドーピングした後、ＭＯ
Ｓ領域のＬＯＣＯＳ膜形成用マスクパターンを形成し、
さきに形成したＰ+ もしくはＮ+ 埋め込み層より高濃度
の不純物をドーピングする。Ｐ+ 型もしくはＮ+ 型埋め
込み層でかつＭＯＳ領域のＬＯＣＯＳ膜領域である箇
所、つまりは寄生ＭＯＳのチャネル領域のＬＯＣＯＳ膜
直下の不純物濃度は、素子の活性領域の埋め込み層に比
較して例えば１桁ほど高くなり、その後Ｎ- もしくはＰ
- 型エピタキシャル層中に素子形成を行い、濃度差によ
り不純物層のせり上がりの異なった埋め込み層を形成す
る。
製造方法は、例えばＰ型の半導体基板にＰ+ 型もしくは
Ｎ+ 型埋め込み層を形成するためのパターンを形成し、
Ｐ+ 型もしくはＮ+ 型不純物をドーピングした後、ＭＯ
Ｓ領域のＬＯＣＯＳ膜形成用マスクパターンを形成し、
さきに形成したＰ+ もしくはＮ+ 埋め込み層より高濃度
の不純物をドーピングする。Ｐ+ 型もしくはＮ+ 型埋め
込み層でかつＭＯＳ領域のＬＯＣＯＳ膜領域である箇
所、つまりは寄生ＭＯＳのチャネル領域のＬＯＣＯＳ膜
直下の不純物濃度は、素子の活性領域の埋め込み層に比
較して例えば１桁ほど高くなり、その後Ｎ- もしくはＰ
- 型エピタキシャル層中に素子形成を行い、濃度差によ
り不純物層のせり上がりの異なった埋め込み層を形成す
る。
【００１０】
【作用】この構成によって、高濃度のＰ+ 型もしくはＮ
+ 型埋め込み層の存在する領域は、他のＰ+ 型もしくは
Ｎ+ 型埋め込み層に比較し、エピタキシャル成長時の不
純物のせり上がりが大きくなり、さらに以降の高温の熱
処理によりそのせり上がりに差が生じる。そしてＬＯＣ
ＯＳ膜成長時には高濃度のＰ+ 型もしくはＮ+ 型埋め込
み層はＬＯＣＯＳ膜直下のシリコン界面までせり上が
り、それ以外のＰ+型もしくはＮ+ 型埋め込み層は、は
るかに小さいせり上がりとなる。よって寄生ＭＯＳ構造
に相当するＬＯＣＯＳ膜直下には、高濃度のＰ+ 型もし
くはＮ+ 型埋め込み層がチャネルストッパとして形成さ
れるため、注入による上方からのチャンルストッパ注入
を実施することなく十分に寄生ＭＯＳトランジスタの特
性を抑えることが可能である。なお、Ｐチャネル寄生Ｍ
ＯＳの場合は、Ｎ- 型ウェル拡散層中にチャネルが形成
されるが、その拡散層中にドーピングされているＮ- 型
の不純物の偏析係数は１以上のためチャネル領域の不純
物濃度は増加し、埋め込み層によるチャネル形成を行う
ことでより確実なものとなる。
+ 型埋め込み層の存在する領域は、他のＰ+ 型もしくは
Ｎ+ 型埋め込み層に比較し、エピタキシャル成長時の不
純物のせり上がりが大きくなり、さらに以降の高温の熱
処理によりそのせり上がりに差が生じる。そしてＬＯＣ
ＯＳ膜成長時には高濃度のＰ+ 型もしくはＮ+ 型埋め込
み層はＬＯＣＯＳ膜直下のシリコン界面までせり上が
り、それ以外のＰ+型もしくはＮ+ 型埋め込み層は、は
るかに小さいせり上がりとなる。よって寄生ＭＯＳ構造
に相当するＬＯＣＯＳ膜直下には、高濃度のＰ+ 型もし
くはＮ+ 型埋め込み層がチャネルストッパとして形成さ
れるため、注入による上方からのチャンルストッパ注入
を実施することなく十分に寄生ＭＯＳトランジスタの特
性を抑えることが可能である。なお、Ｐチャネル寄生Ｍ
ＯＳの場合は、Ｎ- 型ウェル拡散層中にチャネルが形成
されるが、その拡散層中にドーピングされているＮ- 型
の不純物の偏析係数は１以上のためチャネル領域の不純
物濃度は増加し、埋め込み層によるチャネル形成を行う
ことでより確実なものとなる。
【００１１】
【実施例】以下この発明の一実施例について、図面を参
照しながら説明する。図１は、この発明の一実施例にお
けるＢｉ−ＣＭＯＳデバイスのＭＯＳトランジスタ領域
の素子分離領域での寄生ＭＯＳトランジスタの断面構造
図を示すものであり、図２（ａ）〜（ｃ）は、その製造
工程断面図である。
照しながら説明する。図１は、この発明の一実施例にお
けるＢｉ−ＣＭＯＳデバイスのＭＯＳトランジスタ領域
の素子分離領域での寄生ＭＯＳトランジスタの断面構造
図を示すものであり、図２（ａ）〜（ｃ）は、その製造
工程断面図である。
【００１２】図１において、２１はＰ型半導体基板、２
２はＮ+ 型埋め込み層、２３は第１のＰ+ 型埋め込み
層、２４は高濃度の第２のＰ+ 型埋め込み層、２５はＮ
- 型エピタキシャル層、２６はＮ- 型ウェル拡散層、２
７はＰ- 型ウェル拡散層、２８はＬＯＣＯＳ膜、２９は
ゲート酸化膜、３０はポリシリコン、３１はＮ+ 型ソー
ス・ドレイン拡散層、３２はＰ+ 型ソース・ドレイン拡
散層である。
２はＮ+ 型埋め込み層、２３は第１のＰ+ 型埋め込み
層、２４は高濃度の第２のＰ+ 型埋め込み層、２５はＮ
- 型エピタキシャル層、２６はＮ- 型ウェル拡散層、２
７はＰ- 型ウェル拡散層、２８はＬＯＣＯＳ膜、２９は
ゲート酸化膜、３０はポリシリコン、３１はＮ+ 型ソー
ス・ドレイン拡散層、３２はＰ+ 型ソース・ドレイン拡
散層である。
【００１３】また、図２（ａ）〜（ｃ）において、３３
は注入保護酸化膜、３４は第１のレジスト、３５は第２
のレジスト、３６は第２のＰ+ 型不純物イオン、３７は
保護酸化膜、３８はＬＯＣＯＳ形成用窒化膜である。以
上のように構成されたこの実施例のデバイス構造につい
て、以下その製造方法を図１および図２を参照しながら
説明する。まず、比抵抗１０〜１５ΩｃｍのＰ型半導体
基板２１を１０００℃の熱処理により約６００ｎｍの熱
酸化膜を形成し、Ｎ+ 型埋め込み層形成のためのマスク
でレジストパターンを形成し、その後ＨＦ混合液にて酸
化膜エッチングを行い酸化膜のパターンを形成する。そ
の後レジスト除去を経た後、酸化膜パターンをマスクと
してＮ+ 型不純物をドーピングし、１２００℃の熱拡散
を行いＮ+ 型埋め込み層２２を形成する。
は注入保護酸化膜、３４は第１のレジスト、３５は第２
のレジスト、３６は第２のＰ+ 型不純物イオン、３７は
保護酸化膜、３８はＬＯＣＯＳ形成用窒化膜である。以
上のように構成されたこの実施例のデバイス構造につい
て、以下その製造方法を図１および図２を参照しながら
説明する。まず、比抵抗１０〜１５ΩｃｍのＰ型半導体
基板２１を１０００℃の熱処理により約６００ｎｍの熱
酸化膜を形成し、Ｎ+ 型埋め込み層形成のためのマスク
でレジストパターンを形成し、その後ＨＦ混合液にて酸
化膜エッチングを行い酸化膜のパターンを形成する。そ
の後レジスト除去を経た後、酸化膜パターンをマスクと
してＮ+ 型不純物をドーピングし、１２００℃の熱拡散
を行いＮ+ 型埋め込み層２２を形成する。
【００１４】つぎに、ＨＦ混合液にて酸化膜を全面除去
し洗浄処理を行った後、９００℃の熱処理で約５０ｎｍ
の熱酸化膜（注入保護酸化膜）３３を成長させ、その
後、表面に第１のＰ+ 型埋め込み層２３形成のためのレ
ジストパターン３４を形成し、そのレジストパターン３
４をマスクとして第１のＰ+ 型不純物のＢイオンをエネ
ルギー５０ＫｅＶ、ドーズ量２×１０14ｃｍ-2の条件で
実施する。
し洗浄処理を行った後、９００℃の熱処理で約５０ｎｍ
の熱酸化膜（注入保護酸化膜）３３を成長させ、その
後、表面に第１のＰ+ 型埋め込み層２３形成のためのレ
ジストパターン３４を形成し、そのレジストパターン３
４をマスクとして第１のＰ+ 型不純物のＢイオンをエネ
ルギー５０ＫｅＶ、ドーズ量２×１０14ｃｍ-2の条件で
実施する。
【００１５】つぎに、図２（ａ）に示すように第１のレ
ジストパターン３４をつけたまま第２のレジストパター
ンつまりＬＯＣＯＳ膜形成用パターン３５を２重レジス
ト法により形成する。この時レジストが抜ける領域は、
図のように第１のＰ+ 型埋め込み領域２３でかつＭＯＳ
領域のＬＯＣＯＳ膜形成領域に相当する箇所である。第
２のレジストパターン３５の形成を行った状態で先に注
入した第１のＰ+ 型不純物と同様の不純物であるＢイオ
ン３６をエネルギー５０ｋｅＶ、ドーズ量１〜２×１０
15ｃｍ-2の条件で大電流注入機を用いイオン注入する。
なお、この実施例では、イオン注入法を使用した場合に
ついて説明するが、保護酸化膜厚を厚くした状態でボロ
ンナイトライド等の蒸着による方法も可能である。
ジストパターン３４をつけたまま第２のレジストパター
ンつまりＬＯＣＯＳ膜形成用パターン３５を２重レジス
ト法により形成する。この時レジストが抜ける領域は、
図のように第１のＰ+ 型埋め込み領域２３でかつＭＯＳ
領域のＬＯＣＯＳ膜形成領域に相当する箇所である。第
２のレジストパターン３５の形成を行った状態で先に注
入した第１のＰ+ 型不純物と同様の不純物であるＢイオ
ン３６をエネルギー５０ｋｅＶ、ドーズ量１〜２×１０
15ｃｍ-2の条件で大電流注入機を用いイオン注入する。
なお、この実施例では、イオン注入法を使用した場合に
ついて説明するが、保護酸化膜厚を厚くした状態でボロ
ンナイトライド等の蒸着による方法も可能である。
【００１６】つぎに、第２のＰ+ 型不純物が注入された
後、Ｏ2 プラズマと発煙硝酸によりレジストを除去し、
洗浄処理後１１００℃の熱処理によって、第１および第
２のＰ+ 型不純物はＰ型半導体基板２１内に拡散され、
第１のＰ+ 型埋め込み層２３および高濃度の第２のＰ+
型埋め込み層２４が形成される。この時、第２のＰ+埋
め込み層２４の不純物濃度は、第１のＰ+ 埋め込み層２
３の不純物濃度に比較して５〜１０倍程濃度が濃くな
る。
後、Ｏ2 プラズマと発煙硝酸によりレジストを除去し、
洗浄処理後１１００℃の熱処理によって、第１および第
２のＰ+ 型不純物はＰ型半導体基板２１内に拡散され、
第１のＰ+ 型埋め込み層２３および高濃度の第２のＰ+
型埋め込み層２４が形成される。この時、第２のＰ+埋
め込み層２４の不純物濃度は、第１のＰ+ 埋め込み層２
３の不純物濃度に比較して５〜１０倍程濃度が濃くな
る。
【００１７】つぎに、酸化膜３３をＨＦ混合液により完
全除去した後、洗浄処理を行う。その後、図２（ｂ）に
示すように連続処理で比抵抗１．０Ωｃｍ、厚さ４．４
μｍのＮ- 型エピタキシャル層２５の成長を実施する。
このエピタキシャル層２５には、不純物ドーパントとし
てＮ型のＰ（燐）もしくはＡｓ（砒素）を含有させてお
り、処理温度は約１０８０℃としている。Ｎ- 型エピタ
キシャル層２５の成長後、先に形成された第１のＰ+ 型
埋め込み層２３と高濃度の第２のＰ+ 型埋め込み層２４
およびＮ+ 型埋め込み層２２は、Ｎ- 型エピタキシャル
層２５とＰ型半導体基板２１の界面より若干せり上がり
が起こり、不純物濃度の違いから第１のＰ+ 型埋め込み
層２３と第２のＰ+ 型埋め込み層２４とにせり上がりの
量に差が生じることになる。
全除去した後、洗浄処理を行う。その後、図２（ｂ）に
示すように連続処理で比抵抗１．０Ωｃｍ、厚さ４．４
μｍのＮ- 型エピタキシャル層２５の成長を実施する。
このエピタキシャル層２５には、不純物ドーパントとし
てＮ型のＰ（燐）もしくはＡｓ（砒素）を含有させてお
り、処理温度は約１０８０℃としている。Ｎ- 型エピタ
キシャル層２５の成長後、先に形成された第１のＰ+ 型
埋め込み層２３と高濃度の第２のＰ+ 型埋め込み層２４
およびＮ+ 型埋め込み層２２は、Ｎ- 型エピタキシャル
層２５とＰ型半導体基板２１の界面より若干せり上がり
が起こり、不純物濃度の違いから第１のＰ+ 型埋め込み
層２３と第２のＰ+ 型埋め込み層２４とにせり上がりの
量に差が生じることになる。
【００１８】Ｎ- 型エピタキシャル層２５の成長が終了
した後、９００℃の熱処理にて約３０ｎｍの薄い保護酸
化膜を成長させ、その上に減圧ＣＶＤ法により窒化膜を
約９５ｎｍ成長させる。つぎに、ＭＯＳ領域のウェル形
成およびバイポーラ活性領域の形成に移るが、ここでは
特にＭＯＳ領域のウェル形成についてのみ説明しバイポ
ーラ領域の形成に関しては省略する。ＭＯＳ領域のウェ
ル形成は、ＮウェルとＰウェルを１枚のマスクにて同時
に形成するツインウェル法が一般的に知られており、こ
の実施例でもツインウェル法を採用した。
した後、９００℃の熱処理にて約３０ｎｍの薄い保護酸
化膜を成長させ、その上に減圧ＣＶＤ法により窒化膜を
約９５ｎｍ成長させる。つぎに、ＭＯＳ領域のウェル形
成およびバイポーラ活性領域の形成に移るが、ここでは
特にＭＯＳ領域のウェル形成についてのみ説明しバイポ
ーラ領域の形成に関しては省略する。ＭＯＳ領域のウェ
ル形成は、ＮウェルとＰウェルを１枚のマスクにて同時
に形成するツインウェル法が一般的に知られており、こ
の実施例でもツインウェル法を採用した。
【００１９】図２（ｃ）を参照しながら説明を続ける。
Ｎ- 型ウェル拡散層２６を形成するためのパターン（第
３のマスクパターン）形成を行い保護酸化膜および窒化
膜をドライエッチング技術によりエッチング開口した
後、Ｎ- 型不純物としてＰイオンをエネルギー１００ｋ
ｅＶ、ドーズ量１．７×１０12ｃｍ-2の条件で注入し、
その後レジスト除去工程、洗浄工程を経て１０００℃、
約１２０分の酸化を行うと窒化膜領域以外のＮウェル形
成領域にのみ約６００ｎｍの厚い酸化膜が成長する。Ｐ
ウェル領域には窒化膜が存在しているため酸化膜は成長
しないことは、周知の事実である。この時の熱処理にお
いても先に述べた第２のＰ+ 型埋め込み層２４のせり上
がり量はさらに大きくなり、第１のＰ+ 型埋め込み層２
３と第２のＰ+ 型埋め込み層２４とのせり上がり量の差
はさらに大きくなる。
Ｎ- 型ウェル拡散層２６を形成するためのパターン（第
３のマスクパターン）形成を行い保護酸化膜および窒化
膜をドライエッチング技術によりエッチング開口した
後、Ｎ- 型不純物としてＰイオンをエネルギー１００ｋ
ｅＶ、ドーズ量１．７×１０12ｃｍ-2の条件で注入し、
その後レジスト除去工程、洗浄工程を経て１０００℃、
約１２０分の酸化を行うと窒化膜領域以外のＮウェル形
成領域にのみ約６００ｎｍの厚い酸化膜が成長する。Ｐ
ウェル領域には窒化膜が存在しているため酸化膜は成長
しないことは、周知の事実である。この時の熱処理にお
いても先に述べた第２のＰ+ 型埋め込み層２４のせり上
がり量はさらに大きくなり、第１のＰ+ 型埋め込み層２
３と第２のＰ+ 型埋め込み層２４とのせり上がり量の差
はさらに大きくなる。
【００２０】つぎに、Ｎウェル領域に成長した厚い酸化
膜を残しつつ、窒化膜および保護酸化膜を、リン酸ボイ
ルとＨＦ混合液により除去し、洗浄処理行った後、９０
０℃の熱処理でＰウェル表面上に注入マスク用保護酸化
膜を約５０ｎｍ成長させる。その後Ｐウェル形成用の不
純物としてＢイオンをエネルギー６０ｋｅＶ、ドーズ量
１×１０13ｃｍ-2の条件で全面注入すると、Ｎウェル領
域は、厚い酸化膜に覆われているため、Ｂイオンはエピ
タキシャル層２５まで到達せずＰウェル領域のみにＢイ
オンが注入される。その後、Ｎ2 雰囲気中で１１００℃
の熱処理をすることでＮ- 型ウェル拡散層２６とＰ- 型
ウェル拡散層２７を同時形成する。この時、Ｂイオンは
Ｐイオンより拡散係数が大きいためＰ- 型ウェル拡散層
の方が拡散深さが深くなることは、周知の事実でる。こ
こでの熱処理によっても先に述べた第１のＰ+ 型埋め込
み層２３と第２のＰ+ 型埋め込み層２４はさらにエピタ
キシャル層２５中をせり上がり、そのせり上がり量の差
もさらに広がる。
膜を残しつつ、窒化膜および保護酸化膜を、リン酸ボイ
ルとＨＦ混合液により除去し、洗浄処理行った後、９０
０℃の熱処理でＰウェル表面上に注入マスク用保護酸化
膜を約５０ｎｍ成長させる。その後Ｐウェル形成用の不
純物としてＢイオンをエネルギー６０ｋｅＶ、ドーズ量
１×１０13ｃｍ-2の条件で全面注入すると、Ｎウェル領
域は、厚い酸化膜に覆われているため、Ｂイオンはエピ
タキシャル層２５まで到達せずＰウェル領域のみにＢイ
オンが注入される。その後、Ｎ2 雰囲気中で１１００℃
の熱処理をすることでＮ- 型ウェル拡散層２６とＰ- 型
ウェル拡散層２７を同時形成する。この時、Ｂイオンは
Ｐイオンより拡散係数が大きいためＰ- 型ウェル拡散層
の方が拡散深さが深くなることは、周知の事実でる。こ
こでの熱処理によっても先に述べた第１のＰ+ 型埋め込
み層２３と第２のＰ+ 型埋め込み層２４はさらにエピタ
キシャル層２５中をせり上がり、そのせり上がり量の差
もさらに広がる。
【００２１】つぎに、バイポーラ素子形成工程を２〜３
工程実施した後、全面酸化膜除去を行い、洗浄処理後９
００℃の熱処理で約３０ｎｍの保護酸化膜３７を成長さ
せ、その後減圧ＣＶＤ法により窒化膜３８を約９５ｎｍ
成長させる。つぎに、図２（ｃ）に示すように窒化膜３
８上にＭＯＳ領域の素子分離用マスクパターン（第４の
マスクパターン）をフォトリソ技術により形成した後、
それをマスクとして窒化膜ドライエッチングを行い、Ｌ
ＯＣＯＳ膜２８を成長させる領域のみ窒化膜３８を除去
する。
工程実施した後、全面酸化膜除去を行い、洗浄処理後９
００℃の熱処理で約３０ｎｍの保護酸化膜３７を成長さ
せ、その後減圧ＣＶＤ法により窒化膜３８を約９５ｎｍ
成長させる。つぎに、図２（ｃ）に示すように窒化膜３
８上にＭＯＳ領域の素子分離用マスクパターン（第４の
マスクパターン）をフォトリソ技術により形成した後、
それをマスクとして窒化膜ドライエッチングを行い、Ｌ
ＯＣＯＳ膜２８を成長させる領域のみ窒化膜３８を除去
する。
【００２２】つぎに、表面のレジスト除去を行った後、
Ｎ2 雰囲気で９００℃のアニールとＯ2 、Ｈ2 雰囲気中
で１０００℃、約１５０分の熱処理により、図１に示す
ようにＬＯＣＯＳ膜２８を約８００ｎｍ成長させる。こ
の時のＬＯＣＯＳ膜２８はエピタキシャル層２５表面か
ら約４００ｎｍ深さまで達することになる。ここでの熱
処理により、先に述べた第１のＰ+ 埋め込み層２３と第
２のＰ+ 埋め込み層２４は、Ｐ- ウェル拡散層２７中を
さらにせり上がり、第２のＰ+ 埋め込み層２４は、ＬＯ
ＣＯＳ膜２８直下まで達し、第１のＰ+ 埋め込み層２３
は、表面より約１．５μｍ深さの位置まで達することに
なる。ＬＯＣＯＳ膜２８と完全に接した状態の第２のＰ
+ 埋め込み層２４の濃度のピークは、ＬＯＣＯＳ直下よ
り１〜２μｍ付近に存在し、不純物の供給が充分に可能
であるため、ＬＯＣＯＳ膜２８の膜厚の増減によるシリ
コン界面での不純物濃度の変動は、最小限に抑えること
ができる。
Ｎ2 雰囲気で９００℃のアニールとＯ2 、Ｈ2 雰囲気中
で１０００℃、約１５０分の熱処理により、図１に示す
ようにＬＯＣＯＳ膜２８を約８００ｎｍ成長させる。こ
の時のＬＯＣＯＳ膜２８はエピタキシャル層２５表面か
ら約４００ｎｍ深さまで達することになる。ここでの熱
処理により、先に述べた第１のＰ+ 埋め込み層２３と第
２のＰ+ 埋め込み層２４は、Ｐ- ウェル拡散層２７中を
さらにせり上がり、第２のＰ+ 埋め込み層２４は、ＬＯ
ＣＯＳ膜２８直下まで達し、第１のＰ+ 埋め込み層２３
は、表面より約１．５μｍ深さの位置まで達することに
なる。ＬＯＣＯＳ膜２８と完全に接した状態の第２のＰ
+ 埋め込み層２４の濃度のピークは、ＬＯＣＯＳ直下よ
り１〜２μｍ付近に存在し、不純物の供給が充分に可能
であるため、ＬＯＣＯＳ膜２８の膜厚の増減によるシリ
コン界面での不純物濃度の変動は、最小限に抑えること
ができる。
【００２３】つぎに、ＭＯＳトランジスタのゲート電極
形成のためゲート酸化膜２９を成長し連続処理でポリシ
リコン３０を成長させフォトリソ技術およびドライエッ
チング技術を駆使しゲート電極を形成する。その後レジ
ストマスクによるイオン注入でＮチャネルＭＯＳトラン
ジスタのＮ+ 型拡散層３１およびＰチャネルＭＯＳトラ
ンジスタのＰ+ 型拡散層３２を形成した後、コンタクト
開口工程、アルミ配線工程を実施する。
形成のためゲート酸化膜２９を成長し連続処理でポリシ
リコン３０を成長させフォトリソ技術およびドライエッ
チング技術を駆使しゲート電極を形成する。その後レジ
ストマスクによるイオン注入でＮチャネルＭＯＳトラン
ジスタのＮ+ 型拡散層３１およびＰチャネルＭＯＳトラ
ンジスタのＰ+ 型拡散層３２を形成した後、コンタクト
開口工程、アルミ配線工程を実施する。
【００２４】以上のようにこの実施例によれば、Ｐ+ 型
埋め込み層２３を形成時にＬＯＣＯＳ膜２８領域形成用
のマスクとの２重レジスト法等を利用しＬＯＣＯＳ膜２
８直下でかつＰ- 型ウェル拡散層２７領域である箇所に
第２のＰ+ 型埋め込み層２４を形成しかつ工程途中の熱
処理によりＬＯＣＯＳ膜２８直下までせり上がらせるこ
とで図１のＡ点に実効的なＮチャネル寄生ＭＯＳトラン
ジスタのチャネルストッパを形成できる。
埋め込み層２３を形成時にＬＯＣＯＳ膜２８領域形成用
のマスクとの２重レジスト法等を利用しＬＯＣＯＳ膜２
８直下でかつＰ- 型ウェル拡散層２７領域である箇所に
第２のＰ+ 型埋め込み層２４を形成しかつ工程途中の熱
処理によりＬＯＣＯＳ膜２８直下までせり上がらせるこ
とで図１のＡ点に実効的なＮチャネル寄生ＭＯＳトラン
ジスタのチャネルストッパを形成できる。
【００２５】なお、この実施例では、Ｎチャネル寄生Ｍ
ＯＳトランジスタのＰ+ 埋め込み層によるチャネルスト
ッパ形成方法についての説明したが、Ｎ型半導体基板、
Ｎ+型埋め込み層、Ｐ- 型エピタキシャル層、Ｎ- 型ウ
ェル拡散層を利用したＰチャネル寄生ＭＯＳトランジス
タについても同様の方法が利用できる。
ＯＳトランジスタのＰ+ 埋め込み層によるチャネルスト
ッパ形成方法についての説明したが、Ｎ型半導体基板、
Ｎ+型埋め込み層、Ｐ- 型エピタキシャル層、Ｎ- 型ウ
ェル拡散層を利用したＰチャネル寄生ＭＯＳトランジス
タについても同様の方法が利用できる。
【００２６】
【発明の効果】この発明の半導体装置の製造方法は、埋
め込み層に不純物濃度の差を設けてそのせり上がりの違
いを利用し、埋め込み型のチャネルストッパを形成する
ことで、ローコスト型Ｂｉ−ＣＭＯＳデバイスにおける
チャネルストッパ形成工程削減による寄生ＭＯＳトラン
ジスタのしきい値電圧低下およびリーク電流の増加によ
る特性不良を低減できる。したがって、ＭＯＳトランジ
スタの使用電源電圧に規制を設けなくてもローコストで
かつデバイスの出来映えの良好なＢｉ−ＣＭＯＳデバイ
スの形成が可能で、アナログ・デジタル混載の回路での
広範囲な応用が可能となる。
め込み層に不純物濃度の差を設けてそのせり上がりの違
いを利用し、埋め込み型のチャネルストッパを形成する
ことで、ローコスト型Ｂｉ−ＣＭＯＳデバイスにおける
チャネルストッパ形成工程削減による寄生ＭＯＳトラン
ジスタのしきい値電圧低下およびリーク電流の増加によ
る特性不良を低減できる。したがって、ＭＯＳトランジ
スタの使用電源電圧に規制を設けなくてもローコストで
かつデバイスの出来映えの良好なＢｉ−ＣＭＯＳデバイ
スの形成が可能で、アナログ・デジタル混載の回路での
広範囲な応用が可能となる。
【図１】この発明の一実施例における寄生ＭＯＳトタン
ジスタの断面図である。
ジスタの断面図である。
【図２】（ａ）〜（ｃ）は、この発明の一実施例におけ
る製造工程途中の断面図である。
る製造工程途中の断面図である。
【図３】従来の寄生ＭＯＳトランジスタの断面図であ
る。
る。
【符号の説明】 １ Ｐ型半導体基板 ２ Ｎ+ 型埋め込み層 ３ Ｐ+ 型埋め込み層 ４ Ｎ- 型エピタキシャル層 ５ Ｎ- 型ウェル拡散層 ６ Ｐ- 型ウェル拡散層 ７ ＬＯＣＯＳ膜 ８ ゲート酸化膜 ９ ポリシリコン １０ Ｎ+ 型拡散層 １１ Ｐ+ 型拡散層 ２１ Ｐ型半導体基板 ２２ Ｎ+ 型埋め込み層 ２３ 第１のＰ+ 型埋め込み層 ２４ 第２のＰ+ 型埋め込み層 ２５ Ｎ- 型エピタキシャル層 ２６ Ｎ- 型ウェル拡散層 ２７ Ｐ- 型ウェル拡散層 ２８ ＬＯＣＯＳ膜 ２９ ゲート酸化膜 ３０ ポリシリコン ３１ Ｎ+ 型拡散層 ３２ Ｐ+ 型拡散層 ３３ 注入保護酸化膜 ３４ 第１のレジスト ３５ 第２のレジスト ３６ Ｎ+ 型不純物イオン ３７ 保護酸化膜 ３８ ＬＯＣＯＳ膜形成用窒化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/822 H01L 21/8249 H01L 27/04 H01L 27/06
Claims (2)
- 【請求項１】 半導体基板に第１の不純物を埋め込むた
めの第１のマスクパターンを形成する工程と、前記半導
体基板と同一導電型の前記第１の不純物を前記第１のマ
スクパターン上から前記半導体基板にドーピングする工
程と、前記第１のマスクパターン上に素子分離用の第２
のマスクパターンを２重レジスト法を用いて形成する工
程と、前記第１および第２のマスクパターンにより形成
された領域に前記半導体基板と同一導電型でかつ前記第
１の不純物より高濃度の第２の不純物を前記半導体基板
にドーピングする工程と、その後前記第１および第２の
マスクパターンを除去する工程と、前記第１および第２
の不純物をドーピングした半導体基板を高温の熱処理に
より拡散して濃度が異なる第１および第２の不純物拡散
層を形成する工程と、前記第１および第２の不純物拡散
層が形成された半導体基板を洗浄処理した後前記半導体
基板とは別導電型のドーパントを含有したエピタキシャ
ル層を成長させる工程と、熱処理により前記第１および
第２の不純物拡散層を前記エピタキシャル層へせり上げ
る工程とを含む半導体装置の製造方法。 - 【請求項２】 半導体基板とは別導電型のエピタキシャ
ル層内にＭＯＳ型トランジスタ形成用のウェルを形成す
るための第３の不純物を第３のマスクパターンにてドー
ピングする工程と、前記第３の不純物を拡散するのと同
時に第１および第２の不純物を拡散して第３の不純物拡
散層、第１の不純物拡散層および第２の不純物拡散層を
形成する工程と、前記第１、第２および第３の不純物拡
散層が形成された半導体基板上に薄い熱酸化膜を成長さ
せてさらにその上に窒化膜を成長させる工程と、前記窒
化膜上に第４のマスクパターンを用いてフォトリソ技術
でレジストパターンを形成しさらにドライエッチング技
術で窒化膜パターンの形成を行う工程と、その後前記レ
ジストパターンを除去する工程と、前記レジストパター
ンが除去されて表面に前記窒化膜パターンが存在する半
導体基板を高温でかつＯ2＋Ｈ2 雰囲気中で酸化して素
子分離用熱酸化膜を成長させる工程と、前記第３の不純
物拡散層内の素子の活性領域にゲート電極を形成した後
にソース・ドレイン拡散層を形成する工程とを含み、前
記素子分離用熱酸化膜に到達するまで前記第２の不純物
拡散層をせり上げてチャンネルストッパを形成すること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750893A JP3175873B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750893A JP3175873B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06349942A JPH06349942A (ja) | 1994-12-22 |
| JP3175873B2 true JP3175873B2 (ja) | 2001-06-11 |
Family
ID=15200313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750893A Expired - Fee Related JP3175873B2 (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175873B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6245609B1 (en) * | 1999-09-27 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High voltage transistor using P+ buried layer |
-
1993
- 1993-06-08 JP JP13750893A patent/JP3175873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06349942A (ja) | 1994-12-22 |
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