WO2011030735A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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oxide film
semiconductor device
polysilicon film
manufacturing
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正樹 笠原
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ミツミ電機株式会社
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only

Definitions

  • the present disclosure relates to a semiconductor device manufacturing method and a semiconductor device, and more particularly to a semiconductor device manufacturing method and a semiconductor device in which a resistor is formed on the surface of a semiconductor substrate having a LOCOS (LOCal Oxidation of Silicon) oxide film.
  • LOCOS LOCal Oxidation of Silicon
  • a substrate for impurity diffusion a field oxide film formed on the substrate, and an interlayer insulating film on the substrate or field oxide film are provided. And a pair of contacts provided at both ends of the diffusion resistor, and a diffusion resistor formed by ion implantation using the field oxide film and the gate as a mask.
  • MOS Metal Oxide Semiconductor
  • a semiconductor diffused resistor can be formed in a region surrounded by the field oxide film and sandwiched on both sides by the gate in the central region. There is a problem that a semiconductor diffusion resistor cannot be formed in the boundary region with the oxide film.
  • FIG. 13 is an enlarged view of a boundary region between a field oxide film and a semiconductor substrate of a conventional semiconductor diffusion resistor.
  • the lateral position of the LOCOS oxide film 120 which is a field oxide film, may vary depending on the processing accuracy.
  • the end portion of the LOCOS oxide film 120 has a cross-sectional shape with a sharp tip such as the apex of a triangle in which the film thickness decreases toward the outside. With such a shape, the film thickness slightly changes depending on the position of the end portion of the LOCOS oxide film 120 in the lateral direction, and the lateral size of the diffusion resistor 150 is affected and fluctuates accordingly.
  • a method of manufacturing a semiconductor device in which a resistor is formed on a surface of a semiconductor substrate having a LOCOS oxide film has a boundary at the boundary so as to cover the boundary between the LOCOS oxide film and the semiconductor substrate.
  • a highly accurate resistor can be formed also in the boundary region with the LOCOS oxide film, and a semiconductor device having an accurate resistance value can be manufactured.
  • FIGS. 1A and 1B to FIGS. 6A and 6B are diagrams showing an example of a series of manufacturing steps of a method for manufacturing a semiconductor device.
  • FIG. 1A and 1B are diagrams showing an example of a LOCOS forming step of the method for manufacturing a semiconductor device according to the present embodiment.
  • FIG. 1A is a plan view
  • FIG. 1B is a cross-sectional view.
  • a LOCOS oxide film 20 is formed in a square frame shape on the surface of a semiconductor substrate 10.
  • a region surrounded by the LOCOS oxide film 20 on the semiconductor substrate 10 is the active area 11 and is a region where a device is formed.
  • the semiconductor substrate 10 has an active area 11 of an N-type layer on the surface.
  • the active area 11 of the N layer may be formed as a well layer or an epitaxially grown layer.
  • a LOCOS oxide film 20 is formed on the surface of the semiconductor substrate 10 so as to surround the active area 11, and element isolation is performed.
  • the inner side in the horizontal direction of the LOCOS oxide film 20 has a triangular cross-sectional shape with a sharp tip, and the thickness varies depending on the position.
  • layers below the active area 11 of the semiconductor substrate 10 are omitted, various layers may be formed.
  • the semiconductor substrate 10 may be made of a semiconductor material such as silicon or gallium arsenide.
  • FIGS. 2A and 2B are diagrams showing an example of an oxide film forming process of the method for manufacturing a semiconductor device according to the present embodiment.
  • 2A is a plan view and
  • FIG. 2B is a cross-sectional view.
  • the plan view is the same as the LOCOS forming step of FIG. 1A, but the oxide film 30 is formed on the active area 11 and the surface in the active area 11 becomes the oxide film 30 as in FIG. 1A. Is different.
  • FIG. 2B shows a state in which the oxide film 30 is thinly formed on the surface of the active area 11 of the N layer.
  • various oxide films 30 can be used.
  • a gate oxide film used as a gate of a MOS transistor may be used.
  • the semiconductor device manufactured in the manufacturing method of the semiconductor device according to the present embodiment may include a MOS transistor in addition to the resistor.
  • a part of the gate oxide film formed for the MOS transistor Is used for the oxide film 30, the oxide film 30 can be formed at the same time in the step of forming the gate oxide film.
  • the oxide film 30 may be made of, for example, SiO 2 (silicon dioxide).
  • 3A and 3B are diagrams illustrating an example of a polysilicon forming process of the method for manufacturing a semiconductor device according to the present embodiment.
  • 3A is a plan view and FIG. 3B is a cross-sectional view.
  • a polysilicon film (Poly-Si) 40 covers the boundary between the LOCOS oxide film 20 and the active area of the semiconductor substrate 10 on which the oxide film 30 is formed.
  • the boundary polysilicon film 40 extends along the boundary between the LOCOS oxide film 20 and the semiconductor substrate 10 and has a shape extending in the horizontal longitudinal (Y) direction. Further, since the LOCOS oxide film 20 is formed in a frame shape so as to surround a quadrangle, there are two opposing boundaries between the LOCOS oxide film 20 and the semiconductor substrate 10 in the horizontal and vertical directions.
  • the polysilicon film 40 covers the boundary between the active area 11 and the LOCOS oxide film 20 in both of the two opposing positions.
  • the polysilicon film 40 can be formed with high accuracy, the polysilicon film 40 can be processed with higher accuracy than the LOCOS oxide film 20.
  • the pointed portion of the LOCOS oxide film 20 is unstable in shape and film thickness, and thus cannot be formed with high accuracy.
  • the polysilicon film 40 may be formed together with the polysilicon film formed for the gate of the MOS transistor, and the gate length thereof is formed with particularly high accuracy. Therefore, by covering the tip of the LOCOS oxide film 20 having an unstable shape with the polysilicon film 40, the polysilicon film 40 can function as a mask, and the boundary portion of the active area 11 is also highly accurate. Mask formation can be performed.
  • a plurality of polysilicon films 41 are formed in the center of the active area 11 in parallel with the end polysilicon film 40 so as to straddle the LOCOS oxide film 20 on the surface of the semiconductor substrate 40 in the vertical direction. ing.
  • the polysilicon film 41 also on the inner side from both side ends of the active area 11, the polysilicon films 40 and 41 are sandwiched and opposed from both sides in the horizontal direction, and the LOCOS oxide films 20 are arranged in the vertical direction.
  • a rectangular opening sandwiched between the two can be formed.
  • a desired mask shape can be formed by using the polysilicon films 40 and 41 in the horizontal and horizontal directions and the LOCOS oxide film 20 in the horizontal and vertical directions. Since the polysilicon films 40 and 41 are used in the horizontal and horizontal directions, a highly accurate mask shape can be obtained with respect to the horizontal width.
  • the polysilicon film 40 that covers the boundary with the LOCOS oxide film 20 that defines the outer periphery of the active area 11 is referred to as a boundary polysilicon film 40, and the LOCOS oxide film 41 is formed at the horizontal lateral center of the active area 11.
  • the polysilicon film 41 formed so as to straddle may be referred to as a central polysilicon film 41, and both are distinguished as necessary.
  • FIG. 3B a cross-sectional view is shown, but the boundary polysilicon film 40 covers a portion where the thickness of the LOCOS oxide film 20 is thin and the tip is pointed.
  • a central polysilicon film 41 is independently formed on the active area 11 at the center.
  • the boundary polysilicon film 40 is also formed at the boundary between the LOCOS oxide film 20 and the active area 11, a mask shape capable of forming a highly accurate resistor also at the end of the active area 11. It has become.
  • the polysilicon films 40 and 41 may be formed simultaneously in the gate forming step of the MOS transistor.
  • the resistor can be formed without increasing the number of steps.
  • FIGS. 4A and 4B are diagrams showing an example of a resistor forming step of the method for manufacturing a semiconductor device according to the present embodiment.
  • 4A is a plan view and FIG. 4B is a cross-sectional view.
  • the resistor forming process may be called an ion implantation process.
  • ions are implanted into openings in the active area 11 that are not surrounded by the polysilicon films 40 and 41 and the LOCOS oxide film 20, and a resistor 50 is formed.
  • the resistor 50 is an impurity region in which impurities are implanted into the active area 11 of the semiconductor substrate 10.
  • the oxide film 30 is formed on the resistor 50. However, for easy understanding of the process, the oxide film 30 is not considered in FIG. The layer immediately below will be illustrated.
  • the LOCOS oxide film 20 functions as a mask in the horizontal and vertical directions, but the boundary polysilicon film 40 functions as a mask at the boundary with the active area 11 in the horizontal and horizontal directions. is doing.
  • the high-precision resistor 50 can be formed at the boundary with the LOCOS oxide film 20 at both ends of the active area 11, and a semiconductor device having no dead space in the active area can be manufactured.
  • the resistor 50 sandwiched between the central polysilicon films 41 is formed in a highly accurate shape in the horizontal and lateral directions. In this manner, a plurality of highly accurate resistors can be formed in the active area 11.
  • FIG. 4B shows a cross-sectional view of the resistor forming step, showing a state in which the resistor 50 is formed on the surface of the active area 11 using the boundary polysilicon film 40 and the central polysilicon film 40 as a mask.
  • the boundary polysilicon film 40 only needs to be formed so as to reliably cover the tip portion of the LOCOS oxide film 20 whose thickness changes.
  • the thick portion where the thickness of the LOCOS oxide film 20 is constant can sufficiently function as a mask. Therefore, even if the boundary polysilicon film 40 is not formed in that region, there is no problem in processing accuracy. This is because no problem occurs.
  • the ions implanted by implantation into the active area 11 of the semiconductor substrate 10 may be various ions.
  • the active area 11 when the active area 11 is N-type, it may be B (boron). .
  • the resistor 50 is formed as a P-type impurity region.
  • the ions to be implanted when the active area 11 is P-type, the ions to be implanted may be phosphorus. In this case, the resistor 50 is formed as an N-type impurity region.
  • ions of an appropriate substance may be appropriately selected as the ions to be implanted.
  • the magnitude of the ion implantation energy is set to an energy level that penetrates the surface oxide film 30 and does not pass through the LOCOS oxide film 20.
  • 5A and 5B are diagrams showing an example of the oxidation heat treatment step of the method for manufacturing a semiconductor device according to the present embodiment.
  • 5A is a plan view and
  • FIG. 5B is a cross-sectional view.
  • the resistor 50 is present in an enlarged manner downward and sideward compared to the resistor 50 of FIG. 4B.
  • the semiconductor substrate 10 is heated in air and oxidized.
  • the impurities in the resistor 50 implanted in the ion implantation process are diffused by the heat treatment, the concentration is made uniform in the resistor 50, and the resistor 50 itself expands downward and laterally. It becomes a diffusion region. Thereby, the resistor 50 can fully have a function as an electrical resistance.
  • an oxide film 60 is formed around the polysilicon films 40 and 41.
  • the polysilicon films 40 and 41 are oxidized, the polysilicon films 40 and 41 are covered with the oxide film 60, and the polysilicon films 40 and 41 are covered with an insulator.
  • the surface of the active area 11 including the polysilicon films 40 and 41 formed on the surface is entirely covered with the insulator, and the subsequent wiring becomes easy.
  • the oxidation heat treatment step is a necessary step even when forming with a MOS transistor, when forming a MOS transistor on the semiconductor substrate 10 in addition to the resistor 50, the oxidation after the gate formation of the MOS transistor is performed. This step can be performed simultaneously by heat treatment. Therefore, the MOS transistor and the resistor can be simultaneously formed on the semiconductor substrate 10 without adding a new process.
  • FIG. 5A a plan view of the oxidation heat treatment step is shown, but no surface change from FIG. 4A occurs except that the oxide film 60 is formed on the surfaces of the polysilicon films 40 and 41. Similarly to the oxide film 30, the oxide film 60 is not shown in FIG. 5A. Therefore, FIG. 5A shows the same configuration as FIG. 4A.
  • 6A and 6B are diagrams showing an example of an etching process and a contact formation process of the method for manufacturing a semiconductor device according to the present embodiment.
  • 6A is a plan view and FIG. 6B is a cross-sectional view.
  • the contact hole 71 is formed on the region of the resistor 50 by removing the oxide film 30 by etching.
  • Two contact holes 71 are formed on the region of each resistor 50.
  • two wiring layers 70 made of a metal film are formed so as to cover the contact hole 71 and extend in the horizontal horizontal direction independently.
  • the two wiring layers 70 are not electrically connected directly to each other.
  • a voltage can be applied to the resistor 50 from the two wiring layers 70 through the contact holes 71.
  • “not being directly electrically connected” means that, for example, a wiring that connects the two wiring layers 70 to the same potential is not provided.
  • each resistance is applied between the two contact holes 71 by applying a first potential to one wiring layer 70 and applying a second potential different from the first potential to the other wiring layer 70.
  • a voltage can be applied to the body 50.
  • the upper wiring layer 70 connects all of the upper contact holes 71, and the lower wiring layer 70 connects all of the lower contact holes 71.
  • the resistors 50 are connected in parallel.
  • the resistors 50 can be connected in parallel to form a resistor having a small resistance value as a whole.
  • FIG. 6A shows an example in which the resistors 50 are connected in parallel
  • the wiring layer 70 may be formed so that the resistors 50 are used independently or connected in series.
  • the wiring layer 70 and the contact hole 71 can be appropriately configured in an appropriate shape according to the use of the semiconductor device.
  • FIG. 6A shows an example in which two contact holes 71 are provided in each resistor 50, but three or more contact holes 71 may be provided if necessary.
  • a contact hole 72 between the polysilicon films 40 and 41 and the low potential side wiring layer 70 is shown. This is provided to stabilize the potential, and may be provided as necessary.
  • FIG. 6B shows a cross-sectional view of the contact formation process, but shows a state where the surface of the semiconductor substrate 10 is covered with a wiring layer 70 of a metal film.
  • the oxide film 30 on the resistor 50 is removed by etching to form a contact hole 71.
  • FIG. 6B shows a cross-sectional configuration in which the contact hole 71 of FIG. 6A exists.
  • the etching of the oxide film 30 may be performed by dry etching or wet etching using a resist. After the acid heat treatment step shown in FIGS. 5A and 5B, the contact hole 71 forming portion of the oxide film 30 is removed by an etching step.
  • the contact formation process shown in FIGS. 6A and 6B is also a process necessary when forming the source and drain contacts in the MOS transistor manufacturing process, so that the MOS transistor is formed together with the semiconductor substrate 10. This step can be performed simultaneously with the MOS transistor contact formation step.
  • the boundary polysilicon film 40 is covered along the boundary between the semiconductor substrate 10 and the LOCOS oxide film 20 which are the outer periphery of the active area 11.
  • the highly accurate resistor 50 can be formed.
  • FIG. 7 is an example of a cross-sectional view showing an enlarged boundary portion of the resistor 50 manufactured by using the method for manufacturing a semiconductor device according to the present embodiment.
  • the outside of the resistor 50 is defined by the boundary polysilicon film 40. Since the boundary polysilicon film 40 covers the triangular portion of the LOCOS oxide film 20, even if the shape of the LOCOS oxide film 20 changes, the function as a mask is secured by the boundary polysilicon film 40, and the boundary polysilicon film 40 has high accuracy.
  • the resistor 50 can be formed.
  • the impurity distribution at the end of the LOCOS oxide film 20 is blurred, but the boundary polysilicon film 40 is used as a mask.
  • the impurity distribution becomes sharp and the dimensional accuracy of the resistor 50 in the width direction is good.
  • FIG. 8 is a diagram showing an example of a conventional LOCOS forming process.
  • 8A is a plan view and FIG. 8B is a cross-sectional view.
  • a LOCOS oxide film 120 is formed in the active area 111 of the semiconductor substrate 110 leaving an opening.
  • the LOCOS oxide film 120 performs all mask functions. Note that an example in which the active area 111 is configured as an N type is shown.
  • FIGS. 9A and 9B are diagrams showing an example of a conventional oxide film forming process.
  • 9A is a plan view
  • FIG. 9B is a cross-sectional view.
  • a thin oxide film 130 is formed in the opening area of the active area 111 where the LOCOS oxide film 120 is not formed.
  • FIGS. 10A and 10B are diagrams showing an example of a conventional resistor forming process.
  • 10A is a plan view and FIG. 10B is a cross-sectional view.
  • ions are implanted using the LOCOS oxide film 120 as a mask to form a resistor 150 made of an impurity region.
  • boron may be used as the ion.
  • the resistor 150 since all the masks are the LOCOS oxide film 120, the resistor 150 has the problem described with reference to FIG. In the example shown in FIGS. 10A and 10B, since all four resistors 150 have boundaries with the LOCOS oxide film 120, all boundaries of the resistors 150 are formed with reduced accuracy.
  • FIGS. 11A and 11B are diagrams showing an example of a conventional oxidation heat treatment process.
  • 11A is a plan view and FIG. 11B is a cross-sectional view.
  • 11A and 11B when the heat treatment is performed in a state where the boundary of the resistor 150 is poor, the boundary of the resistor 150 is formed in a blurred state.
  • FIGS. 12A and 12B are diagrams showing an example of a conventional contact formation process.
  • 12A is a plan view
  • FIG. 12B is a cross-sectional view.
  • the oxide film 130 is etched to form a contact hole 171, and a metal film wiring layer 170 is formed so as to cover the LOCOS oxide film 120.
  • the lateral width of the resistor 150 is defined by the LOCOS oxide film 120, which is affected by the film thickness and processing accuracy of the LOCOS oxide film 120. Further, the processing accuracy of the LOCOS oxide film 120 is generally lower than the processing accuracy of the polysilicon films 40 and 41. Further, the impurity distribution at the end of the LOCOS oxide film 120 has a problem that the LOCOS oxide film 120 is gradually thinned, so that it is difficult to have a steep distribution.
  • the masks are formed by the polysilicon films 40 and 41 in all lateral directions including the end of the active area 11 where the LOCOS oxide film 20 exists. Since it comprises, the resistor 50 can be formed with high precision.
  • the MOS transistor and the resistor 50 are simultaneously formed without increasing the number of steps. be able to.
  • the MOS transistor may be configured as a single MOS transistor or may be configured as a CMOS (Complementary Metal Oxide Semiconductor).
  • the resistor 50 is described as an example of the P-type diffusion region.
  • the N-type resistor 50 is provided in the P-type active area 11 so as to be an N-type diffusion region. N-type resistor 50 may be obtained.
  • the technology disclosed in the present application can be used for a semiconductor device in which a device including a resistor is formed on a semiconductor substrate, and a semiconductor integrated circuit device in which a circuit is formed using these devices and packaged.

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Abstract

　ＬＯＣＯＳ酸化膜を有する半導体基板の表面に、抵抗体が形成された半導体装置の製造方法は、前記ＬＯＣＯＳ酸化膜と前記半導体基板との境界を覆うように、該境界に沿って第１ポリシリコン膜を形成するポリシリコン膜形成工程と、該第１ポリシリコン膜をマスクとして、前記半導体基板の表面に不純物を打ち込み、前記抵抗体を形成する抵抗体形成工程と、該抵抗体上に２つ以上のコンタクトホールを形成するとともに、該コンタクトホールに接続され且つ該コンタクトホール同士を電気的に直接接続しない配線層を形成するコンタクト形成工程とを含む。

Description

半導体装置の製造方法及び半導体装置
　本願開示は、半導体装置の製造方法及び半導体装置に関し、特に、ＬＯＣＯＳ（LOCal　Oxidation　of　Silicon）酸化膜を有する半導体基板の表面に、抵抗体が形成された半導体装置の製造方法及び半導体装置に関する。
　従来から、ＭＯＳ（Metal　Oxide　Semiconductor）集積回路で構成される半導体拡散抵抗において、不純物拡散を行う基板と、この基板上に形成されたフィールド酸化膜と、基板若しくはフィールド酸化膜上に層間絶縁膜を介して形成されたゲートと、フィールド酸化膜及びゲートをマスクとしてイオン注入により形成された拡散抵抗と、この拡散抵抗の両端に設けられた１対のコンタクトとを設けたものが知られている（例えば、特許文献１参照）。
　特許文献１に記載の半導体拡散抵抗においては、フィールド酸化膜で囲まれた領域の両端を除く中央領域に、複数の平行に延在する櫛形のゲートを形成し、このゲートをマスクとしてイオン注入を行うので、拡散抵抗の幅を高精度に形成することができる。
特開平６－２２４３７４号公報
　しかしながら、上述の特許文献１に記載の構成では、フィールド酸化膜で囲まれた領域のうち、中央領域のゲートで両側を挟まれた領域については、半導体拡散抵抗を形成することができるが、フィールド酸化膜との境界領域には、半導体拡散抵抗を形成することができないという問題があった。
　図１３は、従来の半導体拡散抵抗の、フィールド酸化膜と半導体基板との境界領域の拡大図である。図１３に示すように、フィールド酸化膜であるＬＯＣＯＳ酸化膜１２０の横方向の位置は、加工精度により変動するおそれがある。また、ＬＯＣＯＳ酸化膜１２０の端部は、外側に向かうにつれて膜厚が減少する、三角形の頂点のような先端が尖った断面形状となっている。このような形状であると、ＬＯＣＯＳ酸化膜１２０の端部の横方向の位置により、膜厚も微妙に変化し、拡散抵抗１５０の横方向の大きさもそれによって影響を受けて変動する。
　このような問題から、特許文献１に記載の構成では、ＬＯＣＯＳ酸化膜との境界領域には、拡散抵抗を形成していない。しかしながら、近年、半導体装置は、小型化、省スペース化が要求され、そのようなデッドスペースは、半導体装置の大型化と製造コストの増大を招くという問題があった。
　以上を鑑みると、ＬＯＣＯＳ酸化膜との境界領域にも、抵抗体を高精度で形成することができ、高精度な抵抗体を有するとともに省スペース化を実現する半導体装置が望まれる。
　ある実施形態によれば、ＬＯＣＯＳ酸化膜を有する半導体基板の表面に、抵抗体が形成された半導体装置の製造方法は、前記ＬＯＣＯＳ酸化膜と前記半導体基板との境界を覆うように、該境界に沿って第１ポリシリコン膜を形成するポリシリコン膜形成工程と、該第１ポリシリコン膜をマスクとして、前記半導体基板の表面に不純物を打ち込み、前記抵抗体を形成する抵抗体形成工程と、該抵抗体上に２つ以上のコンタクトホールを形成するとともに、該コンタクトホールに接続され且つ該コンタクトホール同士を電気的に直接接続しない配線層を形成するコンタクト形成工程と、を含むことを特徴とする。
　少なくとも１つの実施例によれば、ＬＯＣＯＳ酸化膜との境界領域にも、高精度な形状の抵抗体を形成することができ、正確な抵抗値を有する半導体装置を製造することができる。
本実施例に係る半導体装置の製造方法のＬＯＣＯＳ形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法のＬＯＣＯＳ形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法の酸化膜形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法の酸化膜形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法のポリシリコン形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法のポリシリコン形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法の抵抗体形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法の抵抗体形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法の酸化熱処理工程の一例を示した図である。 本実施例に係る半導体装置の製造方法の酸化熱処理工程の一例を示した図である。 本実施例に係る半導体装置の製造方法のエッチング工程及びコンタクト形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法のエッチング工程及びコンタクト形成工程の一例を示した図である。 本実施例に係る半導体装置の製造方法を用いて製造した抵抗体５０の境界部の拡大断面図の一例である。 比較参考例として、従来のＬＯＣＯＳ形成工程の一例を示した図である。 比較参考例として、従来のＬＯＣＯＳ形成工程の一例を示した図である。 比較参考例として、従来の酸化膜形成工程の一例を示した図である。 比較参考例として、従来の酸化膜形成工程の一例を示した図である。 比較参考例として、従来の抵抗体形成工程の一例を示した図である。 比較参考例として、従来の抵抗体形成工程の一例を示した図である。 比較参考例として、従来の酸化熱処理工程の一例を示した図である。 比較参考例として、従来の酸化熱処理工程の一例を示した図である。 比較参考例として、従来のコンタクト形成工程の一例を示した図である。 比較参考例として、従来のコンタクト形成工程の一例を示した図である。 従来の半導体拡散抵抗の酸化膜と半導体基板の境界領域の拡大図である。
　以下、図面を参照して、実施形態の説明を行う。
　図１Ａ及び１Ｂ乃至図６Ａ及び６Ｂは、半導体装置の製造方法の一連の製造工程の一例を示した図である。
　図１Ａ及び１Ｂは、本実施例に係る半導体装置の製造方法のＬＯＣＯＳ形成工程の一例を示した図である。図１Ａは平面図であり、図１Ｂは、断面図である。
　図１Ａに示すように、半導体基板１０の表面に、ＬＯＣＯＳ酸化膜２０が四角の枠状に形成されている。半導体基板１０のＬＯＣＯＳ酸化膜２０で四方を囲まれた領域は、アクティブエリア１１であり、デバイスが形成される領域である。
　図１Ｂに示すように、半導体基板１０は、表面にＮ型層のアクティブエリア１１を有する。Ｎ層のアクティブエリア１１は、ウェル層として形成されてもよいし、エピタキシャル成長層として形成されてもよい。また、アクティブエリア１１を囲むように、半導体基板１０の表面には、ＬＯＣＯＳ酸化膜２０が形成され、素子分離を行っている。ＬＯＣＯＳ酸化膜２０の水平方向内側は、三角形状に先端が尖った断面形状をしており、厚さが位置により変化する形状となっている。なお、半導体基板１０のアクティブエリア１１よりも下方の層は省略されているが、種々の層が形成されてよい。また、半導体基板１０は、シリコンやガリウムヒ素等の半導体材料により構成されてよい。
　図２Ａ及び２Ｂは、本実施例に係る半導体装置の製造方法の酸化膜形成工程の一例を示した図である。図２Ａは平面図であり、図２Ｂは断面図である。
　図２Ａにおいて、平面図は、図１ＡのＬＯＣＯＳ形成工程と同じであるが、アクィブエリア１１の上に酸化膜３０が形成され、アクティブエリア１１内の表面が酸化膜３０となった点が図１Ａと異なっている。
　図２Ｂにおいて、Ｎ層のアクティブエリア１１の表面に、酸化膜３０が薄く形成された状態が示されている。酸化膜３０は、種々の酸化膜３０を用いることができるが、例えば、ＭＯＳトランジスタのゲートとして用いられるゲート酸化膜が利用されてもよい。本実施例に係る半導体装置の製造方法において製造する半導体装置は、抵抗体の他、ＭＯＳトランジスタを備えていてもよく、そのような場合には、ＭＯＳトランジスタ用に形成したゲート酸化膜の一部を酸化膜３０に用いることにより、ゲート酸化膜を形成する工程で、酸化膜３０を同時に形成することができる。なお、酸化膜３０は、例えば、ＳｉＯ２（二酸化ケイ素）により構成されてもよい。
　図３Ａ及び３Ｂは、本実施例に係る半導体装置の製造方法のポリシリコン形成工程の一例を示した図である。図３Ａは平面図であり、図３Ｂは断面図である。
　図３Ａにおいて、ＬＯＣＯＳ酸化膜２０と、表面に酸化膜３０が形成された半導体基板１０のアクティブエリアとの境界を、ポリシリコン膜（Poly-Si）４０が覆っている。境界ポリシリコン膜４０は、ＬＯＣＯＳ酸化膜２０と半導体基板１０の境界に沿って延在し、水平縦（Ｙ）方向に延びた形状をしている。また、ＬＯＣＯＳ酸化膜２０は、四角形を囲むように枠状に形成されているので、水平縦方向のＬＯＣＯＳ酸化膜２０と半導体基板１０との境界は、対向して２箇所ある。図３Ａにおいては、対向する２箇所の両方について、アクティブエリア１１とＬＯＣＯＳ酸化膜２０の境界を、ポリシリコン膜４０が覆っている。ポリシリコン膜４０は、膜形状を精度よく形成することができるので、ＬＯＣＯＳ酸化膜２０よりも高精度に加工をすることが可能である。ＬＯＣＯＳ酸化膜２０の先端の尖った部分は、形状や膜厚が不安定であるので、精度よく形状を形成することができない。一方、ポリシリコン膜４０は、ＭＯＳトランジスタのゲート用に形成するポリシリコン膜と一緒に形成してよく、そのゲート長は特に高精度に管理されて形成される。よって、形状が不安定なＬＯＣＯＳ酸化膜２０の先端を、ポリシリコン膜４０で覆うことにより、ポリシリコン膜４０をマスクとして機能させることが可能となり、アクティブエリア１１の境界部分についても、高精度なマスク形成を行うことができる。
　図３Ａにおいて、アクティブアリア１１の中央には、端部のポリシリコン膜４０と平行に、ＬＯＣＯＳ酸化膜２０を半導体基板４０の表面上で縦方向に跨ぐように、ポリシリコン膜４１が複数形成されている。このように、アクティブエリア１１の両側端より内側にもポリシリコン膜４１を形成することにより、ポリシリコン膜４０、４１で横方向両側から対向して挟むとともに、縦方向についてはＬＯＣＯＳ酸化膜２０同士で対向して挟む四角形の開口を形成することができる。また、ポリシリコン膜４１を、アクティブエリア１１の中央領域に複数形成することにより、対向するポリシリコン膜４１同士で横方向両側から挟み、縦方向からはＬＯＣＯＳ酸化膜２０で挟む開口も中央領域に形成することができる。
　このように、水平横方向についてはポリシリコン膜４０、４１を用い、水平縦方向についてはＬＯＣＯＳ酸化膜２０を用いることにより、所望のマスク形状を形成することができる。水平横方向については、ポリシリコン膜４０、４１を用いるので、横幅について、高精度なマスク形状とすることができる。
　なお、以後、アクティブエリア１１の外周を定めるＬＯＣＯＳ酸化膜２０との境界を覆うポリシリコン膜４０を境界ポリシリコン膜４０と呼び、アクティブエリア１１の水平横方向の中央部に、ＬＯＣＯＳ酸化膜４１を跨ぐように形成されたポリシリコン膜４１を中央ポリシリコン膜４１と呼んでもよいこととし、両者を必要に応じて区別することにする。
　図３Ｂにおいて、断面図が示されているが、ＬＯＣＯＳ酸化膜２０の厚さが薄くなって先端が尖った部分を、境界ポリシリコン膜４０が覆っている。また、中央部には、中央ポリシリコン膜４１が、単独でアクティブエリア１１上に形成されている。このように、ＬＯＣＯＳ酸化膜２０とアクティブエリア１１との境界にも、境界ポリシリコン膜４０を形成するので、アクティブエリア１１の端部にも高精度な抵抗体を形成することが可能なマスク形状となっている。
　なお、ポリシリコン膜形成工程は、抵抗体の他にＭＯＳトランジスタも半導体基板１０に形成する場合には、ＭＯＳトランジスタのゲート形成工程において、ポリシリコン膜４０、４１を同時に形成するようにしてよい。これにより、ＭＯＳトランジスタも併せて形成する場合に、工程数を増加させることなく、抵抗体の形成が可能となる。
　図４Ａ及び４Ｂは、本実施例に係る半導体装置の製造方法の抵抗体形成工程の一例を示した図である。図４Ａは平面図であり、図４Ｂは断面図である。なお、抵抗体形成工程は、イオン打ち込み工程と呼んでもよい。
　図４Ａにおいて、アクティブエリア１１の、ポリシリコン膜４０、４１及びＬＯＣＯＳ酸化膜２０で囲まれていない開口部には、イオンが打ち込まれ、抵抗体５０が形成される。抵抗体５０は、半導体基板１０のアクティブエリア１１に不純物が注入された不純物領域である。なお、厳密には、抵抗体５０の上には、酸化膜３０が形成されているが、工程の理解の容易のため、図４以降は、酸化膜３０については考慮せず、酸化膜３０の直下の層を図示することとする。
　図４Ａに示すように、ＬＯＣＯＳ酸化膜２０は、水平縦方向については、マスクとして機能しているが、水平横方向のアクティブエリア１１との境界部については、境界ポリシリコン膜４０がマスクとして機能している。これにより、アクティブエリア１１の両端部のＬＯＣＯＳ酸化膜２０との境界に、高精度な抵抗体５０を形成することができ、アクティブエリア内にデッドスペースを有しない半導体装置を製造することができる。
　また、アクティブエリア１１の中央部についても、中央ポリシリコン膜４１に挟まれた抵抗体５０が、水平横方向について高精度な形状で形成される。このようにして、アクティブエリア１１内に、高精度な抵抗体を複数形成することができる。
　図４Ｂにおいて、抵抗体形成工程の断面図が示されているが、境界ポリシリコン膜４０及び中央ポリシリコン膜４０をマスクとして、抵抗体５０がアクティブエリア１１の表面に形成された状態が示されている。図４Ｂに示されるように、境界ポリシリコン膜４０は、ＬＯＣＯＳ酸化膜２０の、厚さが変化する先端部分を確実に覆うように形成されていればよい。ＬＯＣＯＳ酸化膜２０の厚さが一定の厚い部分については、十分にマスクとしての機能を果たすことができるので、その領域にまで境界ポリシリコン膜４０を形成しなくても、加工精度上、何ら問題は生じないからである。
　また、半導体基板１０のアクティブエリア１１に打ち込まれて注入されるイオンは、種々のイオンであってよいが、例えば、アクティブエリア１１がＮ型の場合には、Ｂ（ボロン）であってもよい。この場合、抵抗体５０は、Ｐ型不純物領域として形成される。逆に、例えばアクティブエリア１１がＰ型の場合には、打ち込まれるイオンは、リンであってもよい。この場合、抵抗体５０は、Ｎ型不純物領域として形成される。その他、打ち込まれるイオンは適宜適切な物質のイオンが選択されてよい。なお、イオン打ち込みのエネルギーの大きさは、表面の酸化膜３０を突き抜け、ＬＯＣＯＳ酸化膜２０を通過しないレベルのエネルギーに設定される。
　図５Ａ及び５Ｂは、本実施例に係る半導体装置の製造方法の酸化熱処理工程の一例を示した図である。図５Ａは平面図であり、図５Ｂは断面図である。
　図５Ｂにおいて、抵抗体５０が、図４Ｂの抵抗体５０と比較して、下方及び側方に拡大して存在している。酸化熱処理工程においては、半導体基板１０が、空気中で加熱され、酸化する。このとき、イオン打ち込み工程で打ち込まれた抵抗体５０内の不純物は、熱処理により拡散し、抵抗体５０内で濃度が均一化されるとともに、抵抗体５０自体が下方及び側方に拡大し、不純物拡散領域となる。これにより、抵抗体５０は、電気抵抗としての機能を十分に備えることができる。
　また、図５Ｂにおいて、ポリシリコン膜４０、４１の周囲に、酸化膜６０が形成されている。熱処理により、ポリシリコン膜４０、４１が酸化し、ポリシリコン膜４０、４１が酸化膜６０で覆われ、ポリシリコン膜４０、４１が絶縁体で覆われる。これにより、アクティブエリア１１の表面は、表面上に形成されたポリシリコン膜４０、４１も含めて、総て絶縁体で覆われることになり、その後の配線が容易になる。
　なお、酸化熱処理工程は、ＭＯＳトランジスタと形成する場合においても必要な工程であるので、抵抗体５０に加えて、ＭＯＳトランジスタを半導体基板１０に形成する場合には、ＭＯＳトランジスタのゲート形成後の酸化熱処理で同時に本工程を行うことができる。よって、新たに工程を追加することなく、ＭＯＳトランジスタと抵抗体を同時に半導体基板１０に形成することが可能となる。
　図５Ａにおいて、酸化熱処理工程の平面図が示されているが、ポリシリコン膜４０、４１の表面に酸化膜６０が形成された以外は、図４Ａからの表面的な変化は生じない。酸化膜６０も、酸化膜３０と同様に、図５Ａには示していないので、図４Ａと同じ構成の図が図５Ａに示されている。
　図６Ａ及び６Ｂは、本実施例に係る半導体装置の製造方法のエッチング工程及びコンタクト形成工程の一例を示した図である。図６Ａは平面図であり、図６Ｂは断面図である。
　図６Ａにおいて、抵抗体５０の領域上に、酸化膜３０をエッチングにより除去して、コンタクトホール７１が形成されている。コンタクトホール７１は、各抵抗体５０の領域上で、２つ形成されている。また、コンタクトホール７１を覆うように、金属膜で構成された配線層７０が水平横方向に延在して独立して２本形成されている。２つの配線層７０は、互いに電気的に直接的には接続されていない。これにより、２つの配線層７０から、コンタクトホール７１を介して、抵抗体５０に電圧を印加することが可能となる。ここで、電気的に直接的には接続されていないとは、例えば、２つの配線層７０を同電位に繋げるような配線が設けられていないということである。この場合、一方の配線層７０に第１の電位を印加し、他方の配線層７０に第１の電位とは異なる第２の電位を印加することにより、２つのコンタクトホール７１の間で各抵抗体５０に電圧を印加することができる。
　図６Ａにおいては、上側の配線層７０が、上側のコンタクトホール７１同士を総て接続し、下側の配線層７０が、下側のコンタクトホール７１同士を総て接続しているので、複数の各抵抗体５０同士は、並列接続されていることになる。このように、各抵抗体５０を並列接続し、全体として小さな抵抗値の抵抗体を形成することができる。図６Ａにおいては、各抵抗体５０を並列接続した例が示されているが、各抵抗体５０を独立に用いたり、また直列接続としたりするように配線層７０を形成してもよい。配線層７０及びコンタクトホール７１は、半導体装置の用途に応じて、適宜適切な形状で構成することができる。
　また、図６Ａにおいては、コンタクトホール７１が、各抵抗体５０に２つずつ設けられた例が示されているが、必要に応じて、３つ以上コンタクトホール７１を設けるようにしてもよい。
　更に、図６Ａにおいて、ポリシリコン膜４０、４１と低電位側の配線層７０とのコンタクトホール７２が示されている。これは、電位を安定させるために設けるものであり、必要に応じて設けるようにしてよい。
　図６Ｂにおいては、コンタクト形成工程の断面図が示されているが、半導体基板１０の表面上を、金属膜の配線層７０が覆った状態が示されている。また、抵抗体５０上の酸化膜３０は、エッチング除去されており、コンタクトホール７１を構成している。これにより、配線層７０と抵抗体５０との電気的導通が図られている。よって、図６Ｂは、図６Ａのコンタクトホール７１が存在する断面構成を示している。
　なお、酸化膜３０のエッチングは、レジストを用いて、ドライエッチング又はウエットエッチングにより行われてよい。図５Ａ及び５Ｂで示した酸加熱処理工程の後に、エッチング工程により、酸化膜３０のコンタクトホール７１形成部を除去する。
　また、図６Ａ及び６Ｂに示すコンタクト形成工程も、ＭＯＳトランジスタの製造工程において、ソース、ドレインのコンタクトを形成する際に必要な工程であるので、ＭＯＳトランジスタを半導体基板１０に併せて形成する場合には、ＭＯＳトランジスタのコンタクト形成工程と同時に本工程を行うことができる。
　このように、本実施例に係る半導体装置の製造方法によれば、境界ポリシリコン膜４０を、アクティブエリア１１の外周である半導体基板１０とＬＯＣＯＳ酸化膜２０との境界に沿って、境界を覆うように形成することにより、高精度な抵抗体５０を形成することができる。
　図７は、本実施例に係る半導体装置の製造方法を用いて製造した抵抗体５０の境界部を拡大して示した断面図の一例である。図７において、抵抗体５０の外側は、境界ポリシリコン膜４０により規定されている。境界ポリシリコン膜４０は、ＬＯＣＯＳ酸化膜２０の三角形状部分を覆っているので、ＬＯＣＯＳ酸化膜２０の形状が変化しても、マスクとしての機能は、境界ポリシリコン膜４０により担保され、精度良く抵抗体５０を形成することができる。
　また、通常、ＬＯＣＯＳ酸化膜２０をマスクとしてイオン打ち込み工程（抵抗体形成工程）を行うと、ＬＯＣＯＳ酸化膜２０の端部の不純物分布はにじんだようになるが、境界ポリシリコン膜４０をマスクとしてイオンの打ち込みを行った場合には、不純物分布はシャープになり、抵抗体５０の幅方向の寸法精度が良好である。
　また、抵抗体として、ポリシリコン膜を用いた構成もあり得るが、本実施例に係る半導体装置の製造方法により製造された半導体装置の抵抗体５０は、単結晶を用いているので、絶対精度及び相対精度に優れている。
　次に、比較参考例として、従来の半導体装置の製造方法による抵抗体の形成方法について、図８Ａ及び８Ｂ乃至図１２Ａ及び１２Ｂを用いて説明する。
　図８は、従来のＬＯＣＯＳ形成工程の一例を示した図である。図８Ａは平面図であり、図８Ｂは断面図である。図８Ａ、Ｂに示すように、半導体基板１１０のアクティブエリア１１１に、開口部を残してＬＯＣＯＳ酸化膜１２０が形成される。これで、ＬＯＣＯＳ酸化膜１２０で総てのマスク機能を果たすことになる。なお、アクティブエリア１１１は、Ｎ型で構成された例が示されている。
　図９Ａ及び９Ｂは、従来の酸化膜形成工程の一例を示した図である。図９Ａは平面図であり、図９Ｂは断面図である。図９Ａ、Ｂに示すように、アクティブエリア１１１のＬＯＣＯＳ酸化膜１２０が形成されていない開口領域に、薄膜状の酸化膜１３０が形成される。
　図１０Ａ及び１０Ｂは、従来の抵抗体形成工程の一例を示した図である。図１０Ａは平面図であり、図１０Ｂは断面図である。図１０Ａ、Ｂに示すように、ＬＯＣＯＳ酸化膜１２０をマスクとして、イオンの打ち込みが行われ、不純物領域からなる抵抗体１５０が形成される。イオンは、例えば、ボロンが用いられてもよい。
　図１０Ａ及び１０Ｂにおいて、総てのマスクが、ＬＯＣＯＳ酸化膜１２０であるため、抵抗体１５０には、図１３において説明したような問題点が発生する。図１０Ａ及び１０Ｂに示した例では、４つの総ての抵抗体１５０がＬＯＣＯＳ酸化膜１２０との境界を有するため、抵抗体１５０の総ての境界は、精度が低下した状態で形成される。
　図１１Ａ及び１１Ｂは、従来の酸化熱処理工程の一例を示した図である。図１１Ａは平面図であり、図１１Ｂは断面図である。図１１Ａ、Ｂにおいて、抵抗体１５０の境界の精度が悪い状態で加熱処理を行うと、抵抗体１５０の境界がにじんだような状態で形成される。
　図１２Ａ及び１２Ｂは、従来のコンタクト形成工程の一例を示した図である。図１２Ａは平面図であり、図１２Ｂは断面図である。図１２Ａ、Ｂに示すように、酸化膜１３０をエッチングしてコンタクトホール１７１が形成され、ＬＯＣＯＳ酸化膜１２０も含めて覆うように、金属膜の配線層１７０が形成される。
　従来の半導体装置の製造方法においては、抵抗体１５０の横方向の幅は、ＬＯＣＯＳ酸化膜１２０により規定されているが、これはＬＯＣＯＳ酸化膜１２０の膜厚や加工精度に影響されてしまう。また、ＬＯＣＯＳ酸化膜１２０の加工精度は、一般的にポリシリコン膜４０、４１の加工精度よりも低い。更に、ＬＯＣＯＳ酸化膜１２０の端部の不純物分布は、ＬＯＣＯＳ酸化膜１２０が徐々に薄くなってくるため、急峻な分布にはなり難いというような問題があった。
　これに対し、本実施例に係る半導体装置の製造方法においては、ＬＯＣＯＳ酸化膜２０が存在するアクティブエリア１１の端部も含めて、総て横方向については、ポリシリコン膜４０、４１によりマスクを構成しているので、高精度に抵抗体５０を形成することができる。
　また、上述のように、ポリシリコン膜４０、４１は、ＭＯＳトランジスタのゲート用に形成するポリシリコン膜と同時に形成するので、何ら工程を増加させることなく、ＭＯＳトランジスタと抵抗体５０を同時に形成することができる。なお、ＭＯＳトランジスタは、ＭＯＳトランジスタ単体として構成してもよいし、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）として構成してもよい。
　また、本実施例においては、抵抗体５０を、Ｐ型拡散領域で構成する例を挙げて説明したが、Ｎ型拡散領域となるように、Ｐ型のアクティブエリア１１にＮ型の抵抗体５０を形成し、Ｎ型の抵抗体５０を得るようにしてもよい。
　以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
　本願開示の技術は、半導体基板に抵抗を含むデバイスを形成する半導体装置、またこれらのデバイスを用いて回路を形成し、パッケージング化した半導体集積回路装置に利用することができる。
　なお本出願は、日本特許庁に2009年9月14日に出願された基礎出願２００９－２１１１８８に基づくものであり、その全内容はここに参照により含まれる。
　１０　　半導体基板
　１１　　アクティブエリア
　２０　　ＬＯＣＯＳ酸化膜
　３０、６０　　酸化膜
　４０、４１　　ポリシリコン膜
　５０　　抵抗体
　７０　　配線層
　７１、７２　　コンタクトホール

Claims (12)

  1. 　ＬＯＣＯＳ酸化膜を有する半導体基板の表面に、抵抗体が形成された半導体装置の製造方法であって、
    　前記ＬＯＣＯＳ酸化膜と前記半導体基板との境界を覆うように、該境界に沿って第１ポリシリコン膜を形成するポリシリコン膜形成工程と、
    　該第１ポリシリコン膜をマスクとして、前記半導体基板の表面に不純物を打ち込み、前記抵抗体を形成する抵抗体形成工程と、
    　該抵抗体上に２つ以上のコンタクトホールを形成するとともに、該コンタクトホールに接続され且つ該コンタクトホール同士を電気的に直接接続しない配線層を形成するコンタクト形成工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 　前記ＬＯＣＯＳ酸化膜は、前記半導体基板のアクティブエリアを四方から囲んでおり、
    　前記ポリシリコン膜形成工程において、前記第１ポリシリコン膜は、前記アクティブエリアの対向する２辺の前記境界に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記ポリシリコン膜形成工程において、前記第１ポリシリコン膜よりも内側の領域に、前記第１ポリシリコン膜に略平行に延在し、対向する前記ＬＯＣＯＳ酸化膜を跨ぐ１つ又は複数の第２ポリシリコン膜を更に形成し、前記抵抗体を含む複数の抵抗体を前記アクティブエリア内に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記コンタクトホール形成工程は、前記複数の抵抗体の各々の両端にコンタクトホールを形成し、
    　前記配線層は、隣接する前記複数の抵抗体の最も接近した前記コンタクトホール同士を接続するように形成されたことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　前記ポリシリコン膜形成工程において、前記第２ポリシリコン膜を複数形成することを特徴とする請求項３記載の半導体装置の製造方法。
  6. 　前記抵抗体形成工程と、前記コンタクト形成工程との間に、前記半導体基板を酸加熱処理して前記抵抗体内の不純物を拡散させる熱拡散工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
  7. 　前記抵抗体は、Ｐ型拡散領域からなることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記抵抗体は、Ｎ型拡散領域からなることを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 　前記ポリシリコン膜形成工程の前に、前記半導体基板の表面に酸化膜を形成する酸化膜形成工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
  10. 　前記酸化膜は、ゲート酸化膜に用いられる酸化膜の一部であり、
    　前記第１ポリシリコン膜は、ゲートに用いられるポリシリコン膜と同時に形成されるポリシリコン膜であり、
    　前記抵抗体の製造と同時に、前記半導体基板の表面にＭＯＳトランジスタを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　前記ＭＯＳトランジスタは、ＣＭＯＳであることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　ＬＯＣＯＳ酸化膜を有する半導体基板と、
    　前記ＬＯＣＯＳ酸化膜と前記半導体基板との境界を覆うように、該境界に沿って形成された第１ポリシリコン膜と、
    　該第１ポリシリコン膜に隣接する前記半導体基板の表面において不純物が打ち込まれ形成された抵抗体と、
    　該抵抗体上に形成された２つ以上のコンタクトホールと、
    　該コンタクトホールに接続され且つ該コンタクトホール同士を電気的に直接接続しない配線層と
    を含むことを特徴とする半導体装置。
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