JP2000077532A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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文寿 山本
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Abstract

(57)【要約】 【課題】 ＤＭＯＳトランジスタのしきい値電圧の制御
が容易で、かつバイポーラトランジスタの高速化の容易
な半導体装置およびその製造方法を提供する。 【解決手段】 ｎ型ソース領域２とｎ型エピタキシャル
領域４４とに挟まれるｐ型バックゲート領域１にゲート
絶縁層５を介在してゲート電極層６が対向しており、そ
の側壁を覆うように側壁絶縁層７が形成されている。ｐ
型バックゲート領域１は、比較的浅いｐ型拡散領域１ａ
と比較的深いｐ型拡散領域１ｂとを有している。ｐ型拡
散領域１ｂはｐ型拡散領域１ａと重複した部分を有して
おり、かつ基板表面における端部ＳＡが側壁絶縁層７の
真下に位置している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、ＤＭＯＳ（Doub
le diffusion Metal Oxide Semiconductor）トランジス
タとバイポーラトランジスタとを混載する半導体装置お
よびその製造方法に関するものである。
【０００２】
【従来の技術】ＤＭＯＳトランジスタとバイポーラトラ
ンジスタとを混載する半導体装置は、たとえば特開平８
−３２１５５６号公報に開示されている。以下、この公
報に開示された技術を従来の半導体装置およびその製造
方法として、特に高電圧ＤＭＯＳトランジスタとｎｐｎ
バイポーラトランジスタとに着目して説明する。
【０００３】図１４（ａ）、（ｂ）は、従来の半導体装
置の構成を概略的に示す断面図である。
【０００４】図１４（ａ）、（ｂ）を参照して、領域Ｒ
ＡおよびＲＢは、高電圧ＤＭＯＳトランジスタおよび低
電圧ＤＭＯＳトランジスタの形成領域であり、領域ＲＣ
はＣＭＯＳ（Complementary Metal Oxide Semiconducto
r ）トランジスタの形成領域であり、領域ＲＤおよびＲ
Ｅはｎｐｎおよびｐｎｐ型のバイポーラトランジスタの
形成領域であり、領域ＲＦはＥＥＰＲＯＭ（Electrical
ly Erasable Programmable Read Only Memory ）セルの
形成領域である。
【０００５】高電圧ＤＭＯＳトランジスタ領域ＲＡで
は、ｐ型基板１４１上にｎ+ 領域１４２を挟んで高電圧
ｎ型ウェル領域１４４が形成されている。
【０００６】高電圧ｎ型ウェル領域１４４の表面には、
比較的深くに形成されたｐ型本体領域１０１ｂと、比較
的浅くに形成されたｐ型チャネル領域１０１ａとからな
るｐ型領域１０１が形成されている。このｐ型領域１０
１内には、ｎ型ソース領域１０２が形成されている。高
電圧ｎ型ウェル領域１４４とｎ型ソース領域１０２とに
挟まれるｐ型領域１０１にゲート絶縁層１０５を介在し
て対向するようにゲート電極層１０６が形成されてい
る。このゲート電極層１０６の一方端部はフィールド酸
化膜１５１上に乗り上げており、ゲート電極層１０６の
側面は側壁絶縁層１０７によって覆われている。
【０００７】ｎｐｎバイポーラトランジスタ領域ＲＤで
は、ｐ型基板１４１上にｎ+ 領域１４２を挟んで高電圧
ｎ型ウェル領域１４４とｎ+ 埋込領域１１４とが形成さ
れている。高電圧ｎ型ウェル領域１４４の表面には、比
較的浅く形成されたｐ型領域１１１ａと、比較的深く形
成されたｐ型本体領域１１１ｂとからなるｐ型ベース領
域１１１が形成されている。このｐ型ベース領域１１１
内にｎ+ エミッタ領域１１２が形成されている。またｎ
+ 埋込領域１１４の表面にはｎ+ コレクタ接点領域１１
４が形成されている。
【０００８】なお、高電圧ＤＭＯＳトランジスタ領域Ｒ
Ａやｎｐｎバイポーラトランジスタ領域ＲＤなどは、ｐ
型分離領域１４３、ｐ型ウェル領域１４５ａ、上部領域
分離領域１４５ｂおよびフィールド酸化膜１５１によっ
て他の素子形成領域と電気的に分離されている。
【０００９】次に、この半導体装置における高電圧ＤＭ
ＯＳトランジスタのｐ型領域１０１とｎｐｎバイポーラ
トランジスタのベース領域１１１との製造方法について
説明する。
【００１０】図１５と図１６とは、従来の半導体装置の
製造方法を工程順に示す概略断面図である。まず図１５
を参照して、通常の写真製版技術によりフォトレジスト
１６１がパターニングされた後、そのレジストパターン
１６１をマスクとして多結晶シリコン層１７１にエッチ
ングが施され、基板表面が選択的に露出される。この露
出領域に、ホウ素のようなｐ型のドーパントが、１５０
〜２５０ｋｅＶのエネルギーで基板表面に対しほぼ直角
方向にイオン注入される。これにより、高電圧ＤＭＯＳ
トランジスタ領域ＲＡにはｐ型本体領域１０１ｂが形成
され、ｎｐｎバイポーラトランジスタ領域ＲＤにはｐ型
本体領域１１１ｂが形成される。この後、レジストパタ
ーン１６１が完全に除去される。
【００１１】図１６を参照して、この後、ホウ素のよう
なｐ型のドーパントが、基板表面の垂線に対し約３０〜
４５°傾斜した角度で、多結晶シリコン層１６１から露
出した領域に約１５０ｋｅＶのエネルギーで注入され
る。これにより、高電圧ＤＭＯＳトランジスタ領域ＲＡ
にはｐ型チャネル領域１０１ａが形成され、ｎｐｎバイ
ポーラトランジスタ領域ＲＤにはｐ型領域１１１ａが形
成される。このようにして、高電圧ＤＭＯＳトランジス
タ領域ＲＡではｐ型チャネル領域１０１ａとｐ型本体領
域１０１ｂとによりｐ型領域１０１が構成され、ｎｐｎ
バイポーラトランジスタ領域ＲＤではｐ型領域１１１ａ
とｐ型本体領域１１１ｂとによりｐ型ベース領域１１１
が構成される。
【００１２】この後、多結晶シリコン層１７１のパター
ニングによるゲート電極層の形成、ゲート電極層側壁を
覆う側壁絶縁層１０７の形成、ｎ型ソース領域１０２や
ｎ+エミッタ領域１１２の形成などにより図１４に示す
半導体装置が完成する。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
装置およびその製造方法では、ＤＭＯＳトランジスタの
しきい値電圧Ｖｔｈを自由にコントロールし難く、かつ
高速なｎｐｎバイポーラトランジスタを実現し難いとい
う問題点があった。以下、そのことについて詳細に説明
する。
【００１４】従来の製造方法では、図１６に示すように
ゲート電極となる多結晶シリコン層１７１をマスクとし
て不純物がイオン注入されて、高電圧ＤＭＯＳトランジ
スタ領域ＲＡにｐ型チャネル領域１０１ａが形成され
る。このｐ型チャネル領域１０１ａは熱処理により拡散
するため、図１７に示すように基板表面における端部Ｓ
Ｂがゲート電極層１０６の真下まで延びることになる。
【００１５】このため、ｎ型ソース領域１０２と高電圧
ｎ型ウェル領域１４４とに挟まれるチャネル領域におい
て、ｐ型チャネル領域１０１ａとｐ型本体領域１０１ｂ
との重複長さＬ0 が大きくなる。これにより、高電圧Ｄ
ＭＯＳトランジスタのしきい値電圧Ｖｔｈをｐ型チャネ
ル領域１０１ａだけで独立して制御することができず、
重複長さＬ0 が大きい分だけしきい値電圧Ｖｔｈの制御
が困難となる。
【００１６】また、バイポーラトランジスタの高速化を
図る場合、図１８に示すようにｎ+エミッタ領域１１２
真下のベース領域１１１の幅（いわゆるベース幅）Ｗを
小さくする方法がある。ベース幅Ｗを小さくする場合、
ベース領域１１１の耐圧を上げるため、ｐ型領域１１１
ｂを高濃度にする必要がある。しかし、ｐ型領域１１１
ｂを高濃度にすると、ｐ型領域１１１ｂと同時に形成さ
れる図１７のｐ型本体領域１０１ｂも高濃度になる。ｐ
型本体領域１０１ｂが高濃度になると、ｐ型本体領域１
０１ｂ内の不純物の拡散長さが長くなるため、ｐ型チャ
ネル領域１０１ａとｐ型本体領域１０１ｂとの重複長さ
Ｌ0 が大きくなり、ＤＭＯＳトランジスタのしきい値電
圧Ｖｔｈの制御がより困難となる。
【００１７】つまり、ＤＭＯＳトランジスタのしきい値
電圧Ｖｔｈの制御を容易にするためにはｎｐｎバイポー
ラトランジスタのベース幅Ｗを大きく確保しなければな
らず、ゆえにｎｐｎバイポーラトランジスタの高速化を
図ることが困難となる。
【００１８】それゆえ本発明の目的は、ＤＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈの制御が容易で、かつバイ
ポーラトランジスタの高速化の容易な半導体装置および
その製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
絶縁ゲート型電界効果トランジスタを有する半導体装置
であって、半導体基板と、絶縁ゲート型電界効果トラン
ジスタのゲート電極層と、側壁絶縁層と、第２導電型の
第１不純物領域と、第２導電型の第２不純物領域と、第
１導電型の第３不純物領域とを備えている。半導体基板
は、主表面を有し、第１導電型の領域を有している。ゲ
ート電極層は、半導体基板の主表面上にゲート絶縁層を
介在して形成されている。側壁絶縁層は、ゲート電極層
の側壁を覆うように形成されている。第１不純物領域
は、ゲート電極層および側壁絶縁層から露出した主表面
に位置し、かつ主表面における端部がゲート電極層の真
下まで延びている。第２不純物領域は、ゲート電極層お
よび側壁絶縁層から露出した主表面に位置し、かつ主表
面における端部が側壁絶縁層の真下に位置し、かつ第１
不純物領域よりも主表面から深い拡散深さで第１不純物
領域と重複した部分を有するように形成されている。第
３不純物領域は、ゲート電極層の真下に位置する第１不
純物領域を第１導電型の領域との間で挟むように第１お
よび第２不純物領域内の主表面に形成された、絶縁ゲー
ト型電界効果トランジスタのソース領域およびドレイン
領域のいずれか一方となるものである。
【００２０】本発明の半導体装置では、第２不純物領域
の主表面における端部が側壁絶縁層の真下に位置してお
り、従来例のようにゲート電極層の下にまで延びてはい
ない。このため、絶縁ゲート型電界効果トランジスタの
チャネル領域における第１不純物領域と第２不純物領域
との重複長さを短くでき、または重複部分をなくすこと
ができる。したがって、第１不純物領域単独で絶縁ゲー
ト型電界効果トランジスタのしきい値電圧を制御しやす
くなり、しきい値電圧の制御が容易となる。
【００２１】上記の半導体装置において好ましくは、ベ
ース領域を有するバイポーラトランジスタがさらに備え
られており、ベース領域は、第２導電型の第１ベース領
域と第２ベース領域とを有している。第１ベース領域
は、第１不純物領域と同一工程で主表面に形成されてい
る。第２ベース領域は、第２不純物領域と同一工程で主
表面に形成され、かつ第２不純物領域と重複した部分を
有している。
【００２２】上述したように第１不純物領域と第２不純
物領域との重複長さを小さくできるため、第２不純物領
域を高濃度で形成しても絶縁ゲート型電界効果トランジ
スタのしきい値電圧の制御が容易にできる。このため、
第２不純物領域と同じ工程で形成される第２ベース領域
も高濃度で形成することができるため、ベース領域の耐
圧を大きく確保することができる。したがって、第２ベ
ース領域を浅く形成して、第１ベース領域真下の第２ベ
ース領域の幅（いわゆるベース幅）を小さくすることが
できるため、バイポーラトランジスタを高速化すること
が可能となる。
【００２３】上記の半導体装置において好ましくは、半
導体基板の主表面に形成された素子分離絶縁層がさらに
備えられており、ゲート電極層の一方端部は素子分離絶
縁層上に乗り上げている。
【００２４】これにより、絶縁ゲート型電界効果トラン
ジスタを高耐圧のトランジスタとすることができる。
【００２５】上記の半導体装置において好ましくは、ゲ
ート電極層は、不純物が導入された多結晶シリコン層と
シリサイド層とが積層された構成を含んでいる。
【００２６】これにより、ゲート電極層の低抵抗化を図
ることができる。本発明の半導体装置の製造方法は、絶
縁ゲート型電界効果トランジスタとバイポーラトランジ
スタとを有する半導体装置の製造方法であって、以下の
構成を備えている。
【００２７】まず絶縁ゲート型電界効果トランジスタ領
域内の半導体基板内に第１導電型の領域が形成される。
そして絶縁ゲート型電界効果トランジスタ領域内の半導
体基板の主表面上にゲート絶縁層を介在してゲート電極
層が形成される。そして斜め回転注入で第２導電型の不
純物が半導体基板の主表面に選択的に注入されること
で、絶縁ゲート型電界効果トランジスタ領域内にはゲー
ト電極層から露出した主表面に位置しかつ主表面におけ
る端部がゲート電極層真下まで延びる第２導電型の第１
不純物領域が形成され、バイポーラトランジスタ領域内
には主表面に第２導電型の第１ベース領域が形成され
る。そしてゲート電極層の側壁を覆う側壁絶縁層が形成
される。そして第２導電型の不純物が、主表面に対して
ほぼ垂直にかつ半導体基板の主表面に選択的に注入され
ることで、絶縁ゲート型電界効果トランジスタ領域内に
は、ゲート電極層および側壁絶縁層から露出した主表面
に位置し、かつ主表面における端部が側壁絶縁層の真下
に位置し、かつ第１不純物領域よりも主表面から深い拡
散深さで第１不純物領域と重複した部分を有するように
第２導電型の第２不純物領域が形成され、バイポーラト
ランジスタ領域内には、第１ベース領域よりも主表面か
ら深い拡散深さで第１ベース領域と重複した部分を有す
るように第２導電型の第２ベース領域が形成される。そ
してゲート電極層の真下に位置する第１不純物領域を第
１導電型の領域との間で挟むように、第１および第２不
純物領域内の主表面に、絶縁ゲート型電界効果トランジ
スタのソース領域およびドレイン領域のいずれか一方と
なる第１導電型の第３不純物領域が形成される。
【００２８】本発明の半導体装置の製造方法では、第２
不純物領域の主表面における端部は側壁絶縁層の真下に
位置しており、従来例のようにゲート電極層の下まで延
びていない。このため、チャネル領域における第１不純
物領域と第２不純物領域との重複長さを短くでき、また
は重複部分をなくすことができる。したがって、第１不
純物領域単独で絶縁ゲート型電界効果トランジスタのし
きい値電圧が制御しやすくなり、しきい値電圧の制御が
容易となる。
【００２９】また、第１不純物領域と第２不純物領域と
の重複長さを小さくすることができるため、第２不純物
領域を高濃度で形成しても絶縁ゲート型電界効果トラン
ジスタのしきい値電圧の制御が容易にできる。このた
め、第２不純物領域と同じ工程で形成される第２ベース
領域も高濃度にすることができるため、ベース領域の耐
圧を大きく確保することができる。したがって、第２ベ
ース領域を浅く形成して第１ベース領域真下の第２ベー
ス領域の幅（いわゆるベース幅）を小さくすることがで
きるため、バイポーラトランジスタを高速化することが
容易となる。
【００３０】上記の半導体装置の製造方法において好ま
しくは、不純物を斜め回転注入する工程は、主表面の垂
線に対して４５°以上６０°以下の角度で不純物が注入
され、不純物を主表面に対してほぼ垂直に注入する工程
は、主表面の垂線に対して０°以上１０°以下の角度で
不純物が注入される。
【００３１】これにより、より適切な位置に第１および
第２不純物領域を形成することができる。
【００３２】上記の半導体装置の製造方法において好ま
しくは、半導体基板の主表面に素子分離絶縁層を形成す
る工程がさらに備えられており、ゲート電極層は、その
一方端部が素子分離絶縁層上に乗り上げるように形成さ
れる。
【００３３】これにより、絶縁ゲート型電界効果トラン
ジスタを高耐圧のトランジスタとすることができる。
【００３４】上記の半導体装置の製造方法において好ま
しくは、ゲート電極層は、不純物が導入された多結晶シ
リコン層とシリサイド層とが積層された構成を含むよう
に形成される。
【００３５】これにより、ゲート電極層の低抵抗化を図
ることができる。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
【００３７】図１は、本発明の一実施の形態における半
導体装置の構成を概略的に示す断面図であり、図２およ
び図３は、図１の領域Ｒ１およびＲ２を拡大して示す図
である。
【００３８】主に図１を参照して、本実施の形態の半導
体装置は、ＤＭＯＳトランジスタと中耐圧ｎＭＯＳトラ
ンジスタとＣＭＯＳトランジスタとｎｐｎバイポーラト
ランジスタとを混載した半導体装置である。
【００３９】各素子形成領域では、ｐ型基板４１上に、
ｎ+ 拡散領域４２を挟んでｎ型エピタキシャル領域４４
が形成されている。また各素子形成領域は、ｐ+ 拡散領
域４３、ｐ型拡散領域４５およびフィールド絶縁層５１
によって他の素子形成領域と電気的に分離されている。
【００４０】ＤＭＯＳトランジスタ領域ではｎ型エピタ
キシャル領域４４の表面に、ｐ型拡散領域１ａと１ｂと
からなるｐ型バックゲート領域１が形成されている。
【００４１】主に図２を参照して、ｐ型拡散領域１ｂは
ｐ型拡散領域１ａと重複した領域を有し、かつｐ型拡散
領域１ａよりも深く形成されている。ｐ型拡散領域１ａ
は、ゲート電極層６と側壁絶縁層７とから露出した基板
表面に位置し、かつ基板表面における端部がゲート電極
層６の真下にまで延びている。ｐ型拡散領域１ｂは、ゲ
ート電極層６と側壁絶縁層７とから露出した基板表面に
位置し、かつ基板表面における端部ＳＡが側壁絶縁層７
の真下に位置している。
【００４２】主に図１を参照して、このｐ型バックゲー
ト領域１内には、ｎ型ソース領域２が形成されている。
ｎ型ソース領域２とｎ型エピタキシャル領域４４とで挟
まれるｐ型バックゲート領域１にゲート絶縁層５を介在
して対向するようにゲート電極層６が形成されている。
このゲート電極層６は、たとえば不純物が導入された多
結晶シリコン層（以下、ドープトポリシリコン層と称す
る）６ａとタングステンシリサイド層６ｂとが積層され
た構造を有し、かつ一方端部がたとえばシリコン酸化膜
よりなるフィールド絶縁層５１上に乗上げた構成を有し
ている。またゲート電極層６の側壁面はたとえばシリコ
ン酸化膜よりなる側壁絶縁層７によって覆われている。
【００４３】またｎ型エピタキシャル領域４４の表面か
らｎ+ 拡散領域４２に達するｎ+ 拡散領域４が形成され
ており、このｎ+ 拡散領域４の表面にはドレイン接点領
域３が形成されている。
【００４４】ｎｐｎバイポーラトランジスタ領域では、
ｎ型エピタキシャル領域４４の表面に、ｐ型拡散領域１
１ａとｐ型拡散領域１１ｂとからなるｐ型ベース領域１
１が形成されている。
【００４５】主に図３を参照して、ｐ型拡散領域１１ｂ
は、ｐ型拡散領域１１ａよりも深く形成されており、か
つｐ型拡散領域１１ａと重複した領域を有している。ｐ
型拡散領域１１ａは、ＤＭＯＳトランジスタ領域のｐ型
拡散領域１ａと同一工程で形成されているため、ｐ型拡
散領域１ａと同一の不純物種より構成されかつ同一の拡
散深さを有している。またｐ型拡散領域１１ｂはＤＭＯ
Ｓトランジスタ領域のｐ型拡散領域１ｂと同一の工程で
形成されているため、ｐ型拡散領域１ｂと同一の不純物
種から構成されておりかつ同一の拡散深さを有してい
る。
【００４６】主に図１を参照して、このｐ型ベース領域
１１内には、ｎ型エミッタ領域１２とｐ+ ベース接点領
域１３とが形成されている。またｎ型エピタキシャル領
域４４の表面にはコレクタ接点領域１４が形成されてい
る。
【００４７】中耐圧ｎＭＯＳトランジスタ領域では、ｎ
型エピタキシャル領域４４の表面に、ｎ型拡散領域３１
と３３とに挟まれてｐ型拡散領域３２が形成されてい
る。ｎ型拡散領域３３の表面には中耐圧ｎＭＯＳトラン
ジスタのソース領域およびドレイン領域のいずれか一方
が形成されており、ｐ型拡散領域３２の表面にはソース
領域およびドレイン領域のいずれか他方が形成されてい
る。このソース領域およびドレイン領域に挟まれる領域
上にゲート絶縁層３５を介在してゲート電極層３６が形
成されている。ゲート電極層３６は、たとえばドープト
ポリシリコン層３６ａとタングステンシリサイド層３６
ｂとが積層された構造を有しており、かつその側壁を覆
うようにたとえばシリコン酸化膜よりなる側壁絶縁層３
７が形成されている。
【００４８】ＣＭＯＳトランジスタ領域では、ｎ型エピ
タキシャル領域４４の表面に、ｎ型拡散領域２４と２５
とに挟まれるようにｐ型拡散領域２３が形成されてい
る。ｎ型拡散領域２５の表面にはｐＭＯＳトランジスタ
が形成されており、ｐ型拡散領域２３の表面にはｎＭＯ
Ｓトランジスタが形成されている。
【００４９】ｐＭＯＳトランジスタは、１対のｐ型ソー
ス／ドレイン領域と、その１対のソース／ドレイン領域
に挟まれる領域上にゲート絶縁層２７を介在して形成さ
れたゲート電極層２８とを有している。またｎＭＯＳト
ランジスタは、１対のｎ型ソース／ドレイン領域２３
と、その１対のソース／ドレイン領域２３に挟まれる領
域上にゲート絶縁層２６を介在して形成されたゲート電
極層２８とを有している。
【００５０】ｐＭＯＳトランジスタとｎＭＯＳトランジ
スタとの各ゲート電極層２８は、たとえばドープトポリ
シリコン層２８ａとタングステンシリサイド層２８ｂと
が積層された構造を有しており、かつその側壁を覆うよ
うにたとえばシリコン酸化膜よりなる側壁絶縁層２９が
形成されている。
【００５１】各素子形成領域の素子上を覆うように、た
とえばシリコン酸化膜よりなる層間絶縁層５２が形成さ
れている。そしてその層間絶縁層５２に設けられたコン
タクトホールを通じて各下層に電気的に接続するように
たとえばアルミニウムよりなる配線層５３が形成されて
いる。
【００５２】次に本実施の形態の製造方法について説明
する。図４〜図８は、本発明の一実施の形態における半
導体装置の製造方法を工程順に示す概略断面図である。
まず図４を参照して、たとえばシリコンよりなるｐ型基
板４１の表面を酸化して酸化膜（図示せず）が形成され
た後、通常の写真製版技術およびエッチング技術により
パターニングされる。そのパターニングされた酸化膜を
マスクとしてｐ型基板４１にアンチモンが注入された後
１２４０℃のドライブが行なわれて、ｎ+ 拡散領域４２
が形成される。この後、パターニングされた酸化膜が除
去される。
【００５３】次に、数１０ｎｍの酸化膜（図示せず）が
ｐ型基板４１上に形成され、通常の写真製版技術および
エッチング技術によりパターニングされる。パターニン
グされた酸化膜をマスクとしてボロンがｐ型基板４１に
注入された後１１００℃のドライブが行なわれて、ｐ+
拡散領域４３が形成される。この後、パターニングされ
た酸化膜は除去される。このようにｎ+ 拡散領域４２と
ｐ+ 拡散領域４３とが形成されたｐ型基板４１上にエピ
タキシャル層４４が形成される。
【００５４】図５を参照して、ｎ型エピタキシャル層４
４の表面酸化により酸化膜（図示せず）が形成され、通
常の写真製版技術およびエッチング技術によりパターニ
ングされる。そして、パターニングされた酸化膜上にリ
ンを含むガラスが形成された後、ドライブを行なうこと
で、ガラス中のリンが、パターニングされた酸化膜の開
口部からｎ型エピタキシャル層４４中へ拡散される。こ
れにより、ＤＭＯＳトランジスタのドレイン部の抵抗を
下げるためのｎ+ 拡散領域４がＤＭＯＳトランジスタ領
域に形成される。この後、リンが含まれたガラスとその
下層のパターニングされた酸化膜が完全に除去される。
【００５５】ｎ型エピタキシャル領域４４の表面上に数
１０ｎｍの酸化膜（図示せず）と窒化膜（図示せず）と
が形成され、通常の写真製版技術およびエッチング技術
により窒化膜がパターニングされる。このパターニング
された窒化膜をマスクとしてリンがｎ型エピタキシャル
層４４の表面に注入された後、９５０℃でドライブが行
なわれてｎ型拡散領域２４、２５、３３、３４が形成さ
れる。この後、パターニングされた窒化膜とその下層の
酸化膜とが完全に除去される。
【００５６】そしてこのｎ型拡散領域２４、２５、３
３、３４の形成工程とほぼ同じ工程で、ｎ型エピタキシ
ャル領域４４の表面にボロンが注入された後、１１８０
℃でドライブが行なわれることで、ｐ型拡散領域２３、
３２、４５が形成される。この後、ＤＭＯＳトランジス
タ領域とｎｐｎバイポーラトランジスタ領域との各ｎ型
エピタキシャル領域４４に選択的にボロンが注入された
後、１１８０℃のドライブが行なわれる。
【００５７】次に、基板表面の酸化膜が除去された後、
数１０ｎｍの酸化膜（図示せず）と窒化膜（図示せず）
とが形成され、通常の写真製版技術およびエッチング技
術により窒化膜がパターニングされる。このパターニン
グされた窒化膜をマスクとしてＬＯＣＯＳ（Local Oxid
ation of Silicon）法によりたとえばシリコン酸化膜よ
りなるフィールド絶縁層５１が形成される。この後、パ
ターニングされた窒化膜と数１０ｎｍの酸化膜とが除去
されて、フィールド絶縁層５１の形成領域以外の基板表
面が露出される。
【００５８】この露出した基板表面に、２０ｎｍ〜５０
ｎｍの膜厚で酸化膜が形成される。この後、この酸化膜
が選択的に除去されて、ＤＭＯＳトランジスタ領域のゲ
ート絶縁層形成領域のみにこの酸化膜５が残存される。
この後、さらに表面全面に酸化処理が施される。これに
より、ＣＭＯＳトランジスタ領域、ｎＭＯＳトランジス
タ領域ではたとえばシリコン酸化膜よりなるゲート絶縁
層２６、２７、３５が形成され、ｎｐｎバイポーラトラ
ンジスタ領域ではたとえばシリコン酸化膜１５が形成さ
れ、ＤＭＯＳトランジスタ領域ではゲート絶縁層５の膜
厚が厚くなる。
【００５９】この後、表面全面にドープトポリシリコン
層とタングステンシリサイド層とが順に積層して形成さ
れる。タングステンシリサイド層上に、通常の写真製版
技術によりレジストパターン６１ａが形成される。この
レジストパターン６１ａをマスクとしてタングステンシ
リサイド層とドープトポリシリコン層とが順次パターニ
ングされることにより、ドープトポリシリコン層６ａ、
２８ａ、３６ａとタングステンシリサイド層６ｂ、２８
ｂ、３６ｂとの積層構造からなるゲート電極層６、２
８、３６が形成される。
【００６０】図６を参照して、通常の写真製版技術によ
り、ＤＭＯＳトランジスタ領域のバックゲート領域とｎ
ｐｎトランジスタ領域のベース領域とを露出するレジス
トパターン６１ｂが形成される。このレジストパターン
６１ｂをマスクとして、たとえばボロンが８０ｋｅＶ以
下のエネルギーで基板表面の垂線に対して４５°以上６
０°以下の角度で回転注入される。これにより、ＤＭＯ
Ｓトランジスタ領域のバックゲート領域とｎｐｎバイポ
ーラトランジスタ領域のベース領域とでは、ともにｐ型
拡散領域１ａおよび１１ａが形成される。この後、レジ
ストパターン６１ａおよび６１ｂが除去される。
【００６１】図７を参照して、表面全面を覆うようにた
とえば酸化膜よりなる絶縁層が形成された後、この絶縁
層に各ゲート電極層６、２８、３６の上部表面が露出す
るまで異方性エッチングが施される。これにより、各ゲ
ート電極層６、２８、３６の側壁を覆うように側壁絶縁
層７、２９、３７が残存される。
【００６２】図８を参照して、ＤＭＯＳトランジスタ領
域のバックゲート領域とｎｐｎバイポーラトランジスタ
領域のベース領域とを露出するレジストパターン６１ｃ
が通常の写真製版技術により形成される。このレジスト
パターン６１ｃをマスクとして、ボロンが７０ｋｅＶ以
下のエネルギーで、基板表面の垂線に対して０°以上１
０°以下の角度で注入される。
【００６３】これにより、ｐ型拡散領域１ａよりも深
く、かつｐ型拡散領域１ａと重複した領域を有するｐ型
拡散領域１ｂがＤＭＯＳトランジスタ領域に形成され、
ｎｐｎバイポーラトランジスタ領域には、ｐ型拡散領域
１１ａよりも深く、かつｐ型拡散領域１１ａと重複した
領域を有するｐ型拡散領域１１ｂが形成される。このｐ
型拡散領域１ａおよび１ｂによりｐ型バックゲート領域
１が構成され、ｐ型拡散領域１１ａおよび１１ｂにより
ｐ型ベース領域１１が構成される。この後、レジストパ
ターン６１ｃが除去される。
【００６４】この後、図１に示すようにＤＭＯＳトラン
ジスタ領域のｎ型ドレイン接点領域３およびｎ型ソース
領域２と、中耐圧ｎＭＯＳトランジスタ領域のｎ型拡散
領域３１と、ＣＭＯＳトランジスタ領域のｎ型拡散領域
２１と、ｎｐｎバイポーラトランジスタ領域のｎ型コレ
クタ接点領域１４およびｎ型エミッタ領域１２とが形成
される。またＣＭＯＳトランジスタ領域のｐ型拡散領域
２２と、ｎｐｎバイポーラトランジスタ領域のｐ+ ベー
ス接点領域１３とが形成される。
【００６５】さらにこの後、たとえばシリコン酸化膜よ
りなる層間絶縁層５２が形成された後、通常の写真製版
技術およびエッチング技術により、所望の位置にコンタ
クトホールが形成される。そして、このコンタクトホー
ルを通じて各下層と電気的に接続するようにたとえばア
ルミニウムよりなる配線層５３が、通常の写真製版技術
およびエッチング技術によりパターニングされて形成さ
れる。
【００６６】なお、上述した本実施の形態では、図２に
示すようにｎ型ソース領域２が単一の不純物領域よりな
る場合について説明したが、図９に示すように比較的低
濃度のｎ型不純物領域２ａと比較的高濃度のｎ型不純物
領域２ｂとからなるＬＤＤ（Lightly Doped Drain ）構
造を有していてもよい。
【００６７】またゲート電極層６、２８、３６を構成す
るシリサイド層６ｂ、２８ｂ、３６ｂはタングステンシ
リサイド層に限られずこれ以外のシリサイド層でもよ
い。
【００６８】次に、図２においてｐ型拡散領域１ｂの基
板表面における端部ＳＡが側壁絶縁層７の真下に位置す
る条件について考察する。
【００６９】図１０は、本発明の一実施の形態における
半導体装置のｐ型バックゲート領域の基板表面に対して
垂直な方向（図中Ｙ方向）の不純物濃度分布のプロセス
シミュレーションを表わす図である。図１０を参照し
て、ｐ型不純物濃度プロファイルの基板表面から深い位
置にあるピークが、側壁絶縁層７形成後の高エネルギー
注入で形成されたものである。この結果より、ｎ型エピ
タキシャル領域４４のｎ型不純物濃度に対する高エネル
ギー注入のｐ型不純物のピーク濃度の比は約１６となっ
た。この不純物濃度の比は各部の注入量によって変わる
が、ｐ型バックゲート領域の拡散形成の安定性を考える
と、この比の値は１０以上にする必要がある。
【００７０】図１１は、拡散マスクをした状態でソース
不純物を打ち込んだ場合に、ソース領域濃度と基板領域
濃度との比（ＣS ／ＣB ）を変化させたときの縦拡散長
に対する横拡散長の比（横拡散長／縦拡散長）が変化す
る様子を示す図である。図１１を参照して、上述したよ
うにｎ型エピタキシャル領域４４の不純物濃度に対する
ｐ型バックゲート領域１のピーク濃度の比が１０以上で
なければならないため、横拡散長／縦拡散長は０．５８
以上でなければならないことがわかる。
【００７１】したがって、注入によりｐ拡散の濃度ピー
クの基板表面からの深さをＸｉ、ｐ拡散の真の深さをＸ
ｒ（ｐ拡散深さをＸｊとするとＸｊ＝Ｘｉ＋Ｘｒ）、側
壁絶縁層７の幅をＬとし、拡散プロファイルを楕円で近
似すると、 Ｌ＞０．５８×（Ｘｒ×Ｘｒ−Ｘｉ×Ｘｉ）1/2 単位：（μｍ） の式を満たせば、図２においてｐ型拡散領域１ｂの基板
表面における端部ＳＡは側壁絶縁層７の真下領域に位置
することになる。
【００７２】次に、ＤＭＯＳトランジスタのバックゲー
ト領域１形成時の不純物注入量を変化させた場合のＤＭ
ＯＳトランジスタのＶｔｈとＢＶｄｓとの関係を調べた
結果について説明する。
【００７３】図１２は、不純物注入量を変化させた場合
のＶｔｈとＢＶｄｓの変化を示す図である。図１２の結
果より、注入量が高くなるとＶｔｈは徐々に高くなるの
に対し、ＢＶｄｓは１．５Ｅ１３あたりで飽和すること
がわかった。
【００７４】本実施の形態の半導体装置およびその製造
方法では、ＤＭＯＳトランジスタ領域のしきい値電圧Ｖ
ｔｈの制御が容易であるとともに、バイポーラトランジ
スタの高速化を図ることが容易である。以下、そのこと
について詳細に説明する。
【００７５】従来例では、ＤＭＯＳトランジスタのバッ
クゲート領域のｐ型拡散領域１０１ｂは、図１５に示す
ようにゲート電極層の側壁を覆う側壁絶縁層を形成する
前に形成される。このため、図１３（ｂ）に示すように
ゲート電極層１０６の真下領域にまで横方向拡散する。
よって、バックゲート領域１０１のｐ型拡散領域１０１
ｂの基板表面における端部ＳＢはゲート電極層１０６の
真下に位置することになる。
【００７６】これに対して本実施の形態の製造方法で
は、図８に示すように側壁絶縁層７が形成された後にバ
ックゲート領域１のｐ型拡散領域１ｂが形成される。こ
のため、このｐ型拡散領域１ｂの基板表面における端部
ＳＡを側壁絶縁層７の真下領域に位置させることができ
る。つまり、ｐ型拡散領域１ｂの基板表面における端部
ＳＡをゲート電極層６の下にまで延びることを防止する
ことができる。
【００７７】このため、このｐ型バックゲート領域１内
にｎ型ソース領域を形成した場合に、ｎ型ソース領域と
ｎ型エピタキシャル領域４４とに挟まれる基板表面のチ
ャネル領域におけるｐ型拡散領域１ａとｐ型拡散領域１
ｂとの重複長さを短くできる、または重複部分をなくす
ことができる。したがって、チャネル領域の濃度分布で
決まるＤＭＯＳトランジスタのしきい値Ｖｔｈを、ｐ型
拡散領域１ａ単独で制御しやすくなり、しきい値電圧Ｖ
ｔｈの制御が容易となる。
【００７８】またｐ型拡散領域１ｂを高濃度で形成した
場合、ｐ型拡散領域１ｂの拡散長さが長くなるためｐ型
拡散領域１ａとｐ型拡散領域１ｂとのチャネル領域にお
ける重複長さが大きくなる。しかし、本実施の形態では
従来例よりも重複長さが小さくできるため、ｐ型拡散領
域１ｂの拡散長さが大きくなってもさほど問題はない。
このため、ｐ型拡散領域１ｂを高濃度で形成することが
できる。
【００７９】よって、このｐ型拡散領域１ｂと同一工程
（図８）で形成されるベース領域１１のｐ型拡散領域１
１ｂも高濃度に形成することができる。このベース領域
１１のｐ型拡散領域１１ｂを高濃度に形成した場合、こ
のｐ型拡散領域１１ｂの拡散深さが浅くともバイポーラ
トランジスタの耐圧を大きく確保することができる。こ
のため、ｐ型拡散領域１１ｂを浅く形成することができ
ることになるが、このｐ型拡散領域１１ｂを浅く形成す
ることによってバイポーラトランジスタのいわゆるベー
ス幅を小さく設定することが可能となるため、バイポー
ラトランジスタの高速化を図ることが容易となる。
【００８０】また、バックゲート領域１のｐ型拡散領域
１ｂを高濃度で形成できるため、このｐ型拡散領域１ｂ
と同一工程で他の領域にｐ型拡散領域（図示せず）を形
成すれば、このｐ型拡散領域を高精度抵抗として流用す
ることが可能となる。
【００８１】なお図６のボロンの注入条件を、８０ｋｅ
Ｖ以下のエネルギー、４５°以上６０°以下の注入角度
としたのは、ＤＭＯＳトランジスタの正確な動作に必要
な基板表面での濃度と拡散長を確保するためである。ま
た図８のボロンの注入条件を、７０ｋｅＶ以下のエネル
ギー、０°以上１０°以下の注入角度としたのは、ｐ型
拡散領域１１ａよりもｐ型拡散領域１１ｂを深く形成す
ることにより、ＤＭＯＳトランジスタのチャネル領域に
影響を及ぼすことなく、ｎｐｎバイポーラトランジスタ
のｈＦＥ、ＢＶｃｅｏと耐圧とを制御するためである。
今回開示された実施の形態はすべての点で例示であって
制限的なものではないと考えられるべきである。本発明
の範囲は上記した説明ではなくて特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。
【００８２】
【発明の効果】本発明の半導体装置では、第２不純物領
域の主表面における端部が側壁絶縁層の真下に位置して
おり、従来例のようにゲート電極層の下にまで延びては
いない。このため、絶縁ゲート型電界効果トランジスタ
のチャネル領域における第１不純物領域と第２不純物領
域との重複長さを短くでき、または重複部分をなくすこ
とができる。したがって、第１不純物領域単独で絶縁ゲ
ート型電界効果トランジスタのしきい値電圧を制御しや
すくなり、しきい値電圧の制御が容易となる。
【００８３】上記の半導体装置において好ましくは、ベ
ース領域を有するバイポーラトランジスタがさらに備え
られており、ベース領域は、第２導電型の第１ベース領
域と第２ベース領域とを有している。第１ベース領域
は、第１不純物領域と同一工程で主表面に形成されてい
る。第２ベース領域は、第２不純物領域と同一工程で主
表面に形成され、かつ第２不純物領域と重複した部分を
有している。
【００８４】上述したように第１不純物領域と第２不純
物領域との重複長さを小さくできるため、第２不純物領
域を高濃度で形成しても絶縁ゲート型電界効果トランジ
スタのしきい値電圧の制御が容易にできる。このため、
第２不純物領域と同じ工程で形成される第２ベース領域
も高濃度で形成することができるため、ベース領域の耐
圧を大きく確保することができる。したがって、第２ベ
ース領域を浅く形成して、第１ベース領域真下の第２ベ
ース領域の幅（いわゆるベース幅）を小さくすることが
できるため、バイポーラトランジスタを高速化すること
が可能となる。
【００８５】上記の半導体装置において好ましくは、半
導体基板の主表面に形成された素子分離絶縁層がさらに
備えられており、ゲート電極層の一方端部は素子分離絶
縁層上に乗り上げている。
【００８６】これにより、絶縁ゲート型電界効果トラン
ジスタを高耐圧のトランジスタとすることができる。
【００８７】上記の半導体装置において好ましくは、ゲ
ート電極層は、不純物が導入された多結晶シリコン層と
シリサイド層とが積層された構成を含んでいる。
【００８８】これにより、ゲート電極層の低抵抗化を図
ることができる。本発明の半導体装置の製造方法では、
第２不純物領域の主表面における端部は側壁絶縁層の真
下に位置しており、従来例のようにゲート電極層の下ま
で延びていない。このため、チャネル領域における第１
不純物領域と第２不純物領域との重複長さを短くでき、
または重複部分をなくすことができる。したがって、第
１不純物領域単独で絶縁ゲート型電界効果トランジスタ
のしきい値電圧が制御しやすくなり、しきい値電圧の制
御が容易となる。
【００８９】また、第１不純物領域と第２不純物領域と
の重複長さを小さくすることができるため、第２不純物
領域を高濃度で形成しても絶縁ゲート型電界効果トラン
ジスタのしきい値電圧の制御が容易にできる。このた
め、第２不純物領域と同じ工程で形成される第２ベース
領域も高濃度にすることができるため、ベース領域の耐
圧を大きく確保することができる。したがって、第２ベ
ース領域を浅く形成して第１ベース領域真下の第２ベー
ス領域の幅（いわゆるベース幅）を小さくすることがで
きるため、バイポーラトランジスタを高速化することが
容易となる。
【００９０】上記の半導体装置の製造方法において好ま
しくは、不純物を斜め回転注入する工程は、主表面の垂
線に対して４５°以上６０°以下の角度で不純物が注入
され、不純物を主表面に対してほぼ垂直に注入する工程
は、主表面の垂線に対して０°以上１０°以下の角度で
不純物が注入される。
【００９１】これにより、より適切な位置に第１および
第２不純物領域を形成することができる。
【００９２】上記の半導体装置の製造方法において好ま
しくは、半導体基板の主表面に素子分離絶縁層を形成す
る工程がさらに備えられており、ゲート電極層は、その
一方端部が素子分離絶縁層上に乗り上げるように形成さ
れる。
【００９３】これにより、絶縁ゲート型電界効果トラン
ジスタを高耐圧のトランジスタとすることができる。
【００９４】上記の半導体装置の製造方法において好ま
しくは、ゲート電極層は、不純物が導入された多結晶シ
リコン層とシリサイド層とが積層された構成を含むよう
に形成される。
【００９５】これにより、ゲート電極層の低抵抗化を図
ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態における半導体装置の
構成を概略的に示す断面図である。
【図２】 図１の領域Ｒ１を拡大して示す図である。
【図３】 図１の領域Ｒ２を拡大して示す図である。
【図４】 本発明の一実施の形態における半導体装置の
製造方法の第１工程を示す概略断面図である。
【図５】 本発明の一実施の形態における半導体装置の
製造方法の第２工程を示す概略断面図である。
【図６】 本発明の一実施の形態における半導体装置の
製造方法の第３工程を示す概略断面図である。
【図７】 本発明の一実施の形態における半導体装置の
製造方法の第４工程を示す概略断面図である。
【図８】 本発明の一実施の形態における半導体装置の
製造方法の第５工程を示す概略断面図である。
【図９】 ＤＭＯＳトランジスタのソース領域をＬＤＤ
構造とした構成を示す図である。
【図１０】 ｐ型バックゲート領域の基板表面に垂直な
方向の不純物濃度プロファイルを示す図である。
【図１１】 ＣS ／ＣB を変化させた場合の横拡散長／
縦拡散長の比の変化を示す図である。
【図１２】 バックゲート領域の注入量を変化させた場
合のＤＭＯＳトランジスタのＶｔｈおよびＢＶｄｓの変
化を示す図である。
【図１３】 本発明の一実施の形態と従来例との半導体
装置の構成を比較する図である。
【図１４】 従来の半導体装置の構成を概略的に示す断
面図である。
【図１５】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。
【図１６】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。
【図１７】 図１４の領域Ｒ３を拡大して示す図であ
る。
【図１８】 図１４の領域Ｒ４を拡大して示す図であ
る。
【符号の説明】
１ ｐ型バックゲート領域、１ａ，１ｂ，１１ａ，１１
ｂ ｐ型拡散領域、２ｎ型ソース領域、３ ドレイン接
点領域、４ ｎ+ 拡散領域、５ ゲート絶縁層、６ ゲ
ート電極層、７ 側壁絶縁層、１１ ベース領域、１２
ｎ型エミッタ領域、１３ ｐ+ ベース接点領域、１４
コレクタ接点領域、４４ ｎ型エピタキシャル領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AA07 AA10 AC07 BA02 BA12 BB05 BB08 BB16 BB18 BC03 BC06 BC07 BE03 BG01 BG12 BH02 CA03 CA07 DA08 DA25 5F082 AA04 AA06 BA04 BA07 BA26 BC01 BC09 EA03 EA09

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁ゲート型電界効果トランジスタを有
    する半導体装置であって、 主表面を有し、第１導電型の領域を有する半導体基板
    と、 前記半導体基板の主表面上にゲート絶縁層を介在して形
    成された前記絶縁ゲート型電界効果トランジスタのゲー
    ト電極層と、 前記ゲート電極層の側壁を覆うように形成された側壁絶
    縁層と、 前記ゲート電極層および前記側壁絶縁層から露出した前
    記主表面に位置し、かつ前記主表面における端部が前記
    ゲート電極層の真下まで延びる第２導電型の第１不純物
    領域と、 前記ゲート電極層および前記側壁絶縁層から露出した前
    記主表面に位置し、かつ前記主表面における端部が前記
    側壁絶縁層の真下に位置し、かつ前記第１不純物領域よ
    りも前記主表面から深い拡散深さで前記第１不純物領域
    と重複した部分を有するように形成された第２導電型の
    第２不純物領域と、 前記ゲート電極層の真下に位置する前記第１不純物領域
    を前記第１導電型の領域との間で挟むように前記第１お
    よび第２不純物領域内の前記主表面に形成された、前記
    絶縁ゲート型電界効果トランジスタのソース領域および
    ドレイン領域のいずれか一方となる第１導電型の第３不
    純物領域とを備えた、半導体装置。
  2. 【請求項２】 ベース領域を有するバイポーラトランジ
    スタをさらに備え、 前記ベース領域は、 前記第１不純物領域と同一工程で前記主表面に形成され
    た第２導電型の第１ベース領域と、 前記第２不純物領域と同一工程で前記主表面に形成さ
    れ、かつ前記第２不純物領域と重複した部分を有する第
    ２導電型の第２ベース領域とを有する、請求項１に記載
    の半導体装置。
  3. 【請求項３】 前記半導体基板の前記主表面に形成され
    た素子分離絶縁層をさらに備え、 前記ゲート電極層の一方端部が前記素子分離絶縁層上に
    乗り上げている、請求項１または２に記載の半導体装
    置。
  4. 【請求項４】 前記ゲート電極層は、不純物が導入され
    た多結晶シリコン層とシリサイド層とが積層された構成
    を含む、請求項１または２に記載の半導体装置。
  5. 【請求項５】 絶縁ゲート型電界効果トランジスタとバ
    イポーラトランジスタとを有する半導体装置の製造方法
    であって、 前記絶縁ゲート型電界効果トランジスタ領域内の半導体
    基板内に第１導電型の領域を形成する工程と、 前記絶縁ゲート型電界効果トランジスタ領域内の前記半
    導体基板の主表面上にゲート絶縁層を介在してゲート電
    極層を形成する工程と、 斜め回転注入で第２導電型の不純物を前記半導体基板の
    主表面に選択的に注入することで、前記絶縁ゲート型電
    界効果トランジスタ領域内には前記ゲート電極層から露
    出した前記主表面に位置しかつ前記主表面における端部
    が前記ゲート電極層真下まで延びる第２導電型の第１不
    純物領域を形成し、前記バイポーラトランジスタ領域内
    には前記主表面に第２導電型の第１ベース領域を形成す
    る工程と、 前記ゲート電極層の側壁を覆う側壁絶縁層を形成する工
    程と、 第２導電型の不純物を前記主表面に対してほぼ垂直にか
    つ前記半導体基板の主表面に選択的に注入することで、
    前記絶縁ゲート型電界効果トランジスタ領域内には、前
    記ゲート電極層および前記側壁絶縁層から露出した前記
    主表面に位置し、かつ前記主表面における端部が前記側
    壁絶縁層の真下に位置し、かつ前記第１不純物領域より
    も前記主表面から深い拡散深さで前記第１不純物領域と
    重複した部分を有するように第２導電型の第２不純物領
    域を形成し、前記バイポーラトランジスタ領域内には、
    前記第１ベース領域よりも前記主表面から深い拡散深さ
    で前記第１ベース領域と重複した部分を有するように第
    ２導電型の第２ベース領域を形成する工程と、 前記ゲート電極層の真下に位置する前記第１不純物領域
    を前記第１導電型の領域との間で挟むように前記第１お
    よび第２不純物領域内の前記主表面に、前記絶縁ゲート
    型電界効果トランジスタのソース領域およびドレイン領
    域のいずれか一方となる第１導電型の第３不純物領域を
    形成する工程とを備えた、半導体装置の製造方法。
  6. 【請求項６】 前記不純物を斜め回転注入する工程は、
    前記主表面の垂線に対して４５°以上６０°以下の角度
    で前記不純物を注入し、 前記不純物を前記主表面に対してほぼ垂直に注入する工
    程は、前記主表面の垂線に対して０°以上１０°以下の
    角度で前記不純物を注入する、請求項５に記載の半導体
    装置の製造方法。
  7. 【請求項７】 前記半導体基板の前記主表面に素子分離
    絶縁層を形成する工程をさらに備え、 前記ゲート電極層は、一方端部が前記素子分離絶縁層上
    に乗り上げるように形成される、請求項５に記載の半導
    体装置の製造方法。
  8. 【請求項８】 前記ゲート電極層は、不純物が導入され
    た多結晶シリコン層とシリサイド層とが積層するように
    形成される、請求項５に記載の半導体装置の製造方法。
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