JP2982420B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にエピタキシャル層とセルフアラインプロセスに
より形成されたＮウェル領域とＰウェル領域とを有する
ＢｉＣＭＯＳ集積回路装置に関する。
し、特にエピタキシャル層とセルフアラインプロセスに
より形成されたＮウェル領域とＰウェル領域とを有する
ＢｉＣＭＯＳ集積回路装置に関する。
【０００２】
【従来の技術】従来のＢｉＣＭＯＳ集積回路装置を、図
５に示す断面図を用いて説明する。図５は、アイ・イー
・イー・イー，トランザクション・オン・エレクトロン
・デバイシズ，第ＥＤ−３４巻，１３０４−１３０９ペ
ージ，１９８７年（ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．Ｅ
Ｄ−３４，ｐｐ．１３０４−１３０９，１９８７）より
引用した。
５に示す断面図を用いて説明する。図５は、アイ・イー
・イー・イー，トランザクション・オン・エレクトロン
・デバイシズ，第ＥＤ−３４巻，１３０４−１３０９ペ
ージ，１９８７年（ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．Ｅ
Ｄ−３４，ｐｐ．１３０４−１３０９，１９８７）より
引用した。
【０００３】Ｐ型シリコン基板１と、シリコン基板１上
に選択的に形成されるＮ+ 埋込み領域２ａ，２ｂ，およ
びＰ+ 埋込み領域３と、Ｎ+ 埋込み領域２ａ，２ｂ上に
同時に形成されるＮウェル領域４ａ，４ｂと、Ｐ+ 埋込
み領域３上に形成されるＰウェル領域５と、Ｐウェル領
域５上にゲート酸化膜７，チャネルドープ領域１５，ゲ
ート電極８，およびＮ+ ソース・ドレイン領域１１を設
けて形成されるＮチャネルＭＯＳトランジスタＴ1 と、
Ｎウェル領域４ａ上にゲート酸化膜７，チャネルドープ
領域１６，ゲート電極８，およびＰ+ ソース・ドレイン
領域１２ａを設けて形成されるＰチャネルＭＯＳトラン
ジスタＴ2 と、Ｎウェル領域４ｂ上にＮ+ コレクタ多結
晶シリコン電極８ａ，Ｎ+ コレクタ引き出し領域９，Ｐ
型ベース領域１０，Ｐ+ グラフトベース領域１２ｂ，Ｎ
+ エミッタ多結晶シリコン電極１３，およびＮ+ エミッ
タ領域１４を設けて形成されるＮＰＮバイポーラトラン
ジスタＴ3 と、を有している。
に選択的に形成されるＮ+ 埋込み領域２ａ，２ｂ，およ
びＰ+ 埋込み領域３と、Ｎ+ 埋込み領域２ａ，２ｂ上に
同時に形成されるＮウェル領域４ａ，４ｂと、Ｐ+ 埋込
み領域３上に形成されるＰウェル領域５と、Ｐウェル領
域５上にゲート酸化膜７，チャネルドープ領域１５，ゲ
ート電極８，およびＮ+ ソース・ドレイン領域１１を設
けて形成されるＮチャネルＭＯＳトランジスタＴ1 と、
Ｎウェル領域４ａ上にゲート酸化膜７，チャネルドープ
領域１６，ゲート電極８，およびＰ+ ソース・ドレイン
領域１２ａを設けて形成されるＰチャネルＭＯＳトラン
ジスタＴ2 と、Ｎウェル領域４ｂ上にＮ+ コレクタ多結
晶シリコン電極８ａ，Ｎ+ コレクタ引き出し領域９，Ｐ
型ベース領域１０，Ｐ+ グラフトベース領域１２ｂ，Ｎ
+ エミッタ多結晶シリコン電極１３，およびＮ+ エミッ
タ領域１４を設けて形成されるＮＰＮバイポーラトラン
ジスタＴ3 と、を有している。
【０００４】
【発明が解決しようとする課題】上述した従来のＢｉＣ
ＭＯＳ集積回路装置は、１枚の露光マスクを用いてセル
フアライン法により形成されるＮウェル領域４ａ，４ｂ
とＰウェル領域５とを有している。従って、Ｐチャネル
ＭＯＳトランジスタＴ2 が形成されるＮウェル領域４ａ
とＮＰＮバイポーラトランジスタＴ3 が形成されるＮウ
ェル領域４ｂとは、同一の不純物濃度分布を有してい
る。電源電圧５Ｖでの動作を仮定した場合、ゲート長が
１．０μｍ程度の微細なＰチャネルＭＯＳトランジスタ
Ｔ2 を形成するには表面濃度が１×１０17ｃｍ-3程度の
Ｎウェル領域４ａが必要となり、更に微細なゲート長を
持つＰチャネルＭＯＳトランジスタを形成するためには
Ｎウェル領域４ａの不純物濃度を更に高くする必要があ
る。一方、Ｎウェル領域４ｂをコレクタとするＮＰＮバ
イポーラトランジスタＴ3 にとって、Ｎウェル領域４ｂ
を高濃度化することは、コレクタ−ベース間の耐圧ＢＶ
CEO を５Ｖ確保するためにＰ型ベース領域１０を高濃度
化することが必要となり、その結果電流増幅率ｈFEが低
下する。ＮＰＮバイポーラトランジスタＴ3 の高性能化
を図るためには、逆にＮウェル領域４ｂの不純物濃度を
低くする必要がある。
ＭＯＳ集積回路装置は、１枚の露光マスクを用いてセル
フアライン法により形成されるＮウェル領域４ａ，４ｂ
とＰウェル領域５とを有している。従って、Ｐチャネル
ＭＯＳトランジスタＴ2 が形成されるＮウェル領域４ａ
とＮＰＮバイポーラトランジスタＴ3 が形成されるＮウ
ェル領域４ｂとは、同一の不純物濃度分布を有してい
る。電源電圧５Ｖでの動作を仮定した場合、ゲート長が
１．０μｍ程度の微細なＰチャネルＭＯＳトランジスタ
Ｔ2 を形成するには表面濃度が１×１０17ｃｍ-3程度の
Ｎウェル領域４ａが必要となり、更に微細なゲート長を
持つＰチャネルＭＯＳトランジスタを形成するためには
Ｎウェル領域４ａの不純物濃度を更に高くする必要があ
る。一方、Ｎウェル領域４ｂをコレクタとするＮＰＮバ
イポーラトランジスタＴ3 にとって、Ｎウェル領域４ｂ
を高濃度化することは、コレクタ−ベース間の耐圧ＢＶ
CEO を５Ｖ確保するためにＰ型ベース領域１０を高濃度
化することが必要となり、その結果電流増幅率ｈFEが低
下する。ＮＰＮバイポーラトランジスタＴ3 の高性能化
を図るためには、逆にＮウェル領域４ｂの不純物濃度を
低くする必要がある。
【０００５】このように従来のＢｉＣＭＯＳ集積回路装
置においては、ＰチャネルＭＯＳトランジスタＴ2 とＮ
ＰＮバイポーラトランジスタＴ3との高速化を同時に図
ることは難かしい。ＮＰＮバイポーラトランジスタをＮ
型エピタキシャル層中に形成すればこの問題は解消する
が、ウェル形成に際してセルフアライン法を用いること
ができなくなるため、２枚の露光マスクが必要となり、
半導体集積回路装置の設計コスト，製造コストが増大す
るという大きな問題点が新たに発生することになる。
置においては、ＰチャネルＭＯＳトランジスタＴ2 とＮ
ＰＮバイポーラトランジスタＴ3との高速化を同時に図
ることは難かしい。ＮＰＮバイポーラトランジスタをＮ
型エピタキシャル層中に形成すればこの問題は解消する
が、ウェル形成に際してセルフアライン法を用いること
ができなくなるため、２枚の露光マスクが必要となり、
半導体集積回路装置の設計コスト，製造コストが増大す
るという大きな問題点が新たに発生することになる。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、第１シリコン層と、第１シリコン層上にエピタ
キシャル成長により設けられた第１導電型の第２シリコ
ン層と、第２シリコン層より高い不純物濃度を有して第
２シリコン層中に設けられた第１導電型の第１ウェル領
域並びに第２ウェル領域と、第１ウェル領域より高い不
純物濃度を有して第１ウェル領域中に設けられた第１導
電型の第３ウェル領域と、第２ウェル領域中に形成され
たバイポーラトランジスタと、第３ウェル領域上に形成
された第２導電型のチャネルを有するＭＯＳトランジス
タと、を備えている。
装置は、第１シリコン層と、第１シリコン層上にエピタ
キシャル成長により設けられた第１導電型の第２シリコ
ン層と、第２シリコン層より高い不純物濃度を有して第
２シリコン層中に設けられた第１導電型の第１ウェル領
域並びに第２ウェル領域と、第１ウェル領域より高い不
純物濃度を有して第１ウェル領域中に設けられた第１導
電型の第３ウェル領域と、第２ウェル領域中に形成され
たバイポーラトランジスタと、第３ウェル領域上に形成
された第２導電型のチャネルを有するＭＯＳトランジス
タと、を備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１，図２は、本発明の第１の実施例をその製造方
法に沿って説明するための模式的な工程断面図である。
る。図１，図２は、本発明の第１の実施例をその製造方
法に沿って説明するための模式的な工程断面図である。
【０００８】まず、不純物濃度５×１０15ｃｍ-3程度の
Ｐ型シリコン基板１上に、最大不純物濃度１×１０19ｃ
ｍ-3程度のＮ+ 埋込み領域２ａ，２ｂを、砒素のプリデ
ポジションにより形成する。続いて、最大不純物濃度１
０17〜１０19ｃｍ-3のＰ+ 埋込み領域３を、硼素のイオ
ン注入により形成する。次に、不純物（燐）濃度が５×
１０15ｃｍ-3程度のＮ- 型エピタキシャル層２０を、温
度１０００〜１１００℃で膜厚１．２μｍ程度成長させ
る。続いて、膜厚５０ｎｍ程度の第１のシリコン酸化膜
２１の形成，膜厚約０．１μｍの第１のシリコン窒化膜
２２の成長を行なう〔図１（ａ）〕。
Ｐ型シリコン基板１上に、最大不純物濃度１×１０19ｃ
ｍ-3程度のＮ+ 埋込み領域２ａ，２ｂを、砒素のプリデ
ポジションにより形成する。続いて、最大不純物濃度１
０17〜１０19ｃｍ-3のＰ+ 埋込み領域３を、硼素のイオ
ン注入により形成する。次に、不純物（燐）濃度が５×
１０15ｃｍ-3程度のＮ- 型エピタキシャル層２０を、温
度１０００〜１１００℃で膜厚１．２μｍ程度成長させ
る。続いて、膜厚５０ｎｍ程度の第１のシリコン酸化膜
２１の形成，膜厚約０．１μｍの第１のシリコン窒化膜
２２の成長を行なう〔図１（ａ）〕。
【０００９】次に、フォトレジスト膜２３をマスクとし
て、加速エネルギー１５０ｋｅＶ，ドーズ量２．０×１
０12ｃｍ-2程度の燐のイオン注入を行ない、第１Ｎウェ
ル領域２４ａ，第２Ｎウェル領域２４ｂを形成する〔図
１（ｂ）〕。
て、加速エネルギー１５０ｋｅＶ，ドーズ量２．０×１
０12ｃｍ-2程度の燐のイオン注入を行ない、第１Ｎウェ
ル領域２４ａ，第２Ｎウェル領域２４ｂを形成する〔図
１（ｂ）〕。
【００１０】次に、フォトレジスト膜２３を除去し、１
０００℃，６０分程度の熱処理を行なう。続いて、９８
０℃程度での熱酸化法により、膜厚０．６μｍ程度のマ
スク用のシリコン酸化膜２５を形成する。シリコン窒化
膜２２を除去した後、加速エネルギー７０ｋｅＶ，ドー
ズ量１〜４×１０12ｃｍ-2程度の硼素のイオン注入を行
ない、Ｐウェル領域５を形成する。Ｐウェル領域５は、
第１Ｎウェル領域２４ａ，および第２Ｎウェル領域２４
ｂに対してセルフアラインに形成される〔図１
（ｃ）〕。
０００℃，６０分程度の熱処理を行なう。続いて、９８
０℃程度での熱酸化法により、膜厚０．６μｍ程度のマ
スク用のシリコン酸化膜２５を形成する。シリコン窒化
膜２２を除去した後、加速エネルギー７０ｋｅＶ，ドー
ズ量１〜４×１０12ｃｍ-2程度の硼素のイオン注入を行
ない、Ｐウェル領域５を形成する。Ｐウェル領域５は、
第１Ｎウェル領域２４ａ，および第２Ｎウェル領域２４
ｂに対してセルフアラインに形成される〔図１
（ｃ）〕。
【００１１】次に、シリコン酸化膜２５，２１をエッチ
ング除去した後、全面に膜厚５０ｎｍ程度の第２のシリ
コン酸化膜２６を形成し、膜厚０．１μｍの第２のシリ
コン窒化膜２７を選択的に形成する。続いて、シリコン
窒化膜２７をマスクにした１０００℃程度での選択酸化
法により、膜厚０．８μｍのフィールド酸化膜６を形成
する。この際、Ｐウェル領域５表面のフィールド酸化膜
が形成される領域には、あらかじめ加速エネルギー１０
０〜２００ｋｅＶ，ドーズ量１〜３×１０13ｃｍ-2の硼
素のイオン注入によりチャネルストップ領域（図示せ
ず）を形成しておく。この選択酸化による熱拡散によ
り、Ｎ- 型エピタキシャル層２０を介してＰ+ 埋込み領
域３上に形成されていたＰウェル領域５は、Ｎ- 型エピ
タキシャル層２０を介さずに直接Ｐ+ 埋込み領域３に接
するようになる〔図１（ｄ）〕。
ング除去した後、全面に膜厚５０ｎｍ程度の第２のシリ
コン酸化膜２６を形成し、膜厚０．１μｍの第２のシリ
コン窒化膜２７を選択的に形成する。続いて、シリコン
窒化膜２７をマスクにした１０００℃程度での選択酸化
法により、膜厚０．８μｍのフィールド酸化膜６を形成
する。この際、Ｐウェル領域５表面のフィールド酸化膜
が形成される領域には、あらかじめ加速エネルギー１０
０〜２００ｋｅＶ，ドーズ量１〜３×１０13ｃｍ-2の硼
素のイオン注入によりチャネルストップ領域（図示せ
ず）を形成しておく。この選択酸化による熱拡散によ
り、Ｎ- 型エピタキシャル層２０を介してＰ+ 埋込み領
域３上に形成されていたＰウェル領域５は、Ｎ- 型エピ
タキシャル層２０を介さずに直接Ｐ+ 埋込み領域３に接
するようになる〔図１（ｄ）〕。
【００１２】次に、シリコン窒化膜２７，シリコン酸化
膜２６を順次エッチング除去する。続いて、膜厚３０ｎ
ｍ程度の第３のシリコン酸化膜２８を形成する。その
後、フォトレジスト膜２９を形成し、フォトレジスト膜
２９およびフィールド酸化膜６をマスクとした加速エネ
ルギー１２０ｋｅＶ，ドーズ量２．５×１０12ｃｍ-2の
燐のイオン注入と加速エネルギー５０ｋｅＶ，ドーズ量
５×１０11ｃｍ-2の燐のイオン注入とにより、第１Ｎウ
ェル領域２４ａ中に第３Ｎウェル領域３０を形成する。
更にフォトレジスト膜２９およびフィールド酸化膜６を
マスクとした加速エネルギー３０ｋｅＶ，ドーズ量１〜
４×１０12ｃｍ-2程度の硼素のイオン注入を行ない、第
３Ｎウェル領域３０中に第１のチャネルドープ領域１６
を形成する〔図２（ａ）〕。
膜２６を順次エッチング除去する。続いて、膜厚３０ｎ
ｍ程度の第３のシリコン酸化膜２８を形成する。その
後、フォトレジスト膜２９を形成し、フォトレジスト膜
２９およびフィールド酸化膜６をマスクとした加速エネ
ルギー１２０ｋｅＶ，ドーズ量２．５×１０12ｃｍ-2の
燐のイオン注入と加速エネルギー５０ｋｅＶ，ドーズ量
５×１０11ｃｍ-2の燐のイオン注入とにより、第１Ｎウ
ェル領域２４ａ中に第３Ｎウェル領域３０を形成する。
更にフォトレジスト膜２９およびフィールド酸化膜６を
マスクとした加速エネルギー３０ｋｅＶ，ドーズ量１〜
４×１０12ｃｍ-2程度の硼素のイオン注入を行ない、第
３Ｎウェル領域３０中に第１のチャネルドープ領域１６
を形成する〔図２（ａ）〕。
【００１３】次に、フォトレジスト膜２９を除去した
後、加速エネルギー１５０〜３００ｋｅＶ，ドーズ量５
×１０11〜３×１０12ｃｍ-2の硼素のイオン注入を行な
い、ＮチャネルＭＯＳトランジスタＴ1 が形成される領
域のＰウェル領域５の深い位置を高濃度化する（図示せ
ず）。続いて、加速エネルギー３０ｋｅＶ，ドーズ量１
〜３×１０12ｃｍ-2の硼素のイオン注入により、Ｎチャ
ネルＭＯＳトランジスタＴ1 が形成される領域のＰウェ
ル領域５中に第２のチャネルドープ領域１５を形成す
る。
後、加速エネルギー１５０〜３００ｋｅＶ，ドーズ量５
×１０11〜３×１０12ｃｍ-2の硼素のイオン注入を行な
い、ＮチャネルＭＯＳトランジスタＴ1 が形成される領
域のＰウェル領域５の深い位置を高濃度化する（図示せ
ず）。続いて、加速エネルギー３０ｋｅＶ，ドーズ量１
〜３×１０12ｃｍ-2の硼素のイオン注入により、Ｎチャ
ネルＭＯＳトランジスタＴ1 が形成される領域のＰウェ
ル領域５中に第２のチャネルドープ領域１５を形成す
る。
【００１４】次に、シリコン酸化膜２８を除去した後、
７５０℃〜９００℃の熱酸化法により膜厚１０〜２０ｎ
ｍのゲート酸化膜７を形成する。続いて、コレクタ引き
出し領域を形成する領域上のゲート酸化膜７を除去した
後、膜厚約０．４μｍの多結晶シリコン膜を全面に堆積
する。多結晶シリコン膜に対して、シート抵抗が２０Ω
／□程度になる燐の熱拡散を行なう。この燐の熱拡散に
より、Ｎ+ コレクタ引き出し領域９も形成される。多結
晶シリコン膜をパターニングして、ゲート電極８，およ
びＮ+ コレクタ多結晶シリコン電極８ａを形成する。
７５０℃〜９００℃の熱酸化法により膜厚１０〜２０ｎ
ｍのゲート酸化膜７を形成する。続いて、コレクタ引き
出し領域を形成する領域上のゲート酸化膜７を除去した
後、膜厚約０．４μｍの多結晶シリコン膜を全面に堆積
する。多結晶シリコン膜に対して、シート抵抗が２０Ω
／□程度になる燐の熱拡散を行なう。この燐の熱拡散に
より、Ｎ+ コレクタ引き出し領域９も形成される。多結
晶シリコン膜をパターニングして、ゲート電極８，およ
びＮ+ コレクタ多結晶シリコン電極８ａを形成する。
【００１５】その後、ＮチャネルＭＯＳトランジスタＴ
1 が形成される領域に、フォトレジスト膜（図示せず）
をマスクにした加速エネルギー３０〜５０ｋｅＶ，ドー
ズ量１〜５×１０13ｃｍ-2の燐のイオン注入を行ない、
Ｎ型ＬＤＤ領域３２を形成する。９００℃〜９５０℃の
熱処理を行なった後、フォトレジスト膜（図示せず）で
ＮチャネルＭＯＳトランジスタＴ1 が形成される領域を
覆い、Ｎウェル領域２４ｂ，３０に対して加速エネルギ
ー２０〜４０ｋｅＶ，ドーズ量３×１０13ｃｍ-2程度の
硼素のイオン注入を行ない、Ｐ型ベース領域１０，Ｐ型
ＬＤＤ領域３３を形成する。その後、９００℃程度の熱
処理を行なう〔図２（ｂ）〕。
1 が形成される領域に、フォトレジスト膜（図示せず）
をマスクにした加速エネルギー３０〜５０ｋｅＶ，ドー
ズ量１〜５×１０13ｃｍ-2の燐のイオン注入を行ない、
Ｎ型ＬＤＤ領域３２を形成する。９００℃〜９５０℃の
熱処理を行なった後、フォトレジスト膜（図示せず）で
ＮチャネルＭＯＳトランジスタＴ1 が形成される領域を
覆い、Ｎウェル領域２４ｂ，３０に対して加速エネルギ
ー２０〜４０ｋｅＶ，ドーズ量３×１０13ｃｍ-2程度の
硼素のイオン注入を行ない、Ｐ型ベース領域１０，Ｐ型
ＬＤＤ領域３３を形成する。その後、９００℃程度の熱
処理を行なう〔図２（ｂ）〕。
【００１６】次に、公知の方法を用いて、ゲート電極
８，Ｎ+ コレクタ多結晶シリコン電極８ａの側壁に、Ｌ
ＤＤ側壁酸化膜３４を形成する。続いて、ＮチャネルＭ
ＯＳトランジスタＴ1 が形成される領域のＰウェル領域
５に開口部を有するフォトレジスト膜（図示せず）をマ
スクにして、加速エネルギー３０〜８０ｋｅＶ，ドーズ
量１×１０16ｃｍ-2の砒素のイオン注入を行ない、Ｎ+
ソース・ドレイン領域１１を形成する。更に第２Ｎウェ
ル領域２４ｂ，および第３Ｎウェル領域３０に開口部を
有するフォトレジスト膜（図示せず）をマスクにして、
加速エネルギー３０〜８０ｋｅＶ，ドーズ量５×１０15
ｃｍ-2の硼素のイオン注入を行ない、Ｐ+ ソース・ドレ
イン領域１２ａ，およびＰ+ グラフトベース領域１２ｂ
を形成する。
８，Ｎ+ コレクタ多結晶シリコン電極８ａの側壁に、Ｌ
ＤＤ側壁酸化膜３４を形成する。続いて、ＮチャネルＭ
ＯＳトランジスタＴ1 が形成される領域のＰウェル領域
５に開口部を有するフォトレジスト膜（図示せず）をマ
スクにして、加速エネルギー３０〜８０ｋｅＶ，ドーズ
量１×１０16ｃｍ-2の砒素のイオン注入を行ない、Ｎ+
ソース・ドレイン領域１１を形成する。更に第２Ｎウェ
ル領域２４ｂ，および第３Ｎウェル領域３０に開口部を
有するフォトレジスト膜（図示せず）をマスクにして、
加速エネルギー３０〜８０ｋｅＶ，ドーズ量５×１０15
ｃｍ-2の硼素のイオン注入を行ない、Ｐ+ ソース・ドレ
イン領域１２ａ，およびＰ+ グラフトベース領域１２ｂ
を形成する。
【００１７】次に、全面に膜厚０．１〜０．２μｍのシ
リコン酸化膜（図示せず）を成長した後、エミッタ領域
が形成される領域のシリコン酸化膜を除去する。続い
て、全面に膜厚０．２μｍ程度のエミッタ電極用の多結
晶シリコン膜の成長を行ない、加速エネルギー７０ｋｅ
Ｖ，ドーズ量１×１０16ｃｍ-2程度の砒素のイオン注
入，９００℃でのドライブインによりＮ+ エミッタ領域
１４を形成する。引き続いて、エミッタ電極用の多結晶
シリコン膜のパターニングを行ない、Ｎ+ エミッタ多結
晶シリコン電極１３を形成する〔図２（ｃ）〕。
リコン酸化膜（図示せず）を成長した後、エミッタ領域
が形成される領域のシリコン酸化膜を除去する。続い
て、全面に膜厚０．２μｍ程度のエミッタ電極用の多結
晶シリコン膜の成長を行ない、加速エネルギー７０ｋｅ
Ｖ，ドーズ量１×１０16ｃｍ-2程度の砒素のイオン注
入，９００℃でのドライブインによりＮ+ エミッタ領域
１４を形成する。引き続いて、エミッタ電極用の多結晶
シリコン膜のパターニングを行ない、Ｎ+ エミッタ多結
晶シリコン電極１３を形成する〔図２（ｃ）〕。
【００１８】その後、絶縁膜の形成，コンタクトの開
口，メタライゼーションを行ない、ＮチャネルＭＯＳト
ランジスタＴ1 ，ＰチャネルＭＯＳトランジスタＴ2 ，
ＮＰＮバイポーラトランジスタＴ3 を形成する。これに
より、所望の特性を有するＢｉＣＭＯＳ集積回路装置の
形成が完了する。
口，メタライゼーションを行ない、ＮチャネルＭＯＳト
ランジスタＴ1 ，ＰチャネルＭＯＳトランジスタＴ2 ，
ＮＰＮバイポーラトランジスタＴ3 を形成する。これに
より、所望の特性を有するＢｉＣＭＯＳ集積回路装置の
形成が完了する。
【００１９】本実施例においては、第３Ｎウェル領域３
０中にＰチャネルＭＯＳトランジスタＴ2 が形成され、
第２Ｎウェル領域２４ｂ中にＮＰＮバイポーラトランジ
スタＴ3 が形成される。図３に本実施例の各Ｎウェル領
域におけるＮ型不純物（燐）の深さ方向のプロファイル
を示す。同図において、曲線Ａ，Ｂは図２（ｃ）におけ
るＡ線（第３Ｎウェル領域３０），Ｂ線（第２Ｎウェル
領域２４ｂ）でのプロファイルを示し、曲線Ｃは従来の
ＢｉＣＭＯＳにおけるＮウェル領域４ａ（図５における
Ｃ線）でのプロファイルを示す。なお従来のＢｉＣＭＯ
Ｓにおいては、Ｎウェル領域４ａおよびＮウェル領域４
ｂのＮ型不純物のプロファイルは同じになるので、両者
のプロファイルは曲線Ｃで表わせる。
０中にＰチャネルＭＯＳトランジスタＴ2 が形成され、
第２Ｎウェル領域２４ｂ中にＮＰＮバイポーラトランジ
スタＴ3 が形成される。図３に本実施例の各Ｎウェル領
域におけるＮ型不純物（燐）の深さ方向のプロファイル
を示す。同図において、曲線Ａ，Ｂは図２（ｃ）におけ
るＡ線（第３Ｎウェル領域３０），Ｂ線（第２Ｎウェル
領域２４ｂ）でのプロファイルを示し、曲線Ｃは従来の
ＢｉＣＭＯＳにおけるＮウェル領域４ａ（図５における
Ｃ線）でのプロファイルを示す。なお従来のＢｉＣＭＯ
Ｓにおいては、Ｎウェル領域４ａおよびＮウェル領域４
ｂのＮ型不純物のプロファイルは同じになるので、両者
のプロファイルは曲線Ｃで表わせる。
【００２０】図３から明かなように、本実施例ではトラ
ンジスタＴ2 の表面近傍でのＮ型不純物濃度はトランジ
スタＴ3 のそれより高いため、トランジスタＴ2 の高速
性を保ちながらトランジスタＴ3 はコレクタ−エミッタ
耐圧ＢＶCEO が５Ｖを確保しつつｈFE＝５０，ｆTmax＝
５ＧＨｚを容易に得ることができる。一方、曲線Ｃは表
面近傍で１０17ｃｍ-3より高い値となっているため、ト
ランジスタＴ3 はＢＶCEO ＝５Ｖを確保すること自体が
難かしく、例えＢＶCEO ＝５Ｖを確保したとしてもｈFE
やｆT の性能に関して実用的なものは得られない。
ンジスタＴ2 の表面近傍でのＮ型不純物濃度はトランジ
スタＴ3 のそれより高いため、トランジスタＴ2 の高速
性を保ちながらトランジスタＴ3 はコレクタ−エミッタ
耐圧ＢＶCEO が５Ｖを確保しつつｈFE＝５０，ｆTmax＝
５ＧＨｚを容易に得ることができる。一方、曲線Ｃは表
面近傍で１０17ｃｍ-3より高い値となっているため、ト
ランジスタＴ3 はＢＶCEO ＝５Ｖを確保すること自体が
難かしく、例えＢＶCEO ＝５Ｖを確保したとしてもｈFE
やｆT の性能に関して実用的なものは得られない。
【００２１】また本実施例では、第１のチャネルドープ
領域の形成の前に、これに用いるマスクを用いた燐のイ
オン注入により第３Ｎウェル領域を形成するため、露光
マスクの数を増やすことなく僅かな製造工程の追加によ
り、上記の効果を得ることができる。
領域の形成の前に、これに用いるマスクを用いた燐のイ
オン注入により第３Ｎウェル領域を形成するため、露光
マスクの数を増やすことなく僅かな製造工程の追加によ
り、上記の効果を得ることができる。
【００２２】なお、本実施例ではＮＰＮバイポーラトラ
ンジスタを含むＢｉＣＭＯＳ集積回路装置について述べ
たが、ＮチャネルＭＯＳトランジスタが形成されるＰウ
ェル領域とは別の場所に形成されるＰウェル領域をコレ
クタとするバーチカル型ＰＮＰバイポーラトランジスタ
を含むＢｉＣＭＯＳ集積回路装置への応用も可能であ
る。
ンジスタを含むＢｉＣＭＯＳ集積回路装置について述べ
たが、ＮチャネルＭＯＳトランジスタが形成されるＰウ
ェル領域とは別の場所に形成されるＰウェル領域をコレ
クタとするバーチカル型ＰＮＰバイポーラトランジスタ
を含むＢｉＣＭＯＳ集積回路装置への応用も可能であ
る。
【００２３】図４は本発明の第２の実施例を説明するた
めの模式的な断面図である。本実施例は、ＮチャネルＭ
ＯＳトランジスタＴ1 ，ＰチャネルＭＯＳトランジスタ
Ｔ2 ，およびラテタル型ＰＮＰバイポーラトランジスタ
Ｔ4 を含むＢｉＣＭＯＳ集積回路装置である。
めの模式的な断面図である。本実施例は、ＮチャネルＭ
ＯＳトランジスタＴ1 ，ＰチャネルＭＯＳトランジスタ
Ｔ2 ，およびラテタル型ＰＮＰバイポーラトランジスタ
Ｔ4 を含むＢｉＣＭＯＳ集積回路装置である。
【００２４】製造方法としては、概略第１の実施例と同
じである。トランジスタＴ4 は第２Ｎウェル２４ｂ中に
形成される。Ｎ+ ベース引き出し領域３５はＮ+ ソース
・ドレイン領域１１と同時に形成される。Ｎ+ ベース多
結晶シリコン電極８ｂはゲート電極８と同時に形成され
る。Ｐ+ エミッタ領域１２ｃとＰ+ コレクタ領域１２ｄ
とは、Ｐ+ ソース・ドレイン領域１２ａと同時に形成さ
れる。
じである。トランジスタＴ4 は第２Ｎウェル２４ｂ中に
形成される。Ｎ+ ベース引き出し領域３５はＮ+ ソース
・ドレイン領域１１と同時に形成される。Ｎ+ ベース多
結晶シリコン電極８ｂはゲート電極８と同時に形成され
る。Ｐ+ エミッタ領域１２ｃとＰ+ コレクタ領域１２ｄ
とは、Ｐ+ ソース・ドレイン領域１２ａと同時に形成さ
れる。
【００２５】本実施例におけるトランジスタＴ4 は、従
来のＮウェル領域より低濃度の第２Ｎウェル領域２４ｂ
がＮ型ベース領域となるため、従来のＰＮＰバイポーラ
トランジスタよりエミッタ注入効率が増加し、大きな電
流増幅率ｈFEが得られるという効果を有する。
来のＮウェル領域より低濃度の第２Ｎウェル領域２４ｂ
がＮ型ベース領域となるため、従来のＰＮＰバイポーラ
トランジスタよりエミッタ注入効率が増加し、大きな電
流増幅率ｈFEが得られるという効果を有する。
【００２６】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、第２ウェル領域に形成されるバイポーラト
ランジスタと、第２ウェル領域より同一導電型の不純物
濃度の高い第３ウェル領域に形成されるＭＯＳトランジ
スタとを有している。従って、バイポーラトランジスタ
のコレクタ濃度を高めることなく微細なＭＯＳトランジ
スタを形成するために必要な第３ウェル領域の高濃度化
を図ることが可能である。さらにこれは、従来の方法に
比べて僅かな工程の追加で実現できる。
回路装置は、第２ウェル領域に形成されるバイポーラト
ランジスタと、第２ウェル領域より同一導電型の不純物
濃度の高い第３ウェル領域に形成されるＭＯＳトランジ
スタとを有している。従って、バイポーラトランジスタ
のコレクタ濃度を高めることなく微細なＭＯＳトランジ
スタを形成するために必要な第３ウェル領域の高濃度化
を図ることが可能である。さらにこれは、従来の方法に
比べて僅かな工程の追加で実現できる。
【００２７】例えば、ＮＰＮバイポーラトランジスタを
含む５Ｖ電源で動作するＢｉＣＭＯＳ集積回路装置にお
いて、Ｎ型エピタキシャル層中にＮウェル領域とＰウェ
ル領域とを１回のマスクアライメント工程によりするこ
とが形成でき、更に最大遮断周波数ｆTmax＝５ＧＨｚ，
電流増幅率ｈFE＝５０と実用的な性能を持つＮＰＮバイ
ポーラトランジスタと、Ｎ+ 多結晶シリコン膜からなる
ゲート長１．０μｍの微細なＰチャネルＭＯＳトランジ
スタとを容易に得ることができる。
含む５Ｖ電源で動作するＢｉＣＭＯＳ集積回路装置にお
いて、Ｎ型エピタキシャル層中にＮウェル領域とＰウェ
ル領域とを１回のマスクアライメント工程によりするこ
とが形成でき、更に最大遮断周波数ｆTmax＝５ＧＨｚ，
電流増幅率ｈFE＝５０と実用的な性能を持つＮＰＮバイ
ポーラトランジスタと、Ｎ+ 多結晶シリコン膜からなる
ゲート長１．０μｍの微細なＰチャネルＭＯＳトランジ
スタとを容易に得ることができる。
【００２８】以上のように、本発明を用いることによ
り、ＢｉＣＭＯＳ集積回路装置の高速化を低コストで実
現できる。
り、ＢｉＣＭＯＳ集積回路装置の高速化を低コストで実
現できる。
【図１】本発明の第１の実施例をその製造方法に沿って
説明するための模式的な工程断面図である。
説明するための模式的な工程断面図である。
【図２】本発明の第１の実施例をその製造方法に沿って
説明するための模式的な工程断面図である。
説明するための模式的な工程断面図である。
【図３】本発明の第１の実施例の効果を説明するための
図であり、Ｎ型不純物の濃度分布を示すグラフである。
図であり、Ｎ型不純物の濃度分布を示すグラフである。
【図４】本発明の第２の実施例を説明するための模式的
な断面図である。
な断面図である。
【図５】従来のＢｉＣＭＯＳ集積回路装置を説明するた
めの模式的な断面図である。
めの模式的な断面図である。
１ Ｐ型シリコン基板 ２ａ，２ｂ Ｎ+ 埋込み領域 ３ Ｐ+ 埋込み領域 ４ａ，４ｂ Ｎウェル領域 ５ Ｐウェル領域 ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ８ａ Ｎ+ コレクタ多結晶シリコン電極 ８ｂ Ｎ+ ベース多結晶シリコン電極 ９ Ｎ+ コレクタ引き出し領域 １０ Ｐ型ベース領域 １１ Ｎ+ ソース・ドレイン領域 １２ａ Ｐ+ ソース・ドレイン領域 １２ｂ Ｐ+ グラフトベース領域 １２ｃ Ｐ+ エミッタ領域 １２ｄ Ｐ+ コレクタ領域 １３ Ｎ+ エミッタ多結晶シリコン電極 １４ Ｎ+ エミッタ領域 １５，１６ チャネル領域 ２０ Ｎ- 型エピタキシャル層 ２１，２５，２６，２８ シリコン酸化膜 ２２，２７ シリコン窒化膜 ２３，２９ フォトレジスト膜 ２４ａ 第１Ｎウェル領域 ２４ｂ 第２Ｎウェル領域 ３０ 第３Ｎウェル領域 ３２ Ｎ型ＬＤＤ領域 ３３ Ｐ型ＬＤＤ領域 ３４ ＬＤＤ側壁酸化膜 ３５ Ｎ+ 型ベース引き出し領域 Ｔ1 ＮチャネルＭＯＳトランジスタ Ｔ2 ＰチャネルＭＯＳトランジスタ Ｔ3 ＮＰＮバイポーラトランジスタ Ｔ4 ＰＮＰバイポーラトランジスタ
Claims (2)
- 【請求項１】 第１シリコン層と、 前記第１シリコン層上にエピタキシャル成長により設け
られた第１導電型の第２シリコン層と、 前記第２シリコン層より高い不純物濃度を有して前記第
２シリコン層中にそれぞれ設けられた第１導電型の第１
ウェル領域並びに第２ウェル領域と、 前記第１ウェル領域より高い不純物濃度を有して前記第
１ウェル領域中に設けられた第１導電型の第３ウェル領
域と、 前記第２ウェル領域中に形成されたバイポーラトランジ
スタと、 前記第３ウェル領域上に形成された第２導電型のチャネ
ルを有するＭＯＳトランジスタと、 を具備することを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１ウェル領域および前記第２ウェ
ル領域下部の前記第１シリコン層中に、それぞれ第１導
電型の高濃度埋込み領域を有することを特徴とする請求
項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234206A JP2982420B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234206A JP2982420B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575032A JPH0575032A (ja) | 1993-03-26 |
| JP2982420B2 true JP2982420B2 (ja) | 1999-11-22 |
Family
ID=16967361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234206A Expired - Lifetime JP2982420B2 (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982420B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6026095B2 (ja) | 2011-10-31 | 2016-11-16 | 太陽インキ製造株式会社 | 熱硬化性樹脂組成物及びその硬化物、並びにそれを用いたプリント配線板 |
| JP5653508B2 (ja) | 2013-03-29 | 2015-01-14 | 太陽インキ製造株式会社 | プリント配線板用硬化型組成物、これを用いた硬化塗膜及びプリント配線板 |
| JP6343439B2 (ja) | 2013-09-30 | 2018-06-13 | 太陽インキ製造株式会社 | プリント配線板用硬化型組成物、これを用いた硬化塗膜及びプリント配線板 |
| WO2017188155A1 (ja) | 2016-04-25 | 2017-11-02 | 株式会社カネカ | 熱硬化性樹脂組成物、硬化膜及びその製造方法、ならびに硬化膜付きフレキシブルプリント基板及びその製造方法 |
-
1991
- 1991-09-13 JP JP3234206A patent/JP2982420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575032A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990824 |