JP2006165370A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 工程の追加をせず、かつpn接合上に形成される酸化膜などによって特性上の影響を受けることなく、安定な定電圧を得られる半導体装置及びその製造方法を提供する。
【解決手段】 一導電型の半導体層の表面に、逆導電型の第2の半導体層と、該逆導電型の第2の半導体層の外周を囲んで側面が重なり合うように、前記第2の半導体層より不純物濃度が低い逆導電型の第1の半導体層とが設けられ、前記第1の半導体層と前記第2の半導体層の表面に、一導電型の第3の半導体層と、その外側に側面を接して、前記第3の半導体層より不純物濃度が低い一導電型の第4の半導体層とが設けられ、前記第3の半導体層の底部での前記第2の半導体層とのpn接合によりツェナダイオードが形成され、前記第1の半導体層の表面に前記第2の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする。
【選択図】図1
Description
本発明は、逆方向電圧の印加により降伏させて用いるツェナダイオード構造を有する半導体装置及びその製造方法に関する。
バイポーラ集積回路において、縦型NPNトランジスタのエミッタとベースを利用してツェナダイオードが形成される。このような従来のツェナダイオードを有する半導体装置を模式的に表した断面図を図4に示す。この半導体装置は次のように形成される。
まず、p型シリコン基板1上にエピタキシャル成長法でn型エピタキシャル層2を堆積させ、n型エピタキシャル層2内にボロンイオンなどを、SiO2による酸化膜などをマスクとして、選択的に注入し熱拡散してP型分離層3を形成する。
次に、P型分離層3で囲まれたn型エピタキシャル層2の表面の中央部分にボロンイオンなどを選択的に注入し拡散して、p型ベース拡散層4を形成する。さらにp型ベース拡散層4の一部には、ボロンイオンなどを選択的に注入し拡散してp+型拡散層5を形成する。p+型拡散層5は、p型ベース拡散層4と後述する金属配線とのコンタクト抵抗値を低下させるために設けられる。そして、p型ベース拡散層4の表面の中央部分には、砒素イオンなどを選択的に注入し拡散させ、n+型エミッタ拡散層6を形成する。n+型エミッタ拡散層6は、その底面側および側面側において、p型ベース拡散層4との間にpn接合を形成する。
次に、p+型拡散層5およびn+型エミッタ拡散層6にそれぞれ電気的に接続する金属配線10を形成し、さらに金属配線10および酸化膜9上にCVD法などによって耐湿性の高い窒化膜11を形成する。このような工程を経て、p型ベース拡散層4とn+型エミッタ拡散層6とのpn接合によるツェナダイオード構造を有する半導体装置が形成される。
図2は、ツェナダイオードでの逆方向電圧印加時間に対する降伏電圧Vzの経時変化を示したものであり、線Bは、図4に示すツェナダイオードを逆方向降伏状態で使用し続けた場合、降伏電圧が上昇していく状態を表している。図4に示す構造のツェナダイオードにおいては、降伏電圧Vzがp型ベース拡散層4のベース濃度の高い領域でほぼ決められることから、Si−SiO2界面付近の逆降伏が発生する領域13で降伏現象が生じるものといえる。
このようなSi−SiO2界面付近での逆降伏の発生を避けるため、これまではアイソレーション領域とグラフトベース拡散領域を利用して半導体層内部でツェナダイオードを形成したり(特許文献1参照)、p+プラグイオン注入(グラフトベース拡散領域)を利用して、埋め込み型のツェナダイオードとし酸化膜へのホットキャリアの注入を抑制し、降伏電圧Vzの変動を防止していた(特許文献2参照)。
バイポーラ集積回路において、縦型NPNトランジスタのエミッタとベースとを利用してツェナダイオードが形成されるが、従来構造のツェナダイオードでは、Si−SiO2界面付近の領域で降伏現象を生じているために、図2の線Bに示すように、電圧を印加し続けた場合、その影響によって降伏電圧Vzが上昇するという問題があった。
これは、pn接合に対して、逆方向に印加される高電界により、電子および正孔が移動し、高エネルギーを得た電子および正孔(以下、ホットキャリアと呼ぶ)が酸化膜に注入されることによって起こる。このホットキャリアの注入によってアクセプタ型の界面準位が発生すると、pn接合でのSi−SiO2界面付近の電界が緩和され、図2に見られるように、その降伏電圧Vzが高くなる。
一方、Si−SiO2界面付近で逆降伏が発生することを避けるため、アイソレーション領域とグラフトベース拡散領域を利用して半導体層内部でツェナダイオードを形成したり、p+プラグイオン注入(グラフトベース拡散領域)を利用して、埋め込み型のツェナダイオードとし酸化膜へのホットキャリアの注入を抑制し、降伏電圧Vzの変動を防止していた。しかし、グラフトベース拡散領域形成の場合は通常のバイポーラ集積回路に対して工程の追加が必要になるというデメリットがあった。
本発明は、従来のこのような問題点を解消するためになされたもので、工程の追加をせず、かつpn接合上に形成される酸化膜や窒化膜などによって特性上の影響を受けることなく、安定な定電圧(降伏電圧)を得られる半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明の半導体装置は、一導電型の半導体層の表面に、逆導電型の第2の半導体層と、該逆導電型の第2の半導体層の外周を囲んで側面が重なり合うように、前記第2の半導体層より不純物濃度が低い逆導電型の第1の半導体層が設けられ、前記第1の半導体層と前記第2の半導体層の表面の、外周が、前記第2の半導体層の表面の外周より外側でかつ前記第1の半導体層の表面の外周の内側となる範囲で、深さが、前記第1の半導体層と前記第2の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第3の半導体層と、該第3の半導体層の外側に側面を接して、前記第3の半導体層より不純物濃度が低い一導電型の第4の半導体層とが設けられ、前記第3の半導体層の底部での前記第2の半導体層とのpn接合によりツェナダイオードが形成され、前記第1の半導体層の表面に前記第2の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする。
また、本発明の半導体装置の製造方法は、一導電型の半導体層を上下に貫通する分離領域により、少なくとも第1、第2、第3の3つの領域に素子分離し、素子分離された第1の領域の一導電型の半導体層の表面に、逆導電型の第2の半導体層と、該逆導電型の第2の半導体層の外周を囲んで側面が重なり合うように、前記第2の半導体層より不純物濃度が低い逆導電型の第1の半導体層とを選択的に拡散形成し、前記第1の半導体層と前記第2の半導体層の表面の、外周が、前記第2の半導体層の表面の外周より外側でかつ前記第1の半導体層の表面の外周の内側となる範囲で、深さが、前記第1の半導体層と前記第2の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第3の半導体層と、該第3の半導体層の外側に側面を接して、前記第3の半導体層より不純物濃度が低い一導電型の第4の半導体層とを拡散形成し、前記第3の半導体層の底部での前記第2の半導体層とのpn接合により前記第1の領域にツェナダイオードを形成し、前記第1の半導体層の表面に前記第2の半導体層に接続する前記ツェナダイオードの一方の端子を設け、前記第2、第3の領域にバイポーラトランジスタとMOSFETをそれぞれ形成する半導体装置の製造方法であって、前記一導電型の半導体層を少なくとも前記3つの領域に素子分離した後、該一導電型の半導体層の前記第1の領域の表面に、第1の逆導電型の不純物を選択的に拡散して、前記第1の半導体層を形成すると同時に、前記第1の逆導電型の不純物により、前記第3の領域の表面にMOSFETの逆導電型のウエルを拡散形成する工程と、前記第1の領域に第2の逆導電型の不純物を選択的に拡散して、前記第2の半導体層を形成すると同時に、前記第2の逆導電型の不純物により、前記第2の領域にバイポーラトランジスタの逆導電型のベース層を拡散形成する工程と、前記第1の領域に一導電型の不純物を選択的に拡散して、前記第3の半導体層を形成すると同時に、前記一導電型の不純物により、少なくとも前記第2の領域に前記バイポーラトランジスタのエミッタ層を拡散形成する工程とを含むことを特徴とする。
この発明によれば、一導電型の第1の半導体層が一導電型の第2の半導体層を囲むように拡散形成され、第1の半導体層の不純物濃度を第2の半導体層より低くし、この第1と第2の半導体層の上層部に拡散形成された逆導電型の第3の半導体層と、第1と第2の半導体層内での第3の半導体層の側面上部に、第3の半導体層よりも不純物濃度を低くした逆導電型の第4の半導体層を拡散形成させたので、表面近傍の電界を緩和でき、酸化膜中へのホットキャリアの注入が制御され、ツェナダイオードの定電圧特性が維持されることになる。しかも、構造的にも比較的簡単で特にBiCMOSプロセスでは、工程を増やすことなく、バイポーラトランジスタおよびMOSFETと同時にツェナダイオードを製造することが出来るなどの優れた特徴を有するものである。
図1は、本発明の一実施形態の半導体装置の概要構成を模式的に示す断面図であり、図1において、前記した図4と同一符号は、同一または相当部分を示している。以下、本発明の半導体装置及びその製造方法の一実施例について、図1により説明する。
図1に示す半導体装置は、まず、p型シリコン基板1上にエピタキシャル成長法でn型エピタキシャル層2を堆積させ、n型エピタキシャル層2にボロンイオンなどを、SiO2による酸化膜などをマスクにして、選択的に注入し熱拡散してp型分離層3を形成する。p型分離層3は、図では省略されているn型エピタキシャル層2の他の領域にそれぞれ形成される半導体素子間を、分離するために用いられる。
周りをp型分離層3に囲まれたn型エピタキシャル層2の表面には、後で形成するp型ベース拡散層4の周辺部を囲んで一部重なるように、p型ベース拡散層4より不純物濃度が充分低いボロンイオンなどを選択的に注入し拡散して、p型ガードリング層7を形成する。次に、p型ガードリング層7の内側にp型ガードリング層7と一部重なるように、ボロンイオンを選択的に注入して拡散させ、p型ベース拡散層4を形成する。さらに、p型ガードリング層7の外周に隣接するように、p型ガードリング層7内にボロンイオンなどを選択的に注入し拡散して、コンタクト抵抗値を低下させるためのp+型拡散層5を形成する。
その後、p型ガードリング層7とp型ベース拡散層4との重なり部分を残すように、p型ガードリング層7とp型ベース拡散層4よりも浅く、p型ベース拡散層4、およびp型ガードリング層7の一部に跨るように砒素イオンなどを選択的に注入し拡散して、p型ガードリング層7とp型ベース拡散層4の上層部でpn接合を形成するn+型エミッタ拡散層6を形成させる。
n+型エミッタ拡散層6を形成させる際、n+型エミッタ拡散層6の両側上面部分にあって、n+型エミッタ拡散層6よりもドナー濃度を充分低くしたn-拡散層8を、n型不純物としての拡散係数の大きい燐イオンを半導体基板に対して角度を有して低濃度のイオン注入を行った後(回転角度イオン注入)、拡散係数の小さい砒素イオンを通常のイオン注入により注入し、拡散処理することでn+型エミッタ拡散層6とn-型拡散層8を同時に形成することが出来る。このようにして、p型ガードリング層7とn-型拡散層8を含むp型ベース拡散層4とn+型エミッタ拡散層6とのpn接合によってツェナダイオードが構成される。
次に、p+型拡散層5およびn+型エミッタ拡散層6にそれぞれ電気的に接続される金属配線10を形成し、さらに金属配線10および酸化膜9上にCVD法などによって耐湿性の高い窒化膜11を形成する。
このように形成された図1に示すツェナダイオード構造を有する半導体装置では、ツェナダイオードに逆方向電圧を印加した場合、最も高い電界がかけられるのは、図1中での逆降伏が発生する領域12であり、バルク内で最初に降伏が発生することになる。このため、表面近傍の電界を緩和でき、酸化膜中へのホットキャリアの注入が制御され、ツェナダイオードの定電圧特性が維持されることになる。図2の線Aは、図1に示す構造のツェナダイオードの逆方向電圧印加時間に対する降伏電圧Vzの経時変化を示したものであり、逆方向降伏状態で使用し続けても逆方向電圧はほぼ一定であることを表している。
図3は他の実施形態の半導体装置を模式的に示した断面図である。この半導体装置は、p型シリコン基板1上にエピタキシャル成長法でn型エピタキシャル層2を堆積させ、かつこのn型エピタキシャル層2内にボロンイオンなどを選択的に注入し熱拡散してp型分離層3を形成している。このp型分離層3により、n型エピタキシャル層2内にそれぞれ素子分離されたn型の第1、第2,第3の素子領域が形成され、一例として、第1の素子領域に図1で示したツェナダイオード構造を有する半導体装置、第2の素子領域にバイポーラトランジスタ、第3の素子領域にn型MOSFETをそれぞれ形成したものである。
この半導体装置の製造方法は、第1の素子領域に図1と同じツェナダイオードを形成するため、第1の素子領域については、図1で説明したものと同じであるが、第1の素子領域とともに、第2、第3の素子領域を同時に形成するものである。
つまり、n型エピタキシャル層2をP型分離層3によりn型の第1、第2,第3の素子領域に分離した後、第1の素子領域で、p型ベース拡散層4より不純物濃度が充分低いp型ガードリング層7を形成させる際に、第3の素子領域のn型MOSFETのp型ウエル14も、ボロンイオンなどを酸化膜などをマスクに、選択的に注入し拡散して同時に形成する。
次に、第1の素子領域でp型ベース拡散層4を形成する際に、第2の素子領域のバイポーラトランジスタでも、ボロンイオンを選択的に注入して拡散させ、p型ベース層15を同時に形成する。さらに、第1の素子領域でn+型エミッタ拡散層6を形成する際、砒素イオンなどを選択的に注入し拡散して、バイポーラトランジスタのn+型エミッタ層16を同時に形成する。この際、n型MOSFETのソースおよびドレイン領域も同時形成したり、第1の素子領域でのn-型拡散層7についてもバイポーラトランジスタおよびn型MOSFETで同時形成することも出来る。なお、バイポーラトランジスタやn型MOSFETは一般的な構造のものであり、必要に応じて形成されるコレクタとなるn型埋込層や接続するn型拡散層についての説明は省略している。
このように図3の構造の半導体装置の製造方法では、ツェナダイオードを有する半導体装置を構造的にも比較的簡単で特にBiCMOSプロセスでは、工程を増やすことなく、バイポーラトランジスタおよびMOSFETと同時にツェナダイオードを形成することが出来るメリットがある。
1 p型シリコン基板
2 n型エピタキシャル層
3 p型分離層
4 p型ベース拡散層(第2の半導体層)
5 p+型拡散層
6 n+型エミッタ拡散層(第3の半導体層)
7 p型ガードリング層(第1の半導体層)
8 n-型拡散層(第4の半導体層)
9 酸化膜
10 金属配線
11 窒化膜
12,13 逆降伏が発生する領域
14 p型ウエル
15 p型ベース層
16 n+型エミッタ層
2 n型エピタキシャル層
3 p型分離層
4 p型ベース拡散層(第2の半導体層)
5 p+型拡散層
6 n+型エミッタ拡散層(第3の半導体層)
7 p型ガードリング層(第1の半導体層)
8 n-型拡散層(第4の半導体層)
9 酸化膜
10 金属配線
11 窒化膜
12,13 逆降伏が発生する領域
14 p型ウエル
15 p型ベース層
16 n+型エミッタ層
Claims (2)
- 一導電型の半導体層の表面に、逆導電型の第2の半導体層と、該逆導電型の第2の半導体層の外周を囲んで側面が重なり合うように、前記第2の半導体層より不純物濃度が低い逆導電型の第1の半導体層が設けられ、
前記第1の半導体層と前記第2の半導体層の表面の、外周が、前記第2の半導体層の表面の外周より外側でかつ前記第1の半導体層の表面の外周の内側となる範囲で、深さが、前記第1の半導体層と前記第2の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第3の半導体層と、該第3の半導体層の外側に側面を接して、前記第3の半導体層より不純物濃度が低い一導電型の第4の半導体層とが設けられ、
前記第3の半導体層の底部での前記第2の半導体層とのpn接合によりツェナダイオードが形成され、前記第1の半導体層の表面に前記第2の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする半導体装置。 - 一導電型の半導体層を上下に貫通する分離領域により、少なくとも第1、第2、第3の3つの領域に素子分離し、
素子分離された第1の領域の一導電型の半導体層の表面に、逆導電型の第2の半導体層と、該逆導電型の第2の半導体層の外周を囲んで側面が重なり合うように、前記第2の半導体層より不純物濃度が低い逆導電型の第1の半導体層とを選択的に拡散形成し、
前記第1の半導体層と前記第2の半導体層の表面の、外周が、前記第2の半導体層の表面の外周より外側でかつ前記第1の半導体層の表面の外周の内側となる範囲で、深さが、前記第1の半導体層と前記第2の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第3の半導体層と、該第3の半導体層の外側に側面を接して、前記第3の半導体層より不純物濃度が低い一導電型の第4の半導体層とを拡散形成し、
前記第3の半導体層の底部での前記第2の半導体層とのpn接合により前記第1の領域にツェナダイオードを形成し、前記第1の半導体層の表面に前記第2の半導体層に接続する前記ツェナダイオードの一方の端子を設け、
前記第2、第3の領域にバイポーラトランジスタとMOSFETをそれぞれ形成する半導体装置の製造方法であって、
前記一導電型の半導体層を少なくとも前記3つの領域に素子分離した後、該一導電型の半導体層の前記第1の領域の表面に、第1の逆導電型の不純物を選択的に拡散して、前記第1の半導体層を形成すると同時に、前記第1の逆導電型の不純物により、前記第3の領域の表面にMOSFETの逆導電型のウエルを拡散形成する工程と、
前記第1の領域に第2の逆導電型の不純物を選択的に拡散して、前記第2の半導体層を形成すると同時に、前記第2の逆導電型の不純物により、前記第2の領域にバイポーラトランジスタの逆導電型のベース層を拡散形成する工程と、
前記第1の領域に一導電型の不純物を選択的に拡散して、前記第3の半導体層を形成すると同時に、前記一導電型の不純物により、少なくとも前記第2の領域に前記バイポーラトランジスタのエミッタ層を拡散形成する工程とを含むことを特徴とする半導体装置の製造方法。
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