JPH0737975A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0737975A JPH0737975A JP18271793A JP18271793A JPH0737975A JP H0737975 A JPH0737975 A JP H0737975A JP 18271793 A JP18271793 A JP 18271793A JP 18271793 A JP18271793 A JP 18271793A JP H0737975 A JPH0737975 A JP H0737975A
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- semiconductor
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Abstract
(57)【要約】
【目的】 集積回路用半導体装置において、素子の耐圧
を保って素子領域を小型化すること。 【構成】 一導電型半導体の埋込層１２と、埋込層１２
より低不純物濃度で埋込層１２に接する一導電型の半導
体層１３ａ及びこの半導体層１３ａに接する他導電型の
半導体層１３ｂを含む第１半導体領域１３と、基板表面
１０ａから埋込層１２に接する範囲に形成された一導電
型の第２半導体領域１６と、第１半導体領域１３の少な
くとも他導電型半導体層１３ｂと第２半導体領域１６を
隔離する絶縁体層１５ａとを具備することを特徴とする
半導体装置。
を保って素子領域を小型化すること。 【構成】 一導電型半導体の埋込層１２と、埋込層１２
より低不純物濃度で埋込層１２に接する一導電型の半導
体層１３ａ及びこの半導体層１３ａに接する他導電型の
半導体層１３ｂを含む第１半導体領域１３と、基板表面
１０ａから埋込層１２に接する範囲に形成された一導電
型の第２半導体領域１６と、第１半導体領域１３の少な
くとも他導電型半導体層１３ｂと第２半導体領域１６を
隔離する絶縁体層１５ａとを具備することを特徴とする
半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、素子の耐圧を保って素子領域を小型化できる集積回
路用半導体装置に関するものである。
に、素子の耐圧を保って素子領域を小型化できる集積回
路用半導体装置に関するものである。
【０００２】
【従来の技術】半導体装置における島領域を溝型絶縁領
域で囲むことにより絶縁分離した例が特開平２−１５１
０５０号公報に開示されている。図１１はこの従来例の
平面を示し、図１２は図１１のＢ−Ｂ断面構造を示す。
図１１及び図１２において、半導体基板７０のＰ型基板
部分７１上にＮ+ 型埋込層７２が形成されている。更
に、Ｎ+ 型埋込層７２の上にＮ- 型エピタキシャル層７
４が形成され、Ｎ+ 型拡散層７３が基板７０の図示上方
の表面７０ａからＮ- 型エピタキシャル層７４中にＮ+
型埋込層７２に達するように拡散形成されている。Ｐ+
型層７５はＮ- 型エピタキシャル層７４中に拡散形成さ
れている。更に、Ｎ+ 型層７６がＰ+ 型層７５中に拡散
形成されている。絶縁層７７ａはＮ + 型埋込層７２及び
Ｎ- 型エピタキシャル層７４の図示側面を絶縁するよう
に形成されている。なお、多結晶Ｐ型層７８が絶縁層７
７ａ間の隙間に形成され、チャンネルストッパ用Ｐ+ 型
層７９が絶縁層７７ａの図示下側に拡散形成されてい
る。絶縁層７７ｂが基板７０の図示上側表面７０ａを覆
うように形成され、この絶縁層７７ｂのコンタクトホー
ルに電極８１，８２，８３が形成されている。電極８１
はＮ+ 型層７６に、電極８２はＰ+ 型層７５に、電極８
３はＮ+ 型層７３にそれぞれオーミックコンタクトして
いる。以上の構成によって、ＮＰＮトランジスタが形成
され、Ｎ+ 型層７６はエミッタとなり、Ｐ+ 型層７５は
ベースとなり、Ｎ- 型エピタキシャル層７４はコレクタ
となる。 また、電極８１はエミッタ電極となり、電極
８２はベース電極となり、電極８３はコレクタ電極とな
る。更に、Ｎ+ 型拡散層７３はコレクタ電極引出し層と
なる。
域で囲むことにより絶縁分離した例が特開平２−１５１
０５０号公報に開示されている。図１１はこの従来例の
平面を示し、図１２は図１１のＢ−Ｂ断面構造を示す。
図１１及び図１２において、半導体基板７０のＰ型基板
部分７１上にＮ+ 型埋込層７２が形成されている。更
に、Ｎ+ 型埋込層７２の上にＮ- 型エピタキシャル層７
４が形成され、Ｎ+ 型拡散層７３が基板７０の図示上方
の表面７０ａからＮ- 型エピタキシャル層７４中にＮ+
型埋込層７２に達するように拡散形成されている。Ｐ+
型層７５はＮ- 型エピタキシャル層７４中に拡散形成さ
れている。更に、Ｎ+ 型層７６がＰ+ 型層７５中に拡散
形成されている。絶縁層７７ａはＮ + 型埋込層７２及び
Ｎ- 型エピタキシャル層７４の図示側面を絶縁するよう
に形成されている。なお、多結晶Ｐ型層７８が絶縁層７
７ａ間の隙間に形成され、チャンネルストッパ用Ｐ+ 型
層７９が絶縁層７７ａの図示下側に拡散形成されてい
る。絶縁層７７ｂが基板７０の図示上側表面７０ａを覆
うように形成され、この絶縁層７７ｂのコンタクトホー
ルに電極８１，８２，８３が形成されている。電極８１
はＮ+ 型層７６に、電極８２はＰ+ 型層７５に、電極８
３はＮ+ 型層７３にそれぞれオーミックコンタクトして
いる。以上の構成によって、ＮＰＮトランジスタが形成
され、Ｎ+ 型層７６はエミッタとなり、Ｐ+ 型層７５は
ベースとなり、Ｎ- 型エピタキシャル層７４はコレクタ
となる。 また、電極８１はエミッタ電極となり、電極
８２はベース電極となり、電極８３はコレクタ電極とな
る。更に、Ｎ+ 型拡散層７３はコレクタ電極引出し層と
なる。
【０００３】
【発明が解決しようとする課題】上述の従来例におい
て、ベース・コレクタ接合耐圧を上げるには、Ｎ- 型エ
ピタキシャル層７４のＮ型不純物濃度を低くし、かつＮ
+ 型層７３とＰ+ 型層７５との間隔を長くするととも
に、Ｎ- 型エピタキシャル層７４の層厚を大にして、ベ
ース・コレクタ間の空乏層の延びを促進することによ
り、ベース・コレクタ接合部分の電界集中を緩和させる
必要がある。更に、Ｎ- 型エピタキシャル層７４の層厚
を大にすることにより、Ｎ+ 型層７３の拡散深さが深く
なるので、Ｎ+ 型層７３の基板７０の表面７０ａにおけ
る面積が増加する。このため、ＮＰＮトランジスタの素
子面積が増加するという欠点があった。本発明の課題
は、上述の従来例の欠点をなくし、素子の耐圧を保って
素子領域を小型化できる集積回路用半導体装置を提供す
ることである。
て、ベース・コレクタ接合耐圧を上げるには、Ｎ- 型エ
ピタキシャル層７４のＮ型不純物濃度を低くし、かつＮ
+ 型層７３とＰ+ 型層７５との間隔を長くするととも
に、Ｎ- 型エピタキシャル層７４の層厚を大にして、ベ
ース・コレクタ間の空乏層の延びを促進することによ
り、ベース・コレクタ接合部分の電界集中を緩和させる
必要がある。更に、Ｎ- 型エピタキシャル層７４の層厚
を大にすることにより、Ｎ+ 型層７３の拡散深さが深く
なるので、Ｎ+ 型層７３の基板７０の表面７０ａにおけ
る面積が増加する。このため、ＮＰＮトランジスタの素
子面積が増加するという欠点があった。本発明の課題
は、上述の従来例の欠点をなくし、素子の耐圧を保って
素子領域を小型化できる集積回路用半導体装置を提供す
ることである。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、本発明の構成は、一導電型半導体の埋込層と、前記
埋込層より低不純物濃度で前記埋込層に接する一導電型
の半導体層及びこの半導体層に接する他導電型の半導体
層を含む第１半導体領域と、基板表面から前記埋込層に
接する範囲に形成された一導電型の第２半導体領域と、
前記第１半導体領域の少なくとも他導電型半導体層と前
記第２半導体領域を隔離する絶縁体層とを具備すること
を特徴とする半導体装置である。
め、本発明の構成は、一導電型半導体の埋込層と、前記
埋込層より低不純物濃度で前記埋込層に接する一導電型
の半導体層及びこの半導体層に接する他導電型の半導体
層を含む第１半導体領域と、基板表面から前記埋込層に
接する範囲に形成された一導電型の第２半導体領域と、
前記第１半導体領域の少なくとも他導電型半導体層と前
記第２半導体領域を隔離する絶縁体層とを具備すること
を特徴とする半導体装置である。
【０００５】
【作用】上記構成によって、一導電型半導体の埋込層の
電極取り出し用第２半導体領域と第１半導体領域の少な
くとも他導電型半導体層とが絶縁体層で隔離されるた
め、前記第１半導体領域と第２半導体領域との間に耐圧
を確保するためのスペースを設ける必要がなくなる。ま
た、前記第２半導体領域の面積を前記第１半導体領域の
層厚に無関係に設定できるので、前記第１半導体領域の
埋込層より低不純物濃度の前記一導電型の半導体層及び
この半導体層に接する他導電型の半導体層により形成さ
れるＰＮ接合の耐圧を保って素子領域を小型にすること
ができる。
電極取り出し用第２半導体領域と第１半導体領域の少な
くとも他導電型半導体層とが絶縁体層で隔離されるた
め、前記第１半導体領域と第２半導体領域との間に耐圧
を確保するためのスペースを設ける必要がなくなる。ま
た、前記第２半導体領域の面積を前記第１半導体領域の
層厚に無関係に設定できるので、前記第１半導体領域の
埋込層より低不純物濃度の前記一導電型の半導体層及び
この半導体層に接する他導電型の半導体層により形成さ
れるＰＮ接合の耐圧を保って素子領域を小型にすること
ができる。
【０００６】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の第１実施例の平面を示し、図２は
図１のＡ−Ａ断面構造を示す。図１及び図２において、
半導体基板１０のＰ型基板部分１１上にＮ+ 型埋込層１
２が形成されている。更に、Ｎ+ 型埋込層１２の上にＮ
- 型エピタキシャル層１３ａが形成されている。Ｐ+ 型
層１３ｂはＮ- 型エピタキシャル層１３ａの上に形成さ
れている。更に、Ｎ+ 型層１４がＰ+ 型層１３ｂ中に拡
散形成されている。なお、Ｎ- 型エピタキシャル層１３
ａとＰ+ 型層１３ｂとで第１半導体領域１３を形成して
いる。第２半導体領域１６は、Ｎ+ 型であり、半導体基
板１０の図示上側表面１０ａから前記Ｎ+ 型埋込層１２
に達するように形成されている。絶縁体層１５ａは前記
第１半導体領域１３と第２半導体領域１６とを隔離する
ように形成されている。また、絶縁体層１５ａ間の隙間
にＰ型層１７が形成されている。また、Ｐ+ 型層１８が
絶縁体層１５ａの下側に形成されている。絶縁体層１５
ｂが半導体基板１０の図示上側表面を覆うように形成さ
れ、この絶縁体層１５ｂのコンタクトホールに電極２
１，２２，２３が形成されている。電極２１はＮ+ 型層
１４にオーミックコンタクトし、電極２２はＰ+ 型層１
３ｂにオーミックコンタクトし、電極２３はＮ+ 型第２
半導体領域にオーミックコンタクトしている。したがっ
て、Ｎ+ 型層１４はエミッタとなり、Ｐ+ 型層１３ｂは
ベースとなり、Ｎ- 型エピタキシャル層１３ａはコレク
タとなる。また、電極２１はエミッタ電極となり、電極
２２はベース電極となり、電極２３はコレクタ電極とな
る。更に、Ｎ+ 型第２半導体領域１６はコレクタ電極引
出し層となる。なお、絶縁体層１５ａ間のＰ型層１７
は、Ｎ+ 型層１６より相対的に低い電位に保たれるの
で、Ｐ型層１７とＮ+ 型層１６は電気的に分離される。
する。図１は本発明の第１実施例の平面を示し、図２は
図１のＡ−Ａ断面構造を示す。図１及び図２において、
半導体基板１０のＰ型基板部分１１上にＮ+ 型埋込層１
２が形成されている。更に、Ｎ+ 型埋込層１２の上にＮ
- 型エピタキシャル層１３ａが形成されている。Ｐ+ 型
層１３ｂはＮ- 型エピタキシャル層１３ａの上に形成さ
れている。更に、Ｎ+ 型層１４がＰ+ 型層１３ｂ中に拡
散形成されている。なお、Ｎ- 型エピタキシャル層１３
ａとＰ+ 型層１３ｂとで第１半導体領域１３を形成して
いる。第２半導体領域１６は、Ｎ+ 型であり、半導体基
板１０の図示上側表面１０ａから前記Ｎ+ 型埋込層１２
に達するように形成されている。絶縁体層１５ａは前記
第１半導体領域１３と第２半導体領域１６とを隔離する
ように形成されている。また、絶縁体層１５ａ間の隙間
にＰ型層１７が形成されている。また、Ｐ+ 型層１８が
絶縁体層１５ａの下側に形成されている。絶縁体層１５
ｂが半導体基板１０の図示上側表面を覆うように形成さ
れ、この絶縁体層１５ｂのコンタクトホールに電極２
１，２２，２３が形成されている。電極２１はＮ+ 型層
１４にオーミックコンタクトし、電極２２はＰ+ 型層１
３ｂにオーミックコンタクトし、電極２３はＮ+ 型第２
半導体領域にオーミックコンタクトしている。したがっ
て、Ｎ+ 型層１４はエミッタとなり、Ｐ+ 型層１３ｂは
ベースとなり、Ｎ- 型エピタキシャル層１３ａはコレク
タとなる。また、電極２１はエミッタ電極となり、電極
２２はベース電極となり、電極２３はコレクタ電極とな
る。更に、Ｎ+ 型第２半導体領域１６はコレクタ電極引
出し層となる。なお、絶縁体層１５ａ間のＰ型層１７
は、Ｎ+ 型層１６より相対的に低い電位に保たれるの
で、Ｐ型層１７とＮ+ 型層１６は電気的に分離される。
【０００７】以上の構成によって、埋込層１２の電極引
き出し用第２半導体領域１６と第１半導体領域１３とが
絶縁体層１５ａで隔離される。このため、第１半導体領
域１３のうち埋込層１２より低不純物濃度のＮ- 型エピ
タキシャル層１３ａ及びこのＮ- 型エピタキシャル層１
３ａに接しかつ前記埋込層１２に接しないＰ+ 型層１３
ｂによって形成されるＰＮ接合の耐圧を上げるために、
Ｎ- 型エピタキシャル層１３ａのＮ型不純物濃度を低く
するとともに、Ｎ- 型エピタキシャル層１３ａの層厚を
厚くしても、第２半導体領域１６の半導体基板１０の表
面１０ａにおける面積を増加させる必要がないので、Ｎ
ＰＮトランジスタ領域の増加を防ぐことができる。ま
た、前記ＰＮ接合の耐圧を保ってＮＰＮトランジスタ領
域を小型にすることができる。なお、上記実施例では、
第１半導体領域１３と第２半導体領域１６とを絶縁体層
１５ａで隔離する構成としたが、少なくとも第１半導体
領域１３のＰ+ 型層１３ｂと、第２半導体領域１６とを
絶縁体で隔離する構成とすれば、本件発明の作用・効果
が得られる。以下の実施例についても同様である。
き出し用第２半導体領域１６と第１半導体領域１３とが
絶縁体層１５ａで隔離される。このため、第１半導体領
域１３のうち埋込層１２より低不純物濃度のＮ- 型エピ
タキシャル層１３ａ及びこのＮ- 型エピタキシャル層１
３ａに接しかつ前記埋込層１２に接しないＰ+ 型層１３
ｂによって形成されるＰＮ接合の耐圧を上げるために、
Ｎ- 型エピタキシャル層１３ａのＮ型不純物濃度を低く
するとともに、Ｎ- 型エピタキシャル層１３ａの層厚を
厚くしても、第２半導体領域１６の半導体基板１０の表
面１０ａにおける面積を増加させる必要がないので、Ｎ
ＰＮトランジスタ領域の増加を防ぐことができる。ま
た、前記ＰＮ接合の耐圧を保ってＮＰＮトランジスタ領
域を小型にすることができる。なお、上記実施例では、
第１半導体領域１３と第２半導体領域１６とを絶縁体層
１５ａで隔離する構成としたが、少なくとも第１半導体
領域１３のＰ+ 型層１３ｂと、第２半導体領域１６とを
絶縁体で隔離する構成とすれば、本件発明の作用・効果
が得られる。以下の実施例についても同様である。
【０００８】図３〜図８は、上述の第１実施例の製造工
程を示す。図３に示すように、まず、Ｐ型基板部分１１
上にＮ+ 型埋込層１２を形成し、更にＮ+ 型埋込層１２
上にＮ- 型エピタキシャル層１３ａを積層形成する。次
に図４に示すように、周知の図示しないエッチングマス
クを使用して、Ｎ-型エピタキシャル層１３ａの一部分
を溝状に反応性イオンエッチング法によりエッチングし
て除去することにより、浅い溝１９ａを形成する。この
溝１９ａの深さはＮ+ 型埋込層１２の図示上面に接する
深さである。次に図５に示すように、図４にてエッチン
グした浅い溝１９ａの底部の一部分を更に同様の方法で
エッチングして除去し、深い分離溝１９ｂを形成する。
次に図６に示すように、周知の図示しないエッチングマ
スクを使用して分離溝１９ｂの底部にボロンを注入し、
その後熱処理によって拡散させてＰ+ 型チャネルストッ
パ層１８を形成するとともに、熱酸化法によってシリコ
ン酸化膜層による絶縁体層１５ａを形成する。この絶縁
体層１５ａの厚さは、１００〜３００nmである。その
後、浅い溝１９ａの底部の絶縁体層１５ａをエッチング
により除去し、絶縁体層１５ａの開口部１５ｂを形成す
る。次に図７に示すように、ＣＶＤ法によりＰ型にドー
ピングされた（Ｐ型不純物濃度１０15〜１０16cm-3）ポ
リシリコン層１７を堆積し、絶縁体層１５ａ間の浅い溝
１９ａ及び分離溝１９ｂ内以外の前記ポリシリコン層１
７を周知の方法によりエッチングして除去する。次に図
８に示すように、絶縁体層１５ａで囲まれた島状Ｎ- 型
エピタキシャル層１３ａ（図１参照）の上側部分にＰ+
型層１３ｂを拡散形成する。更に、このＰ+ 型層１３ｂ
中にＮ+ 型層１４を拡散形成する。また、多結晶Ｐ型層
１７中にイオン注入法によりＮ+ 型層１６を拡散形成す
る。更に、半導体基板１０の表面１０ａを覆うように、
シリコン酸化膜による絶縁体層１５ｂを形成し、絶縁体
層１５ｂのコンタクトホールを貫通するように電極２
１，２２，２３を形成する。
程を示す。図３に示すように、まず、Ｐ型基板部分１１
上にＮ+ 型埋込層１２を形成し、更にＮ+ 型埋込層１２
上にＮ- 型エピタキシャル層１３ａを積層形成する。次
に図４に示すように、周知の図示しないエッチングマス
クを使用して、Ｎ-型エピタキシャル層１３ａの一部分
を溝状に反応性イオンエッチング法によりエッチングし
て除去することにより、浅い溝１９ａを形成する。この
溝１９ａの深さはＮ+ 型埋込層１２の図示上面に接する
深さである。次に図５に示すように、図４にてエッチン
グした浅い溝１９ａの底部の一部分を更に同様の方法で
エッチングして除去し、深い分離溝１９ｂを形成する。
次に図６に示すように、周知の図示しないエッチングマ
スクを使用して分離溝１９ｂの底部にボロンを注入し、
その後熱処理によって拡散させてＰ+ 型チャネルストッ
パ層１８を形成するとともに、熱酸化法によってシリコ
ン酸化膜層による絶縁体層１５ａを形成する。この絶縁
体層１５ａの厚さは、１００〜３００nmである。その
後、浅い溝１９ａの底部の絶縁体層１５ａをエッチング
により除去し、絶縁体層１５ａの開口部１５ｂを形成す
る。次に図７に示すように、ＣＶＤ法によりＰ型にドー
ピングされた（Ｐ型不純物濃度１０15〜１０16cm-3）ポ
リシリコン層１７を堆積し、絶縁体層１５ａ間の浅い溝
１９ａ及び分離溝１９ｂ内以外の前記ポリシリコン層１
７を周知の方法によりエッチングして除去する。次に図
８に示すように、絶縁体層１５ａで囲まれた島状Ｎ- 型
エピタキシャル層１３ａ（図１参照）の上側部分にＰ+
型層１３ｂを拡散形成する。更に、このＰ+ 型層１３ｂ
中にＮ+ 型層１４を拡散形成する。また、多結晶Ｐ型層
１７中にイオン注入法によりＮ+ 型層１６を拡散形成す
る。更に、半導体基板１０の表面１０ａを覆うように、
シリコン酸化膜による絶縁体層１５ｂを形成し、絶縁体
層１５ｂのコンタクトホールを貫通するように電極２
１，２２，２３を形成する。
【０００９】図９は本発明の第２実施例の断面構造を示
す。図９において、支持基板４０上にＳＯＩ基板３０が
固定されている。ＳＯＩ基板３０の絶縁体層３５ａが支
持基板４０上に形成され、この絶縁体層３５ａ上にＮ+
型埋込層３２が形成されている。更に、Ｎ+ 型埋込層３
２の上にＮ- 型層３３ａが形成されている。Ｐ+ 型層３
３ｂはＮ- 型層３３ａの上に形成されている。更に、Ｎ
+ 型層３４がＰ+ 型層３３ｂ中に拡散形成されている。
なお、Ｎ- 型層３３ａとＰ+ 型層３３ｂとで第１半導体
領域３３を構成している。第２半導体領域３６は、多結
晶Ｎ+ 型であり、ＳＯＩ基板３０の図示上側表面３０ａ
から前記Ｎ+ 型埋込層３２に達するように形成されてい
る。なお、第２半導体領域３６は、後述する多結晶Ｐ型
層３７中にＮ型不純物をイオン注入することによって形
成される。絶縁体層３５ｂは前記第１半導体領域３３と
第２半導体領域３６とを隔離するように形成されてい
る。また、絶縁体層３５ｂ間の隙間に多結晶Ｐ型層３７
が形成されている。絶縁体層３５ｃがＳＯＩ基板３０の
図示上側表面３０ａを覆うように形成され、この絶縁体
層３５ｃのコンタクトホールに電極４１，４２，４３が
形成されている。電極４１はＮ+ 型層３４にオーミック
コンタクトし、電極４２はＰ+ 型層３３ｂにオーミック
コンタクトし、電極４３はＮ+ 型第２半導体領域３６に
オーミックコンタクトしている。したがって、Ｎ+ 型層
３４はエミッタとなり、Ｐ+ 型層３３ｂはベースとな
り、Ｎ- 型層３３ａはコレクタとなる。また、電極４１
はエミッタ電極となり、電極４２はベース電極となり、
電極４３はコレクタ電極となる。
す。図９において、支持基板４０上にＳＯＩ基板３０が
固定されている。ＳＯＩ基板３０の絶縁体層３５ａが支
持基板４０上に形成され、この絶縁体層３５ａ上にＮ+
型埋込層３２が形成されている。更に、Ｎ+ 型埋込層３
２の上にＮ- 型層３３ａが形成されている。Ｐ+ 型層３
３ｂはＮ- 型層３３ａの上に形成されている。更に、Ｎ
+ 型層３４がＰ+ 型層３３ｂ中に拡散形成されている。
なお、Ｎ- 型層３３ａとＰ+ 型層３３ｂとで第１半導体
領域３３を構成している。第２半導体領域３６は、多結
晶Ｎ+ 型であり、ＳＯＩ基板３０の図示上側表面３０ａ
から前記Ｎ+ 型埋込層３２に達するように形成されてい
る。なお、第２半導体領域３６は、後述する多結晶Ｐ型
層３７中にＮ型不純物をイオン注入することによって形
成される。絶縁体層３５ｂは前記第１半導体領域３３と
第２半導体領域３６とを隔離するように形成されてい
る。また、絶縁体層３５ｂ間の隙間に多結晶Ｐ型層３７
が形成されている。絶縁体層３５ｃがＳＯＩ基板３０の
図示上側表面３０ａを覆うように形成され、この絶縁体
層３５ｃのコンタクトホールに電極４１，４２，４３が
形成されている。電極４１はＮ+ 型層３４にオーミック
コンタクトし、電極４２はＰ+ 型層３３ｂにオーミック
コンタクトし、電極４３はＮ+ 型第２半導体領域３６に
オーミックコンタクトしている。したがって、Ｎ+ 型層
３４はエミッタとなり、Ｐ+ 型層３３ｂはベースとな
り、Ｎ- 型層３３ａはコレクタとなる。また、電極４１
はエミッタ電極となり、電極４２はベース電極となり、
電極４３はコレクタ電極となる。
【００１０】以上の構成によって、第１半導体領域３３
と埋込層３２の電極引き出し用第２半導体領域３６とが
絶縁体層３５ｂで隔離されるため、第１半導体領域３３
のうち埋込層３２より低不純物濃度のＮ- 型層３３ａ及
びこのＮ- 型層３３ａに接しかつ前記埋込層３２に接し
ないＰ+ 型層３３ｂによって形成されるＰＮ接合の耐圧
を上げても、ＮＰＮトランジスタ領域の増加を防ぐこと
ができ、また、ＰＮ接合の耐圧を保ってＮＰＮトランジ
スタ領域を小型にすることができる。
と埋込層３２の電極引き出し用第２半導体領域３６とが
絶縁体層３５ｂで隔離されるため、第１半導体領域３３
のうち埋込層３２より低不純物濃度のＮ- 型層３３ａ及
びこのＮ- 型層３３ａに接しかつ前記埋込層３２に接し
ないＰ+ 型層３３ｂによって形成されるＰＮ接合の耐圧
を上げても、ＮＰＮトランジスタ領域の増加を防ぐこと
ができ、また、ＰＮ接合の耐圧を保ってＮＰＮトランジ
スタ領域を小型にすることができる。
【００１１】図１０は、本発明の第３実施例の断面構造
を示す。図１０において、ＳＯＩ基板５０は支持基板６
０上に固定されている。ＳＯＩ基板５０の絶縁体層５５
ａが支持基板６０上に形成され、この絶縁体層５５ａ上
にＮ+ 型埋込層５２が形成されている。更に、Ｎ+ 型埋
込層５２の上にＮ- 型層５３ａが形成されている。Ｐ +
型層５３ｂ及びＰ+ 型層５３ｃがＮ- 型層５３ａ中に拡
散形成されている。なお、Ｎ- 型層５３ａとＰ+ 型層５
３ｃで第１半導体領域５３を構成している。第２半導体
領域５６は、Ｎ+ 型であり、ＳＯＩ基板５０の図示上側
表面５０ａから前記Ｎ+ 型埋込層５２に達するように配
設されている。この第２半導体領域５６は、後述する多
結晶Ｐ型層５７中にＮ型不純物をイオン注入することに
よって形成される。絶縁体層５５ｂは前記第１半導体領
域５３と第２半導体領域５６とを隔離するように形成さ
れている。また、絶縁体層５５ｂ間の隙間に多結晶Ｐ型
層５７が形成されている。絶縁体層５５ｃがＳＯＩ基板
５０の図示上側表面５０ａを覆うように形成され、この
絶縁体層５５ｃのコンタクトホールに電極６１，６２，
６３が形成されている。電極６１はＰ+ 型層５３ｂにオ
ーミックコンタクトし、電極６２はＰ+ 型層５３ｃにオ
ーミックコンタクトし、電極６３はＮ+ 型第２半導体領
域５６にオーミックコンタクトしている。したがって、
ラテラルＰＮＰトランジスタが構成され、Ｐ+ 型層５３
ｂはエミッタとなり、Ｐ+ 型層５３ｃはコレクタとな
り、Ｎ- 型層５３ａはベースとなる。また、電極６１は
エミッタ電極となり、電極６２はコレクタ電極となり、
電極６３はベース電極となる。
を示す。図１０において、ＳＯＩ基板５０は支持基板６
０上に固定されている。ＳＯＩ基板５０の絶縁体層５５
ａが支持基板６０上に形成され、この絶縁体層５５ａ上
にＮ+ 型埋込層５２が形成されている。更に、Ｎ+ 型埋
込層５２の上にＮ- 型層５３ａが形成されている。Ｐ +
型層５３ｂ及びＰ+ 型層５３ｃがＮ- 型層５３ａ中に拡
散形成されている。なお、Ｎ- 型層５３ａとＰ+ 型層５
３ｃで第１半導体領域５３を構成している。第２半導体
領域５６は、Ｎ+ 型であり、ＳＯＩ基板５０の図示上側
表面５０ａから前記Ｎ+ 型埋込層５２に達するように配
設されている。この第２半導体領域５６は、後述する多
結晶Ｐ型層５７中にＮ型不純物をイオン注入することに
よって形成される。絶縁体層５５ｂは前記第１半導体領
域５３と第２半導体領域５６とを隔離するように形成さ
れている。また、絶縁体層５５ｂ間の隙間に多結晶Ｐ型
層５７が形成されている。絶縁体層５５ｃがＳＯＩ基板
５０の図示上側表面５０ａを覆うように形成され、この
絶縁体層５５ｃのコンタクトホールに電極６１，６２，
６３が形成されている。電極６１はＰ+ 型層５３ｂにオ
ーミックコンタクトし、電極６２はＰ+ 型層５３ｃにオ
ーミックコンタクトし、電極６３はＮ+ 型第２半導体領
域５６にオーミックコンタクトしている。したがって、
ラテラルＰＮＰトランジスタが構成され、Ｐ+ 型層５３
ｂはエミッタとなり、Ｐ+ 型層５３ｃはコレクタとな
り、Ｎ- 型層５３ａはベースとなる。また、電極６１は
エミッタ電極となり、電極６２はコレクタ電極となり、
電極６３はベース電極となる。
【００１２】以上の構成によって、第１半導体領域５３
と埋込層５２の電極引き出し用第２半導体領域５６とが
絶縁体層５５ｂで隔離されるため、第１半導体領域５３
のうち埋込層５２より低不純物濃度のＮ- 型層（ベー
ス）５３ａ及びこのＮ- 型層５３ａに接しかつ前記埋込
層５２に接しないＰ+ 型層（コレクタ）５３ｃによって
形成されるＰＮ接合の耐圧を上げても、ラテラルＰＮＰ
トランジスタ領域の増加を防ぐことができ、また、ＰＮ
接合の耐圧を保ってラテラルＰＮＰトランジスタ領域を
小型にすることができる。なお、上述の各実施例のＰ型
とＮ型とを置き換えた構造も可能である。また、上述の
各実施例においては、トランジスタの場合が挙げてある
が、本発明は、集積回路用トランジスタに限られるので
はなく、集積回路に組み込まれるダイオード等にも応用
可能である。
と埋込層５２の電極引き出し用第２半導体領域５６とが
絶縁体層５５ｂで隔離されるため、第１半導体領域５３
のうち埋込層５２より低不純物濃度のＮ- 型層（ベー
ス）５３ａ及びこのＮ- 型層５３ａに接しかつ前記埋込
層５２に接しないＰ+ 型層（コレクタ）５３ｃによって
形成されるＰＮ接合の耐圧を上げても、ラテラルＰＮＰ
トランジスタ領域の増加を防ぐことができ、また、ＰＮ
接合の耐圧を保ってラテラルＰＮＰトランジスタ領域を
小型にすることができる。なお、上述の各実施例のＰ型
とＮ型とを置き換えた構造も可能である。また、上述の
各実施例においては、トランジスタの場合が挙げてある
が、本発明は、集積回路用トランジスタに限られるので
はなく、集積回路に組み込まれるダイオード等にも応用
可能である。
【００１３】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置によれば、集積回路に組み込まれるトランジス
タ等の素子において、素子の耐圧を保って素子領域を小
型にすることができる。
導体装置によれば、集積回路に組み込まれるトランジス
タ等の素子において、素子の耐圧を保って素子領域を小
型にすることができる。
【図１】本発明の第１実施例の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】前記第１実施例の製造方法説明図である。
【図４】前記第１実施例の製造方法説明図であり、図３
の続きを示すものである。
の続きを示すものである。
【図５】前記第１実施例の製造方法説明図であり、図４
の続きを示すものである。
の続きを示すものである。
【図６】前記第１実施例の製造方法説明図であり、図５
の続きを示すものである。
の続きを示すものである。
【図７】前記第１実施例の製造方法説明図であり、図６
の続きを示すものである。
の続きを示すものである。
【図８】前記第１実施例の製造方法説明図であり、図７
の続きを示すものである。
の続きを示すものである。
【図９】本発明の第２実施例の断面図である。
【図１０】本発明の第３実施例の断面図である。
【図１１】従来例の平面図である。
【図１２】図１１のＢ−Ｂ断面図である。
１０ 半導体基板 １０ａ 半導体基板の表面 ３０、５０ ＳＯＩ基板 ３０ａ、５０ａ ＳＯＩ基板の表面 １２、３２、５２ Ｎ+ 型埋込層 １３、３３、５３ 第１半導体領域 １３ａ、３３ａ、５３ａ Ｎ- 型層 １３ｂ、３３ｂ、５３ｃ Ｐ+ 型層 １６、３６、５６ 第２半導体領域 １５ａ、３５ｂ、５５ｂ 絶縁体層
Claims (1)
- 【請求項１】 一導電型半導体の埋込層と、 前記埋込層より低不純物濃度で前記埋込層に接する一導
電型の半導体層及びこの半導体層に接する他導電型の半
導体層を含む第１半導体領域と、 基板表面から前記埋込層に接する範囲に形成された一導
電型の第２半導体領域と、 前記第１半導体領域の少なくとも他導電型半導体層と前
記第２半導体領域を隔離する絶縁体層とを具備すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18271793A JPH0737975A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18271793A JPH0737975A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737975A true JPH0737975A (ja) | 1995-02-07 |
Family
ID=16123214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18271793A Pending JPH0737975A (ja) | 1993-07-23 | 1993-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737975A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044956A (ja) * | 2003-07-28 | 2005-02-17 | Renesas Technology Corp | 半導体装置 |
| KR100712150B1 (ko) * | 2000-01-17 | 2007-04-27 | 톰슨 라이센싱 | 낮은 비트속도의 데이터 스트림의 리코딩 또는 플레이백 방법, 장치, 및 저장 매체 |
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8723949B2 (en) | 2008-04-09 | 2014-05-13 | Agency For Science, Technology And Research | Fish activity monitoring system for early warning of water contamination |
-
1993
- 1993-07-23 JP JP18271793A patent/JPH0737975A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712150B1 (ko) * | 2000-01-17 | 2007-04-27 | 톰슨 라이센싱 | 낮은 비트속도의 데이터 스트림의 리코딩 또는 플레이백 방법, 장치, 및 저장 매체 |
| JP2005044956A (ja) * | 2003-07-28 | 2005-02-17 | Renesas Technology Corp | 半導体装置 |
| JP2008159675A (ja) * | 2006-12-21 | 2008-07-10 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8723949B2 (en) | 2008-04-09 | 2014-05-13 | Agency For Science, Technology And Research | Fish activity monitoring system for early warning of water contamination |
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