JP3142336B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ベース領域にヘテロエ
ピタキシャル技術を用いた高速、高性能のバイポーラト
ランジスタ及びその製造方法に関する。
ピタキシャル技術を用いた高速、高性能のバイポーラト
ランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】高性能バイポーラトランジスタ装置は、
電子計算機、光通信、各種アナログ回路等の様々な分野
で使用されている。最近ヘテロエピタキシャル技術を取
入れたバイポーラトランジスタがいくつか提案され、試
作されたバイポーラトランジスタの遮断周波数は８０Ｇ
Ｈｚに達しようとしている（例えば、IEEE transon E
lectron Device, vol. ED-38, Feb. 1991, p378，特
開平２−４０９２３号公報、IEDM´ 90, p13 参
照）。
電子計算機、光通信、各種アナログ回路等の様々な分野
で使用されている。最近ヘテロエピタキシャル技術を取
入れたバイポーラトランジスタがいくつか提案され、試
作されたバイポーラトランジスタの遮断周波数は８０Ｇ
Ｈｚに達しようとしている（例えば、IEEE transon E
lectron Device, vol. ED-38, Feb. 1991, p378，特
開平２−４０９２３号公報、IEDM´ 90, p13 参
照）。
【０００３】図５を参照してバイポーラトランジスタの
従来の製造方法を説明する。先ずＰ型シリコン基板１０
１上にＮ+ 不純物層１０２を介してＮ型エピタキシャル
層１０３を形成する（図５（ａ）参照）。その後トレン
チ技術及び酸化膜選択埋込技術を用いて素子間分離とし
ての酸化膜４を形成する（図５（ａ）参照）。次に、素
子領域表面に、ボロンを含む例えばＳｉＧｅからなる層
１０５をエピタキシャル成長させた後、全面に酸化膜１
０６と耐酸化性マスクとなる窒化膜（Ｓｉ3 Ｎ4 膜）１
０７を堆積させ、フォトエッチング技術を用いてエミッ
タベース形成予定領域上に窒化膜１０７と酸化膜１０６
を残置させる（図５（ａ）参照）。その後ポリシリコン
膜１０８を堆積し、このポリシリコン膜１０８にボロン
イオンを注入し、次いで全面にＣＶＤ法を用いて酸化膜
１０９を堆積させた後、エミッタベース形成予定領域上
のＳｉＧｅ層１０５が露出するまで、フォトエッチング
技術を用いてＣＶＤ酸化膜１０９、ポリシリコン膜１０
８、窒化膜１０７、及び酸化膜１０６を開口して開口部
を設ける（図５（ａ）参照）。
従来の製造方法を説明する。先ずＰ型シリコン基板１０
１上にＮ+ 不純物層１０２を介してＮ型エピタキシャル
層１０３を形成する（図５（ａ）参照）。その後トレン
チ技術及び酸化膜選択埋込技術を用いて素子間分離とし
ての酸化膜４を形成する（図５（ａ）参照）。次に、素
子領域表面に、ボロンを含む例えばＳｉＧｅからなる層
１０５をエピタキシャル成長させた後、全面に酸化膜１
０６と耐酸化性マスクとなる窒化膜（Ｓｉ3 Ｎ4 膜）１
０７を堆積させ、フォトエッチング技術を用いてエミッ
タベース形成予定領域上に窒化膜１０７と酸化膜１０６
を残置させる（図５（ａ）参照）。その後ポリシリコン
膜１０８を堆積し、このポリシリコン膜１０８にボロン
イオンを注入し、次いで全面にＣＶＤ法を用いて酸化膜
１０９を堆積させた後、エミッタベース形成予定領域上
のＳｉＧｅ層１０５が露出するまで、フォトエッチング
技術を用いてＣＶＤ酸化膜１０９、ポリシリコン膜１０
８、窒化膜１０７、及び酸化膜１０６を開口して開口部
を設ける（図５（ａ）参照）。
【０００４】その後、全面に酸化膜１１０を形成し、異
方性エッチングを用いてエッチバックすることにより、
上記開口部の側部にのみ酸化膜１１０が残るようにする
（図５（ｂ）参照）。そして高濃度に砒素を添加したポ
リシリコン膜１１１を堆積して上記開口部を埋める（図
５（ｃ）参照）。その後熱処理を施すことにより砒素が
ＳｉＧｅ層１０５に拡散されてＳｉＧｅ層１０５にＮ型
エミッタ層が形成されるとともに、ポリシリコン膜１０
８に注入されたボロンがＳｉＧｅ層１０５を介してＮ型
エピタキシャル層１０３に拡散されて外部ベース領域１
１３がＮ型エピタキシャル層１０３に形成される（図５
（ｃ）参照）。なお、ポリシリコン膜１０８，１１１は
各々ベース電極、エミッタ電極として用いられる。
方性エッチングを用いてエッチバックすることにより、
上記開口部の側部にのみ酸化膜１１０が残るようにする
（図５（ｂ）参照）。そして高濃度に砒素を添加したポ
リシリコン膜１１１を堆積して上記開口部を埋める（図
５（ｃ）参照）。その後熱処理を施すことにより砒素が
ＳｉＧｅ層１０５に拡散されてＳｉＧｅ層１０５にＮ型
エミッタ層が形成されるとともに、ポリシリコン膜１０
８に注入されたボロンがＳｉＧｅ層１０５を介してＮ型
エピタキシャル層１０３に拡散されて外部ベース領域１
１３がＮ型エピタキシャル層１０３に形成される（図５
（ｃ）参照）。なお、ポリシリコン膜１０８，１１１は
各々ベース電極、エミッタ電極として用いられる。
【０００５】
【発明が解決しようとする課題】このような従来の製造
方法においては、ヘテロエピタキシャル技術によってベ
ース層が形成されるとともに、ポリシリコンエミッタ技
術により幅が５０nm以下の拡散層形成が可能になり、こ
れによって高速動作可能なバイポーラトランジスタを得
ることができる。しかし、従来の方法では、外部ベース
拡散層１１３の形を制御することが困難であり、ともす
ればこの外部ベース拡散層によるコレクタベース容量が
大きくなって、バイポーラトランジスタの高速化を妨げ
るという問題があった。
方法においては、ヘテロエピタキシャル技術によってベ
ース層が形成されるとともに、ポリシリコンエミッタ技
術により幅が５０nm以下の拡散層形成が可能になり、こ
れによって高速動作可能なバイポーラトランジスタを得
ることができる。しかし、従来の方法では、外部ベース
拡散層１１３の形を制御することが困難であり、ともす
ればこの外部ベース拡散層によるコレクタベース容量が
大きくなって、バイポーラトランジスタの高速化を妨げ
るという問題があった。
【０００６】本発明は上記問題点を考慮してなされたも
のであって、高速かつ高性能な半導体装置及びその製造
方法を提供することを目的とする。
のであって、高速かつ高性能な半導体装置及びその製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、 第１導電型の半導体層からなるコレクタ層が形成された
半導体基板上の素子分離形成予定領域及び電極間分離形
成予定領域に第１の絶縁膜を埋込むことにより素子分離
領域及び電極間分離領域並びに真性素子領域を形成する
工程と、 前記素子分離領域及び電極間分離領域並びに真性素子領
域が形成された基板全面に第２導電型の半導体層からな
るベース層を形成する工程と、 このベース層上に前記真性素子領域およびこの真性素子
領域をなす前記第１導電型の半導体層と前記第１絶縁膜
との境界を覆うように第２の絶縁膜を形成する工程と、 前記ベース層及び前記第２の絶縁膜を覆う第２導電型の
第１の導電体膜を形成する工程と、 前記第１の導電体膜上に第３の絶縁膜を形成した後、前
記真性素子領域上で開口部を設ける工程と、 前記開口部内に前記第１導電体膜との間を絶縁する側壁
を有した状態で第１導電型の第２の導電体膜を形成した
後、第２の導電体膜から前記ベース層に第１導電型の不
純物を拡散させることによって前記ベース層中に第１導
電型のエミッタ領域を形成する工程と、 を備えていることを特徴とする。
の製造方法は、 第１導電型の半導体層からなるコレクタ層が形成された
半導体基板上の素子分離形成予定領域及び電極間分離形
成予定領域に第１の絶縁膜を埋込むことにより素子分離
領域及び電極間分離領域並びに真性素子領域を形成する
工程と、 前記素子分離領域及び電極間分離領域並びに真性素子領
域が形成された基板全面に第２導電型の半導体層からな
るベース層を形成する工程と、 このベース層上に前記真性素子領域およびこの真性素子
領域をなす前記第１導電型の半導体層と前記第１絶縁膜
との境界を覆うように第２の絶縁膜を形成する工程と、 前記ベース層及び前記第２の絶縁膜を覆う第２導電型の
第１の導電体膜を形成する工程と、 前記第１の導電体膜上に第３の絶縁膜を形成した後、前
記真性素子領域上で開口部を設ける工程と、 前記開口部内に前記第１導電体膜との間を絶縁する側壁
を有した状態で第１導電型の第２の導電体膜を形成した
後、第２の導電体膜から前記ベース層に第１導電型の不
純物を拡散させることによって前記ベース層中に第１導
電型のエミッタ領域を形成する工程と、 を備えていることを特徴とする。
【０００８】また、本発明による半導体装置は、 第１導電型の真性素子領域、及び素子分離領域が形成さ
れた半導体基板と、 この半導体基板上に形成される第２導電型の半導体層か
らなるベース層と、 前記真性素子領域およびこの真性素子領域と前記素子分
離領域との境界を覆うように前記ベース層上に形成され
た第１の絶縁膜と、 この第１の絶縁膜及び前記ベース層を覆うように形成さ
れる第２導電型の第１の導電体膜と、 この第１の導電体膜上に形成される第２の絶縁膜と、 前記真性素子領域上に設けられた、底面が前記ベース層
に達する開口部と、 この開口部内に形成された第２の導電体と、 この開口部内で前記第１の導電体と前記第２の導電体を
絶縁する第３の絶縁膜からなる側壁と、 前記開口部の底面のベース層中に形成される第１導電型
のエミッタ領域と、 を備えていることを特徴とする。
れた半導体基板と、 この半導体基板上に形成される第２導電型の半導体層か
らなるベース層と、 前記真性素子領域およびこの真性素子領域と前記素子分
離領域との境界を覆うように前記ベース層上に形成され
た第１の絶縁膜と、 この第１の絶縁膜及び前記ベース層を覆うように形成さ
れる第２導電型の第１の導電体膜と、 この第１の導電体膜上に形成される第２の絶縁膜と、 前記真性素子領域上に設けられた、底面が前記ベース層
に達する開口部と、 この開口部内に形成された第２の導電体と、 この開口部内で前記第１の導電体と前記第２の導電体を
絶縁する第３の絶縁膜からなる側壁と、 前記開口部の底面のベース層中に形成される第１導電型
のエミッタ領域と、 を備えていることを特徴とする。
【０００９】なお、前記第１の絶縁膜は、前記素子分離
領域上まで延びている前記ベース層を介して前記真性素
子領域と前記素子分離領域との境界を覆うように構成し
ても良い。
領域上まで延びている前記ベース層を介して前記真性素
子領域と前記素子分離領域との境界を覆うように構成し
ても良い。
【００１０】
【実施例】本発明による半導体装置の製造方法の参考例
を図１乃至図２を参照して説明する。図１及び図２は本
参考例によって製造される半導体装置の製造工程を示す
断面図である。
を図１乃至図２を参照して説明する。図１及び図２は本
参考例によって製造される半導体装置の製造工程を示す
断面図である。
【００１１】まずＰ型シリコン基板１上にＮ型の高濃度
不純物を含んでいる高濃度不純物層２を形成し、その後
トレンチ技術及び酸化膜選択埋込み技術を用いて素子間
分離としての酸化膜からなるトレンチ領域４を形成する
（図１（ａ）参照）。次にＣＶＤ法を用いて厚さ５００
nm程度のＣＶＤ酸化膜５を基板全面に形成し、その後ポ
リシリコン膜６を厚さ４００nm程度基板全面に成長させ
る。そして、多結晶シリコン膜６に例えばボロンをドー
ズ量が５０KeV 、１．０×１０16cm-2の条件でイオン注
入し、その後ＣＶＤ法を用いてＣＶＤ酸化膜７を堆積す
る（図１（ａ）参照）。そして例えば９００℃で３０分
間程度のアニールを施した後、例えばアルミニウムから
なる厚さ１００nm程度の金属膜８を形成する（図１
（ａ）参照）。
不純物を含んでいる高濃度不純物層２を形成し、その後
トレンチ技術及び酸化膜選択埋込み技術を用いて素子間
分離としての酸化膜からなるトレンチ領域４を形成する
（図１（ａ）参照）。次にＣＶＤ法を用いて厚さ５００
nm程度のＣＶＤ酸化膜５を基板全面に形成し、その後ポ
リシリコン膜６を厚さ４００nm程度基板全面に成長させ
る。そして、多結晶シリコン膜６に例えばボロンをドー
ズ量が５０KeV 、１．０×１０16cm-2の条件でイオン注
入し、その後ＣＶＤ法を用いてＣＶＤ酸化膜７を堆積す
る（図１（ａ）参照）。そして例えば９００℃で３０分
間程度のアニールを施した後、例えばアルミニウムから
なる厚さ１００nm程度の金属膜８を形成する（図１
（ａ）参照）。
【００１２】次に、後にエミッタベース領域となる領域
上の、金属膜８、ＣＶＤ酸化膜７、ポリシリコン膜６及
びＣＶＤ酸化膜５を、基板１上の高濃度不純物層２が露
出するまで異方性エッチング技術を用いて除去し、開口
幅が１μｍ程度の開口部９を形成する（図１（ａ）参
照）。
上の、金属膜８、ＣＶＤ酸化膜７、ポリシリコン膜６及
びＣＶＤ酸化膜５を、基板１上の高濃度不純物層２が露
出するまで異方性エッチング技術を用いて除去し、開口
幅が１μｍ程度の開口部９を形成する（図１（ａ）参
照）。
【００１３】次に等方性の反応性プラズマエッチングに
よって開口部の側面及び底面に各々露出しているポリシ
リコン膜６及び高濃度不純物層２を１５０nm程度エッチ
ング除去する。すると、開口部９の側面の露出してい
る、ポリシリコン膜６及び高濃度不純物層２の部分に深
さが１５０nm程度のくぼみ（図示せず）が形成される。
その後ＣＶＤ法を用いてＣＶＤ酸化膜１０を全面に被着
した後、開口部９の側面に形成された上記くぼみ部分に
のみＣＶＤ酸化膜１０が残るように反応性イオンエッチ
ングを用いて他の部分のＣＶＤ酸化膜１０をエッチング
除去する（図１（ｂ）参照）。
よって開口部の側面及び底面に各々露出しているポリシ
リコン膜６及び高濃度不純物層２を１５０nm程度エッチ
ング除去する。すると、開口部９の側面の露出してい
る、ポリシリコン膜６及び高濃度不純物層２の部分に深
さが１５０nm程度のくぼみ（図示せず）が形成される。
その後ＣＶＤ法を用いてＣＶＤ酸化膜１０を全面に被着
した後、開口部９の側面に形成された上記くぼみ部分に
のみＣＶＤ酸化膜１０が残るように反応性イオンエッチ
ングを用いて他の部分のＣＶＤ酸化膜１０をエッチング
除去する（図１（ｂ）参照）。
【００１４】次に開口部９の底面に露出した高濃度不純
物層２上のみに、低濃度（ほぼ１．０×１０16cm-3程
度）にＮ型にドープされた単結晶シリコンエピタキシャ
ル層１１を、その厚さがＣＶＤ酸化膜５の厚さに上記く
ぼみの深さを加えた値にほぼ等しくなるまで成長させる
（図１（ｃ）参照）。すなわち、エピタキシャル層１１
の上面はＣＶＤ酸化膜５の上面とほぼ同じ高さとなる。
なお、この時Ｎ型の高濃度不純物層２はコレクタコンタ
クト（図示せず）に接続されているため、低濃度エピタ
キシャル層１１はコレクタの一部を形成している。その
後、例えばＮＨ4 Ｆ溶液に浸漬することにより開口部９
の側面のくぼみに残されたＣＶＤ酸化膜１０を除去する
（図１（ｃ）参照）。この時開口部９の側面に露出して
いる、ＣＶＤ酸化膜７の一部分も除去される。その後例
えば硫酸過酸化水素混合液に浸漬することによりアルミ
ニウム膜８を除去する（図１（ｃ）参照）。
物層２上のみに、低濃度（ほぼ１．０×１０16cm-3程
度）にＮ型にドープされた単結晶シリコンエピタキシャ
ル層１１を、その厚さがＣＶＤ酸化膜５の厚さに上記く
ぼみの深さを加えた値にほぼ等しくなるまで成長させる
（図１（ｃ）参照）。すなわち、エピタキシャル層１１
の上面はＣＶＤ酸化膜５の上面とほぼ同じ高さとなる。
なお、この時Ｎ型の高濃度不純物層２はコレクタコンタ
クト（図示せず）に接続されているため、低濃度エピタ
キシャル層１１はコレクタの一部を形成している。その
後、例えばＮＨ4 Ｆ溶液に浸漬することにより開口部９
の側面のくぼみに残されたＣＶＤ酸化膜１０を除去する
（図１（ｃ）参照）。この時開口部９の側面に露出して
いる、ＣＶＤ酸化膜７の一部分も除去される。その後例
えば硫酸過酸化水素混合液に浸漬することによりアルミ
ニウム膜８を除去する（図１（ｃ）参照）。
【００１５】次に開口部９の側面に露出しているポリシ
リコン膜６及び開口部９の底面に露出しているエピタキ
シャル層１１上にのみ選択的にエピタキシャル成長によ
り厚さ１００nm程度の、高濃度（５×１０18cm-3程度）
にボロンが添加されたＳｉＧｅからなるＳｉＧｅ層１２
を形成する（図２（ａ）参照）。
リコン膜６及び開口部９の底面に露出しているエピタキ
シャル層１１上にのみ選択的にエピタキシャル成長によ
り厚さ１００nm程度の、高濃度（５×１０18cm-3程度）
にボロンが添加されたＳｉＧｅからなるＳｉＧｅ層１２
を形成する（図２（ａ）参照）。
【００１６】続いてＣＶＤ法を用いて厚さが２００nm程
度のＣＶＤ酸化膜１３を基板全面に被着し、反応性イオ
ンエッチングを用いてエッチングすることにより開口部
９の側面にのみＣＶＤ酸化膜１３を残す（図２（ｂ）参
照）。その後厚さが２００nm程度のポリシリコン膜１４
を形成し、このポリシリコン膜１４に砒素をドーズ量５
０KeV 、１．０×１０16cm-2の条件でイオン注入し、更
に所望の熱処理を施すことによって、ポリシリコン膜１
４に添加された砒素をエピタキシャル層１２に拡散さ
せ、これによりＮ型のエミッタ領域１５を形成するとと
もに内部ベース領域を形成する（図２（ｃ）参照）。続
いて基板全面に例えばアルミニウムからなる金属膜を堆
積した後、パターニングを行って配線層を形成し、バイ
ポーラトランジスタを形成する（図示せず）。
度のＣＶＤ酸化膜１３を基板全面に被着し、反応性イオ
ンエッチングを用いてエッチングすることにより開口部
９の側面にのみＣＶＤ酸化膜１３を残す（図２（ｂ）参
照）。その後厚さが２００nm程度のポリシリコン膜１４
を形成し、このポリシリコン膜１４に砒素をドーズ量５
０KeV 、１．０×１０16cm-2の条件でイオン注入し、更
に所望の熱処理を施すことによって、ポリシリコン膜１
４に添加された砒素をエピタキシャル層１２に拡散さ
せ、これによりＮ型のエミッタ領域１５を形成するとと
もに内部ベース領域を形成する（図２（ｃ）参照）。続
いて基板全面に例えばアルミニウムからなる金属膜を堆
積した後、パターニングを行って配線層を形成し、バイ
ポーラトランジスタを形成する（図示せず）。
【００１７】このようにして形成されるバイポーラトラ
ンジスタにおいては、ポリシリコン層６とシリコンエピ
タキシャル層１１との間の平均距離が従来のバイポーラ
トランジスタのそれに比べて長いため、エピタキシャル
層１１に外部ベース拡散層が形成されにくくなり、これ
によりコレクタベース接合容量が大幅に減少してトラン
ジスタの遮断周波数が大きく向上し、高速高性能のバイ
ポーラトランジスタを得ることができる。
ンジスタにおいては、ポリシリコン層６とシリコンエピ
タキシャル層１１との間の平均距離が従来のバイポーラ
トランジスタのそれに比べて長いため、エピタキシャル
層１１に外部ベース拡散層が形成されにくくなり、これ
によりコレクタベース接合容量が大幅に減少してトラン
ジスタの遮断周波数が大きく向上し、高速高性能のバイ
ポーラトランジスタを得ることができる。
【００１８】なお、外部ベースと、ポリシリコン膜６
と、内部ベースとのリンクは、高濃度にボロンが添加さ
れたＳｉＧｅ層１２が行う。
と、内部ベースとのリンクは、高濃度にボロンが添加さ
れたＳｉＧｅ層１２が行う。
【００１９】なお上記参考例においては、エピタキシャ
ル層１２をＳｉＧｅからなる材料で形成したが、シリコ
ンよりバンドギャップの小さいヘテロ材料を用いても良
い。
ル層１２をＳｉＧｅからなる材料で形成したが、シリコ
ンよりバンドギャップの小さいヘテロ材料を用いても良
い。
【００２０】次に本発明による半導体装置の参考例の断
面図を図２（ｃ）に示す。この参考例の半導体装置は、
Ｐ型シリコン基板１上に、Ｎ型の高濃度不純物層２及び
素子間分離としてのトレンチ領域４が形成されている。
そして、ＣＶＤ酸化膜５、ボロンをドープしたポリシリ
コン膜６、及びＣＶＤ酸化膜７が順次積層されている。
これらの積層膜中に、高濃度不純物層２と接続するため
に開口部が設けられ、この開口部の開口幅は、ポリシリ
コン膜６の方がＣＶＤ酸化膜５よりも大きい。そして、
ＣＶＤ酸化膜５の開口部分に、低濃度のＮ型の不純物が
ドープされた単結晶シリコンのエピタキシャル層１１が
形成されている。そして、このエピタキシャル層１１上
及びポリシリコン膜６の側面に高濃度にボロンがドープ
されたＳｉＧｅからなる半導体層１２が形成され、更に
上記開口部の側面にＣＶＤ酸化膜からなる側壁１３が形
成されている。そして、ＣＶＤ酸化膜７，１３及びＳｉ
Ｇｅ層１２を覆うように高濃度に砒素がドープされたポ
リシリコン層１４が形成され、このポリシリコン膜１４
から不純物である砒素をＳｉＧｅ層１２に拡散させるこ
とによってエミッタ領域を形成する。
面図を図２（ｃ）に示す。この参考例の半導体装置は、
Ｐ型シリコン基板１上に、Ｎ型の高濃度不純物層２及び
素子間分離としてのトレンチ領域４が形成されている。
そして、ＣＶＤ酸化膜５、ボロンをドープしたポリシリ
コン膜６、及びＣＶＤ酸化膜７が順次積層されている。
これらの積層膜中に、高濃度不純物層２と接続するため
に開口部が設けられ、この開口部の開口幅は、ポリシリ
コン膜６の方がＣＶＤ酸化膜５よりも大きい。そして、
ＣＶＤ酸化膜５の開口部分に、低濃度のＮ型の不純物が
ドープされた単結晶シリコンのエピタキシャル層１１が
形成されている。そして、このエピタキシャル層１１上
及びポリシリコン膜６の側面に高濃度にボロンがドープ
されたＳｉＧｅからなる半導体層１２が形成され、更に
上記開口部の側面にＣＶＤ酸化膜からなる側壁１３が形
成されている。そして、ＣＶＤ酸化膜７，１３及びＳｉ
Ｇｅ層１２を覆うように高濃度に砒素がドープされたポ
リシリコン層１４が形成され、このポリシリコン膜１４
から不純物である砒素をＳｉＧｅ層１２に拡散させるこ
とによってエミッタ領域を形成する。
【００２１】次に本発明による半導体装置の製造方法の
一実施例を図３乃至図４を参照して説明する。図３及び
図４は本実施例によって製造される半導体装置の製造工
程を示す断面図である。
一実施例を図３乃至図４を参照して説明する。図３及び
図４は本実施例によって製造される半導体装置の製造工
程を示す断面図である。
【００２２】まず、Ｐ型シリコン基板２１上にＮ型の高
濃度不純物を含んだ高濃度不純物層２２を形成し、更に
その上にＮ型の比較的低濃度（ほぼ１．０×１０16cm-3
程度）のエピタキシャル層２３を気相成長法を用いて形
成した後、トレンチ技術及び酸化膜選択埋込み技術を用
いて素子間分離としてのトレンチ領域２４、及び酸化膜
２４ａを形成する（図３（ａ）参照）。この分離酸化膜
２４ａは真性素子領域２３ａとコレクタコンタクト部
（図示せず）とを分離する電極間分離領域に形成され
る。又高濃度不純物層２２はコレクタコンタクト（図示
せず）に接続されているため、エピタキシャル層２３は
コレクタの一部を形成している。
濃度不純物を含んだ高濃度不純物層２２を形成し、更に
その上にＮ型の比較的低濃度（ほぼ１．０×１０16cm-3
程度）のエピタキシャル層２３を気相成長法を用いて形
成した後、トレンチ技術及び酸化膜選択埋込み技術を用
いて素子間分離としてのトレンチ領域２４、及び酸化膜
２４ａを形成する（図３（ａ）参照）。この分離酸化膜
２４ａは真性素子領域２３ａとコレクタコンタクト部
（図示せず）とを分離する電極間分離領域に形成され
る。又高濃度不純物層２２はコレクタコンタクト（図示
せず）に接続されているため、エピタキシャル層２３は
コレクタの一部を形成している。
【００２３】次にシリコン基板２１の全面にエピタキシ
ャル成長により厚さ１００nm程度の、高濃度（ほぼ５×
１０18cm-3程度）にボロンが添加されたＳｉＧｅ層２５
を形成し、更にその上にＣＶＤ法を用いて絶縁膜として
厚さが５０nm程度のＣＶＤ酸化膜２６と、耐酸化性絶縁
膜として厚さが１００nm程度のシリコン窒化膜（Ｓｉ3
Ｎ4 膜）９を形成する。次いで反応性プラズマエッチン
グを用いて真性素子領域２３ａ以外の領域の窒化膜２７
を下地のＣＶＤ酸化膜２６が露出するまで除去する。こ
の時、残った窒化膜２７は真性素子領域２３ａを覆って
いる。次にこの残っている窒化膜２７をマスクにして例
えばＮＨ4 Ｆ溶液を用いて、真性素子領域２３ａ以外の
領域の酸化膜を下地のＳｉＧｅ層２５が露出するまでエ
ッチング除去する。その後全面に厚さが４００nm程度の
ポリシリコン膜２８を形成する（図３（ａ）参照）。そ
して、ポリシリコン膜２８にボロンをドーズ量５０KeV
、１×１０16cm-2の条件でイオン注入する（図３
（ａ）参照）。
ャル成長により厚さ１００nm程度の、高濃度（ほぼ５×
１０18cm-3程度）にボロンが添加されたＳｉＧｅ層２５
を形成し、更にその上にＣＶＤ法を用いて絶縁膜として
厚さが５０nm程度のＣＶＤ酸化膜２６と、耐酸化性絶縁
膜として厚さが１００nm程度のシリコン窒化膜（Ｓｉ3
Ｎ4 膜）９を形成する。次いで反応性プラズマエッチン
グを用いて真性素子領域２３ａ以外の領域の窒化膜２７
を下地のＣＶＤ酸化膜２６が露出するまで除去する。こ
の時、残った窒化膜２７は真性素子領域２３ａを覆って
いる。次にこの残っている窒化膜２７をマスクにして例
えばＮＨ4 Ｆ溶液を用いて、真性素子領域２３ａ以外の
領域の酸化膜を下地のＳｉＧｅ層２５が露出するまでエ
ッチング除去する。その後全面に厚さが４００nm程度の
ポリシリコン膜２８を形成する（図３（ａ）参照）。そ
して、ポリシリコン膜２８にボロンをドーズ量５０KeV
、１×１０16cm-2の条件でイオン注入する（図３
（ａ）参照）。
【００２４】次にポリシリコン膜２８上に、ＣＶＤ法を
用いて厚さが３００nm程度のＣＶＤ酸化膜２９を形成
し、その後エミッタ拡散領域に対応する領域上の、ＣＶ
Ｄ酸化膜２９、ポリシリコン膜２８、窒化膜２７、及び
ＣＶＤ酸化膜２６を、下地のＳｉＧｅ層２５が露出する
まで異方性エッチングを用いてエッチング除去し、開口
幅が１μｍ程度の開口部３０を形成する（図３（ｂ）参
照）。
用いて厚さが３００nm程度のＣＶＤ酸化膜２９を形成
し、その後エミッタ拡散領域に対応する領域上の、ＣＶ
Ｄ酸化膜２９、ポリシリコン膜２８、窒化膜２７、及び
ＣＶＤ酸化膜２６を、下地のＳｉＧｅ層２５が露出する
まで異方性エッチングを用いてエッチング除去し、開口
幅が１μｍ程度の開口部３０を形成する（図３（ｂ）参
照）。
【００２５】続いてＣＶＤ法によりＣＶＤ酸化膜３１を
全面被着した後、開口部３０の側面にのみＣＶＤ酸化膜
３１が残るように異方性エッチングを用いて他の部分の
ＣＶＤ酸化膜３１をエッチング除去する（図４（ａ）参
照）。次に厚さが２００nm程度のポリシリコン膜３２を
全面に被着し、このポリシリコン膜３２に砒素をドーズ
量５０KeV 、１×１０16cm-2の条件でイオン注入した
後、所望の熱処理を施すことによりポリシリコン膜３２
に注入された砒素をＳｉＧｅからなるエピタキシャル層
２５に拡散させてＮ型のエミッタ領域を形成するととも
に内部ベース領域を形成する（図４（ｂ）参照）その後
基板全面に例えばアルミニウムからなる金属膜を被着
し、この金属膜をパターニングして配線層を形成してバ
イポーラトランジスタを形成する（図示せず）。
全面被着した後、開口部３０の側面にのみＣＶＤ酸化膜
３１が残るように異方性エッチングを用いて他の部分の
ＣＶＤ酸化膜３１をエッチング除去する（図４（ａ）参
照）。次に厚さが２００nm程度のポリシリコン膜３２を
全面に被着し、このポリシリコン膜３２に砒素をドーズ
量５０KeV 、１×１０16cm-2の条件でイオン注入した
後、所望の熱処理を施すことによりポリシリコン膜３２
に注入された砒素をＳｉＧｅからなるエピタキシャル層
２５に拡散させてＮ型のエミッタ領域を形成するととも
に内部ベース領域を形成する（図４（ｂ）参照）その後
基板全面に例えばアルミニウムからなる金属膜を被着
し、この金属膜をパターニングして配線層を形成してバ
イポーラトランジスタを形成する（図示せず）。
【００２６】上述のようにして形成されるバイポーラト
ランジスタにおいては、窒化膜２７及びＣＶＤ酸化膜２
６が完全に真性素子領域２３ａを覆っていることによ
り、その後の熱処理によるポリシリコン膜２８から真性
素子領域２３ａへのボロンの拡散が無くなり、外部ベー
ス拡散層は形成されない。すなわち、エッチングストッ
パとしての窒化膜２７に更にボロンの拡散を防止する役
目をも担わせている。これによってコレクタベース接合
容量が大幅に減少してバイポーラトランジスタの遮断周
波数を大きく向上させることが可能となり、高速なバイ
ポーラトランジスタを得ることができる。
ランジスタにおいては、窒化膜２７及びＣＶＤ酸化膜２
６が完全に真性素子領域２３ａを覆っていることによ
り、その後の熱処理によるポリシリコン膜２８から真性
素子領域２３ａへのボロンの拡散が無くなり、外部ベー
ス拡散層は形成されない。すなわち、エッチングストッ
パとしての窒化膜２７に更にボロンの拡散を防止する役
目をも担わせている。これによってコレクタベース接合
容量が大幅に減少してバイポーラトランジスタの遮断周
波数を大きく向上させることが可能となり、高速なバイ
ポーラトランジスタを得ることができる。
【００２７】なお、外部ベースのポリシリコン膜２８と
内部ベースのリンクは高濃度にボロンが添加されたエピ
タキシャル層２５が行う。一般に同時ドープ非選択エピ
タキシャル技術を用いた場合シリコン上よりも酸化膜上
で不純物（本実施例ではボロン）は高濃度になる傾向が
あるため、エピタキシャル層２５中のボロン濃度は内部
ベース領域中（開口部３０の直下）で合わせこんでおけ
ば十分に外部ベースとのリンクは確保できる。逆に言え
ば、リンクを確保するためには、トランジスタ特性が劣
化するほどボロンを高濃度にドープする必要がないこと
になる。
内部ベースのリンクは高濃度にボロンが添加されたエピ
タキシャル層２５が行う。一般に同時ドープ非選択エピ
タキシャル技術を用いた場合シリコン上よりも酸化膜上
で不純物（本実施例ではボロン）は高濃度になる傾向が
あるため、エピタキシャル層２５中のボロン濃度は内部
ベース領域中（開口部３０の直下）で合わせこんでおけ
ば十分に外部ベースとのリンクは確保できる。逆に言え
ば、リンクを確保するためには、トランジスタ特性が劣
化するほどボロンを高濃度にドープする必要がないこと
になる。
【００２８】なお、上記実施例においては、エピタキシ
ャル層２５を、高濃度にボロンが添加されたＳｉＧｅか
らなる材料で形成したが、シリコンよりバンドギャップ
の小さいヘテロ材料を用いても良い。
ャル層２５を、高濃度にボロンが添加されたＳｉＧｅか
らなる材料で形成したが、シリコンよりバンドギャップ
の小さいヘテロ材料を用いても良い。
【００２９】次に本発明による半導体装置の一実施例の
断面図を図４（ｂ）に示す。この実施例の半導体装置
は、Ｐ型シリコン基板２１上にＮ型の高濃度不純物層２
２、Ｎ型の比較的低濃度のエピタキシャル層２３が形成
されているとともに、酸化膜からなる素子分離領域２４
及び電極間分離領域２４ａが形成されている。なお、電
極間分離領域２４ａは真性素子領域２３ａとコレクタコ
ンタクト部（図示せず）とを分離するものである。
断面図を図４（ｂ）に示す。この実施例の半導体装置
は、Ｐ型シリコン基板２１上にＮ型の高濃度不純物層２
２、Ｎ型の比較的低濃度のエピタキシャル層２３が形成
されているとともに、酸化膜からなる素子分離領域２４
及び電極間分離領域２４ａが形成されている。なお、電
極間分離領域２４ａは真性素子領域２３ａとコレクタコ
ンタクト部（図示せず）とを分離するものである。
【００３０】又、高濃度にボロンが添加されたＳｉＧｅ
層２５が真性素子領域２３ａ、素子分離領域２４、及び
電極間分離領域２４ａを覆うように形成されている。そ
してＣＶＤ酸化膜２６及びＳｉ3 Ｎ4 膜２７からなる積
層体が、真性素子領域２３ａを覆うようにＳｉＧｅ層２
５上に形成され、更に上記積層体及びＳｉＧｅ層２５を
覆うように、ボロンが添加されたポリシリコン膜２８及
びＣＶＤ酸化膜２９が積層されている。そしてＳｉＧｅ
層２５が露出するまで真性素子領域２３ａ上の、ＣＶＤ
酸化膜２９、ポリシリコン膜２８、Ｓｉ3 Ｎ4 膜２７、
及びＣＶＤ酸化膜２６に開口部が設けられ、この開口部
の側面にＣＶＤ酸化膜からなる側壁３１が設けられてい
る。又、開口部の底面のＳｉＧｅ層２５中にＮ型のエミ
ッタ領域３３が形成され、このエミッタ領域３３と接続
されるエミッタ電極となるＮ型のポリシリコン膜３２が
上記開口部を埋めるように形成されている。
層２５が真性素子領域２３ａ、素子分離領域２４、及び
電極間分離領域２４ａを覆うように形成されている。そ
してＣＶＤ酸化膜２６及びＳｉ3 Ｎ4 膜２７からなる積
層体が、真性素子領域２３ａを覆うようにＳｉＧｅ層２
５上に形成され、更に上記積層体及びＳｉＧｅ層２５を
覆うように、ボロンが添加されたポリシリコン膜２８及
びＣＶＤ酸化膜２９が積層されている。そしてＳｉＧｅ
層２５が露出するまで真性素子領域２３ａ上の、ＣＶＤ
酸化膜２９、ポリシリコン膜２８、Ｓｉ3 Ｎ4 膜２７、
及びＣＶＤ酸化膜２６に開口部が設けられ、この開口部
の側面にＣＶＤ酸化膜からなる側壁３１が設けられてい
る。又、開口部の底面のＳｉＧｅ層２５中にＮ型のエミ
ッタ領域３３が形成され、このエミッタ領域３３と接続
されるエミッタ電極となるＮ型のポリシリコン膜３２が
上記開口部を埋めるように形成されている。
【００３１】この実施例の半導体装置は本発明の製造方
法によって製造される半導体装置と同様の効果を有して
いることは云うまでもない。
法によって製造される半導体装置と同様の効果を有して
いることは云うまでもない。
【００３２】なお、以上説明した実施例ではＮＰＮ型の
バイポーラトランジスタについて説明したが、ＰＮＰ型
のバイポーラトランジスタについても同様にして高速か
つ高性能なものとすることができる。
バイポーラトランジスタについて説明したが、ＰＮＰ型
のバイポーラトランジスタについても同様にして高速か
つ高性能なものとすることができる。
【００３３】
【発明の効果】本発明によれば、高速かつ高性能の半導
体装置を得ることができる。
体装置を得ることができる。
【図１】本発明の参考例によって製造される半導体装置
の工程断面図。
の工程断面図。
【図２】本発明の参考例によって製造される半導体装置
の工程断面図。
の工程断面図。
【図３】本発明の実施例によって製造される半導体装置
の工程断面図。
の工程断面図。
【図４】本発明の実施例によって製造される半導体装置
の工程断面図。
の工程断面図。
【図５】従来の製造方法を示す工程断面図。
１ シリコン基板（Ｐ型） ２ 高濃度不純物層（Ｎ型） ４ 素子分離領域 ５ ＣＶＤ酸化膜 ６ ポリシリコン膜（Ｐ型） ７ ＣＶＤ酸化膜 ９ 開口部 １１ エピタキシャル層（Ｎ型） １２ ＳｉＧｅ層（Ｐ型） １３ ＣＶＤ酸化膜 １４ ポリシリコン膜（Ｎ型） １５ エミッタ領域
Claims (3)
- 【請求項１】第１導電型の半導体層からなるコレクタ層
が形成された半導体基板上の素子分離形成予定領域及び
電極間分離形成予定領域に第１の絶縁膜を埋込むことに
より素子分離領域及び電極間分離領域並びに真性素子領
域を形成する工程と、 前記素子分離領域及び電極間分離領域並びに真性素子領
域が形成された基板全面に第２導電型の半導体層からな
るベース層を形成する工程と、 このベース層上に前記真性素子領域およびこの真性素子
領域をなす前記第１導電型の半導体層と前記第１絶縁膜
との境界を覆うように第２の絶縁膜を形成する工程と、 前記ベース層及び前記第２の絶縁膜を覆う第２導電型の
第１の導電体膜を形成する工程と、 前記第１の導電体膜上に第３の絶縁膜を形成した後、前
記真性素子領域上で開口部を設ける工程と、 前記開口部内に前記第１導電体膜との間を絶縁する側壁
を有した状態で第１導電型の第２の導電体膜を形成した
後、第２の導電体膜から前記ベース層に第１導電型の不
純物を拡散させることによって前記ベース層中に第１導
電型のエミッタ領域を形成する工程と、 を備えていることを特徴とする半導体装置の製造方法。 - 【請求項２】第１導電型の真性素子領域、及び素子分離
領域が形成された半導体基板と、 この半導体基板上に形成される第２導電型の半導体層か
らなるベース層と、 前記真性素子領域およびこの真性素子領域と前記素子分
離領域との境界を覆うように前記ベース層上に形成され
た第１の絶縁膜と、 この第１の絶縁膜及び前記ベース層を覆うように形成さ
れる第２導電型の第１の導電体膜と、 この第１の導電体膜上に形成される第２の絶縁膜と、 前記真性素子領域上に設けられた、底面が前記ベース層
に達する開口部と、 この開口部内に形成された第２の導電体と、 この開口部内で前記第１の導電体と前記第２の導電体を
絶縁する第３の絶縁膜からなる側壁と、 前記開口部の底面のベース層中に形成される第１導電型
のエミッタ領域と、 を備えていることを特徴とする半導体装置。 - 【請求項３】前記第１の絶縁膜は、前記素子分離領域上
まで延びている前記ベース層を介して前記真性素子領域
と前記素子分離領域との境界を覆うことを特徴とする請
求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03345455A JP3142336B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03345455A JP3142336B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175222A JPH05175222A (ja) | 1993-07-13 |
| JP3142336B2 true JP3142336B2 (ja) | 2001-03-07 |
Family
ID=18376712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03345455A Expired - Fee Related JP3142336B2 (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142336B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102003533B1 (ko) * | 2017-07-13 | 2019-07-24 | 임대순 | 비료살포기용 잔량 확인 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002033738A1 (fr) * | 2000-10-16 | 2002-04-25 | Hitachi, Ltd. | Dispositif a semi-conducteur et son procede de fabrication |
| US6803642B2 (en) | 2001-12-06 | 2004-10-12 | International Business Machines Corporation | Bipolar device having non-uniform depth base-emitter junction |
| JP3719998B2 (ja) | 2002-04-01 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US8232156B2 (en) | 2010-11-04 | 2012-07-31 | International Business Machines Corporation | Vertical heterojunction bipolar transistors with reduced base-collector junction capacitance |
| TWI755694B (zh) * | 2020-03-12 | 2022-02-21 | 力晶積成電子製造股份有限公司 | 半導體元件及其製造方法 |
-
1991
- 1991-12-26 JP JP03345455A patent/JP3142336B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102003533B1 (ko) * | 2017-07-13 | 2019-07-24 | 임대순 | 비료살포기용 잔량 확인 장치 |
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| Publication number | Publication date |
|---|---|
| JPH05175222A (ja) | 1993-07-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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