JPH11232795A - ビットクロック再生装置 - Google Patents
ビットクロック再生装置Info
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- JPH11232795A JPH11232795A JP3464698A JP3464698A JPH11232795A JP H11232795 A JPH11232795 A JP H11232795A JP 3464698 A JP3464698 A JP 3464698A JP 3464698 A JP3464698 A JP 3464698A JP H11232795 A JPH11232795 A JP H11232795A
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Abstract
(57)【要約】
【課題】 外部からの周波数検出用クロックを必要とせ
ず、デジタル入力信号のみにて所望の周波数のビットク
ロックを得られるビットクロック再生装置を実現する。 【解決手段】 VCO回路1と分周器2と位相比較器3
とループフィルタ4とからなるPLL回路に、デジタル
入力信号のデータフォーマットから同期を検出するフレ
ーム同期検出回路5と、その検出結果を一定期間モニタ
するタイマー回路6と、デジタル入力信号と分周器2の
出力信号とを入力とする簡易周波数比較回路7とを設
け、フレーム同期検出回路5およびタイマー回路6によ
りPLLの疑似同期状態を検出して、簡易周波数比較回
路7により所望の周波数へVCO回路1の発振出力をシ
フトさせるように位相比較器3を制御することで、正し
い周波数でロックするビットクロック再生動作を実現す
る。
ず、デジタル入力信号のみにて所望の周波数のビットク
ロックを得られるビットクロック再生装置を実現する。 【解決手段】 VCO回路1と分周器2と位相比較器3
とループフィルタ4とからなるPLL回路に、デジタル
入力信号のデータフォーマットから同期を検出するフレ
ーム同期検出回路5と、その検出結果を一定期間モニタ
するタイマー回路6と、デジタル入力信号と分周器2の
出力信号とを入力とする簡易周波数比較回路7とを設
け、フレーム同期検出回路5およびタイマー回路6によ
りPLLの疑似同期状態を検出して、簡易周波数比較回
路7により所望の周波数へVCO回路1の発振出力をシ
フトさせるように位相比較器3を制御することで、正し
い周波数でロックするビットクロック再生動作を実現す
る。
Description
【0001】
【発明の属する技術分野】本発明は、デジタル入力信号
からその入力信号を受信するためのクロック再生を行う
ビットクロック再生装置に関する。
からその入力信号を受信するためのクロック再生を行う
ビットクロック再生装置に関する。
【0002】
【従来の技術】音声信号をデジタル伝送するBS放送等
においては、デジタル信号の受信装置において受信信号
に同期したビットクロックを再生することが必要とな
る。従来、ビットクロック再生機能を得るための回路と
しては、電圧制御型発振器(以下「VCO回路」と記述
する)と、その発振出力を分周する分周器と、その分周
器の出力と受信したデジタル信号との位相比較を行う位
相比較器と、その位相比較器の出力をVCO回路への入
力電圧へ変換するループフィルタ等からなるPLL回路
にて実現される。
においては、デジタル信号の受信装置において受信信号
に同期したビットクロックを再生することが必要とな
る。従来、ビットクロック再生機能を得るための回路と
しては、電圧制御型発振器(以下「VCO回路」と記述
する)と、その発振出力を分周する分周器と、その分周
器の出力と受信したデジタル信号との位相比較を行う位
相比較器と、その位相比較器の出力をVCO回路への入
力電圧へ変換するループフィルタ等からなるPLL回路
にて実現される。
【0003】以下、図面を参照しながら従来のPLL回
路を用いたビットクロック再生装置について説明する。
図3は従来のビットクロック再生装置の構成を示すブロ
ック図である。図3において、31はVCO回路、32
は分周器、33は位相比較器、34はループフィルタ、
35は周波数比較回路である。
路を用いたビットクロック再生装置について説明する。
図3は従来のビットクロック再生装置の構成を示すブロ
ック図である。図3において、31はVCO回路、32
は分周器、33は位相比較器、34はループフィルタ、
35は周波数比較回路である。
【0004】この従来のビットクロック再生装置は、V
CO回路31と、分周器32と、位相比較器33と、ル
ープフィルタ34と、周波数比較回路35とを備えてい
る。以上のように構成された従来のビットクロック再生
装置の動作について、以下に説明する。VCO回路31
の発振出力を分周器32で所定の分周比に分周した後、
その分周出力とビットクロックを再生させるデジタル入
力信号とを位相比較器33に入力して位相比較を行い、
その出力をループフィルタ34へ入力する。位相比較器
33とループフィルタ34にて位相比較結果の位相差分
を打ち消すようにVCO回路31を制御するためのアナ
ログ電圧を発生してVCO回路31へ入力することで、
デジタル入力信号に位相同期したクロックを再生するP
LL回路を構成する。この場合、デジタル入力信号は”
1”、”0”のランダムデータであるため、このデジタ
ル入力信号を用いて位相比較は行えるが周波数の比較は
行うことができない。このため、VCO回路31の周波
数可変範囲が広い場合、所望のビットクロック周波数の
整数倍または整数分の1の周波数にロックする可能性が
ある。場合によっては所望の周波数の整数比の周波数に
ロックすることも考えられる。この所望の周波数以外の
周波数にPLLがロックしている状態を、以後、疑似同
期状態と記述する。この疑似同期状態を避けるために周
波数比較回路35を設けている。すなわち、基準となる
周波数検出用クロックを外部から入力してその周波数検
出用クロックと分周器32の出力との周波数比較を周波
数比較回路35にて実施することで疑似同期状態を検出
し、それによってVCO回路31の発振出力を所望の周
波数方向へシフトさせるように位相比較器33の出力を
制御し、所望の周波数にPLLがロックするようにして
いる。
CO回路31と、分周器32と、位相比較器33と、ル
ープフィルタ34と、周波数比較回路35とを備えてい
る。以上のように構成された従来のビットクロック再生
装置の動作について、以下に説明する。VCO回路31
の発振出力を分周器32で所定の分周比に分周した後、
その分周出力とビットクロックを再生させるデジタル入
力信号とを位相比較器33に入力して位相比較を行い、
その出力をループフィルタ34へ入力する。位相比較器
33とループフィルタ34にて位相比較結果の位相差分
を打ち消すようにVCO回路31を制御するためのアナ
ログ電圧を発生してVCO回路31へ入力することで、
デジタル入力信号に位相同期したクロックを再生するP
LL回路を構成する。この場合、デジタル入力信号は”
1”、”0”のランダムデータであるため、このデジタ
ル入力信号を用いて位相比較は行えるが周波数の比較は
行うことができない。このため、VCO回路31の周波
数可変範囲が広い場合、所望のビットクロック周波数の
整数倍または整数分の1の周波数にロックする可能性が
ある。場合によっては所望の周波数の整数比の周波数に
ロックすることも考えられる。この所望の周波数以外の
周波数にPLLがロックしている状態を、以後、疑似同
期状態と記述する。この疑似同期状態を避けるために周
波数比較回路35を設けている。すなわち、基準となる
周波数検出用クロックを外部から入力してその周波数検
出用クロックと分周器32の出力との周波数比較を周波
数比較回路35にて実施することで疑似同期状態を検出
し、それによってVCO回路31の発振出力を所望の周
波数方向へシフトさせるように位相比較器33の出力を
制御し、所望の周波数にPLLがロックするようにして
いる。
【0005】
【発明が解決しようとする課題】上記従来の構成では、
外部にて周波数検出用クロックを作成して周波数比較回
路35へ入力する必要があるため、周波数検出用クロッ
クを発生するための発振器等の外付け部品点数が増大す
るという課題があった。本発明は、上記のような従来の
課題を解決するものであり、外部からの周波数検出用ク
ロックを必要とせず、デジタル入力信号のみにて所望の
周波数のビットクロックを得られるビットクロック再生
装置を提供することを目的とする。
外部にて周波数検出用クロックを作成して周波数比較回
路35へ入力する必要があるため、周波数検出用クロッ
クを発生するための発振器等の外付け部品点数が増大す
るという課題があった。本発明は、上記のような従来の
課題を解決するものであり、外部からの周波数検出用ク
ロックを必要とせず、デジタル入力信号のみにて所望の
周波数のビットクロックを得られるビットクロック再生
装置を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明のビットクロック
再生装置は、電圧制御型発振器と、この電圧制御型発振
器の発振出力を所定の分周比で分周したクロックを出力
する分周器と、この分周器の出力信号および外部からの
デジタル入力信号を入力して位相比較する位相比較器
と、この位相比較器の出力を電圧制御型発振器へ入力す
るためのアナログ電圧へ変換するループフィルタと、デ
ジタル入力信号のデータフォーマットからデジタル入力
信号と分周器の出力信号との同期検出を行う同期検出手
段と、この同期検出手段の出力を所定の期間モニタし、
所定の期間内に同期検出手段による同期検出が無いとき
に制御信号を発するタイマー回路と、このタイマー回路
の制御信号に応答して、デジタル入力信号と分周器の出
力信号とを入力して簡易な周波数比較を行い、その比較
結果に基づいて位相比較器の出力を制御する簡易周波数
比較回路とを備えている。
再生装置は、電圧制御型発振器と、この電圧制御型発振
器の発振出力を所定の分周比で分周したクロックを出力
する分周器と、この分周器の出力信号および外部からの
デジタル入力信号を入力して位相比較する位相比較器
と、この位相比較器の出力を電圧制御型発振器へ入力す
るためのアナログ電圧へ変換するループフィルタと、デ
ジタル入力信号のデータフォーマットからデジタル入力
信号と分周器の出力信号との同期検出を行う同期検出手
段と、この同期検出手段の出力を所定の期間モニタし、
所定の期間内に同期検出手段による同期検出が無いとき
に制御信号を発するタイマー回路と、このタイマー回路
の制御信号に応答して、デジタル入力信号と分周器の出
力信号とを入力して簡易な周波数比較を行い、その比較
結果に基づいて位相比較器の出力を制御する簡易周波数
比較回路とを備えている。
【0007】この構成によれば、同期検出手段およびタ
イマー回路により、デジタル入力信号のデータフォーマ
ットから所定の期間同期検出状態をモニタすることで疑
似同期状態を検出し、疑似同期状態を検出したときに、
簡易周波数比較回路によりそれを外すようにPLL制御
を行うことで、従来のように外部から周波数検出用クロ
ックを入力する必要なく、所望の周波数のビットクロッ
ク再生が可能となる。
イマー回路により、デジタル入力信号のデータフォーマ
ットから所定の期間同期検出状態をモニタすることで疑
似同期状態を検出し、疑似同期状態を検出したときに、
簡易周波数比較回路によりそれを外すようにPLL制御
を行うことで、従来のように外部から周波数検出用クロ
ックを入力する必要なく、所望の周波数のビットクロッ
ク再生が可能となる。
【0008】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図1は本発明の実施
の形態のビットクロック再生装置の構成を示すブロック
図である。図1において、1はVCO回路、2は分周
器、3は位相比較器、4はループフィルタ、5はデジタ
ル入力信号のデータフォーマットからフレーム同期を検
出するフレーム同期検出回路(同期検出手段)、6はフ
レーム同期検出回路5の検出結果を所定の期間モニタす
るタイマー回路、7はデジタル入力信号および分周器2
の出力信号を入力して簡易な周波数比較を行う簡易周波
数比較回路である。
て、図面を参照しながら説明する。図1は本発明の実施
の形態のビットクロック再生装置の構成を示すブロック
図である。図1において、1はVCO回路、2は分周
器、3は位相比較器、4はループフィルタ、5はデジタ
ル入力信号のデータフォーマットからフレーム同期を検
出するフレーム同期検出回路(同期検出手段)、6はフ
レーム同期検出回路5の検出結果を所定の期間モニタす
るタイマー回路、7はデジタル入力信号および分周器2
の出力信号を入力して簡易な周波数比較を行う簡易周波
数比較回路である。
【0009】本実施の形態のビットクロック再生装置
は、VCO回路1と分周器2と位相比較器3とループフ
ィルタ4とからなるPLL回路に、疑似同期状態を検出
するためにフレーム同期検出回路5およびタイマー回路
6を設け、それにより疑似同期状態を検出したときにデ
ジタル入力信号と分周器2の出力信号との簡易な周波数
比較を行い、その比較結果に基づいて位相比較器3の出
力を制御する簡易周波数比較回路7を設けたものであ
る。
は、VCO回路1と分周器2と位相比較器3とループフ
ィルタ4とからなるPLL回路に、疑似同期状態を検出
するためにフレーム同期検出回路5およびタイマー回路
6を設け、それにより疑似同期状態を検出したときにデ
ジタル入力信号と分周器2の出力信号との簡易な周波数
比較を行い、その比較結果に基づいて位相比較器3の出
力を制御する簡易周波数比較回路7を設けたものであ
る。
【0010】以上のように構成された本実施の形態のビ
ットクロック再生装置について、その動作例を以下に説
明する。まず、VCO回路1、分周器2、位相比較器
3、ループフィルタ4により、VCO回路1の発振出力
をデジタル入力信号の位相に同期させるPLL回路を構
成している。この場合、従来の技術でも説明したように
所望のビットクロック周波数以外の周波数にロックした
疑似同期状態になる場合がある。そこで、フレーム同期
検出回路5によりデジタル入力信号から同期検出を行
う。フレーム同期検出回路5はVCO回路1の発振出力
から作られたクロックで動作するものとする。このフレ
ーム同期検出回路5で用いるクロックは位相比較器3の
構成によって位相比較器3のクロック(分周器2の出
力)と分周比が異なる。例えば、BS放送用LSIで
は、位相比較器3には1.024MHzのクロックを、
フレーム同期検出回路5には位相比較器3の2倍の2.
048MHzのクロックを用いる。分周器2で、位相比
較器3へ入力するクロックと、フレーム同期検出回路5
へ入力するクロックとの両方を発生させてもよい。以下
に、デジタル入力信号がBS放送の音声データである場
合を例にして説明する。
ットクロック再生装置について、その動作例を以下に説
明する。まず、VCO回路1、分周器2、位相比較器
3、ループフィルタ4により、VCO回路1の発振出力
をデジタル入力信号の位相に同期させるPLL回路を構
成している。この場合、従来の技術でも説明したように
所望のビットクロック周波数以外の周波数にロックした
疑似同期状態になる場合がある。そこで、フレーム同期
検出回路5によりデジタル入力信号から同期検出を行
う。フレーム同期検出回路5はVCO回路1の発振出力
から作られたクロックで動作するものとする。このフレ
ーム同期検出回路5で用いるクロックは位相比較器3の
構成によって位相比較器3のクロック(分周器2の出
力)と分周比が異なる。例えば、BS放送用LSIで
は、位相比較器3には1.024MHzのクロックを、
フレーム同期検出回路5には位相比較器3の2倍の2.
048MHzのクロックを用いる。分周器2で、位相比
較器3へ入力するクロックと、フレーム同期検出回路5
へ入力するクロックとの両方を発生させてもよい。以下
に、デジタル入力信号がBS放送の音声データである場
合を例にして説明する。
【0011】BS放送の音声データは2048ビットを
1フレームとした単位で伝送され、伝送レートは2.0
48Mビット/sec(1フレーム/msec)であ
る。ここで各フレームの先頭には受信側でフレーム同期
をとるために16ビットの同期コードが必ず付加されて
いる。受信側でフレーム同期を検出する場合、受信機に
よって差はあるものの、まず16ビットの同期コードを
検出して、その後1msec周期で同期コードと同一の
16ビットのパターンが数フレーム連続したことを確認
した場合、フレーム同期を確立する。また、同期を解除
する場合は、同期確立したフレーム周期の先頭で16ビ
ットの同期コードに対して、所定のビット数以上の誤り
が数フレーム連続した場合にフレーム同期を解除する。
このため、PLLが疑似同期状態になり、例えば所望の
ビットクロック周波数のn倍(nは1以外)の周波数に
なった場合、フレーム同期検出回路5は1フレームを1
/n(msec)周期で認識することになり、このた
め、1/n(msec)の周期で同期コードと同一パタ
ーンが毎周期存在しなければ、フレーム同期は確立され
ない。BS放送の音声データでは、2048ビットから
先頭同期コード16ビットを除いた残りの2032ビッ
トはランダムな放送データであり、1/n(msec)
の周期で同期コードと同一パターンが毎周期存在するこ
とはあり得ないため、フレーム同期が確立されることは
ない。
1フレームとした単位で伝送され、伝送レートは2.0
48Mビット/sec(1フレーム/msec)であ
る。ここで各フレームの先頭には受信側でフレーム同期
をとるために16ビットの同期コードが必ず付加されて
いる。受信側でフレーム同期を検出する場合、受信機に
よって差はあるものの、まず16ビットの同期コードを
検出して、その後1msec周期で同期コードと同一の
16ビットのパターンが数フレーム連続したことを確認
した場合、フレーム同期を確立する。また、同期を解除
する場合は、同期確立したフレーム周期の先頭で16ビ
ットの同期コードに対して、所定のビット数以上の誤り
が数フレーム連続した場合にフレーム同期を解除する。
このため、PLLが疑似同期状態になり、例えば所望の
ビットクロック周波数のn倍(nは1以外)の周波数に
なった場合、フレーム同期検出回路5は1フレームを1
/n(msec)周期で認識することになり、このた
め、1/n(msec)の周期で同期コードと同一パタ
ーンが毎周期存在しなければ、フレーム同期は確立され
ない。BS放送の音声データでは、2048ビットから
先頭同期コード16ビットを除いた残りの2032ビッ
トはランダムな放送データであり、1/n(msec)
の周期で同期コードと同一パターンが毎周期存在するこ
とはあり得ないため、フレーム同期が確立されることは
ない。
【0012】したがって、フレーム同期検出回路5の同
期検出状態をタイマー回路6により一定期間モニタし
て、その期間内で同期が検出されなかった場合、疑似同
期状態であると判断し、その場合、簡易周波数比較回路
7によりデジタル入力信号と分周器2の出力とで簡易的
な周波数比較を行う。また、タイマー回路6のモニタす
る一定期間内で同期が検出された場合には、簡易周波数
比較回路7による制御は行わない。タイマー回路6は、
フレーム同期検出回路5と同一クロックを使用し、モニ
タする期間は、フレーム同期確立するためのフレーム設
定回数に対して十分大きい回数とする。例えば、同期コ
ードを3フレーム連続検出した場合に同期確立するよう
なシステムにおいて、数10フレーム程度モニタして同
期確立しない場合は疑似同期状態と判断する。何フレー
ムが最適であるかはシステムによって異なる。
期検出状態をタイマー回路6により一定期間モニタし
て、その期間内で同期が検出されなかった場合、疑似同
期状態であると判断し、その場合、簡易周波数比較回路
7によりデジタル入力信号と分周器2の出力とで簡易的
な周波数比較を行う。また、タイマー回路6のモニタす
る一定期間内で同期が検出された場合には、簡易周波数
比較回路7による制御は行わない。タイマー回路6は、
フレーム同期検出回路5と同一クロックを使用し、モニ
タする期間は、フレーム同期確立するためのフレーム設
定回数に対して十分大きい回数とする。例えば、同期コ
ードを3フレーム連続検出した場合に同期確立するよう
なシステムにおいて、数10フレーム程度モニタして同
期確立しない場合は疑似同期状態と判断する。何フレー
ムが最適であるかはシステムによって異なる。
【0013】ここで、簡易周波数比較回路7について図
面を参照しながら説明する。図2は簡易周波数比較回路
7のタイミングチャートである。デジタル入力信号はラ
ンダムなデータであるため、その信号が変化する時間は
本来のビットレートの整数倍の時間でランダムに変化す
ることになる。しかしながら、充分長い期間モニタして
その中での最小レートで変化するデータを見つければ、
そのレートが所望のビットクロックのレートと判断して
問題ない。この最小レートの時間内に分周器2の出力ク
ロックが何発存在するかで周波数比較を行う。疑似同期
状態とは基本的には所望の周波数の整数倍または整数分
の1の周波数にロックした状態と考えられるので、例え
ばデータの最小レートの時間内に分周器2の出力クロッ
クが2発以上存在した場合、周波数が高すぎると判断し
てVCO回路1の発振周波数を低くするように位相比較
器3の出力を制御する。逆にデータの最小レートの中に
分周器2の出力クロックが2発以上存在しなかった場
合、発振周波数が低すぎると判断してVCO回路1の発
振周波数を高くするように位相比較器3の出力を制御す
る。なお、所望の正しい周波数にロックしている場合に
は、フレーム同期検出回路5により同期が確立している
ので、簡易周波数比較回路7による制御は行わない。
面を参照しながら説明する。図2は簡易周波数比較回路
7のタイミングチャートである。デジタル入力信号はラ
ンダムなデータであるため、その信号が変化する時間は
本来のビットレートの整数倍の時間でランダムに変化す
ることになる。しかしながら、充分長い期間モニタして
その中での最小レートで変化するデータを見つければ、
そのレートが所望のビットクロックのレートと判断して
問題ない。この最小レートの時間内に分周器2の出力ク
ロックが何発存在するかで周波数比較を行う。疑似同期
状態とは基本的には所望の周波数の整数倍または整数分
の1の周波数にロックした状態と考えられるので、例え
ばデータの最小レートの時間内に分周器2の出力クロッ
クが2発以上存在した場合、周波数が高すぎると判断し
てVCO回路1の発振周波数を低くするように位相比較
器3の出力を制御する。逆にデータの最小レートの中に
分周器2の出力クロックが2発以上存在しなかった場
合、発振周波数が低すぎると判断してVCO回路1の発
振周波数を高くするように位相比較器3の出力を制御す
る。なお、所望の正しい周波数にロックしている場合に
は、フレーム同期検出回路5により同期が確立している
ので、簡易周波数比較回路7による制御は行わない。
【0014】以上のように本実施の形態によれば、フレ
ーム同期検出回路5およびタイマー回路6により、デジ
タル入力信号のデータフォーマットから一定期間同期検
出状態をモニタすることで疑似同期状態を検出し、疑似
同期状態を検出したときに、簡易周波数比較回路7によ
り所望の周波数へVCO回路1の発振出力をシフトさせ
るように位相比較器3を制御することで、所望の周波数
のビットクロック再生が可能となる。したがって、デジ
タル入力信号のみから正しいビットクロック再生動作が
可能となり、従来のように外部から周波数検出用クロッ
クを入力する必要なく、外づけ部品等を削減できる。
ーム同期検出回路5およびタイマー回路6により、デジ
タル入力信号のデータフォーマットから一定期間同期検
出状態をモニタすることで疑似同期状態を検出し、疑似
同期状態を検出したときに、簡易周波数比較回路7によ
り所望の周波数へVCO回路1の発振出力をシフトさせ
るように位相比較器3を制御することで、所望の周波数
のビットクロック再生が可能となる。したがって、デジ
タル入力信号のみから正しいビットクロック再生動作が
可能となり、従来のように外部から周波数検出用クロッ
クを入力する必要なく、外づけ部品等を削減できる。
【0015】
【発明の効果】以上のように本発明によれば、同期検出
手段およびタイマー回路により、デジタル入力信号のデ
ータフォーマットから所定の期間同期検出状態をモニタ
することで疑似同期状態を検出し、疑似同期状態を検出
したときに、簡易周波数比較回路によりそれを外すよう
にPLL制御を行うことで、所望の周波数のビットクロ
ック再生が可能となる。したがって、デジタル入力信号
のみから正しいビットクロック再生動作が可能となり、
従来のように外部から周波数検出用クロックを入力する
必要なく、外づけ部品等を削減できる。
手段およびタイマー回路により、デジタル入力信号のデ
ータフォーマットから所定の期間同期検出状態をモニタ
することで疑似同期状態を検出し、疑似同期状態を検出
したときに、簡易周波数比較回路によりそれを外すよう
にPLL制御を行うことで、所望の周波数のビットクロ
ック再生が可能となる。したがって、デジタル入力信号
のみから正しいビットクロック再生動作が可能となり、
従来のように外部から周波数検出用クロックを入力する
必要なく、外づけ部品等を削減できる。
【図1】本発明の実施の形態のビットクロック再生装置
の構成を示すブロック図。
の構成を示すブロック図。
【図2】本発明の実施の形態における簡易周波数比較回
路のタイミングチャート。
路のタイミングチャート。
【図3】従来のビットクロック再生装置の構成を示すブ
ロック図。
ロック図。
1 VCO回路 2 分周器 3 位相比較器 4 ループフィルタ 5 フレーム同期検出回路 6 タイマー回路 7 簡易周波数比較回路
Claims (1)
- 【請求項1】 電圧制御型発振器と、この電圧制御型発
振器の発振出力を所定の分周比で分周したクロックを出
力する分周器と、 この分周器の出力信号および外部からのデジタル入力信
号を入力して位相比較する位相比較器と、 この位相比較器の出力を前記電圧制御型発振器へ入力す
るためのアナログ電圧へ変換するループフィルタと、 前記デジタル入力信号のデータフォーマットから前記デ
ジタル入力信号と前記分周器の出力信号との同期検出を
行う同期検出手段と、 この同期検出手段の出力を所定の期間モニタし、前記所
定の期間内に前記同期検出手段による同期検出が無いと
きに制御信号を発するタイマー回路と、 このタイマー回路の制御信号に応答して、前記デジタル
入力信号と前記分周器の出力信号とを入力して簡易な周
波数比較を行い、その比較結果に基づいて前記位相比較
器の出力を制御する簡易周波数比較回路とを備えたビッ
トクロック再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3464698A JPH11232795A (ja) | 1998-02-17 | 1998-02-17 | ビットクロック再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3464698A JPH11232795A (ja) | 1998-02-17 | 1998-02-17 | ビットクロック再生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11232795A true JPH11232795A (ja) | 1999-08-27 |
Family
ID=12420214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3464698A Pending JPH11232795A (ja) | 1998-02-17 | 1998-02-17 | ビットクロック再生装置 |
Country Status (1)
Country | Link |
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JP (1) | JPH11232795A (ja) |
-
1998
- 1998-02-17 JP JP3464698A patent/JPH11232795A/ja active Pending
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