JP2000101554A - サンプリングクロック再生回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成でＩＣ化し易く、かつジッターの
少ないサンプリングクロック再生回路を実現すること。 【解決手段】 データで変調された信号を受信し復調す
る受信機２と、受信信号の変調速度の整数倍の周波数付
近で発振する基準発振器１０と、基準発振器１０の出力
を分周する分周手段１１と、分周手段１１の出力の位相
を推移させ基準クロックを出力する位相推移手段１２
と、受信機２の復調出力と位相推移手段１２の基準クロ
ックとの位相を比較し位相差に応じた出力を発生する位
相比較器３と、位相比較器３の出力を積分し位相推移手
段１２での位相推移の割合を制御する積分手段４とで構
成され、前記位相推移手段１２からの基準クロックの２
倍のクロックをデータ判別のためのサンプリングクロッ
クとしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信におい
てデータの"１"、"０"を判別するためのサンプリングク
ロック再生回路に関し、特にマイコン処理の負担を軽く
し、かつジッターの少ないサンプリングクロック再生回
路に関する。

【０００２】

【従来の技術】無線を用いたデータ通信において、受信
信号から"１"か"０"かを正確に判別するためにはアイ開
口率のピークの時間に受信信号をサンプリングする必要
がある。そのために受信信号に同期したサンプリングク
ロックを再生する必要がある。図６に従来のサンプリン
グクロック再生回路の構成を示す。図６において、１は
アンテナ、２は受信機、３は位相比較器、４は積分手
段、５は電圧制御発振器、６は分周手段、７はサンプリ
ングクロック出力端子、９は１／２分周手段である。受
信機２により復調されたデータ信号は位相比較器３で電
圧制御発振器５の発振周波数を分周した基準クロックと
位相が比較され位相差に相当する出力が位相比較器の出
力に生じる。前記出力は積分手段４で交流成分が取り除
かれ位相誤差を無くす方向に電圧制御発振器の発振周波
数を制御する。すなわちＰＬＬ制御により受信信号に電
圧制御発振器の発振周波数を同期させている。そして基
準クロックの２倍のクロック出力である１／２分周手段
の入力をサンプリングクロックとして取り出している。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
のサンプリングクロック再生回路では、基準クロックの
周波数と位相の両方を受信信号に同期させる必要があっ
た。そのため同期するまでに時間がかかるという課題が
あった。また常にＰＬＬ制御をかけておかないとすぐに
同期がはずれてしまうため、常時ＰＬＬ制御が必要であ
りそのため受信データのデータパターンによりジッター
が発生し基準クロックが振られるという課題があった。

【０００４】別のサンプリングクロック再生方法とし
て、受信データの変調速度の整数倍の発振周波数を有す
る水晶発振器の出力を分周してサンプリングクロックと
して用いる方法も利用されている。この場合位相を同期
させるために、受信信号中に含まれるビット同期信号を
用いて立ち上がりエッジを検出し、マイコンのソフトウ
ェア処理を用いて前記立ち上りエッジを基準にサンプリ
ングクロックを生成し、サンプリングクロックを生成し
た後は調歩同期方式でサンプリングしていく。この方法
はジッターの発生はないが調歩同期であるため、サンプ
リングクロックを生成した後、時間と共にサンプリング
位置が受信データのアイ開口率最大のポイントからずれ
ていくという課題があった。またサンプリングクロック
の生成にソフトウェア処理を用いるため、マイコンのソ
フトウェア処理能力に高速の処理が必要であり高価なマ
イコンが必要であった。

【０００５】

【課題を解決するための手段】本発明は上記課題を解決
するために、データで変調された信号を受信し復調する
受信機と、基準発振器と、前記基準発振器の出力を分周
する分周手段と、前記分周手段の出力の位相を推移させ
基準クロックを出力する位相推移手段と、前記受信機の
復調出力と前記位相推移手段の基準クロックとの位相を
比較し位相差に応じた出力を発生する位相比較器と、前
記位相比較器の出力を積分し前記位相推移手段での位相
推移の割合を制御する積分手段とで構成され、前記位相
推移手段からの基準クロックの２倍のクロックをデータ
判別のためのサンプリングクロックとしたものである。
そして基準発振器の発振周波数を制御するのでなく受信
信号の変調速度の整数倍の周波数付近で発振する基準発
振器の出力を分周して分周出力の位相を推移させるよう
にしているため、同期に必要な時間が短くかつジッター
の少ないサンプリングクロック再生回路を提供できる。

【０００６】

【発明の実施の形態】本発明は、データで変調された信
号を受信し復調する受信機と、受信信号の変調速度の整
数倍の周波数付近で発振する基準発振器と、前記基準発
振器の出力を分周する分周手段と、前記分周手段の出力
の位相を推移させ基準クロックを出力する位相推移手段
と、前記受信機の復調出力と前記位相推移手段の基準ク
ロックとの位相を比較し位相差に応じた出力を発生する
位相比較器と、前記位相比較器の出力を積分し前記位相
推移手段での位相推移の割合を制御する積分手段とで構
成され、前記位相推移手段からの基準クロックの２倍の
クロックをデータ判別のためのサンプリングクロックと
している。そして、基準発振器の発振周波数を制御する
のでなく受信信号の変調速度の整数倍の周波数付近で発
振する基準発振器の出力を分周して分周出力の位相を推
移させるようにしているため、同期に必要な時間が短く
かつジッターの少ないサンプリングクロック再生回路を
提供できる。

【０００７】また、データで変調された信号を受信し復
調する受信機と、前記受信機の復調出力を波形整形し矩
形波信号に変換する波形整形手段と、受信信号の変調速
度の整数倍の周波数付近で発振する基準発振器と、前記
基準発振器の出力を分周する分周手段と、前記分周手段
の出力の位相を推移させ基準クロックを出力する位相推
移手段と、前記波形整形手段の出力と前記位相推移手段
の基準クロックとの排他的論理和演算を行う排他的論理
和手段と、前記排他的論理和手段の出力を積分し前記位
相推移手段での位相推移の割合を制御する積分手段とで
構成され、前記位相推移手段からの基準クロックの２倍
のクロックをデータ判別のためのサンプリングクロック
としている。そして、波形整形手段により矩形波信号に
変換した後、論理素子を用いて回路を構成しているた
め、回路構成が簡単になりＣ−ＭＯＳを用いてＩＣ化し
やすい構成である。

【０００８】また、データで変調された信号を受信し復
調する受信機と、前記受信機の復調出力を波形整形し矩
形波信号に変換する波形整形手段と、受信信号の変調速
度の整数倍の周波数付近で発振する基準発振器と、前記
基準発振器の出力を分周する分周手段と、前記分周手段
の出力の位相を推移させ基準クロックを出力する位相推
移手段と、前記波形整形手段の出力と前記位相推移手段
の基準クロックとの排他的論理和演算を行う排他的論理
和手段と、前記排他的論理和手段の出力を積分する積分
手段と、前記積分手段の出力が所定レベル以上の時出力
を生じる第一のコンパレータと、前記積分手段の出力が
前記第一のコンパレータの閾値より所定レベル低いレベ
ル以下の時出力を生じる第二のコンパレータと、前記第
一のコンパレータの出力と前記第二のコンパレータの出
力を入力とし前記第一のコンパレータから出力がある場
合は前記基準クロックの位相を所定方向に推移させるよ
う位相推移手段を制御し前記第二のコンパレータから出
力がある場合は前記基準クロックの位相を前記所定方向
と逆方向に推移させるよう位相推移手段を制御する制御
手段とで構成され、前記位相推移手段からの基準クロッ
クの２倍のクロックをデータ判別のためのサンプリング
クロックとしている。そのため、よりジッターが少なく
かつより制御が簡単になり、ＩＣ化し易いこととなる。

【０００９】また、波形整形手段は、データ信号を取り
出すための波形整形手段とは別に設けられ、変調速度で
決まる周波数を取り出す狭帯域フィルタを介して受信機
の復調出力を波形整形するよう構成されている。そし
て、狭帯域フィルタを介して波形整形しているため、受
信信号のデータパターンや雑音の影響を除去でき、ジッ
ターのないサンプリンククロックを再生できる。

【００１０】また、位相推移手段は、分周手段の分周の
起点を変えることにより基準クロックの位相推移を行う
よう分周手段の中に組み込まれた構成である。そして、
分周の起点を変えることはデジタル処理で簡単に行うこ
とができ、回路構成を簡潔にできる。

【００１１】また、積分手段は、排他的論理和手段の出
力がハイレベルの時間とローレベルの時間を基準クロッ
クの整数倍の時間にわたってそれぞれ計測し前記ハイレ
ベルの時間とローレベルの時間の差を出力するよう構成
されている。そのため、時間をカウントするためのタイ
マーとソフトウェア処理で積分手段を構成でき、回路構
成を簡潔にできる。

【００１２】また、サンプリングクロックがいまだ再生
されていない場合は積分手段の積分時間を短くし、サン
プリングクロックが再生された後は積分手段の積分時間
を長くするよう制御した構成である。そのため、受信信
号のデータパターンの影響を除去でき、ジッターのない
サンプリンククロックを再生できる。

【００１３】また、制御手段は、間欠的に位相推移手段
を制御する制御信号を出力し前記間欠的に動作する時間
間隔をサンプリングクロックがいまだ再生されていない
場合は短くし、サンプリングクロックが再生された後は
長くするよう構成されている。そのため、サンプリング
クロックを再生した後は、位相を補正する周期が長くな
るためソフトウェア処理での補正がやり易くなる。

【００１４】また、制御手段は、間欠的に位相推移手段
を制御する制御信号を出力し間欠動作当たり基準クロッ
クの位相変化を制御する制御量を積分手段の出力レベル
に応じて変化させるように構成されている。そのため、
位相ずれが大きい場合には位相制御量も大きくなるため
短時間に同期を取ることができサンプリングクロック再
生時間を短くできる。

【００１５】

【実施例】以下本発明の実施例を図面を用いて説明す
る。

【００１６】（実施例１）図１は本発明の実施例１のサ
ンプリングクロック再生回路のブロック図である。図１
において、１はアンテナ、２は受信機、３は位相比較
器、４は積分手段、７はサンプリングクロック出力端
子、９は１／２分周手段、１０は基準発振器、１１は分
周手段、１２は位相推移手段である。受信機２により復
調されたデータ信号は位相比較器３で受信信号の変調速
度の整数倍の周波数付近で発振する基準発振器１０の発
振周波数を分周した基準クロックと位相が比較され位相
差に相当する出力が位相比較器３の出力に生じる。前記
出力は積分手段４で交流成分が取り除かれ位相誤差を無
くす方向に位相推移手段１２を制御し、基準クロックの
位相を調整する。そして基準クロックの２倍のクロック
出力である１／２分周手段の入力をサンプリングクロッ
クとして取り出している。基準発振器１０は水晶発振子
を用いた構成であり、その発振周波数は水晶精度で受信
信号の整数倍の周波数と一致する。そして変調速度で決
まる周波数と基準クロック周波数が等しくなるように分
周手段１１の分周値を設定している。

【００１７】よって、位相推移手段１２で一度位相を調
整すれば、水晶精度で周波数があっているため長時間に
わたって位相がずれることはない。すなわち常時増幅手
段１８からの信号で位相推移手段１２を制御するように
してもよいが、ビット同期信号を受信した時のみ位相推
移手段１２を制御し、位相を受信信号に同期させた後は
オープンループとして調歩同期に切り替えることができ
る。そして調歩同期に切り替えることによりジッターの
発生を防ぐことができる。また調歩同期に切り替える代
りに積分手段４の積分時間を切替え、積分時間を長くす
ることによりジッターの発生を防ぎかつ非常に長いデー
タ受信であってもクロックのずれを防止することができ
る。また、周波数の調整は不要のため、同期に要する時
間を短縮できる。

【００１８】（実施例２）図２は本発明の実施例２のサ
ンプリングクロック再生回路のブロック図である。

【００１９】図２において図１と同じ機能ブロックには
同じ番号を付与している。本実施例は図１に示す実施例
１をより具体的構成で示したものである。１はアンテ
ナ、２は受信機、１３はローパスフィルタ、１４は波形
整形手段、１５は排他的論理和手段、１６は抵抗、１７
はコンデンサであり、抵抗１６とコンデンサ１７で積分
手段を構成している。１８は増幅手段、７はサンプリン
グクロック出力端子、９は１／２分周手段、１０は基準
発振器、１１は分周手段、１２は位相推移手段、１９は
受信データ出力端子である。受信機２により復調された
信号はローパスフィルタ１３により帯域外の雑音が除去
され、波形整形手段１４により矩形波信号に波形整形さ
れる。排他的論理和手段１５が図１における位相比較器
３に相当する。排他的論理和手段１５から生じる位相誤
差信号は抵抗１６とコンデンサ１７で構成される積分手
段により交流成分が除去された後、増幅手段１８で増幅
されて位相推移手段１２を制御し、基準クロックと波形
整形手段１４からの矩形波信号が直交するよう基準クロ
ックの位相を調整する。上記説明以外の動作については
実施例１と同じ動作である。本実施例は波形整形手段１
４により受信信号を矩形波信号に変換した後、論理素子
を用いて構成しているため、ＣＭＯＳを用いて主要な回
路部分を構成できるのでＩＣ化しやすいという利点があ
る。

【００２０】（実施例３）図３は本発明の実施例３のサ
ンプリングクロック再生回路のブロック図である。

【００２１】図３において図１あるいは図２と同じ機能
ブロックには同じ番号を付与している。図２と異なる点
は、増幅手段４の代りに第一のコンパレータ２０と第二
のコンパレータ２１及び制御手段２２を用い、位相調整
手段１２を分周手段２３の中に取り入れていることであ
る。図２に示す実施例２と異なる部分について以下説明
する。排他的論理和手段１５に入力する二つの信号が直
交している時、同期が取れている。この同期が取れてい
る状態においては抵抗１６とコンデンサ１７で構成され
る積分手段の出力には排他的論理和手段１５の出力パル
スの波高値の１／２のレベルの電圧Ｖ１が生じる。第一
のコンパレータ２０の閾値はこの電圧Ｖ１よりΔＶだけ
高い電圧（Ｖ１＋ΔＶ）に設定されている。

【００２２】そして前記閾値より高い電圧が第一のコン
パレータ２０の入力に生じた場合に出力を発生するよう
第一のコンパレータ２０は構成されている。一方第二の
コンパレータ２１の閾値は電圧Ｖ１よりΔＶだけ低い電
圧（Ｖ１―ΔＶ）に設定されている。そして前記閾値よ
り低い電圧が第二のコンパレータ２１の入力に生じた場
合に出力を発生するよう第二のコンパレータ２１は構成
されている。そして制御手段２２において第一のコンパ
レータ２０から出力がある場合は基準クロックの位相を
遅らせ、第二のコンパレータ２１から出力がある場合は
基準クロックの位相を早めるよう分周手段２３を制御す
る。第一のコンパレータ２０及び第二のコンパレータ２
１の両方とも出力がない場合は、基準クロックと受信信
号の位相が同期しているものとみなし制御手段２２は分
周手段２３に対して何もしない。分周手段２３は基準発
振器１０の発振周波数を分周して基準クロックを作成す
る。

【００２３】そして制御手段２２からの信号により分周
手段２３はリセット再スタートされ、分周動作を開始す
るタイミングをずらされる。

【００２４】すなわち位相を遅らせる場合は分周動作の
開始タイミングを遅らせ、位相を早める場合は分周動作
の開始タイミングを早めるよう制御手段２２は分周手段
２３のリセット再スタートタイミングを制御する。ま
た、位相制御の他の構成方法として位相を遅らせたい場
合は分周手段２３の分周数を大きくし位相同期がとれた
時点で分周数を元に戻してやり、位相を早めたい場合は
分周手段２３の分周数を小さくし位相同期がとれた時点
で分周数を元に戻してやるように分周手段２３を構成す
ることもできる。制御手段２２は連続的に分周手段２３
を制御しても良いが、間欠的に分周手段２３を制御して
も良い。

【００２５】例えば、抵抗１６及びコンデンサ１７の値
により決まる積分時間に応じた時間間隔で分周手段２３
を制御する。そしてビット同期信号を受信した時のみ分
周手段２３を制御し、位相を受信信号に同期させた後は
オープンループとして調歩同期に切り替えることができ
る。そして調歩同期に切り替えることによりジッターの
発生を防ぐことができる。また調歩同期に切り替える代
りに積分手段のコンデンサ１７を大きくして、積分時間
を長くし分周手段２３を制御する時間間隔も長くするこ
とによりジッターの発生を防ぐことができる。

【００２６】また、１制御当たりの基準クロックの位相
の変化量は排他的論理和手段１５の出力電圧変化量に換
算してΔＶの２倍以下に選ばれている。第一のコンパレ
ータ２０及び第二のコンパレータ２１をにより積分手段
の出力レベルを３段階に分けたがコンパレータを増やし
たりＡ／Ｄ変換手段を用いてもっと多くのレベルに分割
し制御手段２２において入力レベルに応じて１制御当た
りの基準クロックの位相変化量を変化させるようにすれ
ばサンプリングクロックを再生する時間をもっと短縮で
きる。すなわち積分手段に出力するレベルがＶ１より非
常に大きい場合或いは小さい場合は制御する位相変化量
を大きくし、Ｖ１に近い値の場合は制御する位相変化量
を小さくするよう制御手段２２は分周手段２３を制御す
る。

【００２７】（実施例４）図４は本発明の実施例４のサ
ンプリングクロック再生回路のブロック図である。図４
において図３と同じ機能ブロックには同じ番号を付与し
ている。図３と異なる点は、抵抗１６及びコンデンサ１
７から構成される積分手段をカウンター２４で構成して
いること、及び第一のコンパレータ２０と第二のコンパ
レータ２１の機能をカウンター２４に持たせていること
である。カウンター２４では所定時間Ｔaの間、排他的
論理和手段１５からの出力のハイレベルの累積時間Ｔ１
とローレベルの累積時間Ｔ２をそれぞれ測定する。そし
てＴ３＝（Ｔ１−Ｔ２）の演算を行い、Ｔ３の絶対値が
ΔＴより大きい場合は同期がずれていると判断しカウン
ター２４は制御手段２２にΔＴより大きくかつＴ３が正
又は負の値である旨の情報を出力する。Ｔ３の絶対値が
ΔＴより小さい場合は同期が取れていると判断しカウン
ター２４は制御手段２２になにも出力しない。制御手段
２２においてカウンター２４から正の出力がある場合は
基準クロックの位相を遅らせ、負の出力がある場合は基
準クロックの位相を早めるよう分周手段２３を制御す
る。カウンター２４から出力がない場合は、基準クロッ
クと受信信号の位相が同期しているものとみなし制御手
段２２は分周手段２３に対して何もしない。その他の動
作については実施例３と全く同じである。

【００２８】（実施例５）図５は本発明の実施例５のサ
ンプリングクロック再生回路のブロック図である。

【００２９】図５において図４と同じ機能ブロックには
同じ番号を付与している。図４と異なる点は、受信デー
タを出力するための波形整形手段１４とは別にサンプリ
ングクロック再生用に独立の波形整形手段２６を有して
いる点である。そして変調速度で決まる周波数付近の信
号のみを通過させるために波形整形手段２６の前段に狭
帯域なバンドパスフィルタを挿入している。従って受信
データのデータパターンや雑音の影響を除去できサンプ
リングクロック再生のためのビット同期信号を波形整形
手段２６から出力できる。

【００３０】なおローパスフィルタ１３とバンドパスフ
ィルタ２５では遅延時間が異なるため波形整形手段１４
の出力と波形整形手段２６の出力の間で位相が前記遅延
時間分ずれている。そのため、カウンター２４は前記遅
延時間による位相誤差を補正する機能を内蔵している。
すなわちカウンター２４では所定時間Ｔaの間、排他的
論理和手段１５からの出力のハイレベルの累積時間Ｔ１
とローレベルの累積時間Ｔ２をそれぞれ測定する。そし
てＴ３＝（Ｔ１−Ｔ２＋Ｔｈ）の演算を行い、Ｔ３の絶
対値がΔＴより大きい場合は同期がずれていると判断し
カウンター２４は制御手段２２にΔＴより大きくかつＴ
３が正又は負の値である旨の情報を出力する。Ｔ３の絶
対値がΔＴより小さい場合は同期が取れていると判断し
カウンター２４は制御手段２２になにも出力しない。

【００３１】ここでＴｈがローパスフィルタ１３とバン
ドパスフィルタ２５の遅延時間差を補正するための補正
値である。制御手段２２においてカウンター２４から正
の出力がある場合は基準クロックの位相を遅らせ、負の
出力がある場合は基準クロックの位相を早めるよう分周
手段２３を制御する。カウンター２４から出力がない場
合は、基準クロックと受信信号の位相が同期しているも
のとみなし制御手段２２は分周手段２３に対して何もし
ない。その他の動作については実施例４と全く同じであ
る。

【００３２】

【発明の効果】以上のように本発明によれば、データで
変調された信号を受信し復調する受信機と、受信信号の
変調速度の整数倍の周波数付近で発振する基準発振器
と、前記基準発振器の出力を分周する分周手段と、前記
分周手段の出力の位相を推移させ基準クロックを出力す
る位相推移手段と、前記受信機の復調出力と前記位相推
移手段の基準クロックとの位相を比較し位相差に応じた
出力を発生する位相比較器と、前記位相比較器の出力を
積分し前記位相推移手段での位相推移の割合を制御する
積分手段とで構成され、前記位相推移手段からの基準ク
ロックの２倍のクロックをデータ判別のためのサンプリ
ングクロックとしているため、同期に必要な時間が短く
かつジッターの少ないサンプリングクロック再生回路を
提供できるまた、データで変調された信号を受信し復調
する受信機と、前記受信機の復調出力を波形整形し矩形
波信号に変換する波形整形手段と、受信信号の変調速度
の整数倍の周波数付近で発振する基準発振器と、前記基
準発振器の出力を分周する分周手段と、前記分周手段の
出力の位相を推移させ基準クロックを出力する位相推移
手段と、前記波形整形手段の出力と前記位相推移手段の
基準クロックとの排他的論理和演算を行う排他的論理和
手段と、前記排他的論理和手段の出力を積分し前記位相
推移手段での位相推移の割合を制御する積分手段とで構
成され、前記位相推移手段からの基準クロックの２倍の
クロックをデータ判別のためのサンプリングクロックと
しているため、論理素子で回路を構成でき、Ｃ−ＭＯＳ
を用いてＩＣ化することが容易にできる。

【００３３】さらに、データで変調された信号を受信し
復調する受信機と、前記受信機の復調出力を波形整形し
矩形波信号に変換する波形整形手段と、受信信号の変調
速度の整数倍の周波数付近で発振する基準発振器と、前
記基準発振器の出力を分周する分周手段と、前記分周手
段の出力の位相を推移させ基準クロックを出力する位相
推移手段と、前記波形整形手段の出力と前記位相推移手
段の基準クロックとの排他的論理和演算を行う排他的論
理和手段と、前記排他的論理和手段の出力を積分する積
分手段と、前記積分手段の出力が所定レベル以上の時出
力を生じる第一のコンパレータと、前記積分手段の出力
が前記第一のコンパレータの閾値より所定レベル低いレ
ベル以下の時出力を生じる第二のコンパレータと、前記
第一のコンパレータの出力と前記第二のコンパレータの
出力を入力とし前記第一のコンパレータから出力がある
場合は前記基準クロックの位相を所定方向に推移させる
よう位相推移手段を制御し前記第二のコンパレータから
出力がある場合は前記基準クロックの位相を前記所定方
向と逆方向に推移させるよう位相推移手段を制御する制
御手段とで構成され、前記位相推移手段からの基準クロ
ックの２倍のクロックをデータ判別のためのサンプリン
グクロックとしているため、よりジッターが少なくかつ
より制御が簡単になり、ＩＣ化し易いこととなる。

【００３４】また、波形整形手段は、データ信号を取り
出すための波形整形手段とは別に設けられ、変調速度で
決まる周波数を取り出す狭帯域フィルタを介して受信機
の復調出力を波形整形するよう構成されているので、受
信信号のデータパターンや雑音の影響を除去でき、ジッ
ターのないサンプリンククロックを再生できる。

【００３５】また、位相推移手段は、分周手段の分周の
起点を変えることにより基準クロックの位相推移を行う
よう分周手段の中に組み込まれた構成であるため、回路
構成を非常に簡潔にでき、ＣＭＯＳＩＣ化が容易にでき
る。

【００３６】また、積分手段は、排他的論理和手段の出
力がハイレベルの時間とローレベルの時間を基準クロッ
クの整数倍の時間にわたってそれぞれ計測し前記ハイレ
ベルの時間とローレベルの時間の差を出力するよう構成
されているため、時間をカウントするためのタイマーと
ソフトウェア処理で積分手段を構成でき、ますます回路
構成を簡潔にでき、ＣＭＯＳＩＣ化に適した回路構成を
提供できる。

【００３７】また、サンプリングクロックがいまだ再生
されていない場合は積分手段の積分時間を短くし、サン
プリングクロックが再生された後は積分手段の積分時間
を長くするよう制御した構成であるため、受信信号のデ
ータパターンの影響を除去でき、ジッターのないサンプ
リンククロックを再生できる。

【００３８】また、制御手段は、間欠的に位相推移手段
を制御する制御信号を出力し前記間欠的に動作する時間
間隔をサンプリングクロックがいまだ再生されていない
場合は短くし、サンプリングクロックが再生された後は
長くするよう構成されているため、サンプリングクロッ
クを再生した後のソフトウェア処理での補正がやり易く
なる。

【００３９】また、制御手段は、間欠的に位相推移手段
を制御する制御信号を出力し間欠動作当たり基準クロッ
クの位相変化を制御する制御量を積分手段の出力レベル
に応じて変化させるように構成されているため、位相ず
れが大きい場合でも短時間に同期を取ることができサン
プリングクロック再生時間を短くできる。

【００４０】制御手段をマイコンのソフトウェア処理で
行うこともでき、本発明はソフトウェア処理とハードウ
ェア処理の最適な組合せを追求し易い構成である。

【図面の簡単な説明】

【図１】本発明の実施例１のサンプリングクロック再生
回路のブロック図

【図２】本発明の実施例２のサンプリングクロック再生
回路のブロック図

【図３】本発明の実施例３のサンプリングクロック再生
回路のブロック図

【図４】本発明の実施例４のサンプリングクロック再生
回路のブロック図

【図５】本発明の実施例５のサンプリングクロック再生
回路のブロック図

【図６】従来のサンプリングクロック再生回路のブロッ
ク図

【符号の説明】

２ 受信機 ３ 位相比較器 ４ 積分手段 １０ 基準発振器 １１ 分周手段 １２ 位相推移手段 １４ 波形整形手段 １５ 排他的論理和手段 ２０ 第一のコンパレータ ２１ 第二のコンパレータ ２２ 制御手段 ２３ 分周手段

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 BB02 CC15 CC21 CC27 CC38 CC39 CC52 CC59 DD02 DD05 DD06 DD24 GG14 JJ07 KK25 5K047 AA02 AA06 AA16 GG08 KK02 MM11 MM35 MM38 MM43 MM49 MM53 MM63

Claims (9)

【特許請求の範囲】
1. 【請求項１】データで変調された信号を受信し復調する
   受信機と、受信信号の変調速度の整数倍の周波数付近で
   発振する基準発振器と、前記基準発振器の出力を分周す
   る分周手段と、前記分周手段の出力の位相を推移させ基
   準クロックを出力する位相推移手段と、前記受信機の復
   調出力と前記位相推移手段の基準クロックとの位相を比
   較し位相差に応じた出力を発生する位相比較器と、前記
   位相比較器の出力を積分し前記位相推移手段での位相推
   移の割合を制御する積分手段とで構成され、前記位相推
   移手段からの基準クロックの２倍のクロックをデータ判
   別のためのサンプリングクロックとしたサンプリングク
   ロック再生回路。
2. 【請求項２】データで変調された信号を受信し復調する
   受信機と、前記受信機の復調出力を波形整形し矩形波信
   号に変換する波形整形手段と、受信信号の変調速度の整
   数倍の周波数付近で発振する基準発振器と、前記基準発
   振器の出力を分周する分周手段と、前記分周手段の出力
   の位相を推移させ基準クロックを出力する位相推移手段
   と、前記波形整形手段の出力と前記位相推移手段の基準
   クロックとの排他的論理和演算を行う排他的論理和手段
   と、前記排他的論理和手段の出力を積分し前記位相推移
   手段での位相推移の割合を制御する積分手段とで構成さ
   れ、前記位相推移手段からの基準クロックの２倍のクロ
   ックをデータ判別のためのサンプリングクロックとした
   サンプリングクロック再生回路。
3. 【請求項３】データで変調された信号を受信し復調する
   受信機と、前記受信機の復調出力を波形整形し矩形波信
   号に変換する波形整形手段と、受信信号の変調速度の整
   数倍の周波数付近で発振する基準発振器と、前記基準発
   振器の出力を分周する分周手段と、前記分周手段の出力
   の位相を推移させ基準クロックを出力する位相推移手段
   と、前記波形整形手段の出力と前記位相推移手段の基準
   クロックとの排他的論理和演算を行う排他的論理和手段
   と、前記排他的論理和手段の出力を積分する積分手段
   と、前記積分手段の出力が所定レベル以上の時出力を生
   じる第一のコンパレータと、前記積分手段の出力が前記
   第一のコンパレータの閾値より所定レベル低いレベル以
   下の時出力を生じる第二のコンパレータと、前記第一の
   コンパレータの出力と前記第二のコンパレータの出力を
   入力とし前記第一のコンパレータから出力がある場合は
   前記基準クロックの位相を所定方向に推移させるよう位
   相推移手段を制御し前記第二のコンパレータから出力が
   ある場合は前記基準クロックの位相を前記所定方向と逆
   方向に推移させるよう位相推移手段を制御する制御手段
   とで構成され、前記位相推移手段からの基準クロックの
   ２倍のクロックをデータ判別のためのサンプリングクロ
   ックとしたサンプリングクロック再生回路。
4. 【請求項４】波形整形手段は、データ信号を取り出すた
   めの波形整形手段とは別に設けられ、変調速度で決まる
   周波数を取り出す狭帯域フィルタを介して受信機の復調
   出力を波形整形するよう構成された請求項２又は３記載
   のサンプリングクロック再生回路。
5. 【請求項５】位相推移手段は、分周手段の分周の起点を
   変えることにより基準クロックの位相推移を行うよう分
   周手段の中に組み込まれた構成の請求項２、３又は４記
   載のサンプリングクロック再生回路。
6. 【請求項６】積分手段は、排他的論理和手段の出力がハ
   イレベルの時間とローレベルの時間を基準クロックの整
   数倍の時間にわたってそれぞれ計測し前記ハイレベルの
   時間とローレベルの時間の差を出力するよう構成された
   請求項２〜５のいずれか１項記載のサンプリングクロッ
   ク再生回路。
7. 【請求項７】サンプリングクロックがいまだ再生されて
   いない場合は積分手段の積分時間を短くし、サンプリン
   グクロックが再生された後は積分手段の積分時間を長く
   するよう制御した構成の請求項１〜６のいずれか１項記
   載のサンプリングクロック再生回路。
8. 【請求項８】制御手段は、間欠的に位相推移手段を制御
   する制御信号を出力し前記間欠的に動作する時間間隔を
   サンプリングクロックがいまだ再生されていない場合は
   短くし、サンプリングクロックが再生された後は長くす
   るよう構成された請求項３〜７のいずれか１項記載のサ
   ンプリングクロック再生回路。
9. 【請求項９】制御手段は、間欠的に位相推移手段を制御
   する制御信号を出力し間欠動作当たり基準クロックの位
   相変化を制御する制御量を積分手段の出力レベルに応じ
   て変化させるように構成された請求項３〜８のいずれか
   １項記載のサンプリングクロック再生回路。