JPH09135240A - マルチレート信号受信回路用ディジタル位相同期回路 - Google Patents
マルチレート信号受信回路用ディジタル位相同期回路Info
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- JPH09135240A JPH09135240A JP7315823A JP31582395A JPH09135240A JP H09135240 A JPH09135240 A JP H09135240A JP 7315823 A JP7315823 A JP 7315823A JP 31582395 A JP31582395 A JP 31582395A JP H09135240 A JPH09135240 A JP H09135240A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】データ伝送速度が伝送中に変わるマルチレート
信号受信回路のシンボルクロックを生成するディジタル
ＰＬＬが、レート切替時に生成したシンボルクロックと
受信ベースバンド信号との間に生ずる位相のずれをなく
すようにする。 【解決手段】ループフィルタ３の制御電圧によって制御
されるディジタルＶＣＯ５の出力を２，４，…２N 分周
してＮ個の分周波を出力するＮビットカウンタ６と、切
替わるレート伝送に対応して分周出力を切替えてシンボ
ルクロックとするセレクタ７との間に加算器９を設け
る。レート切替時に、予め複数の伝送レートに対応して
設定された位相オフセット値Ｐを切替器１０から加算器
９に入力して位相補正した分周出力をセレクタ７に与え
るように構成した。
信号受信回路のシンボルクロックを生成するディジタル
ＰＬＬが、レート切替時に生成したシンボルクロックと
受信ベースバンド信号との間に生ずる位相のずれをなく
すようにする。 【解決手段】ループフィルタ３の制御電圧によって制御
されるディジタルＶＣＯ５の出力を２，４，…２N 分周
してＮ個の分周波を出力するＮビットカウンタ６と、切
替わるレート伝送に対応して分周出力を切替えてシンボ
ルクロックとするセレクタ７との間に加算器９を設け
る。レート切替時に、予め複数の伝送レートに対応して
設定された位相オフセット値Ｐを切替器１０から加算器
９に入力して位相補正した分周出力をセレクタ７に与え
るように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、データ伝送速度
（レート）が伝送中に変わるマルチレート信号を受信
し、レートが切替わる毎にクロックの初期位相を切替え
ることによりデータを安定して再生するマルチレート信
号受信回路に関し、特に、その受信回路に用いられるデ
ィジタル位相同期回路（ＤＰＬＬ）に関するものであ
る。
（レート）が伝送中に変わるマルチレート信号を受信
し、レートが切替わる毎にクロックの初期位相を切替え
ることによりデータを安定して再生するマルチレート信
号受信回路に関し、特に、その受信回路に用いられるデ
ィジタル位相同期回路（ＤＰＬＬ）に関するものであ
る。
【０００２】
【従来の技術】図３はマルチレート信号の構成を説明す
るタイミングチャートを示す。マルチレート信号は時間
Ｔを１フレーム長とするフレームで構成されており、１
フレームは時間Ｔ１の同期信号と情報信号とで構成さ
れ、同期信号は同期信号（１）とフレーム情報と同期信
号（２）とで構成される。この例では、同期信号（１）
とフレーム情報がレートＡで伝送され、同期信号（２）
と情報信号がレートＢで伝送される。同期信号（１）
は、クロック同期用のパターンと次に変えるレートＢの
速度情報とフレーム同期信号を兼ね備えたもので、フレ
ーム情報は情報信号の構成について記述したものであ
る。同期信号（１）とフレーム情報の区間Ｔ２がレート
Ａで伝送される。同期信号（２）は情報信号の先頭を検
出するための同期用信号で、同期用符号は伝送レートに
関係なく同じものを用いており、同期信号全体の時間が
伝送レートによらず一定の時間Ｔ１になるように空いた
所にクロック同期用のパターンが挿入されている。同期
信号（２）と情報信号はレートＢで伝送される。
るタイミングチャートを示す。マルチレート信号は時間
Ｔを１フレーム長とするフレームで構成されており、１
フレームは時間Ｔ１の同期信号と情報信号とで構成さ
れ、同期信号は同期信号（１）とフレーム情報と同期信
号（２）とで構成される。この例では、同期信号（１）
とフレーム情報がレートＡで伝送され、同期信号（２）
と情報信号がレートＢで伝送される。同期信号（１）
は、クロック同期用のパターンと次に変えるレートＢの
速度情報とフレーム同期信号を兼ね備えたもので、フレ
ーム情報は情報信号の構成について記述したものであ
る。同期信号（１）とフレーム情報の区間Ｔ２がレート
Ａで伝送される。同期信号（２）は情報信号の先頭を検
出するための同期用信号で、同期用符号は伝送レートに
関係なく同じものを用いており、同期信号全体の時間が
伝送レートによらず一定の時間Ｔ１になるように空いた
所にクロック同期用のパターンが挿入されている。同期
信号（２）と情報信号はレートＢで伝送される。
【０００３】レートＡとレートＢとの関係は、その比が
例えば１：２，１：４のように一定の比例関係にある。
また、１シンボル当たりの情報自体は２値符号，４値符
号等いろいろあるが、基本的にシンボルクロックのタイ
ミング自体に影響が出ないものとして説明は省略する。
例えば１：２，１：４のように一定の比例関係にある。
また、１シンボル当たりの情報自体は２値符号，４値符
号等いろいろあるが、基本的にシンボルクロックのタイ
ミング自体に影響が出ないものとして説明は省略する。
【０００４】図４は本発明を適用するマルチレート信号
を受信するマルチレート信号受信回路のブロック図であ
る。図４に示したマルチレート信号受信回路は、マルチ
レートの受信信号を復調しベースバンド信号として出力
する受信復調回路１１と、ベースバンド信号から同期信
号を検出した検出パルスと同期信号から検出した伝送レ
ートとを出力するフレーム同期信号検出回路１２と、検
出パルスを受け取りシンボルクロックのタイミングで一
定シンボル数カウントしレート切替タイミングを出力す
るシンボルカウンタ１３と、ベースバンド信号を入力し
ディジタル位相同期（ＤＬＬＬ）動作を行い伝送レート
とレート切替タイミングを入力しレート切替タイミング
で入力した伝送レートのシンボルクロックに伝送レート
を変更し、次のレート切替タイミングまでその伝送レー
トのシンボルクロックを維持し出力するＤＰＬＬ１４
と、ベースバンド信号からデータを再生する再生回路１
５とで構成されている。
を受信するマルチレート信号受信回路のブロック図であ
る。図４に示したマルチレート信号受信回路は、マルチ
レートの受信信号を復調しベースバンド信号として出力
する受信復調回路１１と、ベースバンド信号から同期信
号を検出した検出パルスと同期信号から検出した伝送レ
ートとを出力するフレーム同期信号検出回路１２と、検
出パルスを受け取りシンボルクロックのタイミングで一
定シンボル数カウントしレート切替タイミングを出力す
るシンボルカウンタ１３と、ベースバンド信号を入力し
ディジタル位相同期（ＤＬＬＬ）動作を行い伝送レート
とレート切替タイミングを入力しレート切替タイミング
で入力した伝送レートのシンボルクロックに伝送レート
を変更し、次のレート切替タイミングまでその伝送レー
トのシンボルクロックを維持し出力するＤＰＬＬ１４
と、ベースバンド信号からデータを再生する再生回路１
５とで構成されている。
【０００５】１フレーム毎の動作は次のようになる。ま
ず、フレーム同期信号検出回路１２は、受信復調回路１
１で復調されたベースバンド信号から、速度情報を含む
同期信号（１）を検出し同期信号の検出パルスと次に変
わるレートＢの伝送レート情報を出力する。シンボルカ
ウンタ１３は、検出パルスを入力しフレーム情報に相当
する期間の一定シンボル数をカウントしレートＢに切替
えるためのレート切替タイミングを出力する。ＤＰＬＬ
１４は、入力したベースバンド信号を基にしてベースバ
ンド信号に同期したシンボルクロックを生成し、シンボ
ルカウンタ１３からのレート切替タイミングでフレーム
同期信号検出回路１２からの伝送レート情報に従いレー
トＢに速度切替えを行い、次のレート切替タイミングの
入力までその速度を維持する。
ず、フレーム同期信号検出回路１２は、受信復調回路１
１で復調されたベースバンド信号から、速度情報を含む
同期信号（１）を検出し同期信号の検出パルスと次に変
わるレートＢの伝送レート情報を出力する。シンボルカ
ウンタ１３は、検出パルスを入力しフレーム情報に相当
する期間の一定シンボル数をカウントしレートＢに切替
えるためのレート切替タイミングを出力する。ＤＰＬＬ
１４は、入力したベースバンド信号を基にしてベースバ
ンド信号に同期したシンボルクロックを生成し、シンボ
ルカウンタ１３からのレート切替タイミングでフレーム
同期信号検出回路１２からの伝送レート情報に従いレー
トＢに速度切替えを行い、次のレート切替タイミングの
入力までその速度を維持する。
【０００６】次に、フレーム同期信号検出回路１２は、
受信復調回路１１で復調されたベースバンド信号から、
同期信号（２）を検出し同期信号の検出パルスと次に変
わるレートＡの伝送レート情報を出力する。シンボルカ
ウンタ１３は、検出パルスを入力し情報信号に相当する
時間をカウントし、レートＡに切替えるためのレート切
替タイミングを出力する。ＤＰＬＬ１４は、入力したベ
ースバンド信号を基にしてベースバンド信号に同期した
シンボルクロックを生成し、シンボルカウンタ１３から
のレート切替タイミングでフレーム同期信号検出回路１
２からの伝送レート情報に従いレートＡに速度切替えを
行い、次のレート切替タイミングの入力までその速度を
維持する。再生回路１５ではＤＰＬＬ１４からのシンボ
ルクロックをもとにベースバンド信号からデータを再生
し出力する。
受信復調回路１１で復調されたベースバンド信号から、
同期信号（２）を検出し同期信号の検出パルスと次に変
わるレートＡの伝送レート情報を出力する。シンボルカ
ウンタ１３は、検出パルスを入力し情報信号に相当する
時間をカウントし、レートＡに切替えるためのレート切
替タイミングを出力する。ＤＰＬＬ１４は、入力したベ
ースバンド信号を基にしてベースバンド信号に同期した
シンボルクロックを生成し、シンボルカウンタ１３から
のレート切替タイミングでフレーム同期信号検出回路１
２からの伝送レート情報に従いレートＡに速度切替えを
行い、次のレート切替タイミングの入力までその速度を
維持する。再生回路１５ではＤＰＬＬ１４からのシンボ
ルクロックをもとにベースバンド信号からデータを再生
し出力する。
【０００７】図５は、従来技術におけるレート切替り時
のタイミングチャートを示したもので，現在のシンボル
クロックがレートＡで動作してベースバンド信号に同期
しており、フレーム同期信号検出回路１２はフレーム同
期信号を検出して伝送レートとしてレートＢを出力し、
シンボルカウンタ１３が一定シンボル数をカウント中
の、レートＡからレートＢに切替わる際のものである。
のタイミングチャートを示したもので，現在のシンボル
クロックがレートＡで動作してベースバンド信号に同期
しており、フレーム同期信号検出回路１２はフレーム同
期信号を検出して伝送レートとしてレートＢを出力し、
シンボルカウンタ１３が一定シンボル数をカウント中
の、レートＡからレートＢに切替わる際のものである。
【０００８】図６にマルチレート受信受信回路で用いら
れる従来のＤＰＬＬ１４の一構成例を示す。図６に示し
たＤＰＬＬ１４は、マルチレート信号のベースバンド信
号を入力しシンボルの変化点を検出して検出パルスを出
力するシンボル変化点検出器１と、シンボル変化点検出
器１からの検出パルスと後述するセレクタ７からのシン
ボルクロックを入力し、シンボルの変化点におけるシン
ボルクロックの位相を検出し、その検出結果をもとにシ
ンボルクロックが進んでいるか遅れているかを２値判定
して出力する２値量子化位相比較器２と、２値量子化位
相比較器２からの判定結果を入力し平滑化するループフ
ィルタ３と、固定周波発振器４と、ループフィルタ３の
出力を制御電圧として受け取り固定周波をもとにパルス
の付加・除去を行ったのち基準クロックとして出力する
ディジタル電圧制御発振器（ＶＣＯ）５と、ディジタル
ＶＣＯ５からの基準クロックを２，４，…，２N 分周し
てＮ個の分周波を出力するＮビットカウンタ６と、Ｎビ
ットカウンタ６からのＮ個の分周波を受け取り伝送レー
トに対応してＮ個のうちの１つを選択しシンボルクロッ
クとして出力するセレクタ７と、伝送レートとレート切
替タイミングを受け取りシンボルの変化点でタイミング
よくセレクタ７を制御するゲート８とで構成されてい
る。このように構成することによって、２倍，４倍と変
化する伝送レートに対応してシンボルクロックを即座に
切替えることができる。
れる従来のＤＰＬＬ１４の一構成例を示す。図６に示し
たＤＰＬＬ１４は、マルチレート信号のベースバンド信
号を入力しシンボルの変化点を検出して検出パルスを出
力するシンボル変化点検出器１と、シンボル変化点検出
器１からの検出パルスと後述するセレクタ７からのシン
ボルクロックを入力し、シンボルの変化点におけるシン
ボルクロックの位相を検出し、その検出結果をもとにシ
ンボルクロックが進んでいるか遅れているかを２値判定
して出力する２値量子化位相比較器２と、２値量子化位
相比較器２からの判定結果を入力し平滑化するループフ
ィルタ３と、固定周波発振器４と、ループフィルタ３の
出力を制御電圧として受け取り固定周波をもとにパルス
の付加・除去を行ったのち基準クロックとして出力する
ディジタル電圧制御発振器（ＶＣＯ）５と、ディジタル
ＶＣＯ５からの基準クロックを２，４，…，２N 分周し
てＮ個の分周波を出力するＮビットカウンタ６と、Ｎビ
ットカウンタ６からのＮ個の分周波を受け取り伝送レー
トに対応してＮ個のうちの１つを選択しシンボルクロッ
クとして出力するセレクタ７と、伝送レートとレート切
替タイミングを受け取りシンボルの変化点でタイミング
よくセレクタ７を制御するゲート８とで構成されてい
る。このように構成することによって、２倍，４倍と変
化する伝送レートに対応してシンボルクロックを即座に
切替えることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、受信復
調回路１１で使用しているローパスフィルタ（以下ＬＰ
Ｆと記す）等の部品は、容積等の関係から伝送速度によ
らず共通で使用することが多く、従って、ＬＰＦ等は伝
送速度によって遅延時間に若干差異が生じてしまうため
に、図５に示すように、レート切替前のベースバンド信
号とレート切替後のベースバンド信号とでは遅延時間が
やや異なり、従来のＤＰＬＬのままではシンボルクロッ
クとベースバンド信号との位相がずれてしまう。これ
は、ノイズの無い環境では位相が完全にずれていない限
り特に問題にならないが、ノイズの多い環境下では位相
がずれているため再生回路１５で再生したデータに誤り
が生じる可能性が、速度が切替らない場合に比べて高く
なる。特にレートが切り替わった直後の同期信号（２）
を誤検出する可能性が高い。
調回路１１で使用しているローパスフィルタ（以下ＬＰ
Ｆと記す）等の部品は、容積等の関係から伝送速度によ
らず共通で使用することが多く、従って、ＬＰＦ等は伝
送速度によって遅延時間に若干差異が生じてしまうため
に、図５に示すように、レート切替前のベースバンド信
号とレート切替後のベースバンド信号とでは遅延時間が
やや異なり、従来のＤＰＬＬのままではシンボルクロッ
クとベースバンド信号との位相がずれてしまう。これ
は、ノイズの無い環境では位相が完全にずれていない限
り特に問題にならないが、ノイズの多い環境下では位相
がずれているため再生回路１５で再生したデータに誤り
が生じる可能性が、速度が切替らない場合に比べて高く
なる。特にレートが切り替わった直後の同期信号（２）
を誤検出する可能性が高い。
【００１０】このように、上記のような従来の技術で
は、レート切替直後のシンボルクロックとベースバンド
信号との間に位相のずれが生じる可能性があり、ノイズ
の多い環境下で誤る可能性が高くなる。
は、レート切替直後のシンボルクロックとベースバンド
信号との間に位相のずれが生じる可能性があり、ノイズ
の多い環境下で誤る可能性が高くなる。
【００１１】本発明の目的は、このような従来において
生じる問題点を取り除き、レート切替直後のシンボルク
ロックとベースバンド信号との間の位相差が生じないよ
うにしたマルチレート信号受信回路用ディジタル位相同
期回路を提供することにある。
生じる問題点を取り除き、レート切替直後のシンボルク
ロックとベースバンド信号との間の位相差が生じないよ
うにしたマルチレート信号受信回路用ディジタル位相同
期回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のマルチレート信
号受信回路用ディジタル位相同期回路は、データ伝送速
度が伝送中に変わるマルチレート信号を受信復調したベ
ースバンド信号を入力しシンボルの変化点を検出して検
出パルスを出力するシンボル変化点検出器と、前記検出
パルスと再生用のシンボルクロックとを入力し、シンボ
ルの変化点におけるシンボルクロックの位相を検出し、
その検出結果をもとにシンボルクロックが進んでいるか
遅れているかを２値判定して出力する２値量子化位相比
較器と、該２値量子化位相比較器からの判定結果を平滑
化するループフィルタと、固定周波数信号を発生する固
定発振器と、前記ループフィルタの出力を制御電圧とし
て受け取り前記固定周波数信号をもとにパルスの付加・
除去を行ったのち基準クロックとして出力するディジタ
ル電圧制御発振器と、前記基準クロックを２，４，─，
２N 分周してＮ個の分周波を出力するＮビットカウンタ
と、次に切替えられる伝送レートとレート切替タイミン
グが入力され切替え制御信号を出力するゲートと、該ゲ
ートからの切替え制御信号により次に切替えられる伝送
レートに対応して前記ＮビットカウンタからのＮ個の分
周波のうちの１つを選択しシンボルクロックとして出力
するセレクタとが備えられたマルチレート信号受信回路
用ディジタル位相同期回路において、予め複数の伝送レ
ートに対応してそれぞれ設定された複数の位相オフセッ
ト値を前記ゲートの切替え制御信号に従って切替え出力
する切替器と、前記Ｎビットカウンタと前記セレクタと
の間に接続され、該Ｎビットカウンタから出力されるＮ
個の分周波のそれぞれと前記切替器から出力される位相
オフセット値とを加算して前記セレクタに対して出力す
る加算器とを備えたことを特徴とするものである。
号受信回路用ディジタル位相同期回路は、データ伝送速
度が伝送中に変わるマルチレート信号を受信復調したベ
ースバンド信号を入力しシンボルの変化点を検出して検
出パルスを出力するシンボル変化点検出器と、前記検出
パルスと再生用のシンボルクロックとを入力し、シンボ
ルの変化点におけるシンボルクロックの位相を検出し、
その検出結果をもとにシンボルクロックが進んでいるか
遅れているかを２値判定して出力する２値量子化位相比
較器と、該２値量子化位相比較器からの判定結果を平滑
化するループフィルタと、固定周波数信号を発生する固
定発振器と、前記ループフィルタの出力を制御電圧とし
て受け取り前記固定周波数信号をもとにパルスの付加・
除去を行ったのち基準クロックとして出力するディジタ
ル電圧制御発振器と、前記基準クロックを２，４，─，
２N 分周してＮ個の分周波を出力するＮビットカウンタ
と、次に切替えられる伝送レートとレート切替タイミン
グが入力され切替え制御信号を出力するゲートと、該ゲ
ートからの切替え制御信号により次に切替えられる伝送
レートに対応して前記ＮビットカウンタからのＮ個の分
周波のうちの１つを選択しシンボルクロックとして出力
するセレクタとが備えられたマルチレート信号受信回路
用ディジタル位相同期回路において、予め複数の伝送レ
ートに対応してそれぞれ設定された複数の位相オフセッ
ト値を前記ゲートの切替え制御信号に従って切替え出力
する切替器と、前記Ｎビットカウンタと前記セレクタと
の間に接続され、該Ｎビットカウンタから出力されるＮ
個の分周波のそれぞれと前記切替器から出力される位相
オフセット値とを加算して前記セレクタに対して出力す
る加算器とを備えたことを特徴とするものである。
【００１３】
（構成）上記問題点を解決するため、マルチレート信号
受信回路中のＤＰＬＬを次のような構成にした。本発明
の構成を図１に示す。図１において、シンボル変化点検
出器１からゲート８の部分は、従来技術によるＤＰＬＬ
の回路のシンボル変化点検出器１からゲート８との部分
と同じ部分であるので説明は省略する。
受信回路中のＤＰＬＬを次のような構成にした。本発明
の構成を図１に示す。図１において、シンボル変化点検
出器１からゲート８の部分は、従来技術によるＤＰＬＬ
の回路のシンボル変化点検出器１からゲート８との部分
と同じ部分であるので説明は省略する。
【００１４】加算器９は受け取ったＮ個の分周波を２進
数の値とみなし（即ちＮビットカウンタ６の出力値その
ものに対し）、伝送レートに対応した切替器１０からの
位相オフセット設定値Ｐ（０≦Ｐ≦２N −１）をそれぞ
れ加算してその加算結果を、受け取ったときと同様にＮ
個の分周波の状態で出力する。切替器１０は、予め伝送
レートに対応して設定された複数の位相オフセット値Ｐ
を、セレクタ７の切替と同時に選択切替えて加算器９に
出力する。
数の値とみなし（即ちＮビットカウンタ６の出力値その
ものに対し）、伝送レートに対応した切替器１０からの
位相オフセット設定値Ｐ（０≦Ｐ≦２N −１）をそれぞ
れ加算してその加算結果を、受け取ったときと同様にＮ
個の分周波の状態で出力する。切替器１０は、予め伝送
レートに対応して設定された複数の位相オフセット値Ｐ
を、セレクタ７の切替と同時に選択切替えて加算器９に
出力する。
【００１５】（作用）図１のように構成することによ
り、伝送レート切替と同時に、出力するシンボルクロッ
クの位相オフセット（あるいは初期位相）を設定・切替
することができる。即ち伝送レート切替の前後で予想さ
れるシンボルクロックと受信ベースバンド信号の位相の
ずれを、位相オフセット値によってある程度補正するこ
とができる。
り、伝送レート切替と同時に、出力するシンボルクロッ
クの位相オフセット（あるいは初期位相）を設定・切替
することができる。即ち伝送レート切替の前後で予想さ
れるシンボルクロックと受信ベースバンド信号の位相の
ずれを、位相オフセット値によってある程度補正するこ
とができる。
【００１６】次に、本発明の作用を具体例を用いて説明
する。図１においてＮ＝３，伝送レートＡに対応する位
相オフセット設定値ＰA ＝０，伝送レートＢに対応する
位相オフセット設定値ＰB ＝１とする。図２は、そのと
きの本発明におけるレート切替り時のタイミングチャー
トを示したものである。図中、加算器９の出力は加算器
９の出力を２進数値とみなしたときのデータの流れであ
る。伝送レートの切替がない場合加算器９の出力は、
０，１，２，…，７＝２3 −１までを１周期として１づ
つカウントアップする３ビットカウンタの出力と等し
い。
する。図１においてＮ＝３，伝送レートＡに対応する位
相オフセット設定値ＰA ＝０，伝送レートＢに対応する
位相オフセット設定値ＰB ＝１とする。図２は、そのと
きの本発明におけるレート切替り時のタイミングチャー
トを示したものである。図中、加算器９の出力は加算器
９の出力を２進数値とみなしたときのデータの流れであ
る。伝送レートの切替がない場合加算器９の出力は、
０，１，２，…，７＝２3 −１までを１周期として１づ
つカウントアップする３ビットカウンタの出力と等し
い。
【００１７】従って、図２の例では、加算器９の出力の
ＭＳＢ（最上位桁）を第１ビットとすると、レートＡの
とき第１ビットを反転したものをシンボルクロックとし
て出力し、レートＢのとき第２ビットを反転したものを
シンボルクロックとして出力している。レートＡからレ
ートＢへ切替わる前後でのカウンタ出力が、従来技術で
は６→７→０→１→２となるべきところを、本発明では
位相オフセット値ＰB＝１が設定されているため６→７
→１→２→３といった流れになる。その結果としてシン
ボルクロックの位相が図２に見られるようにπ／２だけ
ずれ、シンボルクロックと受信ベースバンド信号の位相
のずれを、ある程度補正することができる。
ＭＳＢ（最上位桁）を第１ビットとすると、レートＡの
とき第１ビットを反転したものをシンボルクロックとし
て出力し、レートＢのとき第２ビットを反転したものを
シンボルクロックとして出力している。レートＡからレ
ートＢへ切替わる前後でのカウンタ出力が、従来技術で
は６→７→０→１→２となるべきところを、本発明では
位相オフセット値ＰB＝１が設定されているため６→７
→１→２→３といった流れになる。その結果としてシン
ボルクロックの位相が図２に見られるようにπ／２だけ
ずれ、シンボルクロックと受信ベースバンド信号の位相
のずれを、ある程度補正することができる。
【００１８】図２の例では位相オフセットの設定値Ｐの
とり得る値は、０，１（π／２），２（π），３（３π
／２）の４通りであり、精度が低く補正が十分でないと
きは、Ｎを大きくし、それに対応する適当な値のＰを設
定することによって補正値の精度を上げることができ
る。
とり得る値は、０，１（π／２），２（π），３（３π
／２）の４通りであり、精度が低く補正が十分でないと
きは、Ｎを大きくし、それに対応する適当な値のＰを設
定することによって補正値の精度を上げることができ
る。
【００１９】
【発明の効果】このように本発明によれば、マルチレー
ト受信復調回路１１で使用しているＬＰＦ等の部品が伝
送速度によって遅延時間に若干差異が生じたとしても、
レート切替直後のシンボルクロックとベースバンド信号
との位相のずれを補正することが可能であるので、デー
タ伝送速度が途中で切替わるマルチレート信号に対して
安定した同期保持動作を行うマルチレート対応のＤＰＬ
Ｌを提供することができる。
ト受信復調回路１１で使用しているＬＰＦ等の部品が伝
送速度によって遅延時間に若干差異が生じたとしても、
レート切替直後のシンボルクロックとベースバンド信号
との位相のずれを補正することが可能であるので、デー
タ伝送速度が途中で切替わるマルチレート信号に対して
安定した同期保持動作を行うマルチレート対応のＤＰＬ
Ｌを提供することができる。
【図１】本発明の構成例図である。
【図２】本発明のレート切替り時のタイミングチャート
である。
である。
【図３】マルチレート信号の構成例図である。
【図４】マルチレート受信回路の構成例図である。
【図５】従来技術のレート切替り時のタイミングチャー
トである。
トである。
【図６】従来技術のＤＰＬＬの構成例図である。
１ シンボル変化点検出器 ２ ２値量子化位相比較器 ３ ループフィルタ ４ 発振器 ５ ディジタルＶＣＯ ６ Ｎビットカウンタ ７ セレクタ ８ ゲート ９ 加算器 １０ 切替器 １１ 受信復調回路 １２ フレーム同期信号検出回路 １３ シンボルカウンタ １４ ＤＰＬＬ １５ 再生回路
Claims (1)
- 【請求項１】 データ伝送速度が伝送中に変わるマルチ
レート信号を受信復調したベースバンド信号を入力しシ
ンボルの変化点を検出して検出パルスを出力するシンボ
ル変化点検出器と、前記検出パルスと再生用のシンボル
クロックとを入力し、シンボルの変化点におけるシンボ
ルクロックの位相を検出し、その検出結果をもとにシン
ボルクロックが進んでいるか遅れているかを２値判定し
て出力する２値量子化位相比較器と、該２値量子化位相
比較器からの判定結果を平滑化するループフィルタと、
固定周波数信号を発生する固定発振器と、前記ループフ
ィルタの出力を制御電圧として受け取り前記固定周波数
信号をもとにパルスの付加・除去を行ったのち基準クロ
ックとして出力するディジタル電圧制御発振器と、前記
基準クロックを２，４，─，２N 分周してＮ個の分周波
を出力するＮビットカウンタと、次に切替えられる伝送
レートとレート切替タイミングが入力され切替え制御信
号を出力するゲートと、該ゲートからの切替え制御信号
により次に切替えられる伝送レートに対応して前記Ｎビ
ットカウンタからのＮ個の分周波のうちの１つを選択し
シンボルクロックとして出力するセレクタとが備えられ
たマルチレート信号受信回路用ディジタル位相同期回路
において、 予め複数の伝送レートに対応してそれぞれ設定された複
数の位相オフセット値を前記ゲートの切替え制御信号に
従って切替え出力する切替器と、 前記Ｎビットカウンタと前記セレクタとの間に接続さ
れ、該Ｎビットカウンタから出力されるＮ個の分周波の
それぞれと前記切替器から出力される位相オフセット値
とを加算して前記セレクタに対して出力する加算器とを
備えたことを特徴とするマルチレート信号受信回路用デ
ィジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7315823A JPH09135240A (ja) | 1995-11-10 | 1995-11-10 | マルチレート信号受信回路用ディジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7315823A JPH09135240A (ja) | 1995-11-10 | 1995-11-10 | マルチレート信号受信回路用ディジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09135240A true JPH09135240A (ja) | 1997-05-20 |
Family
ID=18069997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7315823A Pending JPH09135240A (ja) | 1995-11-10 | 1995-11-10 | マルチレート信号受信回路用ディジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09135240A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1049090A1 (en) * | 1998-11-13 | 2000-11-02 | Matsushita Electric Industrial Co., Ltd. | Multi-rate clock generator and multi-rate digital data reproducing device |
| US6618459B1 (en) | 1998-05-27 | 2003-09-09 | Nec Corporation | Radio communication device and method of bit synchronization pull-in in the same |
| CN100349378C (zh) * | 2002-04-19 | 2007-11-14 | 陈为怀 | 网同步可集成从时钟锁相环 |
-
1995
- 1995-11-10 JP JP7315823A patent/JPH09135240A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6618459B1 (en) | 1998-05-27 | 2003-09-09 | Nec Corporation | Radio communication device and method of bit synchronization pull-in in the same |
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| EP1049090A4 (en) * | 1998-11-13 | 2002-05-15 | Matsushita Electric Ind Co Ltd | MULTI-FLOW CLOCK GENERATOR AND MULTI-SPEED DIGITAL DATA REPRODUCING DEVICE |
| US6711228B1 (en) | 1998-11-13 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Multi-rate clock generator and multi-rate digital data reproducing device |
| CN100349378C (zh) * | 2002-04-19 | 2007-11-14 | 陈为怀 | 网同步可集成从时钟锁相环 |
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