JPH09135240A - マルチレート信号受信回路用ディジタル位相同期回路 - Google Patents
マルチレート信号受信回路用ディジタル位相同期回路Info
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- JPH09135240A JPH09135240A JP7315823A JP31582395A JPH09135240A JP H09135240 A JPH09135240 A JP H09135240A JP 7315823 A JP7315823 A JP 7315823A JP 31582395 A JP31582395 A JP 31582395A JP H09135240 A JPH09135240 A JP H09135240A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】データ伝送速度が伝送中に変わるマルチレート
信号受信回路のシンボルクロックを生成するディジタル
PLLが、レート切替時に生成したシンボルクロックと
受信ベースバンド信号との間に生ずる位相のずれをなく
すようにする。 【解決手段】ループフィルタ3の制御電圧によって制御
されるディジタルVCO5の出力を2,4,…2N 分周
してN個の分周波を出力するNビットカウンタ6と、切
替わるレート伝送に対応して分周出力を切替えてシンボ
ルクロックとするセレクタ7との間に加算器9を設け
る。レート切替時に、予め複数の伝送レートに対応して
設定された位相オフセット値Pを切替器10から加算器
9に入力して位相補正した分周出力をセレクタ7に与え
るように構成した。
信号受信回路のシンボルクロックを生成するディジタル
PLLが、レート切替時に生成したシンボルクロックと
受信ベースバンド信号との間に生ずる位相のずれをなく
すようにする。 【解決手段】ループフィルタ3の制御電圧によって制御
されるディジタルVCO5の出力を2,4,…2N 分周
してN個の分周波を出力するNビットカウンタ6と、切
替わるレート伝送に対応して分周出力を切替えてシンボ
ルクロックとするセレクタ7との間に加算器9を設け
る。レート切替時に、予め複数の伝送レートに対応して
設定された位相オフセット値Pを切替器10から加算器
9に入力して位相補正した分周出力をセレクタ7に与え
るように構成した。
Description
【0001】
【発明の属する技術分野】本発明は、データ伝送速度
(レート)が伝送中に変わるマルチレート信号を受信
し、レートが切替わる毎にクロックの初期位相を切替え
ることによりデータを安定して再生するマルチレート信
号受信回路に関し、特に、その受信回路に用いられるデ
ィジタル位相同期回路(DPLL)に関するものであ
る。
(レート)が伝送中に変わるマルチレート信号を受信
し、レートが切替わる毎にクロックの初期位相を切替え
ることによりデータを安定して再生するマルチレート信
号受信回路に関し、特に、その受信回路に用いられるデ
ィジタル位相同期回路(DPLL)に関するものであ
る。
【0002】
【従来の技術】図3はマルチレート信号の構成を説明す
るタイミングチャートを示す。マルチレート信号は時間
Tを1フレーム長とするフレームで構成されており、1
フレームは時間T1の同期信号と情報信号とで構成さ
れ、同期信号は同期信号(1)とフレーム情報と同期信
号(2)とで構成される。この例では、同期信号(1)
とフレーム情報がレートAで伝送され、同期信号(2)
と情報信号がレートBで伝送される。同期信号(1)
は、クロック同期用のパターンと次に変えるレートBの
速度情報とフレーム同期信号を兼ね備えたもので、フレ
ーム情報は情報信号の構成について記述したものであ
る。同期信号(1)とフレーム情報の区間T2がレート
Aで伝送される。同期信号(2)は情報信号の先頭を検
出するための同期用信号で、同期用符号は伝送レートに
関係なく同じものを用いており、同期信号全体の時間が
伝送レートによらず一定の時間T1になるように空いた
所にクロック同期用のパターンが挿入されている。同期
信号(2)と情報信号はレートBで伝送される。
るタイミングチャートを示す。マルチレート信号は時間
Tを1フレーム長とするフレームで構成されており、1
フレームは時間T1の同期信号と情報信号とで構成さ
れ、同期信号は同期信号(1)とフレーム情報と同期信
号(2)とで構成される。この例では、同期信号(1)
とフレーム情報がレートAで伝送され、同期信号(2)
と情報信号がレートBで伝送される。同期信号(1)
は、クロック同期用のパターンと次に変えるレートBの
速度情報とフレーム同期信号を兼ね備えたもので、フレ
ーム情報は情報信号の構成について記述したものであ
る。同期信号(1)とフレーム情報の区間T2がレート
Aで伝送される。同期信号(2)は情報信号の先頭を検
出するための同期用信号で、同期用符号は伝送レートに
関係なく同じものを用いており、同期信号全体の時間が
伝送レートによらず一定の時間T1になるように空いた
所にクロック同期用のパターンが挿入されている。同期
信号(2)と情報信号はレートBで伝送される。
【0003】レートAとレートBとの関係は、その比が
例えば1:2,1:4のように一定の比例関係にある。
また、1シンボル当たりの情報自体は2値符号,4値符
号等いろいろあるが、基本的にシンボルクロックのタイ
ミング自体に影響が出ないものとして説明は省略する。
例えば1:2,1:4のように一定の比例関係にある。
また、1シンボル当たりの情報自体は2値符号,4値符
号等いろいろあるが、基本的にシンボルクロックのタイ
ミング自体に影響が出ないものとして説明は省略する。
【0004】図4は本発明を適用するマルチレート信号
を受信するマルチレート信号受信回路のブロック図であ
る。図4に示したマルチレート信号受信回路は、マルチ
レートの受信信号を復調しベースバンド信号として出力
する受信復調回路11と、ベースバンド信号から同期信
号を検出した検出パルスと同期信号から検出した伝送レ
ートとを出力するフレーム同期信号検出回路12と、検
出パルスを受け取りシンボルクロックのタイミングで一
定シンボル数カウントしレート切替タイミングを出力す
るシンボルカウンタ13と、ベースバンド信号を入力し
ディジタル位相同期(DLLL)動作を行い伝送レート
とレート切替タイミングを入力しレート切替タイミング
で入力した伝送レートのシンボルクロックに伝送レート
を変更し、次のレート切替タイミングまでその伝送レー
トのシンボルクロックを維持し出力するDPLL14
と、ベースバンド信号からデータを再生する再生回路1
5とで構成されている。
を受信するマルチレート信号受信回路のブロック図であ
る。図4に示したマルチレート信号受信回路は、マルチ
レートの受信信号を復調しベースバンド信号として出力
する受信復調回路11と、ベースバンド信号から同期信
号を検出した検出パルスと同期信号から検出した伝送レ
ートとを出力するフレーム同期信号検出回路12と、検
出パルスを受け取りシンボルクロックのタイミングで一
定シンボル数カウントしレート切替タイミングを出力す
るシンボルカウンタ13と、ベースバンド信号を入力し
ディジタル位相同期(DLLL)動作を行い伝送レート
とレート切替タイミングを入力しレート切替タイミング
で入力した伝送レートのシンボルクロックに伝送レート
を変更し、次のレート切替タイミングまでその伝送レー
トのシンボルクロックを維持し出力するDPLL14
と、ベースバンド信号からデータを再生する再生回路1
5とで構成されている。
【0005】1フレーム毎の動作は次のようになる。ま
ず、フレーム同期信号検出回路12は、受信復調回路1
1で復調されたベースバンド信号から、速度情報を含む
同期信号(1)を検出し同期信号の検出パルスと次に変
わるレートBの伝送レート情報を出力する。シンボルカ
ウンタ13は、検出パルスを入力しフレーム情報に相当
する期間の一定シンボル数をカウントしレートBに切替
えるためのレート切替タイミングを出力する。DPLL
14は、入力したベースバンド信号を基にしてベースバ
ンド信号に同期したシンボルクロックを生成し、シンボ
ルカウンタ13からのレート切替タイミングでフレーム
同期信号検出回路12からの伝送レート情報に従いレー
トBに速度切替えを行い、次のレート切替タイミングの
入力までその速度を維持する。
ず、フレーム同期信号検出回路12は、受信復調回路1
1で復調されたベースバンド信号から、速度情報を含む
同期信号(1)を検出し同期信号の検出パルスと次に変
わるレートBの伝送レート情報を出力する。シンボルカ
ウンタ13は、検出パルスを入力しフレーム情報に相当
する期間の一定シンボル数をカウントしレートBに切替
えるためのレート切替タイミングを出力する。DPLL
14は、入力したベースバンド信号を基にしてベースバ
ンド信号に同期したシンボルクロックを生成し、シンボ
ルカウンタ13からのレート切替タイミングでフレーム
同期信号検出回路12からの伝送レート情報に従いレー
トBに速度切替えを行い、次のレート切替タイミングの
入力までその速度を維持する。
【0006】次に、フレーム同期信号検出回路12は、
受信復調回路11で復調されたベースバンド信号から、
同期信号(2)を検出し同期信号の検出パルスと次に変
わるレートAの伝送レート情報を出力する。シンボルカ
ウンタ13は、検出パルスを入力し情報信号に相当する
時間をカウントし、レートAに切替えるためのレート切
替タイミングを出力する。DPLL14は、入力したベ
ースバンド信号を基にしてベースバンド信号に同期した
シンボルクロックを生成し、シンボルカウンタ13から
のレート切替タイミングでフレーム同期信号検出回路1
2からの伝送レート情報に従いレートAに速度切替えを
行い、次のレート切替タイミングの入力までその速度を
維持する。再生回路15ではDPLL14からのシンボ
ルクロックをもとにベースバンド信号からデータを再生
し出力する。
受信復調回路11で復調されたベースバンド信号から、
同期信号(2)を検出し同期信号の検出パルスと次に変
わるレートAの伝送レート情報を出力する。シンボルカ
ウンタ13は、検出パルスを入力し情報信号に相当する
時間をカウントし、レートAに切替えるためのレート切
替タイミングを出力する。DPLL14は、入力したベ
ースバンド信号を基にしてベースバンド信号に同期した
シンボルクロックを生成し、シンボルカウンタ13から
のレート切替タイミングでフレーム同期信号検出回路1
2からの伝送レート情報に従いレートAに速度切替えを
行い、次のレート切替タイミングの入力までその速度を
維持する。再生回路15ではDPLL14からのシンボ
ルクロックをもとにベースバンド信号からデータを再生
し出力する。
【0007】図5は、従来技術におけるレート切替り時
のタイミングチャートを示したもので,現在のシンボル
クロックがレートAで動作してベースバンド信号に同期
しており、フレーム同期信号検出回路12はフレーム同
期信号を検出して伝送レートとしてレートBを出力し、
シンボルカウンタ13が一定シンボル数をカウント中
の、レートAからレートBに切替わる際のものである。
のタイミングチャートを示したもので,現在のシンボル
クロックがレートAで動作してベースバンド信号に同期
しており、フレーム同期信号検出回路12はフレーム同
期信号を検出して伝送レートとしてレートBを出力し、
シンボルカウンタ13が一定シンボル数をカウント中
の、レートAからレートBに切替わる際のものである。
【0008】図6にマルチレート受信受信回路で用いら
れる従来のDPLL14の一構成例を示す。図6に示し
たDPLL14は、マルチレート信号のベースバンド信
号を入力しシンボルの変化点を検出して検出パルスを出
力するシンボル変化点検出器1と、シンボル変化点検出
器1からの検出パルスと後述するセレクタ7からのシン
ボルクロックを入力し、シンボルの変化点におけるシン
ボルクロックの位相を検出し、その検出結果をもとにシ
ンボルクロックが進んでいるか遅れているかを2値判定
して出力する2値量子化位相比較器2と、2値量子化位
相比較器2からの判定結果を入力し平滑化するループフ
ィルタ3と、固定周波発振器4と、ループフィルタ3の
出力を制御電圧として受け取り固定周波をもとにパルス
の付加・除去を行ったのち基準クロックとして出力する
ディジタル電圧制御発振器(VCO)5と、ディジタル
VCO5からの基準クロックを2,4,…,2N 分周し
てN個の分周波を出力するNビットカウンタ6と、Nビ
ットカウンタ6からのN個の分周波を受け取り伝送レー
トに対応してN個のうちの1つを選択しシンボルクロッ
クとして出力するセレクタ7と、伝送レートとレート切
替タイミングを受け取りシンボルの変化点でタイミング
よくセレクタ7を制御するゲート8とで構成されてい
る。このように構成することによって、2倍,4倍と変
化する伝送レートに対応してシンボルクロックを即座に
切替えることができる。
れる従来のDPLL14の一構成例を示す。図6に示し
たDPLL14は、マルチレート信号のベースバンド信
号を入力しシンボルの変化点を検出して検出パルスを出
力するシンボル変化点検出器1と、シンボル変化点検出
器1からの検出パルスと後述するセレクタ7からのシン
ボルクロックを入力し、シンボルの変化点におけるシン
ボルクロックの位相を検出し、その検出結果をもとにシ
ンボルクロックが進んでいるか遅れているかを2値判定
して出力する2値量子化位相比較器2と、2値量子化位
相比較器2からの判定結果を入力し平滑化するループフ
ィルタ3と、固定周波発振器4と、ループフィルタ3の
出力を制御電圧として受け取り固定周波をもとにパルス
の付加・除去を行ったのち基準クロックとして出力する
ディジタル電圧制御発振器(VCO)5と、ディジタル
VCO5からの基準クロックを2,4,…,2N 分周し
てN個の分周波を出力するNビットカウンタ6と、Nビ
ットカウンタ6からのN個の分周波を受け取り伝送レー
トに対応してN個のうちの1つを選択しシンボルクロッ
クとして出力するセレクタ7と、伝送レートとレート切
替タイミングを受け取りシンボルの変化点でタイミング
よくセレクタ7を制御するゲート8とで構成されてい
る。このように構成することによって、2倍,4倍と変
化する伝送レートに対応してシンボルクロックを即座に
切替えることができる。
【0009】
【発明が解決しようとする課題】しかしながら、受信復
調回路11で使用しているローパスフィルタ(以下LP
Fと記す)等の部品は、容積等の関係から伝送速度によ
らず共通で使用することが多く、従って、LPF等は伝
送速度によって遅延時間に若干差異が生じてしまうため
に、図5に示すように、レート切替前のベースバンド信
号とレート切替後のベースバンド信号とでは遅延時間が
やや異なり、従来のDPLLのままではシンボルクロッ
クとベースバンド信号との位相がずれてしまう。これ
は、ノイズの無い環境では位相が完全にずれていない限
り特に問題にならないが、ノイズの多い環境下では位相
がずれているため再生回路15で再生したデータに誤り
が生じる可能性が、速度が切替らない場合に比べて高く
なる。特にレートが切り替わった直後の同期信号(2)
を誤検出する可能性が高い。
調回路11で使用しているローパスフィルタ(以下LP
Fと記す)等の部品は、容積等の関係から伝送速度によ
らず共通で使用することが多く、従って、LPF等は伝
送速度によって遅延時間に若干差異が生じてしまうため
に、図5に示すように、レート切替前のベースバンド信
号とレート切替後のベースバンド信号とでは遅延時間が
やや異なり、従来のDPLLのままではシンボルクロッ
クとベースバンド信号との位相がずれてしまう。これ
は、ノイズの無い環境では位相が完全にずれていない限
り特に問題にならないが、ノイズの多い環境下では位相
がずれているため再生回路15で再生したデータに誤り
が生じる可能性が、速度が切替らない場合に比べて高く
なる。特にレートが切り替わった直後の同期信号(2)
を誤検出する可能性が高い。
【0010】このように、上記のような従来の技術で
は、レート切替直後のシンボルクロックとベースバンド
信号との間に位相のずれが生じる可能性があり、ノイズ
の多い環境下で誤る可能性が高くなる。
は、レート切替直後のシンボルクロックとベースバンド
信号との間に位相のずれが生じる可能性があり、ノイズ
の多い環境下で誤る可能性が高くなる。
【0011】本発明の目的は、このような従来において
生じる問題点を取り除き、レート切替直後のシンボルク
ロックとベースバンド信号との間の位相差が生じないよ
うにしたマルチレート信号受信回路用ディジタル位相同
期回路を提供することにある。
生じる問題点を取り除き、レート切替直後のシンボルク
ロックとベースバンド信号との間の位相差が生じないよ
うにしたマルチレート信号受信回路用ディジタル位相同
期回路を提供することにある。
【0012】
【課題を解決するための手段】本発明のマルチレート信
号受信回路用ディジタル位相同期回路は、データ伝送速
度が伝送中に変わるマルチレート信号を受信復調したベ
ースバンド信号を入力しシンボルの変化点を検出して検
出パルスを出力するシンボル変化点検出器と、前記検出
パルスと再生用のシンボルクロックとを入力し、シンボ
ルの変化点におけるシンボルクロックの位相を検出し、
その検出結果をもとにシンボルクロックが進んでいるか
遅れているかを2値判定して出力する2値量子化位相比
較器と、該2値量子化位相比較器からの判定結果を平滑
化するループフィルタと、固定周波数信号を発生する固
定発振器と、前記ループフィルタの出力を制御電圧とし
て受け取り前記固定周波数信号をもとにパルスの付加・
除去を行ったのち基準クロックとして出力するディジタ
ル電圧制御発振器と、前記基準クロックを2,4,─,
2N 分周してN個の分周波を出力するNビットカウンタ
と、次に切替えられる伝送レートとレート切替タイミン
グが入力され切替え制御信号を出力するゲートと、該ゲ
ートからの切替え制御信号により次に切替えられる伝送
レートに対応して前記NビットカウンタからのN個の分
周波のうちの1つを選択しシンボルクロックとして出力
するセレクタとが備えられたマルチレート信号受信回路
用ディジタル位相同期回路において、予め複数の伝送レ
ートに対応してそれぞれ設定された複数の位相オフセッ
ト値を前記ゲートの切替え制御信号に従って切替え出力
する切替器と、前記Nビットカウンタと前記セレクタと
の間に接続され、該Nビットカウンタから出力されるN
個の分周波のそれぞれと前記切替器から出力される位相
オフセット値とを加算して前記セレクタに対して出力す
る加算器とを備えたことを特徴とするものである。
号受信回路用ディジタル位相同期回路は、データ伝送速
度が伝送中に変わるマルチレート信号を受信復調したベ
ースバンド信号を入力しシンボルの変化点を検出して検
出パルスを出力するシンボル変化点検出器と、前記検出
パルスと再生用のシンボルクロックとを入力し、シンボ
ルの変化点におけるシンボルクロックの位相を検出し、
その検出結果をもとにシンボルクロックが進んでいるか
遅れているかを2値判定して出力する2値量子化位相比
較器と、該2値量子化位相比較器からの判定結果を平滑
化するループフィルタと、固定周波数信号を発生する固
定発振器と、前記ループフィルタの出力を制御電圧とし
て受け取り前記固定周波数信号をもとにパルスの付加・
除去を行ったのち基準クロックとして出力するディジタ
ル電圧制御発振器と、前記基準クロックを2,4,─,
2N 分周してN個の分周波を出力するNビットカウンタ
と、次に切替えられる伝送レートとレート切替タイミン
グが入力され切替え制御信号を出力するゲートと、該ゲ
ートからの切替え制御信号により次に切替えられる伝送
レートに対応して前記NビットカウンタからのN個の分
周波のうちの1つを選択しシンボルクロックとして出力
するセレクタとが備えられたマルチレート信号受信回路
用ディジタル位相同期回路において、予め複数の伝送レ
ートに対応してそれぞれ設定された複数の位相オフセッ
ト値を前記ゲートの切替え制御信号に従って切替え出力
する切替器と、前記Nビットカウンタと前記セレクタと
の間に接続され、該Nビットカウンタから出力されるN
個の分周波のそれぞれと前記切替器から出力される位相
オフセット値とを加算して前記セレクタに対して出力す
る加算器とを備えたことを特徴とするものである。
【0013】
(構成)上記問題点を解決するため、マルチレート信号
受信回路中のDPLLを次のような構成にした。本発明
の構成を図1に示す。図1において、シンボル変化点検
出器1からゲート8の部分は、従来技術によるDPLL
の回路のシンボル変化点検出器1からゲート8との部分
と同じ部分であるので説明は省略する。
受信回路中のDPLLを次のような構成にした。本発明
の構成を図1に示す。図1において、シンボル変化点検
出器1からゲート8の部分は、従来技術によるDPLL
の回路のシンボル変化点検出器1からゲート8との部分
と同じ部分であるので説明は省略する。
【0014】加算器9は受け取ったN個の分周波を2進
数の値とみなし(即ちNビットカウンタ6の出力値その
ものに対し)、伝送レートに対応した切替器10からの
位相オフセット設定値P(0≦P≦2N −1)をそれぞ
れ加算してその加算結果を、受け取ったときと同様にN
個の分周波の状態で出力する。切替器10は、予め伝送
レートに対応して設定された複数の位相オフセット値P
を、セレクタ7の切替と同時に選択切替えて加算器9に
出力する。
数の値とみなし(即ちNビットカウンタ6の出力値その
ものに対し)、伝送レートに対応した切替器10からの
位相オフセット設定値P(0≦P≦2N −1)をそれぞ
れ加算してその加算結果を、受け取ったときと同様にN
個の分周波の状態で出力する。切替器10は、予め伝送
レートに対応して設定された複数の位相オフセット値P
を、セレクタ7の切替と同時に選択切替えて加算器9に
出力する。
【0015】(作用)図1のように構成することによ
り、伝送レート切替と同時に、出力するシンボルクロッ
クの位相オフセット(あるいは初期位相)を設定・切替
することができる。即ち伝送レート切替の前後で予想さ
れるシンボルクロックと受信ベースバンド信号の位相の
ずれを、位相オフセット値によってある程度補正するこ
とができる。
り、伝送レート切替と同時に、出力するシンボルクロッ
クの位相オフセット(あるいは初期位相)を設定・切替
することができる。即ち伝送レート切替の前後で予想さ
れるシンボルクロックと受信ベースバンド信号の位相の
ずれを、位相オフセット値によってある程度補正するこ
とができる。
【0016】次に、本発明の作用を具体例を用いて説明
する。図1においてN=3,伝送レートAに対応する位
相オフセット設定値PA =0,伝送レートBに対応する
位相オフセット設定値PB =1とする。図2は、そのと
きの本発明におけるレート切替り時のタイミングチャー
トを示したものである。図中、加算器9の出力は加算器
9の出力を2進数値とみなしたときのデータの流れであ
る。伝送レートの切替がない場合加算器9の出力は、
0,1,2,…,7=23 −1までを1周期として1づ
つカウントアップする3ビットカウンタの出力と等し
い。
する。図1においてN=3,伝送レートAに対応する位
相オフセット設定値PA =0,伝送レートBに対応する
位相オフセット設定値PB =1とする。図2は、そのと
きの本発明におけるレート切替り時のタイミングチャー
トを示したものである。図中、加算器9の出力は加算器
9の出力を2進数値とみなしたときのデータの流れであ
る。伝送レートの切替がない場合加算器9の出力は、
0,1,2,…,7=23 −1までを1周期として1づ
つカウントアップする3ビットカウンタの出力と等し
い。
【0017】従って、図2の例では、加算器9の出力の
MSB(最上位桁)を第1ビットとすると、レートAの
とき第1ビットを反転したものをシンボルクロックとし
て出力し、レートBのとき第2ビットを反転したものを
シンボルクロックとして出力している。レートAからレ
ートBへ切替わる前後でのカウンタ出力が、従来技術で
は6→7→0→1→2となるべきところを、本発明では
位相オフセット値PB=1が設定されているため6→7
→1→2→3といった流れになる。その結果としてシン
ボルクロックの位相が図2に見られるようにπ/2だけ
ずれ、シンボルクロックと受信ベースバンド信号の位相
のずれを、ある程度補正することができる。
MSB(最上位桁)を第1ビットとすると、レートAの
とき第1ビットを反転したものをシンボルクロックとし
て出力し、レートBのとき第2ビットを反転したものを
シンボルクロックとして出力している。レートAからレ
ートBへ切替わる前後でのカウンタ出力が、従来技術で
は6→7→0→1→2となるべきところを、本発明では
位相オフセット値PB=1が設定されているため6→7
→1→2→3といった流れになる。その結果としてシン
ボルクロックの位相が図2に見られるようにπ/2だけ
ずれ、シンボルクロックと受信ベースバンド信号の位相
のずれを、ある程度補正することができる。
【0018】図2の例では位相オフセットの設定値Pの
とり得る値は、0,1(π/2),2(π),3(3π
/2)の4通りであり、精度が低く補正が十分でないと
きは、Nを大きくし、それに対応する適当な値のPを設
定することによって補正値の精度を上げることができ
る。
とり得る値は、0,1(π/2),2(π),3(3π
/2)の4通りであり、精度が低く補正が十分でないと
きは、Nを大きくし、それに対応する適当な値のPを設
定することによって補正値の精度を上げることができ
る。
【0019】
【発明の効果】このように本発明によれば、マルチレー
ト受信復調回路11で使用しているLPF等の部品が伝
送速度によって遅延時間に若干差異が生じたとしても、
レート切替直後のシンボルクロックとベースバンド信号
との位相のずれを補正することが可能であるので、デー
タ伝送速度が途中で切替わるマルチレート信号に対して
安定した同期保持動作を行うマルチレート対応のDPL
Lを提供することができる。
ト受信復調回路11で使用しているLPF等の部品が伝
送速度によって遅延時間に若干差異が生じたとしても、
レート切替直後のシンボルクロックとベースバンド信号
との位相のずれを補正することが可能であるので、デー
タ伝送速度が途中で切替わるマルチレート信号に対して
安定した同期保持動作を行うマルチレート対応のDPL
Lを提供することができる。
【図1】本発明の構成例図である。
【図2】本発明のレート切替り時のタイミングチャート
である。
である。
【図3】マルチレート信号の構成例図である。
【図4】マルチレート受信回路の構成例図である。
【図5】従来技術のレート切替り時のタイミングチャー
トである。
トである。
【図6】従来技術のDPLLの構成例図である。
1 シンボル変化点検出器 2 2値量子化位相比較器 3 ループフィルタ 4 発振器 5 ディジタルVCO 6 Nビットカウンタ 7 セレクタ 8 ゲート 9 加算器 10 切替器 11 受信復調回路 12 フレーム同期信号検出回路 13 シンボルカウンタ 14 DPLL 15 再生回路
Claims (1)
- 【請求項1】 データ伝送速度が伝送中に変わるマルチ
レート信号を受信復調したベースバンド信号を入力しシ
ンボルの変化点を検出して検出パルスを出力するシンボ
ル変化点検出器と、前記検出パルスと再生用のシンボル
クロックとを入力し、シンボルの変化点におけるシンボ
ルクロックの位相を検出し、その検出結果をもとにシン
ボルクロックが進んでいるか遅れているかを2値判定し
て出力する2値量子化位相比較器と、該2値量子化位相
比較器からの判定結果を平滑化するループフィルタと、
固定周波数信号を発生する固定発振器と、前記ループフ
ィルタの出力を制御電圧として受け取り前記固定周波数
信号をもとにパルスの付加・除去を行ったのち基準クロ
ックとして出力するディジタル電圧制御発振器と、前記
基準クロックを2,4,─,2N 分周してN個の分周波
を出力するNビットカウンタと、次に切替えられる伝送
レートとレート切替タイミングが入力され切替え制御信
号を出力するゲートと、該ゲートからの切替え制御信号
により次に切替えられる伝送レートに対応して前記Nビ
ットカウンタからのN個の分周波のうちの1つを選択し
シンボルクロックとして出力するセレクタとが備えられ
たマルチレート信号受信回路用ディジタル位相同期回路
において、 予め複数の伝送レートに対応してそれぞれ設定された複
数の位相オフセット値を前記ゲートの切替え制御信号に
従って切替え出力する切替器と、 前記Nビットカウンタと前記セレクタとの間に接続さ
れ、該Nビットカウンタから出力されるN個の分周波の
それぞれと前記切替器から出力される位相オフセット値
とを加算して前記セレクタに対して出力する加算器とを
備えたことを特徴とするマルチレート信号受信回路用デ
ィジタル位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7315823A JPH09135240A (ja) | 1995-11-10 | 1995-11-10 | マルチレート信号受信回路用ディジタル位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7315823A JPH09135240A (ja) | 1995-11-10 | 1995-11-10 | マルチレート信号受信回路用ディジタル位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09135240A true JPH09135240A (ja) | 1997-05-20 |
Family
ID=18069997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7315823A Pending JPH09135240A (ja) | 1995-11-10 | 1995-11-10 | マルチレート信号受信回路用ディジタル位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09135240A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1049090A1 (en) * | 1998-11-13 | 2000-11-02 | Matsushita Electric Industrial Co., Ltd. | Multi-rate clock generator and multi-rate digital data reproducing device |
US6618459B1 (en) | 1998-05-27 | 2003-09-09 | Nec Corporation | Radio communication device and method of bit synchronization pull-in in the same |
CN100349378C (zh) * | 2002-04-19 | 2007-11-14 | 陈为怀 | 网同步可集成从时钟锁相环 |
-
1995
- 1995-11-10 JP JP7315823A patent/JPH09135240A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US6618459B1 (en) | 1998-05-27 | 2003-09-09 | Nec Corporation | Radio communication device and method of bit synchronization pull-in in the same |
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EP1049090A4 (en) * | 1998-11-13 | 2002-05-15 | Matsushita Electric Ind Co Ltd | MULTI-FLOW CLOCK GENERATOR AND MULTI-SPEED DIGITAL DATA REPRODUCING DEVICE |
US6711228B1 (en) | 1998-11-13 | 2004-03-23 | Matsushita Electric Industrial Co., Ltd. | Multi-rate clock generator and multi-rate digital data reproducing device |
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