JP2007036366A - シリアル通信回路 - Google Patents
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Abstract
【課題】 安定した動作が可能な、小型で簡単な構成のシリアル通信回路を提供する。
【解決手段】
シリアル通信回路は、受信したシリアルデータから、受信データと受信クロックを取り出すクロック/データリカバリ回路と、前記クロック/データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するPLL回路と、前記PLL回路で生成された内部クロックで動作すると共に、前記クロック/データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、前記PLL回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなる。
【選択図】 図2
【解決手段】
シリアル通信回路は、受信したシリアルデータから、受信データと受信クロックを取り出すクロック/データリカバリ回路と、前記クロック/データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するPLL回路と、前記PLL回路で生成された内部クロックで動作すると共に、前記クロック/データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、前記PLL回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなる。
【選択図】 図2
Description
この発明は、例えば8B/10B符号化方式によるクロック同期通信を行う、シリアル通信回路の改良に関する。
回路同士が通信を行う場合、クロックの同期を考慮する必要がある。つまり、データを受信する側では、受信データと回路内部の読み出しクロックの間に速度差や位相差があると、ビットの重複または欠落が生じてしまう。これを防ぐために、クロック乗せ替え回路が用いられている。このクロック乗せ替え回路で、適当なビット数の受信データを一時的に記憶し、受信データを読み出しクロック、つまり受信側のクロックに同期させて出力する。
このようなクロック乗せ替え回路を用いたシリアル通信回路の具体例を図9および図10に示す。図9で、クロック分配基板301は、通信を行う通信基板311〜313へ基準クロックCsを分配している。一方、通信基板311〜313は、この基準クロックCsに同期して、信号処理と送受信を行う。
通信基板311〜313のそれぞれは、図10に示されている様に、クロック/データリカバリ回路321と、シリアル/パラレル変換回路322と、8B/10Bデコーダ323と、クロック乗せ替え回路324と、内部データ処理回路325、326と、8B/10Bエンコーダ327と、パラレル/シリアル変換回路328およびPLL回路329を備えている。
クロック/データリカバリ回路321は、受信したシリアルデータSから、受信データと受信クロックCrを回復する。このシリアルデータSは、シリアル/パラレル変換回路322でパラレルデータに変換され、8B/10Bデコーダ323によって、冗長部分を除かれる。8B/10Bデコーダ323から出力された通信データは、受信クロックCrに同期しているので、PLL回路329からの内部クロックに同期した通信データとして、内部データ処理回路325へ出力される。
PLL回路329は、クロック分配基板301からの、基準クロックCsを逓倍して内部クロックを生成して、クロック/データリカバリ回路321と、内部データ処理回路325、326と、8B/10Bエンコーダ327と、シリアル/パラレル変換回路328へ供給している。
以上のような、従来のシリアル通信回路では、受信クロックに同期した受信データの位相を、内部クロックの位相に合わせるために、クロック乗せ替え回路を必要としていた。つまり、クロック乗せ替え回路(具体的には、FIFOバッファ)で受信クロックと内部クロックとの位相差や、クロックの揺らぎを吸収していた。そのため、FIFOバッファからの読み出し側の回路はFIFOバッファの溢れや枯渇を監視しながらの動作が必要となり回路が大きく複雑になっていた。
また、装置全体から見ると、通信基板内で使用するクロックをクロック分配基板から各基板に供給しているが、このクロック分配基板とクロック配線も回路の小型化の障害となっていた。
さらに、このような構成では、クロック分配基板が動作しなくなると、全基板の同期が取れなくなり全ての通信が異常になるという問題もあった。
そこで、この発明は上記事情を考慮してなされたものであり、安定した動作が可能な、小型で簡単な構成のシリアル通信回路を提供することを目的とする。
前記目的を達成するため、本発明の一実施態様によれば、受信したシリアルデータから、受信データと受信クロックを取り出すクロック/データリカバリ回路と、前記クロック/データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するPLL回路と、前記PLL回路で生成された内部クロックで動作すると共に、前記クロック/データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、 前記PLL回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなるシリアル通信回路が提供される。
前記クロック/データリカバリ回路は、前記受信データを取り出す際に、前記PLL回路で生成された内部クロックを利用することが好適である。
また、前記クロック/データリカバリ回路で取り出された受信データは、8B/10B符号化方式により符号化されていることが好適である。
また、前記クロック/データリカバリ回路で取り出された受信データは、シリアル/パラレル変換回路によりパラレルデータとされ、8B/10Bデコーダで復号化されてから前記内部データ処理回路に入力されることが好適である。
また、前記送信回路は、内部データ処理回路からのパラレルデータを符号化する8B/10Bエンコーダと、符号化されたパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路を含むことが好適である。
上記のような構成によれば、外部からのクロックの分配を受けることなく動作可能で、しかもクロック乗せ替え回路を必要としないシリアル通信回路が実現できる。従って、この発明によれば、安定した動作が可能な、小型で簡単な構成のシリアル通信回路が提供される。
以下、本発明の実施形態によるシリアル通信回路を、図面を参照して詳細に説明する。図1は、本発明の実施形態によるシリアル通信回路を備えた通信基板を複数接続してなるシステムを示す図である。ここで、通信基板101、102、103は、シリアルデータSで通信を行っているが、従来例のようなクロック分配基板や、クロック配線は設けられていない。
図2は、本発明の実施形態によるシリアル通信回路のブロック図である。このシリアル通信回路は、クロック/データリカバリ回路120と、シリアル/パラレル変換回路130と、8B/10Bデコーダ140と、内部データ処理回路150、160と、8B/10Bエンコーダ170と、シリアル/パラレル変換回路180およびPLL回路190を備えている。
クロック/データリカバリ回路120は、受信したシリアルデータSから、受信データと受信クロックSrを回復する。このシリアルデータSは、シリアル/パラレル変換回路130でパラレルデータに変換され、8B/10Bデコーダ140によって、冗長部分を除かれ、正味の通信データとして出力される。
一方、PLL回路190は、受信したシリアルデータSを入力し、その周波数と位相に同期した内部クロックCiを生成する。この内部クロックCiは、クロック/データリカバリ回路120と、シリアル/パラレル変換回路130と、8B/10Bデコーダ140と、内部データ処理回路150、160と、8B/10Bエンコーダ170と、シリアル/パラレル変換回路180に供給され、それぞれの回路はこの内部クロックCiに同期して信号処理を行う。
従って、8B/10Bデコーダ140から出力された通信データは、この内部クロックCiに同期しているので、クロック乗せ替えを行うことなく、通信データSpとして、内部データ処理回路150へ出力される。
尚、内部データ処理回路160は、他の通信基板へ送信すべき通信データを、パラレルデータとして生成する。このパラレルデータは、8B/10Bエンコーダ170で符号化され、パラレル/シリアル変換回路180に供給され、内部クロックCiに同期したシリアルデータSとして送信される。従って、8B/10Bエンコーダ170とパラレル/シリアル変換回路180は、送信回路として機能する。
次に、図3を参照して、クロック/データリカバリ回路120と、PLL回路190の回路構成を説明する。
クロック/データリカバリ回路120は、位相比較器121と、ラッチ回路122と、ループフィルタ123と、電圧制御発振器(VCO)124を備えている。また、PLL回路190は、分周器191、192と、位相比較器193と、ループフィルタ194と、電圧制御発振器195を備えている。
クロック/データリカバリ回路120の位相比較器121は、再生クロックCrと、受信したシリアルデータSの状態変化(ここでは、信号の立ち上がり)との時間的なズレ、すなわち再生クロックCrと受信シリアルデータSとの位相差を検出して、位相差信号Vcを生成する。8B/10B符号化方式のデータは、同じビット情報(ハイレベルまたはローレベル)が5つ以上続くことがないので、受信シリアルデータSの位相を検出しやすいという特徴がある。
位相比較器121から出力された位相差信号Vcは、ループフィルタ123で、高周波成分が除かれて、電圧制御発振器124へ出力される。電圧制御発振器124は、この位相差信号Vcに応じて、再生クロックCrと受信シリアルデータSとの位相差を解消する様に発振周波数を調整する。図4に再生クロックCrと受信シリアルデータSの具体例を示す。再生クロックCrは、立ち上がりのタイミングが、受信シリアルデータSの立ち上がりのタイミングと一致する様に制御されている。
この再生クロックCrは、PLL回路190の分周器191で分周され、分周器192で分周された内部クロックCi/nと、位相比較器193で位相が比較される。図5に、分周器191で分周された再生クロックCr/mの具体例を示し、図6に、分周器192で分周された内部クロックCi/nの具体例を示す。再生クロックCr/mは、1/4に分周され、再生クロックCrの1/4の周波数となっている。同様に内部クロックCi/nは、1/4に分周され、再生クロックCrの1/4の周波数となっている。
位相比較器193からは、再生クロックCr/mと内部クロックCi/nの間の位相差信号Vcが出力される。図7に、再生クロックCr/mと内部クロックCi/nと、両者から生成された位相差信号Vc(位相差制御電圧)の具体例を示す。この位相差信号Vcは、再生クロックCr/mが内部クロックCi/nよりも先行している場合、再生クロックCr/mの立ち上がりで基準レベルから立ち上がり、内部クロックCi/nの立ち上がりで基準レベルへ立ち下がる。逆に、内部クロックCi/nが再生クロックCr/mよりも先行している場合、内部クロックCi/nの立ち上がりで基準レベルから立ち下がり、再生クロックCr/mの立ち上がりで基準レベルへ立ち上がる。
この位相差信号Vcは、ループフィルタ194で、高周波成分が除かれて、電圧制御発振器195へ出力される。よく知られている様に、電圧制御発振器195は、この位相差信号Vcに応じて、再生クロックCr/mと内部クロックCi/nとの位相差を解消する様に発振周波数を調整する。
以上の様にして、回路内部のクロックが、受信シリアルデータSのクロックに常に同期することとなる。従って、図8で、仮に通信基板3が故障した場合、通信基板4では受信クロックが再生されなくなりPLL回路のロックが外れるので通信基板3で異常が起きたことを検知できる。また、通信基板4の基準クロックで下流の通信は正常に保たれる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
120・・・データリカバリ回路、121・・・位相比較器、123・・・ループフィルタ、124・・・電圧制御発振器、190・・・PLL回路、191・・・分周器、191、192・・・分周器、193・・・位相比較器、194・・・ループフィルタ、195・・・電圧制御発振器、301・・・クロック分配基板、311〜313・・・通信基板、321・・・データリカバリ回路、322・・・パラレル変換回路、323・・・デコーダ、324・・・クロック乗せ替え回路、325・・・内部データ処理回路、325,326・・・内部データ処理回路、327・・・エンコーダ、328・・・シリアル変換回路、328・・・パラレル変換回路、329・・・PLL回路。
Claims (5)
- 受信したシリアルデータから、受信データと受信クロックを取り出すクロック/データリカバリ回路と、
前記クロック/データリカバリ回路で取り出された受信クロックを入力し、この受信クロックの位相に同期した内部クロックを生成するPLL回路と、
前記PLL回路で生成された内部クロックで動作すると共に、前記クロック/データリカバリ回路で取り出された受信データを入力し、この受信データを処理する内部データ処理回路と、
前記PLL回路で生成された内部クロックで動作すると共に、内部データ処理回路からのデータをシリアルデータとして送信する送信回路とからなるシリアル通信回路。 - 前記クロック/データリカバリ回路は、前記受信データを取り出す際に、前記PLL回路で生成された内部クロックを利用することを特徴とする請求項1に記載のシリアル通信回路。
- 前記クロック/データリカバリ回路で取り出された受信データは、8B/10B符号化方式により符号化されていることを特徴とする請求項1に記載のシリアル通信回路。
- 前記クロック/データリカバリ回路で取り出された受信データは、シリアル/パラレル変換回路によりパラレルデータとされ、8B/10Bデコーダで復号化されてから前記内部データ処理回路に入力されることを特徴とする請求項3に記載のシリアル通信回路。
- 前記送信回路は、内部データ処理回路からのパラレルデータを符号化する8B/10Bエンコーダと、符号化されたパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路を含むことを特徴とする請求項1に記載のシリアル通信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005212844A JP2007036366A (ja) | 2005-07-22 | 2005-07-22 | シリアル通信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
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JP2007036366A true JP2007036366A (ja) | 2007-02-08 |
Family
ID=37795120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005212844A Pending JP2007036366A (ja) | 2005-07-22 | 2005-07-22 | シリアル通信回路 |
Country Status (1)
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JP (1) | JP2007036366A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2009034917A1 (ja) | 2007-09-12 | 2009-03-19 | Nec Corporation | ジッタ抑圧回路及びジッタ抑圧方法 |
EP2096865A3 (en) * | 2008-02-26 | 2010-09-15 | FUJIFILM Corporation | Image pickup system and endoscope system |
JP2016116038A (ja) * | 2014-12-12 | 2016-06-23 | 株式会社東芝 | 送信装置及び送信方法 |
US9742513B2 (en) | 2015-06-16 | 2017-08-22 | Fujitsu Limited | Transmission apparatus and clock regeneration method |
JP2018532195A (ja) * | 2015-09-30 | 2018-11-01 | ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトZf Friedrichshafen Ag | 制御装置の診断 |
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2005
- 2005-07-22 JP JP2005212844A patent/JP2007036366A/ja active Pending
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