JPH11168101A - 半導体装置 - Google Patents
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Abstract
ングの際の超音波による衝撃に耐え得る配線部を実現で
きるようにする。 【解決手段】 基体2上に絶縁膜である第1層間膜3
a,第2層間膜3b,第3層間膜3cと、配線(図示省
略)が設けられた第1配線層4a,第2配線層4b,第
3配線層4cとが交互に積層形成されるとともに、最上
層の第3配線層4cの配線を避けた位置にボンディング
用のパッド5が設けられた配線部1を備えてなる半導体
装置において、第2配線層4b,第1配線層4aにおけ
るパッド5下の位置に、上下面間を貫通した貫通部7a
を有するダミーパターン7が設けられ、ダミーパターン
7が設けられた第2配線層4b,第1配線層4aの上下
層の第1層間膜3a,第2層間膜3b,第3層間膜3c
が貫通部7a通して連続した状態で形成されている構成
となっている。
Description
特にボンディング用のパッドを有する配線部を備えた半
導体装置に関する。
体装置の高集積化に伴って、内部配線の微細化、多層化
が進展している。そしてこの配線の微細化、多層化が、
層間絶縁膜の段差を大きくかつ急峻にして配線の加工精
度や電気的信頼性の低下を招いている。特にアルミニウ
ム(Al)を用いた配線の多層化では、ウエハ表面から
層間絶縁膜表面までの距離の差が増加し、これがリソグ
ラフィに用いる露光用の光の微細化に伴う短波長化と相
まって焦点深度の不足をもたらすことにより、配線の加
工精度や電気的信頼性を低下させている。
の絶縁膜の形成技術および平坦化技術が検討され、例え
ばスピンオングラス(Spin on Glass;SOG)のような
技術が開発されている。ところが、配線を多層化した配
線部の層間絶縁膜の形成にこのような技術を適用して
も、配線間隔が広い場合には、絶対段差の差、いわゆる
グローバル段差を十分に低減することができない。この
ため、シリコンウエハのような基板を鏡面研磨する技術
である化学的機械研磨(以下、単にCMPと記す)法を
応用して配線部の層間絶縁膜を研磨し、グローバル段差
を低減する試みがなされている。
化例を図5に示す。図5(a)に示すように、シリコン
ウエハからなる基体51上には、例えばボロン−ホスホ
シリケートガラス(以下、BPSG膜と記す)等からな
る層間絶縁膜52が形成されている。そして層間絶縁膜
52上には、段差を生じさせる要素であるAl等の配線
53aを備えた配線層53が形成されている。配線53
aは、デザインルールの範囲で自由に配置可能なもので
あり、したがって配線層53には、例えば配線53が密
集する箇所(以下、密集配線部と記す)と孤立する箇所
(以下、孤立配線部と記す)とが存在する。
に示すように配線53を覆う状態に被研磨膜54が形成
されている。被研磨膜54は、例えば、TEOS(Si
(OC2 H5 )4 )をシリコンソースとし、かつプラズ
マを用いた化学的気相成長法(以下、CVD法と記す)
によって形成された酸化シリコン(SiO2 )系の膜か
らなる。
P法による平坦化を行う。この際、例えば、CMP装置
の研磨プレートの回転数を20rpm、基体51を保持
する試料台の回転数を20rpm、研磨圧力を500g
f/cm2 とし、また研磨液にシリカ粒子(14wt
%)と水酸化カリウム(KOH)水溶液との混合液を用
いた条件にてCMPを行うと、密集配線部上および孤立
配線部上には、図5(c)に示すような被研磨膜54か
らなる層間絶縁膜55が形成される。
半導体装置では、その層間絶縁膜を形成するに際して平
坦化特性に優れているCMP法を用いても、図5(c)
に示すようにCMP後に得た層間絶縁膜55に、同図中
xで示すグローバル段差が残るという不具合が発生す
る。
aが1μmの厚みのAl配線からなる場合、この配線層
53上の被研磨膜54をCMP法によって研磨し、CM
P後に配線53aからその周辺にかけてのグローバル段
差を測定する。すると、この測定結果を示す図8から明
らかなように、初期段差1μmがほとんど低減されない
のである。しかもCMP法では、それ以前の従来技術と
異なり、段差の変動する範囲が数mm程度の広い領域に
及んでいる。なお、CMPの研磨条件を変更することに
より平坦性を改善することは可能であるが、その一方で
研磨速度のウエハ面内均一性が悪化するため、この方法
を採用することはできない。
ミーパターンを配置してCMP法によるグローバル段差
の増加を抑制することが検討されている。しかしなが
ら、実際には1mm程度の領域にダミーパターンを配置
できないため、平坦性を確保できない場所が存在する。
特にこのようなことが問題となるのは、スクライブライ
ンと、多層配線部の最上層の配線層に形成されるボンデ
ィング用のI/Oパッド(以下、単にパッドと記す)と
が存在するチップの周辺である。ダミーパターンとし
て、工程簡略化が可能なAlのダミーパターンを採用す
る場合には、上記スクライブライン内と最上層以外の配
線層の上記したパッドの位置にダミーパターンを配置で
きないたために、チップの周辺はグローバル段差が大き
い。
μm)内にダミーパターンを配置できない理由は、もし
スクライブライン内にAlが多く存在すると、ダイシン
グの際、Alによってダイサーが目詰まりを起こすため
である。また、最上層以外の配線層で上記パッド(幅〜
100μm)の位置にダミーパターンを配置できない理
由は、例えば図7に示すようにパッド59の下方にパッ
ド59の大きさと略同じ大きさのダミーパターン57を
配置すると、ワイヤボンディングの際にパッド59とダ
ミーパターン57との間の層間絶縁膜58にクラックが
生じるためである。
7との間の層間絶縁膜58は、ダミーパターン57の存
在により薄く形成されている。しかも、比較的大きい面
積に形成されるパッド59と、これと略同じ大きさのダ
ミーパターン57とが柔らかいAlで形成されることか
ら、これらの影響をそのまま受けるような状態で存在し
ている。よって、ワイヤボンディングの際にパッド59
に超音波が印加されると、層間絶縁膜58はパッド59
およびダミーパターン57とともに超音波の衝撃を受け
て機械強度的に耐えられなくなり、クラックが生じてし
まうのである。
るために本発明は、基体上に絶縁膜と配線が設けられた
配線層とが交互に積層形成されるとともに、最上層の配
線層の配線を避けた位置にボンディング用のパッドが設
けられた配線部を備えてなる半導体装置において、最上
層の配線層よりも下層の配線層におけるパッド下の位置
に、上下面間を貫通した貫通部を有するダミーパターン
が設けられ、ダミーパターンが設けられた配線層の上下
層の絶縁膜が、ダミーパターンの貫通部を通して連続し
た状態で形成されている構成となっている。
配線層におけるパッド下の位置にダミーパターンが設け
られているため、ダミーパターンが設けられた配線層の
上層の絶縁膜は、その下層の配線層にダミーパターンを
設けた後に形成されたものである。よって、上層の絶縁
膜を形成するに際しては、すでにダミーパターンが存在
しているため、上層の絶縁膜は例えばCMP法を用いた
平坦化技術によってグローバル段差が低減されたものと
なる。またダミーパターンが上下面間を貫通した貫通部
を有し、上下層の絶縁膜がこの貫通部内を通して連続し
た状態で形成されているため、ダミーパターンが設けら
れた配線層の上下層の絶縁膜によってダミーパターンが
支持されている状態になっている。よってこの半導体装
置の配線部のパッド下は、たとえパッドおよびダミーパ
ターンが柔らかいAlで形成されていても、上下層の絶
縁膜によって、その後のワイヤボンディングの際に印加
される超音波の衝撃に耐え得るだけの機械的な強度が確
保された部分となる。
実施形態を図面に基づいて説明する。図1は本発明の半
導体装置の一実施形態を示す要部側断面図であり、特に
本発明の特徴である配線部を示したものである。この実
施形態では、配線部が3層の配線層を備えている場合を
例にとって説明する。
部1は、基体2上に絶縁膜である第1層間膜3a,第2
層間膜3b,第3層間膜3cと、配線(図示省略)が設
けられた第1配線層4a,第2配線層4b,第3配線層
4cとが交互に積層形成された多層配線部からなってい
る。第3配線層4cには、この層の配線を避けた位置、
例えば第3配線層4cの配線に対して電気的に影響のな
いチップの周辺位置にボンディング用のパッド5が設け
られている。さらに第3配線層4c上には、パッド5上
を開口した状態にパッシベーション膜6が形成されてい
る。なお、基体2は、例えばシリコン基板からなり、ま
た図示しないが基体2上には、素子分離膜やトランジス
タ等が形成されている。
例えば、450nm程度の厚みのBPSG膜からなる。
また第2層間膜3bおよび第3層間膜3cは、例えば、
高密度プラズマを用いたCVD法によって形成された9
00nm程度の厚みのSiO 2 膜で形成されている。一
方、第1配線層4a,第2配線層4bは、例えば、50
nm程度の厚みの窒化シリコン(TiN)膜上に20n
m程度の厚みのチタン(Ti)膜と、800nm程度の
厚みのAlおよび銅(Cu)の合金層と、20nm程度
の厚みのTiN膜とがこの順に積層された積層体で構成
されている。また第3配線層4cおよびパッド5は、上
記のAl−Cu合金層が800nm程度の厚みである以
外は上記と同様の積層体で構成されている。さらにパッ
ド5は、例えば一辺が100μmの正方形に形成されて
おり、パッシベーション6は、例えば700nm程度の
厚みの窒化シリコン(SiN)膜で形成されている。
3配線層4cより下層に形成された第2配線層4b,第
1配線層4aにはそれぞれ、パッド5下の位置に、ダミ
ーパターン7が設けられている。この2つのダミーパタ
ーン7は、第2配線層4bの配線,第1配線層4aの配
線に対して電気的に影響のない位置に形成されている。
また2つのダミーパターン7はそれぞれ、上下面間を貫
通した貫通部7aを有するもので、少なくとも上記パッ
ド5の大きさに形成されている。なお、本明細書中にお
いてパッドやダミーパターンの大きさとは、パッド,ダ
ミーパターンの片面の面積を意味している。
5と同じ大きさに形成されている場合、平面視した状態
でパッド5に略一致するように設けられ、またパッド5
より大きく形成されている場合には、パッド5を含んで
重なるように設けられている。しかも2つのダミーパタ
ーン7は、平面視した状態で互いに貫通部7aの位置が
略一致して重なるように設けられている。
た第2配線層4bおよび第1配線層4aの上下層にあた
る第3層間膜3c,第2層間膜3b,第1層間膜3a
は、各ダミーパターン7の貫通部7a内を通して連続し
た状態で形成されている。これにより、最上層の第3配
線層4cの下層の第3層間膜3cから基体2上に形成さ
れた第1配線層4aまでの第1,第2,第3層間膜3
a,3b,3cは、2つのダミーパターン7の貫通部7
b内を通って柱状または壁状の支持部8を形成した状態
になっている。
7は、例えば、第2配線層4bおよび第1配線層4aに
設けられた配線と同様の構成材料で同様の厚み、同様の
大きさに形成されている。また、例えば図2に示す平面
形状を有したものからなっている。すなわち、パッド5
よりも小さい島パターン7bの複数が、島パターン7b
間に所定の間隙を有した状態で配置されて、この間隙に
より貫通部7aを形成したものからなる。
の正方形のパターンからなり、パッド5と同じ一辺が1
00μm程度の正方形の領域に、その縦横に4μmピッ
チで縦横に敷き詰められた状態に配置されている。この
ため2つのダミーパターン7は、ライン状の貫通部7b
を縦横に有して構成されており、このような貫通部7b
が平面視した状態で略一致して重なるように設けられて
いる。よって、第1,第2,第3層間膜3a,3b,3
cは、2つのダミーパターン7の貫通部7b内を通って
壁状の支持部8を形成した状態に設けられ、いわゆる架
橋構造を構築している。
を説明する。配線部1を形成するにあたっては、まず、
予め素子分離膜やトランジスタを形成しておいた基体2
上に、CVD法によってBPSG膜を450nm程度の
厚みに堆積する。次いで、約850℃で10分程度の熱
処理を行ってBPSG膜からなる第1層間膜3aを形成
する。次に、上記のパッド5を形成する領域の下方を避
けた位置の第1層間膜3aに、接続孔(図示省略)を形
成し、CVD法によって例えばタングステンを接続孔内
に埋め込んでコンタクト部を形成する。
PVD法によって、第1層間膜3a上に50nmの厚み
のTiN膜,20nm程度の厚みのTi膜,500nm
程度の厚みのAl−Cu合金膜,20nm程度の厚みの
TiN膜をこの順に堆積してこれらの積層体を得る。次
に、リソグラフィおよびエッチングによってこの積層体
をパターニングすることにより、第1層間膜3a上に配
線を形成して第1配線層4aを得る。これとともに、パ
ッド5を形成する領域の下方位置の第1配線層4aにダ
ミーパターン7を形成する。
によって、第1配線層4a上にSiO2 膜を900nm
程度の厚みに堆積する。その後、CMP法によって、S
iO 2 膜を200nm程度研磨して平坦化して第2層間
膜3bを得る。続いて第2層間膜3bに、前述した第1
層間膜3aへのコンタクト部の形成法と同様の方法によ
って、コンタクト部を形成する。
上に50nmの厚みのTiN膜,20nm程度の厚みの
Ti膜,500nm程度の厚みのAl−Cu合金膜,2
0nm程度の厚みのTiN膜をこの順に堆積してこれら
の積層体を得る。その後、リソグラフィおよびエッチン
グによってこの積層体をパターニングすることにより、
第2層間膜3b上に配線を形成して第2配線層4bを得
る。これとともにパッド5を形成する領域の下方位置の
第2配線層4bに、第1配線層4aのダミーパターン7
と同様の形状のダミーパターン7を形成する。
のダミーパターン7と第2配線層4bのダミーパターン
7とが完全に一致して重なるとともに、これらのダミー
パターン7の貫通部7aの位置も一致して重なるように
第2配線層4b上にダミーパターン7を形成する。
によって、第2配線層4b上にSiO2 膜を900nm
程度の厚みに堆積する。その後、CMP法によって、S
iO 2 膜を200nm程度研磨して平坦化して第3層間
膜3cを得る。続いて第3層間膜3cに、前述した第1
層間膜3aへのコンタクト部の形成法と同様の方法によ
って、コンタクト部を形成する。
に50nmの厚みのTiN膜,20nm程度の厚みのT
i膜,800nm程度の厚みのAl−Cu合金膜,20
nm程度の厚みのTiN膜をこの順に堆積してこれらの
積層体を得る。その後、リソグラフィおよびエッチング
によってこの積層体をパターニングすることにより、第
3層間膜3c上に配線を形成して第3配線層4cを得る
とともに配線を避けた位置にパッド5を形成する。
のダミーパターン7とが完全に一致して重なるようにパ
ッド5を形成する。また、第3配線層4cの配線に対し
て影響を与えない位置にパッド5を形成する。またパッ
ド5の形成位置は、先に形成した2つのダミーパターン
7がそれぞれ、第1配線層4a,第2配線層4bの配線
に影響のない位置に形成されよう配慮して設定されるこ
とになる。その後は、CVD法によって第3配線層4c
上にSiN膜を700nm程度の厚みに堆積し、続いて
リソグラフィおよびエッチングによってSiN膜にパッ
ド5の上面を露出させる開口を形成してパッシベーショ
ン膜6を得る。以上の工程によって、配線部1が形成さ
れる。
ミーパターン7を有する第1配線層4a上の第2層間膜
3bは、第1配線層4aにダミーパターン7を形成した
後に形成される。このため、CMP法を用いた平坦化に
よって、グローバル段差が低減した平坦性の高い第2層
間膜3bを形成することができる。同様に、ダミーパタ
ーン7を有する第2配線層4b上の第3層間膜3cは、
第2配線層4bにダミーパターン7を形成した後に形成
されるので、CMP法を用いた平坦化によって、グロー
バル段差が低減した平坦性の高い第3層間膜3cを形成
することができる。よって、各配線層4a,4b,4c
の配線の微細化を図ることができるとともに、さらなる
配線層の多層化を実現することができる。
パターン7を形成し、第2配線層4bの配線とともにダ
ミーパターン7を形成しているため、ダミーパターン7
を設けたことによる工程数の増加もない。
有しており、ダミーパターン7の上下層の第3層間膜3
c,第2層間膜3b,第1層間膜3aが、各ダミーパタ
ーン7の貫通部7a内を通して連続した状態で形成され
ている。またダミーパターン7は、第1配線層4a,第
2配線層4bのパッド5下の位置に設けられている。こ
のため配線部1は、パッド5下にて、第3層間膜3c,
第2層間膜3b,第1層間膜3aが、ダミーパターン7
を支持する架橋構造を構築したものとなるので、これに
よりパッド5下の機械的強度が向上したものとなる。
と略同じ大きさで平面視した状態でパッド5に略一致す
るように設けられているため、パッド5の大きさにわた
ってパッド5下の機械的強度が向上した配線部1を実現
できる。さらにこの実施形態では、各ダミーパターン7
が、平面視した状態で貫通部7aが略一致して重なるよ
うに設けられて壁状の支持部8を形成しているので、パ
ッド5下が、後のワイヤボンディングの際に印加される
超音波の衝撃に耐え得る強固な機械的強度を有したもの
となる。
を設けていない以外は実施形態と同様に構成された図6
に示す従来の配線部とに対して同じ条件でワイヤボンデ
ィングを行い、層間膜におけるキズ、クラックの発生数
を調べたところ、実施形態では従来に比較してキズの発
生数が大幅に低減し、またクラックの発生が防止された
結果が得られた。しかも、実施形態の配線部1では、超
音波のパワーを上げかつワイヤボンディング温度を高め
ても、キズの発生数の変化がなかった。
の配線部1では、パッド5およびダミーパターン7が柔
らかいAlを含む材料で形成されているものの、第3層
間膜3c,第2層間膜3b,第1層間膜3aによる非常
に強固な架橋構造によってパッド5およびダミーパター
ン7を支持しているため、後のワイヤボンディングの際
に超音波が印加されても、パッド5とダミーパターン7
との間の第3層間膜3cやダミーパターン7間の第2層
間膜2bへのクラックの発生を防止することができる。
したがって、上記実施形態によれば、配線部1の配線の
微細化と配線層の多層化を図ることができ、しかも配線
部1の信頼性の高い半導体装置を実現できる。
パターンとして、1辺が100μmのパッドの形成領域
に対して、1辺が2μmの島パターンを4μmのピッチ
で縦横に配置した例を述べたが、貫通部を有して絶縁膜
の架橋構造を構築できるようなものであればよく、これ
らの寸法および形状に限定されないのはもちろんであ
る。ただし、この場合にはグローバル段差の低減を図れ
る寸法および形状に形成することが必要である。
グローバル段差と絶縁膜の平均段差密度(島パターンの
密度)との関係を調べた結果、図3に示すように平均段
差密度が低くなるにつれてグローバル段差が増加する傾
向が知見される。よって、例えば、最上層の配線層を形
成するためのリソグラフィの露光において焦点深度が1
μmであり、この焦点深度を満たすグローバル段差の値
が250nm以内である場合には、図3からグローバル
段差を抑えるために平均段差密度を50%以上とする必
要があることが確認される。このように、貫通部を有し
て絶縁膜の架橋構造を構築できるダミーパターンとして
は、グローバル段差の低減を図れる寸法および形状に設
定することが必要になる。
(a),(b)に示す。図4(a)に示すダミーパター
ン9は略正方形状をなすとともに、その内部に上下面間
を貫通した貫通部9aを備えたものからなっている。貫
通部9aは、例えば、正方形状に形成されているととも
に互いに対称となるように4つ設けられている。このよ
うなダミーパターン9を最上層の配線層より下層の配線
層のパッド下の位置に設けた配線部では、配線層の上下
層の絶縁膜が、ダミーパターン9の貫通部9aを通して
連続した状態で形成されている。
は、ダミーパターン9が、平面視した状態で貫通部9a
が略一致して重なるように設けられて柱状の支持部を形
成した架橋構造が構築される。よって、上記実施形態と
同様に、絶縁膜の平坦性を保持し、かつ後のワイヤボン
ディングの際に印加される超音波の衝撃に耐え得る機械
的強度を確保した配線部を実現できる。
は、例えば、略正方形状のダミーパターン10の周縁か
ら内側に向けて切欠いた状態に貫通部10aを備えたも
のからなっている。上記実施形態と同様に、貫通部10
aはダミーパターン10の上下面間を貫通するもので、
ここでは2つの貫通部10aが互いに平行に設けられて
貫通部10aを除いた部分が櫛歯状に形成されている。
このようなダミーパターン10を最上層の配線層より下
層の配線層のパッド下の位置に設けた配線部では、配線
層の上下層の絶縁膜が、ダミーパターン10の貫通部1
0aを通して連続した状態で形成されている。
は、ダミーパターン10が、平面視した状態で貫通部1
0aが略一致して重なるように設けられて壁状の支持部
を形成した架橋構造が構築される。よって、この場合に
も上記実施形態と同様の効果を得ることができる。
層を備えた多層配線部に対して本発明を適用したが、1
層の配線層を備えた配線部あるいは4層以上の多層配線
部に対しても本発明を適用でき、かつ上記実施形態と同
様の効果が得られるのはもちろんである。さらに、ダミ
ーパターンがAlを含む材料で形成されている場合につ
いて述べたが、この材料に限定されるものでなく、種々
の材料で形成することが可能である。ただし、配線層の
配線と同じ材料を用いることによって、工程の簡略化を
図ることができる。
装置では、パッド下の位置にダミーパターンが設けられ
ているため、ダミーパターンを有する配線層の上層の絶
縁膜を形成するに際してCMP法を用いた平坦化を行う
ことにより、この絶縁膜のグローバル段差の低減を図る
ことができる。またダミーパターンが上下面間を貫通し
た貫通部を有し、上下層の絶縁膜がこの貫通部内を通し
て連続して形成されていることから、パッド下に、パッ
ドおよびダミーパターンを支持して後のワイヤボンディ
ングの際に印加される超音波の衝撃に耐え得る機械的に
強固な構造を構築している。よって、たとえパッドおよ
びダミーパターンが柔らかいAlで形成されていても、
ワイヤボンディングの際に超音波の衝撃によるクラック
の発生を防止できる。したがって、配線部の配線の微細
化と配線層の多層化を図ることができ、しかも配線部の
信頼性の高い半導体装置を実現できる。
部側断面図である。
絶縁膜の下地の平均段差密度との関係を示すグラフであ
る。
形例を示す平面図である。
化工程を工程順に示す説明図である。
ある。
配線部端部からの距離との関係を示す説明図である。
層間膜、3c…第3層間膜、4a…第1配線層、4b…
第2配線層、4c…第3配線層、5…パッド、7,9,
10…ダミーパターン、7a,9a,10a…貫通部、
7b…島パターン、8…支持部
Claims (12)
- 【請求項1】 基体上に絶縁膜と配線が設けられた配線
層とが交互に積層形成されるとともに、最上層の配線層
の配線を避けた位置にボンディング用のパッドが設けら
れた配線部を備えてなる半導体装置において、 前記最上層の配線層より下層の配線層における前記パッ
ド下の位置には、上下面間を貫通した貫通部を有するダ
ミーパターンが設けられ、 前記ダミーパターンが設けられた配線層の上下層の絶縁
膜は、前記ダミーパターンの貫通部内を通して連続した
状態で形成されていることを特徴とする半導体装置。 - 【請求項2】 前記ダミーパターンは、少なくとも前記
パッドの大きさを有したもので、前記最上層の配線層よ
り下層の配線層における前記パッド下の位置には、平面
視した状態で前記パッドに略一致するようにまたは該パ
ッドを含んで重なるように設けられていることを特徴と
する請求項1記載の半導体装置。 - 【請求項3】 前記ダミーパターンは、前記パッドより
も小さい島パターンの複数が該島パターン間に所定の間
隙を有した状態で配置されて該間隙により前記貫通部を
形成したものからなることを特徴とする請求項1記載の
半導体装置。 - 【請求項4】 前記ダミーパターンは、前記パッドより
も小さい島パターンの複数が該島パターン間に所定の間
隙を有した状態で配置されて該間隙により前記貫通部を
形成したものからなることを特徴とする請求項2記載の
半導体装置。 - 【請求項5】 前記ダミーパターンは、その内部に前記
貫通部を備えたものまたは前記ダミーパターンの周縁か
ら内側に向けて切欠いた状態に前記貫通部を備えたもの
からなることを特徴とする請求項1記載の半導体装置。 - 【請求項6】 前記ダミーパターンは、その内部に前記
貫通部を備えたものまたは前記ダミーパターンの周縁か
ら内側に向けて切欠いた状態に前記貫通部を備えたもの
からなることを特徴とする請求項2記載の半導体装置。 - 【請求項7】 前記配線部は、基体上に絶縁膜と配線層
とが交互に積層形成されかつ最上層の配線層に前記パッ
ドが設けられた多層配線部からなり、 前記ダミーパターンは、多層配線部に複数、平面視した
状態で互いに前記貫通部の位置が略一致して重なるよう
に設けられ、 前記最上層の配線層の下層の絶縁膜から基体上に形成さ
れた絶縁膜までの絶縁膜は、前記複数のダミーパターン
の貫通部内を通って柱状または壁状の支持部を形成した
状態に設けられていることを特徴とする請求項1記載の
半導体装置。 - 【請求項8】 前記配線部は、基体上に絶縁膜と配線層
とが交互に積層形成されかつ最上層の配線層に前記パッ
ドが設けられた多層配線部からなり、 前記ダミーパターンは、多層配線部に複数、平面視した
状態で互いに前記貫通部の位置が略一致して重なるよう
に設けられ、 前記最上層の配線層の下層の絶縁膜から基体上に形成さ
れた絶縁膜までの絶縁膜は、前記複数のダミーパターン
の貫通部内を通って柱状または壁状の支持部を形成した
状態に設けられていることを特徴とする請求項2記載の
半導体装置。 - 【請求項9】 前記配線部は、基体上に絶縁膜と配線層
とが交互に積層形成されかつ最上層の配線層に前記パッ
ドが設けられた多層配線部からなり、 前記ダミーパターンは、多層配線部に複数、平面視した
状態で互いに前記貫通部の位置が略一致して重なるよう
に設けられ、 前記最上層の配線層の下層の絶縁膜から基体上に形成さ
れた絶縁膜までの絶縁膜は、前記複数のダミーパターン
の貫通部内を通って柱状または壁状の支持部を形成した
状態に設けられていることを特徴とする請求項3記載の
半導体装置。 - 【請求項10】 前記配線部は、基体上に絶縁膜と配線
層とが交互に積層形成されかつ最上層の配線層に前記パ
ッドが設けられた多層配線部からなり、 前記ダミーパターンは、多層配線部に複数、平面視した
状態で互いに前記貫通部の位置が略一致して重なるよう
に設けられ、 前記最上層の配線層の下層の絶縁膜から基体上に形成さ
れた絶縁膜までの絶縁膜は、前記複数のダミーパターン
の貫通部内を通って柱状または壁状の支持部を形成した
状態に設けられていることを特徴とする請求項4記載の
半導体装置。 - 【請求項11】 前記配線部は、基体上に絶縁膜と配線
層とが交互に積層形成されかつ最上層の配線層に前記パ
ッドが設けられた多層配線部からなり、 前記ダミーパターンは、多層配線部に複数、平面視した
状態で互いに前記貫通部の位置が略一致して重なるよう
に設けられ、 前記最上層の配線層の下層の絶縁膜から基体上に形成さ
れた絶縁膜までの絶縁膜は、前記複数のダミーパターン
の貫通部内を通って柱状または壁状の支持部を形成した
状態に設けられていることを特徴とする請求項5記載の
半導体装置。 - 【請求項12】 前記配線部は、基体上に絶縁膜と配線
層とが交互に積層形成されかつ最上層の配線層に前記パ
ッドが設けられた多層配線部からなり、 前記ダミーパターンは、多層配線部に複数、平面視した
状態で互いに前記貫通部の位置が略一致して重なるよう
に設けられ、 前記最上層の配線層の下層の絶縁膜から基体上に形成さ
れた絶縁膜までの絶縁膜は、前記複数のダミーパターン
の貫通部内を通って柱状または壁状の支持部を形成した
状態に設けられていることを特徴とする請求項6記載の
半導体装置。
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JP33521797A JP3632725B2 (ja) | 1997-12-05 | 1997-12-05 | 半導体装置 |
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JPH11168101A true JPH11168101A (ja) | 1999-06-22 |
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ID=18286078
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JP33521797A Expired - Lifetime JP3632725B2 (ja) | 1997-12-05 | 1997-12-05 | 半導体装置 |
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324798A (ja) * | 2001-04-25 | 2002-11-08 | Nissan Motor Co Ltd | 電極構造 |
KR100390045B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 패드 형성 방법 |
KR100400047B1 (ko) * | 2001-11-19 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 본딩패드 구조 및 그 형성방법 |
JP2004363255A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2005175152A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2006148046A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
JP2006313824A (ja) * | 2005-05-09 | 2006-11-16 | Toshiba Corp | 半導体装置 |
JP2006339406A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置 |
JP2007067332A (ja) * | 2005-09-02 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
JP2012015516A (ja) * | 2010-06-30 | 2012-01-19 | Micronas Gmbh | 半導体基板上のボンディングコンタクト |
JP2013105921A (ja) * | 2011-11-15 | 2013-05-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置用多層配線基板 |
US9064707B2 (en) | 2011-09-14 | 2015-06-23 | Micronas Gmbh | Bonding contact area on a semiconductor substrate |
-
1997
- 1997-12-05 JP JP33521797A patent/JP3632725B2/ja not_active Expired - Lifetime
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324798A (ja) * | 2001-04-25 | 2002-11-08 | Nissan Motor Co Ltd | 電極構造 |
KR100390045B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 패드 형성 방법 |
KR100400047B1 (ko) * | 2001-11-19 | 2003-09-29 | 삼성전자주식회사 | 반도체 소자의 본딩패드 구조 및 그 형성방법 |
JP4601919B2 (ja) * | 2003-06-03 | 2010-12-22 | パナソニック株式会社 | 半導体装置の製造方法 |
JP2004363255A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2005175152A (ja) * | 2003-12-10 | 2005-06-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP4608880B2 (ja) * | 2003-12-10 | 2011-01-12 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
JP2006148046A (ja) * | 2004-11-24 | 2006-06-08 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
JP2006313824A (ja) * | 2005-05-09 | 2006-11-16 | Toshiba Corp | 半導体装置 |
US7893536B2 (en) | 2005-05-09 | 2011-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP4713936B2 (ja) * | 2005-05-09 | 2011-06-29 | 株式会社東芝 | 半導体装置 |
JP2006339406A (ja) * | 2005-06-02 | 2006-12-14 | Renesas Technology Corp | 半導体装置 |
JP2007067332A (ja) * | 2005-09-02 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4671814B2 (ja) * | 2005-09-02 | 2011-04-20 | パナソニック株式会社 | 半導体装置 |
US8102056B2 (en) | 2005-09-02 | 2012-01-24 | Panasonic Corporation | Semiconductor device having pads and which minimizes defects due to bonding and probing processes |
US8810039B2 (en) | 2005-09-02 | 2014-08-19 | Panasonic Corporation | Semiconductor device having a pad and plurality of interconnects |
JP2012015516A (ja) * | 2010-06-30 | 2012-01-19 | Micronas Gmbh | 半導体基板上のボンディングコンタクト |
JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
US9064707B2 (en) | 2011-09-14 | 2015-06-23 | Micronas Gmbh | Bonding contact area on a semiconductor substrate |
JP2013105921A (ja) * | 2011-11-15 | 2013-05-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置用多層配線基板 |
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Publication number | Publication date |
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