JPH09219451A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09219451A JPH09219451A JP8106560A JP10656096A JPH09219451A JP H09219451 A JPH09219451 A JP H09219451A JP 8106560 A JP8106560 A JP 8106560A JP 10656096 A JP10656096 A JP 10656096A JP H09219451 A JPH09219451 A JP H09219451A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- etching
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
- H01L2224/05096—Uniform arrangement, i.e. array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01011—Sodium [Na]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Drying Of Semiconductors (AREA)
- Wire Bonding (AREA)
Abstract
線部を形成する際に生ずるヴィアホールエッチング時の
オーバーエッチングの問題を解決することを目的とする
ものである。 【解決手段】 この発明は、3層以上の多層配線構造を
有する部分において、各配線層2、4、8上の層間絶縁
膜3、5の平坦性が0.3μm以下であり、各配線層
2、4、8間のヴィアホール7a、7bは、各配線層
2、4、8間の最小接続孔サイズの2倍以下のサイズあ
るいは最小ヴィアホールサイズの2倍以下のサイズの短
辺を持つ長方形状により開孔され、ボンディングパッド
用配線パターン部6の配線層間は、複数個のヴィアホー
ル7a、7bを介して接続される。
Description
有する半導体装置に関し、特に層間絶縁膜が平坦化処理
された半導体装置及びその製造方法に関する。
高集積化に伴い、配線ピッチも縮小され、それと同時に
配線層の多層化も進んでいる。この配線層数の増加によ
り、層間絶縁膜に凹凸が生じる。
に、高NAステッパーが採用されている。この高NAス
テッパーは焦点深度が浅いためパターンを形成する場合
に、基板に対し高い平坦度が要求される。上述したよう
に、配線層の多層化により層間絶縁膜に凹凸が発生する
ので、種々の方法により平坦化が行われている。近年、
CMP(Chemical Mechanical P
olishing)(化学機械研磨)技術を用いて平坦
化する例が増えている。
対し、特に3層以上の多層配線構造の場合には、ヴィア
ホールエッチングを施す際に、ボンディングパッド部等
のように広いスペースを開口する部分が混在すると下記
のような問題が生ずることがわかった。
す。図13は平面図、図14は図13のA−A’線断面
図である。この図に示すように、トランジスタ等が形成
されたシリコン基板1上に第1層目の配線層2が形成さ
れ、この第1層目の配線層2を覆うようにBPSG等の
層間絶縁膜3が形成され、CMP等により平坦化された
後、ヴィアホールエッチングによりヴィアホール(接続
孔)7aが形成される。このヴィアホール7aは、最小
サイズの接続孔であり、LSIチップ内の回路ブロック
内や回路ブロック間の電気接続のための配線部分に用い
られる。そして、この層間絶縁膜3上に第2層目の配線
層4が形成され、この第2層目の配線層4を覆うように
第2の層間絶縁膜5が形成され、CMP等により平坦化
される。
グによりヴィアホール7bが形成される。そして、半導
体装置の配線部分においては、通常各配線層毎にボンデ
ィングパッド用の広い配線パターン部6(6a、6b)
が設けられ、この上の絶縁膜3、5を大きく開口するこ
とが行われている。
成の際に、図14に示すように、ボンディングパッド用
配線パターン部6aは、他のヴィアホールとは異なり、
大きなエリアを開口して形成され、さらに上層のボンデ
ィングパッド用配線パターン部6bも同様に形成され
る。層間絶縁膜をそれぞれ平坦化せず多層配線を行う場
合には、基本的にこれは特に問題とはならない。しかし
ながら、各層間絶縁膜を平坦化した場合においては、第
1のヴィアホール7aのエッチングにおいては、特に問
題は生じないが、第2のヴィアホール7bの形成時には
問題が生じる。
ン部6のみ第1のヴィアホールの埋め込みが完全に出来
ていないため、広い開口部の上の層間絶縁膜5の厚みは
厚くなる。図14に示すように、通常のヴィアホールサ
イズ上の第2の配線層2を覆う層間絶縁膜5の膜厚aは
ボンディングパッド用配線パターン部6aの上の層間絶
縁膜5の膜厚bより薄くなる。このため、第2のヴィア
ホール7bを形成する際に、エッチング深さが異なる部
分が生じてしまう。この様な場合、通常のサイズのヴィ
アホール7bは、ボンディングパッド用配線パターン部
6bよりホール深さが浅いために、前述したように、膜
厚aの部分では、深い部分のエッチングを終了するまで
にかなりオーバーエッチングがかかってしまう。オーバ
ーエッチング量が多くなると、ホールは広がってしまう
ため配線の設計ルールを圧迫してしまうとともに、異物
が発生する等の問題が生ずる。
な状況を鑑みてなされたものにして、平坦化した半導体
装置の多層配線部を形成する際に生ずるヴィアホールエ
ッチング時のオーバーエッチングの問題を解決すること
を目的とするものである。
ン部は、半導体チップをボンディングする部分であるの
で、この部分に凹凸がある場合には、ボンディング強度
が落ちてしまう問題がある。このため、この発明では、
ボンディングパッド用配線パターン部の表面の平坦性を
保つことを第2の目的とする。
用配線パターン部へ接続できる配線層を増やすことで設
計の自由度を増加することを第3の目的としている。
ルエッチング後の検査が行えるCMPプロセスを用いた
ヴィアホールパターンを提供することを第4の目的とす
る。
以上の整数)層の多層配線構造を有する部分において、
各配線層上の層間絶縁膜が平坦化されており、各配線層
間の接続孔は、チップ内全体にわたって各配線層間の回
路ブロック内や回路ブロック間の接続用配線部に用いる
最小接続孔サイズの2倍以下のサイズあるいは最小接続
孔サイズの2倍以下のサイズの短辺を持つ長方形状によ
り開孔されていることを特徴とする。
で、接続孔へ導電性材料を埋め込むことができる。
にするとよい。
ることで、例えば0.5μmライン&スペースのような
微細配線をパターニングする場合にも確実にリソグラフ
ィが行える。
出力のために有するボンディングパッド用配線パターン
部の配線層間は、複数個の上記接続孔により開孔される
ことを特徴とする。
線層と2層目の配線層4とが平面状に接触する部分がな
くなり、この2層目の配線層上の接続孔の深さが一定に
される。この結果、全てのホールでのオーバーエッチン
グ量も一定にすることができ、ホールの仕上がり径の広
がりを極力小さくすることができ、オーバーエッチング
され過ぎると生ずる異物も減らせる。
により金属等の導電性の材料により埋め込まれてなるこ
とを特徴とする。
むことで、その上に設けられる配線層の表面は平坦にす
ることができ、ボンディング強度が低下することが防止
できる。
の材料の上部は、接続孔の上部を基準として±0.3μ
m以下の突出量であることを特徴とする。
の入出力のために有するボンディングパッド用配線パタ
ーン部は、多層配線層の最上部にのみ形成されることを
特徴とする。
プルになるとともに、ボンディングパッド用配線パター
ン部の平坦性がさらに良好にできることから信頼性が向
上する。
入出力のために有するボンディングパッド用配線パター
ン部は、第n層及び第(n−1)層にのみ形成されるこ
とを特徴とする。
ングパッド用配線パターン部を付加することにより、各
メタル配線層の設計時の自由度が増し、さらにn層目の
配線に余裕ができるためチップサイズを縮小することも
できる。
はダイシングライン部に少なくとも1ヵ所以上の電気的
接続の用に供しない接続孔エッチングの検査用開口部を
設けたことを特徴とする。
口部を設けることで、インライン検査が可能になるため
量産条件の決定が短時間で行えるとともに、CMPを用
い半導体の製造時における歩留まりも向上できる。
1μm角以上、好ましくは10μm角以上の面積を持つ
ことを特徴とする。
率を上げることによって1μm角以上の開口部であれば
検査可能である。10μm角以上の開口部であれば、5
0〜150倍の拡大率で検査が行える。
層の同様の検査用開口部と異なる位置に配置されること
を特徴とする。
に設けられる配線パターンの基板からの標高はすべての
パターンのうち最底部に位置することを特徴とする。
エッチングの検査用開口部と下部に配線パターンを配置
しない接続用エッチングの検査用開口部を設けたことを
特徴とする。
度がより向上しさらに高歩留まりが達成できるととも
に、エッチング時間を短縮できる効果がある。
高がすべてのパターンのうち最高部に位置する配線パタ
ーンにより囲まれてなることを特徴とする。
口部が形成されるため検査の確実性が向上する。
上にボンディングパッド用配線パターン部を有する第1
層目の配線層を形成した後、この配線層を覆って層間絶
縁膜を堆積し、化学機械研磨により層間絶縁膜を平坦化
する工程と、上記ボンディングパッド用配線パターン部
上の層間絶縁膜に接続孔が複数個並ぶように形成する工
程と、上記層間絶縁膜上にボンディングパッド用配線パ
ターン部を有する第2層目の配線層を形成し、接続孔を
介して第1層目と第2層目のボンディングパッド用配線
パターン部を接続する工程と、この配線層を覆って層間
絶縁膜を堆積し、化学機械研磨により層間絶縁膜を平坦
化する工程と、上記ボンディングパッド用配線パターン
部上の層間絶縁膜に接続孔が複数個並ぶように形成する
工程と、からなる。
き図面を参照して説明する。図1はこの発明の第1の実
施の形態を示す平面図、図2は図1のA−A’線断面図
である。尚、この実施の形態では、3層配線の構造につ
いて説明する。
れたシリコン基板1上に第1層目の配線メタルを堆積
し、パターニングすることにより第1層目のメタル配線
層2が形成される。この第1層目のメタル配線層2に
は、ボンディングパッド用配線パターン部6aが設けら
れている。この第1層目のメタル配線層2上に、このメ
タル配線層2を覆って層間絶縁膜3を堆積し、平坦化す
る。ここで、第1層目のメタル配線層2の平坦性は問わ
ない。
ィーからの要求によりチップ内段差が0.3μm以下と
なるまでCMP等により行う。この平坦度の要求は、例
えば、0.5μmライン&スペースのような微細配線を
パターニングする場合、リソグラフィーの焦点深度は
1.5μm程度になってしまうこと、さらに装置上の位
置精度が現状のステッパーでは0.75μm程度必要で
あることから配線部の段差をトータルで0.75μm程
度以下にしなければならない、という前提から来てい
る。
う場合で最大段差を容認できる条件であるが、各層の平
坦度は少なくとも0.325μm以下、望ましくは0.
30μm以下にする必要がある。
にヴィアホール7aのレジストのパターニングを行う。
この際、ボンディングパッド用配線パターン部6は、図
1及び図2に示すように、ヴィアホール7aがアレイ状
に複数個並ぶように、レジストをパターニングし、その
後ドライエッチングにより層間絶縁膜3のエッチングを
行って、ヴィアホール7aを形成する。そして、タング
ステン(W)をCVD等により堆積した後、エッチバッ
クによりタングステンをホール内にのみ残すブランケッ
トタングステン法等の埋め込みメタルプロセスによっ
て、ヴィアホール7aをメタル(タングステン)9によ
り充填すると共に、層間絶縁膜3上に第2層目のメタル
配線層4を形成する。
例えば、アルミニウム(Al)系材料のリフローや高温
スパッタにより1工程でホールの埋め込みとメタル配線
層を形成するような工程のみの埋め込みプロセスを用い
てもかまわない。
ーン部6にヴィアホールがアレイ状に複数個並ぶように
して、第1層目のメタル配線層2と第2層目のメタル配
線層4とが平面状に接触する部分をなくするようにする
ことが重要な点である。そして、第1層目のボンディン
グパッド用配線パターン部6aと第2層目のボンディン
グパッド用配線パターン部6bはヴィアホール7aに埋
め込まれたメタル9により接続されている。
メタル配線層4を覆うように層間絶縁膜5を設け、この
層間絶縁膜5にヴィアホール7bを形成する。図1及び
図2に示す第1の実施の形態では、第2ヴィアホール7
bのホールの位置のヴィアホールとボンディングパッド
用配線パッド部6のヴィアホールの深さa、bが平坦化
により最大でも0.6μm以下となるように構成されて
いる。このためヴィアホールエッチング後のホール径は
リソグラフィーの仕上がり径に対し、0.05μm以下
に仕上がる。詳細にはa、bの深さの違いは下地メタル
のパターンによっても依存するが0.6μm以下に抑え
られていれば、ホールの仕上がり径の広がり(CDロ
ス)という従来の問題は発生しない。
に対するbの深さは、例えばメタル配線層4の厚みが
0.6μm、層間絶縁膜5のメタル配線層4上の膜厚が
1.0μmの場合には、中心値で2.0μm、最大値で
は2.6μmにもなり、リソグラフィーの仕上がり径に
対するエッチング後のCDロスは、2〜3倍にもなって
しまい、配線部分の設計を行う際のデザインルールを緩
くしなければならないという不具合が生ずる。
例により、ヴィアホールのCDロスを測定した結果を表
1に示す。
アホール7bは、タングステン(W)CVD等によりヴ
ィアホールを埋め込み、エッチバックによりタングステ
ンをホール内にのみ残すブランケットタングステン法を
行う等の埋め込みメタルプロセスにてヴィアホールをメ
タルにより充填する方が望ましい。これは、例えば、ア
ルミニウム(Al)系の材料のリフローや高温スパッタ
により1工程で埋め込みとメタル配線層を形成するよう
な工程で行うと、ホールにメタルを供給する必要からホ
ール上部の3層目のメタル配線層8上に図3に示すよう
な凹部が出来てしまう問題があるためである。ボンディ
ングパッド用配線パターン部6cは、半導体チップをフ
レームにボンディングワイヤーにより接続する部分であ
るので、この部分に凹凸がある場合は、ボンディング強
度が落ちてしまうため平坦であることが望ましい。図4
に示すように、埋め込みメタルプロセスによりヴィアホ
ール7bをメタルにより充填する場合には、エッチバッ
クやCMPにより平坦化が可能であり、その上に設けら
れる3層目のメタル配線層8の表面は平坦にすることが
できる。
ィアホールのサイズは、どこでも同じ大きさであるのが
ベストであるが、チップ内全体にわたって各配線層間の
回路ブロック内や回路ブロック間の接続用配線部に用い
る最小ヴィアホールサイズの2倍以下のサイズあるいは
最小サイズの2倍以下のサイズの短辺を持つ長方形状に
より開孔されてもヴィアホールへの埋め込みメタルの充
填は可能であることが実験により確認されている。
ッチバックは、ドライエッチングによるものでも良好な
結果を与えるが、CMPプロセスによるものの方が、3
層目の配線メタルを堆積する時点での平坦性は上がる。
以下あるいは最小サイズの2倍以下のサイズを持つ短辺
を持つ長方形状のホールをタングステン(W)等により
埋め込む場合には、必ずしもメタル突出し量が一定にな
らないが、埋め込みメタルプロセスに付加して配線を高
温スパッタ等のフロー性のある堆積方法で形成すると、
この部分の平坦性はさらに向上し、例えば1μmのホー
ルにおける埋め込みメタルの突出し量が±0.3μm程
度であってもほぼ完全に平坦化され、ボンディング強度
を低下させないことを確認している。
線層8を形成する。このようにして、第1のメタル配線
層2と第2のメタル配線層4及び第2のメタル配線層4
と第3層のメタル配線層8間の接続は全て埋め込みメタ
ル9を用いて埋め込み可能なヴィアホール7a、7bを
介して行われる。
シベーション膜を堆積し、ボンディングパッド用配線パ
ターン部6を通常通り大きく開口することにより、この
半導体装置が得られる。
では、第1のメタル配線層2に設けられたボンディング
パッド用配線パターン部6aと第2のメタル配線層4に
設けられたボンディングパッド用配線パターン部6bの
間を複数個のヴィアホール7aで接続することにより、
第2のメタル配線層4上のヴィアホール7bの深さが一
定にされる。この構成にすることにより、全てのホール
でのオーバーエッチング量も一定にすることができ、上
述したような従来のエッチング時の問題は回避できる。
の実施の形態におけるヴィアホールのパターンエッチン
グの検査用開口部を付加することにより、簡単にホール
エッチング後の検査を行うことができるようにしたもの
である。
第1層目のメタル配線層2と第2層目のメタル配線層4
の接続は、すべて埋め込みメタル9を用いて埋め込み可
能なヴィアホール7aを介して行っている。つまり、図
2に示すように、第1層目のメタル配線層2に設けられ
たボンディングパッド部6aと第2層目のメタル配線層
4に設けられたボンディングパッド部6bの間を複数個
のヴィアホール7aで接続することにより、第2層目の
メタル配線4上のヴィアホール7bの深さとボンディン
グパッド用配線パターンの開口部を一定にすることがで
き、エッチング時のホール径が広がってしまう問題を回
避している。
口率が極端に少なくなり、開口率が従来の10%程度に
なる場合がある。このため、エッチング時に光学的な終
点検出がうまく作動せず、計算により時間を固定してエ
ッチングを行う必要がある。エッチング処理は、光学的
な終点検出時間にオーバーエッチング時間をたした時間
をエッチング時間として決めるのが一般的であり、簡便
な方法である。しかし、第1の実施の形態に示す基本的
な構成を用いる場合には、時間管理のみで行うために、
条件決定に時間がかかる。
必要があるため製品試作時間を短くするためには、以下
に示す第2の実施の形態のような検査パターン用開口部
を配置することが有利である。また第2の実施の形態の
構成は量産時のインライン検査も簡便な方法で行うこと
が可能になるという効果もある。
は、電気的接続の用に供しないヴィアホールエッチング
の検査用開口部12、13の直下に配線メタル2、4が
配置されており、金属顕微鏡を用いてホールが確実に開
口しているか検査するパターンを提供するものである。
エッチングでこの検査用開口部12、13の部分が開口
していない場合には、この部分は光の干渉により色が付
いて見える。
する。まず、シリコン基板1にトランジスタが形成され
るとともに、フィールド酸化膜11上にゲート配線14
等が配置され、このシリコン基板1上が絶縁膜16で覆
われてる。このシリコン基板1上に第1層目の配線メタ
ルを堆積し、パターニングすることにより第1層目のメ
タル配線層2が形成される。ここで、絶縁膜16は、平
坦化されていてもされていなくてもよい。第1層目の配
線メタル層2には、ボンディングパッド用配線パターン
部6aが設けられている。この上に層間絶縁膜3を堆積
し、層間絶縁膜3をCMPにより平坦化する。
るために、レジストをパターニングする。このとき、半
導体チップ内またはダイシングライン部に少なくとも1
ヵ所以上のヴィアエッチングの検査用開口部12のパタ
ーンを設ける。また、ボンディングパッド用配線パター
ン部6は、前述した第1の実施の形態と同じく、ヴィア
ホール7aがアレイ状に複数個並ぶように、レジストを
パターニングする。その後ドライエッチングにより層間
絶縁膜3のエッチングを行って、ヴィアホール7a及び
ヴィアエッチングの検査用開口部12を設ける。
用いる場合、すなわち、ゲート上の平坦化を行わない場
合には、下地メタル配線層2のシリコン基板1からの標
高が様々であるため、第1のヴィアホール7aでは、下
地の各パターンの段差により深さが異なってしまう。そ
こで、この実施の形態では、ヴィアエッチングの検査方
法をより確実なものとするために、一番深いホール7a
と検査用開口部12の深さを同じにするために、ヴィア
エッチングの検査用開口部12の直下に設けられるメタ
ル配線層2の基板1からの標高はすべての配線パターン
のうち最底部に位置するようにしている。
は、金属顕微鏡を用いて検査を行う場合は、倍率を上げ
ることによって1μm角以上の開口部であれば検査可能
である。しかし、実用上は50〜150倍の拡大率を用
いるため、望ましくは10μm角以上の開口部が望まし
い。メタル配線層2上にエッチング時間が不足して絶縁
膜3が残る場合には、この検査用開口部12は残膜厚さ
にもよるが褐色に見える。
開口部12を検査することにより、ヴィアホール7aが
確実に開口されたことを確認する。そして、タングステ
ン(W)をCVD等により堆積した後、エッチバックに
よりタングステンをホール内にのみ残すブランケットタ
ングステン法等の埋め込みメタルプロセスによって、ヴ
ィアホール7aをメタル(タングステン)9により充填
するとともに、第2層目のメタル配線層4を層間絶縁膜
3上に形成する。
メタル配線層4を覆うように層間絶縁膜5を設け、この
層間絶縁膜5にヴィアホール7b及び検査用開口部13
を形成する。このとき、ヴィアエッチングの検査用開口
部13は下層の同様の検査用開口部12と異なる位置、
即ち、検査用開口部12と積層されない位置に形成され
る。
2、13は80×80μmのものを採用した。配線メタ
ル上にエッチング時間が不足して絶縁膜が残る場合に
は、この検査用開口部12または13は褐色に見える。
に問題があって絶縁膜が残ってしまってもインライン検
査でふるい分けが可能になるためエッチング条件出しが
短時間で行えるようになった。このような開口部は、パ
ターン内でもダイシング部に配置されていても効果は変
わらなかった。
なる位置に配置することにより、第1の実施の形態に示
すような第2のヴィアホールにおけるエッチングの問題
も回避できた。
エッチング前後の膜厚をモニターするための開口部を設
けたものである。すなわち、メタル配線層2上に検査用
開口部12aを設けると共に、下部にメタル配線パター
ンを配置しない検査用開口部を12b設けたものであ
る。このパターンを用いる場合には、上述したエッチン
グ状態の検査工程を2回行うことが必要になるが、エッ
チング量を確実にモニタリングできる。
は、直下にメタル配線層2がある検査用開口部12aと
同じサイズで80×80μmものを採用し、配置した。
膜厚の測定は光学式測定器により行った。このような測
定を行う場合サイズは、5μm角以上あればよいが、や
はり10μm角以上の開口部が望ましい。
題があった際、どの程度の追加エッチングが必要か正確
につかめるため上記した図5に示す実施の形態に示すよ
うな効果に付加して、精度が向上しさらに高歩留まりが
達成できる。
ング条件出しの際のモニタリングも行えるため、検査が
できず、オーバーエッチング時間を延ばして安全を見て
いた第1の実施の形態に示す構成のものよりエッチング
時間を約15%短縮でき、スループットの向上にもつな
がった。
口部12を基板1からの標高がすべてのパターンのうち
最高部に位置する配線パターン2により囲まれてなる一
番深いところに設けたものである。このパターンの周辺
パターンの線幅を5μmとしたものは、周辺部にパター
ンのないものに比較して、CMP後の膜厚を評価した結
果0.05〜0.1nm厚くなることがわかった。
秒にあたるためできれば、このようなパターンを採用す
べきである。ただし、このようにすると、面積が大きく
なるためチップのパターン内に配置する場合には不利で
ある。
であるがパターンの依存のためパターンによってわずか
な標高差は残る。図7及び図8に示す構成は、確実に一
番深いパターンを提供するものである。このように構成
することで、深い開口部が形成されるため検査の確実性
が向上する。
形態を示し、図9は平面図、図10は図9のA−A’線
断面図である。この第3の実施の形態は、半導体チップ
がその入出力のために有するボンディングパッド用配線
パターン部6を、多層メタル配線層の最上部にのみ形成
した半導体装置である。
明する。まず、トランジスタが形成され、絶縁膜で覆わ
れてるシリコン基板1上に第1層目の配線メタルを堆積
し、パターニングすることにより第1層目のメタル配線
層2が形成される。ここの絶縁膜は、平坦化されていて
もされていなくてもよい。第1層目の配線パターンに
は、パッド部は形成されていない。この第1層目のメタ
ル配線層2にはボンディングパッド用配線パターン部は
設けていない。この上に層間絶縁膜3を堆積し、層間絶
縁膜3をCMPにより平坦化する。
を形成し、第2メタル配線層4を堆積して、パターニン
グする。この第2メタル配線層4にも、ボンディングパ
ッド用配線パターン部6は形成されていない。この後、
第2の層間絶縁膜5を堆積して平坦化し、第2のヴィア
ホール7bを開口する。この上に第3層目のメタル配線
層8を堆積し、パターニングする。この第3層目のメタ
ル配線層8にのみボンディングパッド用配線パターン部
6が形成されている。
成では、第1の実施の形態に示したような構成は不必要
となる。この場合、下部のメタル配線層はヴィアホール
7a(7b)により3層目の配線まで接続し、3層目で
ボンディングパッド用配線パターン部6と接続するよう
に構成されている。
おいてもヴィアホール7a(7b)により、3層目の配
線まで接続することは3層目の配線を過密化させてしま
うため、ボンディングパッド用配線パターン部近傍でヴ
ィアホールを用いて上層に接続する必要がある。そのた
め、第1の実施の形態の構成に比較してボンディングパ
ッド用配線パターン部6の近傍に配線が配置できずチッ
プサイズをわずかに増大させてしまう欠点があるが、構
造がシンプルであることとボンディングパッド用配線パ
ターン部の平坦性がさらに良好にできることから信頼性
は向上する。
即ち、最上層のボンディングパッド用配線パターン部の
開口部は、ボンディングパッド用配線パターン部の上の
みとなる。従って、この部分の膜厚は多少厚くてもこの
絶縁膜には、ヴィアホールが存在しないので、上述した
ホールエッチングに関する問題は考慮しなくともよいこ
とになる。
いては、ボンディングパッド用配線パターン部を多層メ
タル配線層の最上部にのみ形成した第3の実施の形態の
半導体装置の構造を改良し、第nメタル配線層及び第
(n−1)層にボンディングパッド用配線パターン部を
配置する構造とし、チップサイズをわずかに増大させて
しまう第3の実施の形態の欠点を改善することと、ボン
ディングパッド用配線パターン部へ接続できるメタル配
線層を増やすことで設計の自由度を増加するものであ
る。
の形態を示し、図11は平面図、図12は図11のB−
B’線断面図である。第(n−1)層よりシリコン基板
1側のメタル配線層は、ボンディングパッド用配線パタ
ーン部を設けない構成になっており、図9及び図10示
す第3の実施の形態に記載したボンディングパッド用配
線パターン部6が、多層メタル配線層の最上部にのみ形
成される半導体装置の構造と同じ構成になっている。
明する。まず、トランジスタが形成され、絶縁膜で覆わ
れてるシリコン基板1上に第1層目の配線メタルを堆積
し、パターニングすることにより第1層目のメタル配線
層2が形成される。ここで絶縁膜16は、平坦化されて
いてもされていなくてもよい。第1層目の配線パターン
には、ボンディングパッド用配線パターン部は形成され
ていない。この上に層間絶縁膜3を堆積し、層間絶縁膜
3をCMPにより平坦化する。
を形成し、第2メタル配線層4を堆積して、パターニン
グする。この第2メタル配線層4には、ボンディングパ
ッド用配線パターン部6aを形成する。従って、第1メ
タル配線層2において、ボンディングパッド用配線パタ
ーン部へ接続が必要な配線は、ヴィアホール7aに埋め
込まれたメタル9を介して第2メタル配線層4のボンデ
ィングパッド用配線パターン部6aと接続される。この
後、第2の層間絶縁膜5を堆積して平坦化し、第2のヴ
ィアホール7bを開口する。このときボンディングパッ
ド用配線パターン部は、通常の方法通り、ボンディング
パッド用配線パターン部は大きく開口してある。この
際、ヴィアホール7bの深さとパッド部の開口部は、同
じ深さaであるため、前述したようなホールエッチング
に関する問題は考慮しなくともよい。この上に第3層目
のメタル配線層8を堆積し、パターニングする。ここで
のボンディングパッド用配線パターン部6bは第3層目
のメタル配線層8のみに使用される。
構成では、ホールエッチングに関する問題を回避し、ボ
ンディングパッドの信頼性も向上できるが、例えば3層
構成の場合で説明すると、チップ内どの場所においても
ヴィアホールにより下層のメタル配線層から3層目の配
線まで接続する必要があり、3層目の配線を過密化させ
てしまうおそれがある。これに対して、第4の実施の形
態の構成では、設計時の自由度が増すことになった。さ
らに3層目の配線に余裕ができるため、チップサイズを
図9及び図10に示す構成より縮小することもできる。
を堆積し、ボンディングパッド用配線パターン部のみを
エッチングにより開口部15を形成する。ここでは、平
坦化はしないため、パッシベーション膜10は、コンフ
ォーマルに形成されており、ボンディングパッド用配線
パターン部のエッチングは何ら問題なく行える。
ば、ヴィアホールのエッチングの際の層間絶縁膜の膜厚
を一定に保つことができ、ホールのCDロスを低減する
ことができる。
イン部に少なくとも1ヵ所以上の接続孔エッチングの検
査用開口部を設けることで、インライン検査が可能にな
るため量産条件の決定が短時間で行えるとともに、CM
Pを用い半導体の製造時における歩留まりも向上でき
る。
入出力のために有するボンディングパッド用配線パター
ン部は、多層配線層の最上部にのみ形成することで、構
造がシンプルになるとともに、ボンディングパッド用配
線パターン部の平坦性がさらに良好にできることから信
頼性が向上する。
ド用配線パターン部を付加することにより、各メタル配
線層の設計時の自由度が増すことになった。さらにn層
目の配線に余裕ができるためチップサイズを縮小するこ
ともできる。
る。
示す断面図である。
示す断面図である。
る。
る。
る。
る。
る。
ある。
Claims (16)
- 【請求項1】 n(nは3以上の整数)層の多層配線構
造を有する部分において、各配線層上の層間絶縁膜が平
坦化されており、各配線層間の接続孔は、各配線層間の
最小接続孔サイズの2倍以下のサイズあるいは最小接続
孔サイズの2倍以下のサイズの短辺を持つ長方形状によ
り開孔されていることを特徴とする半導体装置。 - 【請求項2】 上記層間絶縁膜の平坦性は0.3μm以
下であることを特徴とする請求項1に記載の半導体装
置。 - 【請求項3】 半導体チップがその入出力のために有す
るボンディングパッド用配線パターン部の配線層間は、
複数個の上記接続孔により開孔されることを特徴とする
請求項1または2に記載の半導体装置。 - 【請求項4】 半導体チップがその入出力のために有す
るボンディングパッド用配線パターン部は、多層配線層
の最上部にのみ形成されることを特徴とする請求項1ま
たは2に記載の半導体装置。 - 【請求項5】 半導体チップがその入出力のために有す
るボンディングパッド用配線パターン部は、第n層及び
第(n−1)層にのみ形成されることを特徴とする請求
項1または2に記載の半導体装置。 - 【請求項6】 上記接続孔は、配線層と異なる工程によ
り金属等の導電性の材料により埋め込まれてなることを
特徴とする請求項1ないし5のいずれかに記載の半導体
装置。 - 【請求項7】 上記接続孔を埋める金属等の導電性の材
料の上部は、接続孔の上部を基準として±0.3μm以
下の突出量であることを特徴とする請求項6に記載の半
導体装置。 - 【請求項8】 半導体チップ内またはダイシングライン
部に少なくとも1ヵ所以上の接続孔エッチングの検査用
開口部を設けたことを特徴とする請求項1ないし7のい
ずれかに記載の半導体装置。 - 【請求項9】 上記接続孔エッチングの検査用開口部は
1μm角以上の面積を持つことを特徴とする請求項8に
記載の半導体装置。 - 【請求項10】 上記接続孔エッチングの検査用開口部
は10μm角以上の面積を持つことを特徴とする請求項
8に記載の半導体装置。 - 【請求項11】 上記接続孔エッチングの検査用開口部
は下層の同様の検査用開口部と異なる位置に配置される
ことを特徴とする請求項8に記載の半導体装置。 - 【請求項12】 上記接続孔エッチングの検査用開口部
直下に設けられる配線パターンの基板からの標高はすべ
てのパターンのうち最底部に位置することを特徴とする
請求項8に記載の半導体装置。 - 【請求項13】 上記下部に配線パターンを配置した接
続孔エッチングの検査用開口部と下部に配線パターンを
配置しない接続孔エッチングの検査用開口部を設けたこ
とを特徴とする請求項8ないし12のいずれかに記載の
半導体装置。 - 【請求項14】 上記接続孔エッチングの検査用開口部
は下層の同様の検査用開口部と異なる位置に配置したこ
とを特徴とする請求項13に記載の半導体装置。 - 【請求項15】 上記接続孔エッチングの検査用開口部
は基板からの標高がすべてのパターンのうち最高部に位
置する配線パターンにより囲まれてなることを特徴とす
る請求項8ないし14のいずれかに記載の半導体装置。 - 【請求項16】 基板上にボンディングパッド用配線パ
ターン部を有する第1層目の配線層を形成した後、この
配線層を覆って層間絶縁膜を堆積し、化学機械研磨によ
り層間絶縁膜を平坦化する工程と、上記ボンディングパ
ッド用配線パターン部上の層間絶縁膜に接続孔が複数個
並ぶように形成する工程と、上記層間絶縁膜上にボンデ
ィングパッド用配線パターン部を有する第2層目の配線
層を形成し、接続孔を介して第1層目と第2層目のボン
ディングパッド用配線パターン部を接続する工程と、こ
の配線層を覆って層間絶縁膜を堆積し、化学機械研磨に
より層間絶縁膜を平坦化する工程と、上記ボンディング
パッド用配線パターン部上の層間絶縁膜に接続孔が複数
個並ぶように形成する工程と、からなる半導体装置の製
造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10656096A JP3457123B2 (ja) | 1995-12-07 | 1996-04-26 | 半導体装置 |
US08/759,441 US5847466A (en) | 1995-12-07 | 1996-12-05 | Semiconductor device and manufacturing method for the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-318923 | 1995-12-07 | ||
JP31892395 | 1995-12-07 | ||
JP10656096A JP3457123B2 (ja) | 1995-12-07 | 1996-04-26 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003079420A Division JP3983701B2 (ja) | 1995-12-07 | 2003-03-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09219451A true JPH09219451A (ja) | 1997-08-19 |
JP3457123B2 JP3457123B2 (ja) | 2003-10-14 |
Family
ID=26446674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10656096A Expired - Lifetime JP3457123B2 (ja) | 1995-12-07 | 1996-04-26 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5847466A (ja) |
JP (1) | JP3457123B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990039156A (ko) * | 1997-11-11 | 1999-06-05 | 윤종용 | 반도체 소자의 패드 및 그 제조방법 |
US6297563B1 (en) | 1998-10-01 | 2001-10-02 | Yamaha Corporation | Bonding pad structure of semiconductor device |
US6403467B1 (en) | 1998-12-14 | 2002-06-11 | Nec Corporation | Semiconductor device and method for manufacturing same |
US6455943B1 (en) * | 2001-04-24 | 2002-09-24 | United Microelectronics Corp. | Bonding pad structure of semiconductor device having improved bondability |
KR100370170B1 (ko) * | 2001-03-08 | 2003-02-05 | 주식회사 하이닉스반도체 | 플레쉬 메탈 레이어의 콘택 형성방법 |
JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
KR20100070633A (ko) * | 2008-12-18 | 2010-06-28 | 삼성전자주식회사 | 반도체 소자의 본딩 패드 구조 및 그의 제조방법 |
JP2017224753A (ja) * | 2016-06-16 | 2017-12-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6049132A (en) * | 1996-07-12 | 2000-04-11 | Kawasaki Steel Corporation | Multiple metallization structure for a reflection type liquid crystal display |
JP3482779B2 (ja) | 1996-08-20 | 2004-01-06 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JPH10163319A (ja) * | 1996-11-29 | 1998-06-19 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5786238A (en) * | 1997-02-13 | 1998-07-28 | Generyal Dynamics Information Systems, Inc. | Laminated multilayer substrates |
JPH1197525A (ja) * | 1997-09-19 | 1999-04-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
US5977639A (en) * | 1997-09-30 | 1999-11-02 | Intel Corporation | Metal staples to prevent interlayer delamination |
US5969421A (en) * | 1997-11-18 | 1999-10-19 | Lucent Technologies Inc. | Integrated circuit conductors that avoid current crowding |
US6191475B1 (en) * | 1997-11-26 | 2001-02-20 | Intel Corporation | Substrate for reducing electromagnetic interference and enclosure |
US6215129B1 (en) * | 1997-12-01 | 2001-04-10 | Vsli Technology, Inc. | Via alignment, etch completion, and critical dimension measurement method and structure |
JP3415010B2 (ja) * | 1997-12-05 | 2003-06-09 | 株式会社リコー | 半導体装置 |
US6013952A (en) * | 1998-03-20 | 2000-01-11 | Lsi Logic Corporation | Structure and method for measuring interface resistance in multiple interface contacts and via structures in semiconductor devices |
TW416575U (en) * | 1998-06-03 | 2000-12-21 | United Integrated Circuits Corp | Bonding pad structure |
US6552438B2 (en) * | 1998-06-24 | 2003-04-22 | Samsung Electronics Co. | Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same |
US6163074A (en) * | 1998-06-24 | 2000-12-19 | Samsung Electronics Co., Ltd. | Integrated circuit bonding pads including intermediate closed conductive layers having spaced apart insulating islands therein |
JP3565090B2 (ja) * | 1998-07-06 | 2004-09-15 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US6303977B1 (en) * | 1998-12-03 | 2001-10-16 | Texas Instruments Incorporated | Fully hermetic semiconductor chip, including sealed edge sides |
JP2000183104A (ja) * | 1998-12-15 | 2000-06-30 | Texas Instr Inc <Ti> | 集積回路上でボンディングするためのシステム及び方法 |
US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
DE19907127C1 (de) * | 1999-02-19 | 2000-08-10 | Siemens Ag | Integrierte Halbleiterschaltungsanordnung mit stabilisierten Leiterbahnen |
JP2000269293A (ja) * | 1999-03-18 | 2000-09-29 | Fujitsu Ltd | 半導体装置 |
US6803302B2 (en) * | 1999-11-22 | 2004-10-12 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having a mechanically robust pad interface |
JP3425582B2 (ja) * | 2000-04-14 | 2003-07-14 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US7034402B1 (en) * | 2000-06-28 | 2006-04-25 | Intel Corporation | Device with segmented ball limiting metallurgy |
JP2003305955A (ja) | 2001-05-21 | 2003-10-28 | Ricoh Co Ltd | 光記録媒体及び記録方法 |
JP3757143B2 (ja) * | 2001-10-11 | 2006-03-22 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置 |
US6653214B1 (en) | 2002-01-03 | 2003-11-25 | The United States Of America As Represented By The Secretary Of The Air Force | Measured via-hole etching |
JP4445189B2 (ja) * | 2002-08-29 | 2010-04-07 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP2004095916A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7692315B2 (en) * | 2002-08-30 | 2010-04-06 | Fujitsu Microelectronics Limited | Semiconductor device and method for manufacturing the same |
US7260044B2 (en) * | 2002-09-06 | 2007-08-21 | Ricoh Company, Ltd. | Recording method for a phase-change optical recording medium |
US6908841B2 (en) * | 2002-09-20 | 2005-06-21 | Infineon Technologies Ag | Support structures for wirebond regions of contact pads over low modulus materials |
US7084509B2 (en) * | 2002-10-03 | 2006-08-01 | International Business Machines Corporation | Electronic package with filled blinds vias |
US6969909B2 (en) * | 2002-12-20 | 2005-11-29 | Vlt, Inc. | Flip chip FET device |
US7038917B2 (en) * | 2002-12-27 | 2006-05-02 | Vlt, Inc. | Low loss, high density array interconnection |
US6864578B2 (en) * | 2003-04-03 | 2005-03-08 | International Business Machines Corporation | Internally reinforced bond pads |
JP2004363303A (ja) * | 2003-06-04 | 2004-12-24 | Toshiba Corp | 半導体装置及びその製造方法 |
EP1519411A3 (en) * | 2003-09-26 | 2010-01-13 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
JP4492926B2 (ja) * | 2003-11-28 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7180195B2 (en) * | 2003-12-17 | 2007-02-20 | Intel Corporation | Method and apparatus for improved power routing |
US7378342B2 (en) * | 2004-08-27 | 2008-05-27 | Micron Technology, Inc. | Methods for forming vias varying lateral dimensions |
US7741716B1 (en) * | 2005-11-08 | 2010-06-22 | Altera Corporation | Integrated circuit bond pad structures |
JP2009158749A (ja) * | 2007-12-27 | 2009-07-16 | Ricoh Co Ltd | 化学機械研磨方法及び化学機械研磨装置 |
US20100072624A1 (en) * | 2008-09-19 | 2010-03-25 | United Microelectronics Corp. | Metal interconnection |
US8896124B2 (en) | 2011-04-04 | 2014-11-25 | Nxp B.V. | Via network structures and method therefor |
US9147610B2 (en) | 2012-06-22 | 2015-09-29 | Infineon Technologies Ag | Monitor structures and methods of formation thereof |
US10262938B2 (en) * | 2017-08-31 | 2019-04-16 | Vanguard International Semiconductor Corporation | Semiconductor structure having conductive layer overlapping field oxide |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4944836A (en) * | 1985-10-28 | 1990-07-31 | International Business Machines Corporation | Chem-mech polishing method for producing coplanar metal/insulator films on a substrate |
ATE145495T1 (de) * | 1990-05-31 | 1996-12-15 | Canon Kk | Verfahren zur verdrahtung einer halbleiterschaltung |
US5149674A (en) * | 1991-06-17 | 1992-09-22 | Motorola, Inc. | Method for making a planar multi-layer metal bonding pad |
JPH05109924A (ja) * | 1991-10-17 | 1993-04-30 | Ngk Spark Plug Co Ltd | 集積回路用パツケージ |
-
1996
- 1996-04-26 JP JP10656096A patent/JP3457123B2/ja not_active Expired - Lifetime
- 1996-12-05 US US08/759,441 patent/US5847466A/en not_active Expired - Lifetime
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990039156A (ko) * | 1997-11-11 | 1999-06-05 | 윤종용 | 반도체 소자의 패드 및 그 제조방법 |
US6297563B1 (en) | 1998-10-01 | 2001-10-02 | Yamaha Corporation | Bonding pad structure of semiconductor device |
US6921714B2 (en) | 1998-10-01 | 2005-07-26 | Yamaha Corporation | Method for manufacturing a semiconductor device |
US7067928B2 (en) | 1998-10-01 | 2006-06-27 | Yamaha Corpoation | Method of forming a bonding pad structure |
US7211902B2 (en) | 1998-10-01 | 2007-05-01 | Yamaha Corporation | Method of forming a bonding pad structure |
US6403467B1 (en) | 1998-12-14 | 2002-06-11 | Nec Corporation | Semiconductor device and method for manufacturing same |
KR100370170B1 (ko) * | 2001-03-08 | 2003-02-05 | 주식회사 하이닉스반도체 | 플레쉬 메탈 레이어의 콘택 형성방법 |
US6455943B1 (en) * | 2001-04-24 | 2002-09-24 | United Microelectronics Corp. | Bonding pad structure of semiconductor device having improved bondability |
JP2005243907A (ja) * | 2004-02-26 | 2005-09-08 | Renesas Technology Corp | 半導体装置 |
US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
KR20100070633A (ko) * | 2008-12-18 | 2010-06-28 | 삼성전자주식회사 | 반도체 소자의 본딩 패드 구조 및 그의 제조방법 |
JP2017224753A (ja) * | 2016-06-16 | 2017-12-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5847466A (en) | 1998-12-08 |
JP3457123B2 (ja) | 2003-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3457123B2 (ja) | 半導体装置 | |
KR100277810B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US6930382B2 (en) | Semiconductor device and method of manufacturing the same | |
TW426980B (en) | Wire bonding to copper | |
US9786601B2 (en) | Semiconductor device having wires | |
WO2022110348A1 (zh) | 半导体器件及其制作方法、芯片键合结构 | |
KR100335163B1 (ko) | 반도체장치및그제조방법 | |
US7777340B2 (en) | Semiconductor device | |
KR100267108B1 (ko) | 다층배선을구비한반도체소자및그제조방법 | |
US6555922B1 (en) | IC bonding pad combined with mark or monitor | |
JP3983701B2 (ja) | 半導体装置 | |
US5103287A (en) | Multi-layered wiring structure of semiconductor integrated circuit device | |
JP3729680B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JPH10321623A (ja) | 半導体装置及びその製造方法 | |
KR20000009043A (ko) | 다층 패드를 구비한 반도체 소자 및 그 제조방법 | |
CN112435977B (zh) | 半导体器件及其制作方法 | |
JP2002083792A (ja) | 半導体装置の製造方法及び半導体装置 | |
TW200931490A (en) | Semiconductor structure having alignment marks and method of forming the same | |
US7659603B2 (en) | Semiconductor and method for manufacturing the same | |
JP2004022694A (ja) | 半導体装置の製造方法 | |
JPH04307939A (ja) | 半導体装置の製造方法 | |
JP4535904B2 (ja) | 半導体装置の製造方法 | |
JPH10135284A (ja) | 半導体装置の製造方法 | |
JP2003318179A (ja) | 半導体装置及びその製造方法 | |
KR19990061336A (ko) | 반도체 소자의 다층 패드 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080801 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090801 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100801 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110801 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130801 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |