KR100390045B1 - 반도체 소자의 패드 형성 방법 - Google Patents

반도체 소자의 패드 형성 방법 Download PDF

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Abstract

본 발명은 더미폴리 패턴 마스크와 패드 마스크를 이용하여 콘택홀을 정의하여 패드를 형성하여 와이어 본딩 공정을 용이하게 하고 수율을 향상시킬 수 있도록한 반도체 소자의 패드 형성 방법에 관한 것으로, 반도체 기판에 소자들을 형성하고 패드 형성 영역에 더미 폴리 패턴을 형성하는 단계;상기 더미 폴리 패턴을 포함하는 영역에 유전체층을 형성하고 더미 폴리 패턴 마스크와 PAD 마스크를 같이 사용하여 얼라인시킨 후에 포토레지스트 패턴층을 형성하는 단계;상기 포토레지스트 패턴층을 이용하여 에치 프로파일이 경사지도록 패드 형성 영역에 홀을 형성하는 단계;상기 홀을 포함하는 전면에 베리어 메탈층을 형성하고 메탈 라인을 형성하는 단계;패드 마스킹 및 에치 공정을 진행하여 패드 패턴을 형성하고 에치 공정에 사용된 포토레지스트 패턴을 제거하는 단계를 포함한다.

Description

반도체 소자의 패드 형성 방법{Method for forming the pad in semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 더미폴리 패턴 마스크와 패드 마스크를 이용하여 콘택홀을 정의하여 패드를 형성하여 와이어 본딩 공정을 용이하게 하고 수율을 향상시킬 수 있도록한 반도체 소자의 패드 형성 방법에 관한 것이다.
일반적으로, 웨이퍼가 양산되면 최종 제품을 만들기 위해 패키지 공정을 거치게 된다. 일반적으로 패키지는 어떠한 외부 환경으로부터 내부 칩을 보호하는 기능을 수행하고, 내부 칩과 기기 부품간에 전기적으로 연결하며, 칩 동작시 내부 회로에서 발생되는 효과적으로 방출하는 역할을 하고 있는 아주 중요한 기술이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 패드에 관하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 소자의 패드 영역의 단면 구성도이고, 도 2는 종래 기술의 콘택홀을 정의하여 형성한 패드 영역의 단면 구성도이다.
그리고 도 3은 패드 필링(peeling) 현상을 나타낸 탑 구성도이다.
도 1은 반도체 소자의 패드 구조중에 초기 제품을 나타낸 것으로, PAD 영역에서 BPSG(Boron-Phoporus-Silicate-Glass)층 위로 메탈층이 구성되는 구조이다.
트랜지스터등(도면에 도시하지 않음)이 형성된 반도체 기판의 필드 산화막(1)상에 IMD(Inter Metal Dielectric)층이 먼저 형성된다.
IMD층으로는 TEOS층(Tetra-Ethly-Ortho-Silicate)(2),BPSG층(3)이 형성된다.
그리고 베리어 메탈층으로 Ti/TiN층(4)이 형성되고 베리어 메탈층상에 메탈라인층로 Al(5)이 형성된다.
이러한 초기의 구조는 BPSG층(2) 형성시에 USG(Undoped Silicon Glass)등과 같은 캡핑층이 구성되지 않기 때문에 BPSG층(3)과 메탈층간의 접착성(adhesion)이 좋지 않아 패키지 공정시의 PAD 본딩 과정에서 PAD 필링(peeling) 현상이 발생한다.
이와 같은 패드 필링 현상은 도 3에서와 같다.
이러한 문제를 해결하기 위하여 제시된 구조가 도 2의 콘택홀을 이용한 것이다.
제품 특성상 공정의 단축을 위하여 제 1 메탈층 공정에서 진행 가능하게 설계하였으나, DRAM과 달리 로직 제품은 각기 특성을 나타내는 Unit을 연결하는 메탈라인이 있으므로 인하여 와이드 메탈(Wide Metal)이 무수히 존재하게 된다.
공정 순서는 먼저, 트랜지스터를 형성시키고, 필드 산화막(21)상에 폴리층(22)을 남기고 IMD층으로 TEOS층(23)과 BPSG층(24)이 증착되고, BPSG층(24)의 플로우 공정으로 평탄화시킨다.
이어, TEOS층(23),BPSG층(24)을 콘택 마스크를 사용하여 습식+건식 식각 공정으로 선택적으로 식각하여 콘택 패턴을 형성하고 콘택 마스크로 사용된 포토레지스트 패턴층을 제거한다.
그리고 베리어 메탈층으로 Ti/TiN층(25)을 형성하고, 메탈 라인(Al-Si) 및 ARC TiN층을 증착한후 선택적으로 패터닝하여 메탈 라인을 형성한다.
이어, 패시베이션막을 형성하고 얼로이(Alloy) 공정으로 막을 보호한 상태에서 PAD 패턴(26)을 형성한다.
이와 같은 공정으로 제품을 양산하는 경우에서 BPSG 공정시 캡핑층(capping layer)을 추가해서 진행하여 BPSG와 메탈간의 접착성이 향상되어 패드 필링 현상이 잘 일어나지 않으나, 일부 패키지 샘플(package sample)에서 패드 필링이 발생할 수도 있다.
이와 같은 종래 기술의 반도체 소자의 패드 및 패드 형성 공정시에는 다음과 같은 문제가 있다.
첫째, 와이어 본딩시 와이어 본드와 PAD간의 완벽한 결합이 이루어지지 않아 소자의 수율을 저하시킨다.
둘째, 초기 제품에서는 PAD 영역에서 BPSG 위에 금속층이 형성되는 구조로 진행을 했는데 BPSG 공정시 캡핑층이 없는 관계로 인하여 BPSG와 메탈간의 접착성이 좋지 않다.
이는 패키지 공정시의 PAD 본딩 과정에서 PAD 필링 현상을 발생시켜 와이어 본딩 공정시에 약 3~30% 수율 저하를 발생시킨다.
셋째, PAD 필링 현상을 억제하기 위하여 PAD 영역의 필드 산화막상에 폴리층을 남기고 콘택홀을 정의하는 방법에서도 1~2% 정도의 수율 저하가 일어나고, 이 기술은 선행 업체의 사용 기술로 양산에 적용할 수 없는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 패드 및 패드 형성 공정시의 문제를 해결하기 위한 것으로, 더미폴리 패턴 마스크와 패드 마스크를 이용하여 콘택홀을 정의하여 패드를 형성하여 와이어 본딩 공정을 용이하게 하고 수율을 향상시킬 수 있도록한 반도체 소자의 패드 형성 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 반도체 소자의 패드 영역의 단면 구성도
도 2는 종래 기술의 콘택홀을 정의하여 형성한 패드 영역의 단면 구성도
도 3은 패드 필링(peeling) 현상을 나타낸 탑 구성도
도 4는 본 발명에 따른 더미 폴리 패턴 마스크를 이용한 패드 영역의 단면 구성도
-- 도면의 주요 부분에 대한 부호의 설명 --
41. 필드 산화막 42. 더미 폴리 패턴
43. TEOS층 44. BPSG층
45. 베리어층 46. 패드 패턴
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 패드 형성 방법은 반도체 기판에 소자들을 형성하고 패드 형성 영역에 더미 폴리 패턴을 형성하는 단계;상기 더미 폴리 패턴을 포함하는 영역에 유전체층을 형성하고 더미 폴리 패턴 마스크와 PAD 마스크를 같이 사용하여 얼라인시킨 후에 포토레지스트 패턴층을 형성하는 단계;상기 포토레지스트 패턴층을 이용하여 에치 프로파일이 경사지도록 패드 형성 영역에 홀을 형성하는 단계;상기 홀을 포함하는 전면에 베리어 메탈층을 형성하고 메탈 라인을 형성하는 단계;패드 마스킹 및 에치 공정을 진행하여 패드 패턴을 형성하고 에치 공정에 사용된 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 패드 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 더미 폴리 패턴 마스크를 이용한 패드 영역의 단면 구성도이다.
본 발명은 PAD 부분에 메탈 레이어와 PMD(Pre Metal Dielectric)간의 접착성을 증가시켜 PAD 필링 현상을 억제하기 위한 것이다.
먼저, 필드 산화막(41)을 갖는 반도체 기판에 트랜지스터를 형성시키고, 더미 폴리 패턴(42)을 형성한다.
이어, IMD 층으로 TEOS층(43)과 BPSG층(44)을 증착하고 BPSG 플로우 공정으로 평탄화시킨다.
그리고 콘택 마스크를 진행하기 전에 더미 폴리 패턴(42)이 삽입된 폴리 마스크와 PAD 마스크를 같이 사용하여 얼라인시킨 후에 마스크 작업을 진행하면 PAD 영역에서 더미 폴리 패턴(42)이 없는 지역은 포토레지스트가 위치하지 않게 된다.
이어, 더미 폴리 패턴(42)이 없는 지역에서 포토레지스트 패턴이 위치되지 않는 것을 이용하여 플라즈마 에치를 필드 산화막(41)까지 진행하여 더미 폴리 패턴(42)이 위치하지 않는 지역에서는 홀과 유사하게 식각 공정이 진행되도록 한다.
여기서, 포커스와 식각 타임을 조절하여 플라즈마 에치 프로파일을 슬로프지도록 하여 더미 폴리 패턴(42)과 홀이 접촉되지 않도록 한다.
여기서, 메모리 셀 영역내에는 콘택 패턴이 형성되고 패드 영역내에는 콘택 패턴이 삽입되지 않는다.
이어, 콘택 패턴을 형성하기 위한 포토레지스트 패턴을 제거하고 베리어층(45)으로 Ti/TiN층을 형성하여 BPSG층(44)과 필드 산화막(41)에는 직접 접촉되도록 한다. 이는 접촉 면적을 극대화하여 접착성을 향상시킬 수 있다.
그리고 도면에 도시하지 않았지만, 메탈 라인을 패터닝하기 위하여 메탈 마스크 및 메탈 에치를 진행하여 패턴을 형성한후 공정에 사용된 포토레지스트 패턴을 제거한다.
이어, 패시베이션막으로 USG 및 PE-나이트라이드(Plasma Enhanced-Nitride)막을 증착하고 얼로이 공정을 진행하여 막을 보호한다.
여기서, 패시베이션막은 메탈 라인이 형성될 부분에도 증착된다.
그리고 패드 패턴을 형성하기 위하여 패드 마스킹 및 에치 공정을 진행하여 패드 패턴(46)을 형성하고 에치 공정에 사용된 포토레지스트 패턴을 제거한다.
이와 같은 패드 패턴 형성 공정시에 더미 폴리 패턴(42)이 있는 부분과 없는 부분에서 베리어층과 메탈층이 증착될 때 서로의 토폴로지(topology)로 인하여 PAD가 오픈된 지역의 메탈 라인은 상당한 토폴로지를 갖게된다.
또한, 하부의 BPSG막과 필드 산화막,베리어층과 메탈층간의 토폴로지로 인하여 본딩 패드와 오픈된 메탈 패드간의 필링 현상은 억제된다.
도면에 도시하지 않았지만, 이와 같은 패드 오픈 공정후에 다음과 같은 패키지 공정을 진행한다.
먼저, 웨이상에 형성된 소자들을 개별 소자로 절단하는 웨이퍼 마운트 공정을 진행하고, 절단된 개별 소자들이 손실되지 않도록 웨이퍼 뒷면을 접착 테이프로 고정시키는 다이싱 소잉 공정을 진행한다.
그리고 절단된 웨이퍼에서 반도체 소자 하나 하나를 리드 프레임에 접착시키는 다이 어티치 공정을 진행한다.
이어, 와이어 본딩,몰딩 공정을 진행하고 반도체 소자를 PCB에 실장할 때 솔더링(soldering)을 용이하게 하고, 전기적인 전도도를 높이기 위해 리드 표면에 주석이나 납으로 금속막을 입히는 박막 도금(tin plating) 공정을 진행한다.
그리고 도금이 완료된 자재는 세계적으로 공통인 형상으로 리드를 형성하는 포오밍(forming) 공정을 진행한다.
이와 같은 본 발명의 패드 형성 공정은 더미 폴리 패턴이 삽입된 마스크와 패드 마스크를 동시에 사용하여 패드 필링 고려하여 추가되는 공정수를 제한할 수 있다.
또한, 각층들간의 토폴로지에 의하여 접착성이 증대되어 와이어 본딩 공정시에 수율 저하가 발생하는 것을 효율적으로 억제한다.
이와 같은 본 발명에 따른 반도체 소자의 패드 형성 방법은 다음과 같은 효과가 있다.
패드 영역에 더미 폴리 패턴을 삽입하여 접촉 면적을 증가시켜 IMD층으로 사용되는 BPSG층과 메탈층간의 접착성을 향상시킬 수 있다.
이는 와이어 본딩시 와이어 본드와 PAD간의 결합이 완전하게 이루어질 수 있도록 하는 효과가 있다.
또한, 패드 필링 현상을 억제하여 와이어 본딩 공정시에 발생하는 수율 저하 문제를 해결할 수 있다.

Claims (4)

  1. 반도체 기판에 소자들을 형성하고 패드 형성 영역에 더미 폴리 패턴을 형성하는 단계;
    상기 더미 폴리 패턴을 포함하는 영역에 유전체층을 형성하고 더미 폴리 패턴 마스크와 PAD 마스크를 같이 사용하여 얼라인시킨 후에 포토레지스트 패턴층을 형성하는 단계;
    상기 포토레지스트 패턴층을 이용하여 에치 프로파일이 경사지도록 패드 형성 영역에 홀을 형성하는 단계;
    상기 홀을 포함하는 전면에 베리어 메탈층을 형성하고 메탈 라인을 형성하는 단계;
    패드 마스킹 및 에치 공정을 진행하여 패드 패턴을 형성하고 에치 공정에 사용된 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  2. 제 1 항에 있어서, 유전체층을 TEOS층과 BPSG층을 증착하고 BPSG 플로우 공정으로 평탄화시켜 형성하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  3. 제 1 항에 있어서, 더미 폴리 패턴 마스크와 PAD 마스크를 같이 사용하여 얼라인시킨 후에 포토레지스트 패턴층을 형성하는 단계에서 PAD 영역에서 더미 폴리 패턴이 없는 지역은 포토레지스트가 위치하지 않는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  4. 제 1 항 또는 제 3 에 있어서, 더미 폴리 패턴이 없는 지역에서 포토레지스트 패턴이 위치되지 않는 것을 이용하여 플라즈마 에치를 필드 산화막까지 진행하는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
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