JPH11219922A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11219922A JPH11219922A JP10022189A JP2218998A JPH11219922A JP H11219922 A JPH11219922 A JP H11219922A JP 10022189 A JP10022189 A JP 10022189A JP 2218998 A JP2218998 A JP 2218998A JP H11219922 A JPH11219922 A JP H11219922A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【課題】 半導体ウェーハのデバイスパターンの上に形
成された層間絶縁膜の厚さを正確に測定する。 【解決手段】 半導体ウェーハのスクライブラインで区
分されるチップ領域の中に、半導体デバイス形成用のデ
バイスパターンを形成すると同時に、このチップ領域の
中にデバイスパターンと同時に同一材料でモニタパター
ンを形成する。この上を層間絶縁膜で覆った後、研磨し
て平坦化する。この平坦化された層間絶縁膜の厚さをモ
ニタパターン上で測定する。
成された層間絶縁膜の厚さを正確に測定する。 【解決手段】 半導体ウェーハのスクライブラインで区
分されるチップ領域の中に、半導体デバイス形成用のデ
バイスパターンを形成すると同時に、このチップ領域の
中にデバイスパターンと同時に同一材料でモニタパター
ンを形成する。この上を層間絶縁膜で覆った後、研磨し
て平坦化する。この平坦化された層間絶縁膜の厚さをモ
ニタパターン上で測定する。
Description
【０００１】
【０００２】
【従来の技術】近年のシリコン集積回路における特徴と
して、素子の面積方向の微細化は進んでいるが、高さ方
向には従来あまり進んでいない。このため最近では半導
体素子は立体的になり、チップサイズあるいはウェーハ
サイズでの絶対段差が大きくなっている。
して、素子の面積方向の微細化は進んでいるが、高さ方
向には従来あまり進んでいない。このため最近では半導
体素子は立体的になり、チップサイズあるいはウェーハ
サイズでの絶対段差が大きくなっている。
【０００３】半導体メモリではキャパシタの容量を稼ぎ
つつ微細化するためにメモリセル部分は立体的になり、
周辺回路とは大きな段差が生じている。ロジックICでは
高性能化、高速化のために配線は多層化し、配線の疎な
部分と密な部分で大きな段差が生じている。この段差が
転写時に大きな問題となる。
つつ微細化するためにメモリセル部分は立体的になり、
周辺回路とは大きな段差が生じている。ロジックICでは
高性能化、高速化のために配線は多層化し、配線の疎な
部分と密な部分で大きな段差が生じている。この段差が
転写時に大きな問題となる。
【０００４】転写技術において、高解像力化に伴い、問
題となってきたのが焦点深度の浅さである。レンズの大
口径化や短波長化により焦点深度は急激に小さくなり、
半導体素子の立体化にともない微細化に対する障害とな
っている。これ以上の微細化を進めるならば、焦点深度
が浅くとも転写可能なように、絶対段差を低減する平坦
化技術をプロセスに取り入れなければならない。
題となってきたのが焦点深度の浅さである。レンズの大
口径化や短波長化により焦点深度は急激に小さくなり、
半導体素子の立体化にともない微細化に対する障害とな
っている。これ以上の微細化を進めるならば、焦点深度
が浅くとも転写可能なように、絶対段差を低減する平坦
化技術をプロセスに取り入れなければならない。
【０００５】従来から用いられているＳＯＧ，ＢＰＳＧ
リフローなどの層間絶縁膜の平坦化技術は、局所的な
（数μmの範囲の）平坦化技術であり、チップサイズあ
るいはウェーハサイズでの絶対段差を低減することはで
きない。絶対段差を低減できるのは今のところ化学機械
研磨法だけである。
リフローなどの層間絶縁膜の平坦化技術は、局所的な
（数μmの範囲の）平坦化技術であり、チップサイズあ
るいはウェーハサイズでの絶対段差を低減することはで
きない。絶対段差を低減できるのは今のところ化学機械
研磨法だけである。
【０００６】従来のこのような要求に応えるものとして
図７に示すような化学機械研磨法（以下において、適宜
CMP研磨あるいはCMP研磨法という）が提案されている
（持公平5-30052号、特開平7-285050号公報等参照）。
図７において、１１１は回転円盤(プラテン)、１１２は
研磨布、１１３は絶縁膜のついた半導体ウェーハ、１１
４はパッキング材、１１５は研磨ヘッド、１１６は研磨
剤である。研磨布１１２は回転円盤１１１に粘着剤によ
りとりつけられており、回転円盤１１１は軸を中心に回
転する。パッキング材１１４は研磨ヘッド１１５に粘着
剤によってとりつけられており、絶縁膜のついた半導体
ウェーハ１１３は真空吸着力あるいは水の表面張力によ
って表面を下向きにしてパッキング材１１４にとりつけ
られている。
図７に示すような化学機械研磨法（以下において、適宜
CMP研磨あるいはCMP研磨法という）が提案されている
（持公平5-30052号、特開平7-285050号公報等参照）。
図７において、１１１は回転円盤(プラテン)、１１２は
研磨布、１１３は絶縁膜のついた半導体ウェーハ、１１
４はパッキング材、１１５は研磨ヘッド、１１６は研磨
剤である。研磨布１１２は回転円盤１１１に粘着剤によ
りとりつけられており、回転円盤１１１は軸を中心に回
転する。パッキング材１１４は研磨ヘッド１１５に粘着
剤によってとりつけられており、絶縁膜のついた半導体
ウェーハ１１３は真空吸着力あるいは水の表面張力によ
って表面を下向きにしてパッキング材１１４にとりつけ
られている。
【０００７】図７を参照して実際の研磨の方法について
説明する。図７において、回転円盤１１１を軸の周りに
回転させる、かつ研磨ヘッド１１５を軸の周りに回転さ
せる。研磨剤１１６を研磨布１１２の表面に所定の流量
で流しながら、研磨ヘッド１１５を所定の圧力で研磨布
１１２に押しつける。これにより半導体ウェーハ１１３
の絶縁膜表面が研磨される。
説明する。図７において、回転円盤１１１を軸の周りに
回転させる、かつ研磨ヘッド１１５を軸の周りに回転さ
せる。研磨剤１１６を研磨布１１２の表面に所定の流量
で流しながら、研磨ヘッド１１５を所定の圧力で研磨布
１１２に押しつける。これにより半導体ウェーハ１１３
の絶縁膜表面が研磨される。
【０００８】図８は、このような化学機械研磨法を用い
た実際の研磨工程の例を説明した図である。図８におい
て、２１はシリコン基板、２２は酸化膜、２３は第1の
拡散層、２４はチッ化膜、２５はシリコン電極、２６は
第２の拡散層、２７は配線下絶縁膜、２８は第１のメタ
ル配線層、２９は層間絶縁膜、３０は第２のメタル配線
層である。
た実際の研磨工程の例を説明した図である。図８におい
て、２１はシリコン基板、２２は酸化膜、２３は第1の
拡散層、２４はチッ化膜、２５はシリコン電極、２６は
第２の拡散層、２７は配線下絶縁膜、２８は第１のメタ
ル配線層、２９は層間絶縁膜、３０は第２のメタル配線
層である。
【０００９】シリコン基板２１上にチッ化膜マスク２４
を形成し、酸化膜２２、第１の拡散層２３を形成する
（図８ａ）。酸化膜２２の上にシリコン電極２５と第２
の拡散層２６を形成する（図８ｂ）。配線下絶縁層２７
を形成後コンタクトホールを開口し第１のメタル配線層
２８を形成する（図８ｃ）。その上に層間絶縁膜２９を
形成する（図８ｄ）。次いで、上記の化学機械研磨法を
用いて層間絶縁膜２９を平坦化する（図８ｅ）。次に、
スルーホールを開口後、第２のメタル配線層３０を形成
する（図８ｆ）。
を形成し、酸化膜２２、第１の拡散層２３を形成する
（図８ａ）。酸化膜２２の上にシリコン電極２５と第２
の拡散層２６を形成する（図８ｂ）。配線下絶縁層２７
を形成後コンタクトホールを開口し第１のメタル配線層
２８を形成する（図８ｃ）。その上に層間絶縁膜２９を
形成する（図８ｄ）。次いで、上記の化学機械研磨法を
用いて層間絶縁膜２９を平坦化する（図８ｅ）。次に、
スルーホールを開口後、第２のメタル配線層３０を形成
する（図８ｆ）。
【００１０】この時、製品管理上、アルミ配線パターン
上からの層間絶縁膜２９の膜厚を測定し、形成膜厚、研
磨量、研磨後膜厚を管理しておく必要がある。そのた
め、スクライブライン上に膜厚測定用パターンを形成
し、それを用いて、研磨前後における膜厚管理を行って
いるのが通常である。
上からの層間絶縁膜２９の膜厚を測定し、形成膜厚、研
磨量、研磨後膜厚を管理しておく必要がある。そのた
め、スクライブライン上に膜厚測定用パターンを形成
し、それを用いて、研磨前後における膜厚管理を行って
いるのが通常である。
【００１１】図９は、従来このような目的のために半導
体ウェーハに形成した膜厚測定用のモニタパターンの配
置例を示す図である。図において、１は半導体ウェー
ハ、３はスクライブライン領域（以下、適宜スクライブ
ラインとも略称する）、５は半導体ウェーハ１上の各チ
ップ、９はスクライブライン３の中に形成された膜厚測
定用のモニタパターンである。
体ウェーハに形成した膜厚測定用のモニタパターンの配
置例を示す図である。図において、１は半導体ウェー
ハ、３はスクライブライン領域（以下、適宜スクライブ
ラインとも略称する）、５は半導体ウェーハ１上の各チ
ップ、９はスクライブライン３の中に形成された膜厚測
定用のモニタパターンである。
【００１２】
【発明が解決しようとする課題】ところで、上記のよう
な化学機械研磨方法は、その平坦性においてパターン依
存性を持っている。このパターン依存性は、広く密なパ
ターンほど段差の低減に時間がかかるといった問題があ
った。DRAMやDRAM混載のロジックIC等、チップ内に広く
密なパターンが存在するものでは、図９に示したよう
な、スクライブライン３の膜厚モニタパターン９を使っ
た膜厚測定では実際の回路部分の膜厚と必ずしもー致せ
ず、CMPプロセスを管理していくのに信頼性に欠けると
いった問題があった。
な化学機械研磨方法は、その平坦性においてパターン依
存性を持っている。このパターン依存性は、広く密なパ
ターンほど段差の低減に時間がかかるといった問題があ
った。DRAMやDRAM混載のロジックIC等、チップ内に広く
密なパターンが存在するものでは、図９に示したよう
な、スクライブライン３の膜厚モニタパターン９を使っ
た膜厚測定では実際の回路部分の膜厚と必ずしもー致せ
ず、CMPプロセスを管理していくのに信頼性に欠けると
いった問題があった。
【００１３】この発明は上記のような問題点を解決する
ためになされたもので、研磨・平坦化された絶縁膜の膜
厚をより正確に測定することができる半導体装置の構造
と製造方法を提供しようとするものである。
ためになされたもので、研磨・平坦化された絶縁膜の膜
厚をより正確に測定することができる半導体装置の構造
と製造方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】この発明の半導体装置
は、半導体ウェーハにおいて、スクライブライン領域で
区分されるチップ領域の中に、半導体デバイス形成用の
デバイスパターンと、このデバイスパターンと同時に同
一材料で形成されたモニタパターンと、上記デバイスパ
ターン及び上記モニタパターンを被覆する層間絶縁膜と
を備え、上記モニタパターンにより上記層間絶縁膜の厚
さを測定することができるようにしたことを特徴とする
ものである。
は、半導体ウェーハにおいて、スクライブライン領域で
区分されるチップ領域の中に、半導体デバイス形成用の
デバイスパターンと、このデバイスパターンと同時に同
一材料で形成されたモニタパターンと、上記デバイスパ
ターン及び上記モニタパターンを被覆する層間絶縁膜と
を備え、上記モニタパターンにより上記層間絶縁膜の厚
さを測定することができるようにしたことを特徴とする
ものである。
【００１５】また、この発明の半導体装置は、半導体チ
ップのデバイス形成領域の中に、半導体デバイス形成用
のデバイスパターンと、このデバイスパターンと同時に
同一材料で形成されたモニタパターンと、上記デバイス
パターン及び上記モニタパターンを被覆する層間絶縁膜
とを備え、上記モニタパターンにより上記層間絶縁膜の
厚さを測定することができるようにしたことを特徴とす
るものである。
ップのデバイス形成領域の中に、半導体デバイス形成用
のデバイスパターンと、このデバイスパターンと同時に
同一材料で形成されたモニタパターンと、上記デバイス
パターン及び上記モニタパターンを被覆する層間絶縁膜
とを備え、上記モニタパターンにより上記層間絶縁膜の
厚さを測定することができるようにしたことを特徴とす
るものである。
【００１６】また、この発明の半導体装置は、上記半導
体ウェーハ又は上記半導体チップがメモリセル領域を有
し、上記モニタパターンが上記メモリセル領域の中に又
は上記メモリセル領域に接近して形成されたことを特徴
とするものである。
体ウェーハ又は上記半導体チップがメモリセル領域を有
し、上記モニタパターンが上記メモリセル領域の中に又
は上記メモリセル領域に接近して形成されたことを特徴
とするものである。
【００１７】また、この発明の半導体装置は、上記半導
体ウェーハ又は上記半導体チップにおいて、上記デバイ
スパターンのパターン密度が５０パーセント以下の領域
と５０パーセントを超える領域とを有し、それぞれの領
域に上記モニタパターンが形成されたことを特徴とする
ものである。
体ウェーハ又は上記半導体チップにおいて、上記デバイ
スパターンのパターン密度が５０パーセント以下の領域
と５０パーセントを超える領域とを有し、それぞれの領
域に上記モニタパターンが形成されたことを特徴とする
ものである。
【００１８】また、この発明の半導体装置は、上記モニ
タパターンの大きさが、短辺が５μｍ以上、長辺が１５
０μｍ以下であることを特徴とするものである。
タパターンの大きさが、短辺が５μｍ以上、長辺が１５
０μｍ以下であることを特徴とするものである。
【００１９】また、この発明の半導体装置の製造方法
は、半導体ウェーハのスクライブライン領域で区分され
るチップ領域の中に、半導体デバイス形成用のデバイス
パターンを形成すると同時に、上記チップ領域の中に上
記デバイスパターンと同時に同一材料でモニタパターン
を形成する工程と、上記デバイスパターン及び上記モニ
タパターンを被覆する層間絶縁膜を形成する工程と、上
記層間絶縁膜を平滑化する工程と、上記モニタパターン
上で上記平滑化された層間絶縁膜の厚さを測定する工程
を含むことを特徴とするものである。
は、半導体ウェーハのスクライブライン領域で区分され
るチップ領域の中に、半導体デバイス形成用のデバイス
パターンを形成すると同時に、上記チップ領域の中に上
記デバイスパターンと同時に同一材料でモニタパターン
を形成する工程と、上記デバイスパターン及び上記モニ
タパターンを被覆する層間絶縁膜を形成する工程と、上
記層間絶縁膜を平滑化する工程と、上記モニタパターン
上で上記平滑化された層間絶縁膜の厚さを測定する工程
を含むことを特徴とするものである。
【００２０】また、この発明の半導体装置の製造方法
は、上記半導体ウェーハのチップ領域の中にメモリセル
領域を形成し、このメモリセル領域の中に又はこのメモ
リセル領域に接して上記モニタパターンを形成すること
を特徴とするものである。
は、上記半導体ウェーハのチップ領域の中にメモリセル
領域を形成し、このメモリセル領域の中に又はこのメモ
リセル領域に接して上記モニタパターンを形成すること
を特徴とするものである。
【００２１】また、この発明の半導体装置の製造方法
は、上記半導体ウェーハのチップ領域の中にデバイスパ
ターンのパターン密度が５０パーセント以下の領域と５
０パーセントを超える領域とを形成し、それぞれの領域
に上記モニタパターンを形成することを特徴とするもの
である。
は、上記半導体ウェーハのチップ領域の中にデバイスパ
ターンのパターン密度が５０パーセント以下の領域と５
０パーセントを超える領域とを形成し、それぞれの領域
に上記モニタパターンを形成することを特徴とするもの
である。
【００２２】また、この発明の半導体装置の製造方法
は、上記モニタパターンを、短辺が５μｍ以上、長辺が
１５０μｍ以下に形成することを特徴とするものであ
る。
は、上記モニタパターンを、短辺が５μｍ以上、長辺が
１５０μｍ以下に形成することを特徴とするものであ
る。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。なお、図中、同一の符号
はそれぞれ同一または相当する部分を示す。 実施の形態１．図１〜図３は、この発明の実施の形態１
による半導体装置及びその製造方法を説明するための図
である。図１は、この半導体装置の製造工程を示す断面
図、図２はこの半導体装置の構造を説明するための断面
図、図３はこの半導体装置の平面図である。
実施の形態について説明する。なお、図中、同一の符号
はそれぞれ同一または相当する部分を示す。 実施の形態１．図１〜図３は、この発明の実施の形態１
による半導体装置及びその製造方法を説明するための図
である。図１は、この半導体装置の製造工程を示す断面
図、図２はこの半導体装置の構造を説明するための断面
図、図３はこの半導体装置の平面図である。
【００２４】図１を参照してこの実施の形態による半導
体装置の製造方法を説明する。先ず、図1（ａ）に示す
ように、シリコンの半導体ウェーハ１に下地絶縁膜２と
して、シリコン酸化膜を形成する。この下地絶縁膜２
に、後に半導体ウェーハ１をスクライブするときのスク
ライブライン領域３を線状にエッチングする。（比較の
ために図示するが、従来ではこのスクライブライン領域
３の中に島部４を形成していた。）スクライブライン領
域３によって、半導体ウェーハ１は、チップ領域５に区
分される。実際には、半導体ウェーハ１に多数のスクラ
イブライン領域３が縦横に引かれ、多数のチップ領域５
が形成されるが、図１では代表例だけを示し、その他は
示さない。
体装置の製造方法を説明する。先ず、図1（ａ）に示す
ように、シリコンの半導体ウェーハ１に下地絶縁膜２と
して、シリコン酸化膜を形成する。この下地絶縁膜２
に、後に半導体ウェーハ１をスクライブするときのスク
ライブライン領域３を線状にエッチングする。（比較の
ために図示するが、従来ではこのスクライブライン領域
３の中に島部４を形成していた。）スクライブライン領
域３によって、半導体ウェーハ１は、チップ領域５に区
分される。実際には、半導体ウェーハ１に多数のスクラ
イブライン領域３が縦横に引かれ、多数のチップ領域５
が形成されるが、図１では代表例だけを示し、その他は
示さない。
【００２５】次に、図１（ｂ）に示すように、下地絶縁
膜２の上にデバイス形成用のデバイスパターンを形成す
る。具体的には、この例の場合は、先ず配線層６を形成
する。次に、図１（ｃ）に示すように、この配線層６を
エッチングして、複数の配線７を形成する。この時、同
時にチップ領域５の中に層間絶縁膜の膜厚測定用のモニ
タパターン８を形成する。（比較のために図示するが、
従来ではスクライブライン領域３の中の島部４の上にモ
ニタパターン９を形成していた。）
膜２の上にデバイス形成用のデバイスパターンを形成す
る。具体的には、この例の場合は、先ず配線層６を形成
する。次に、図１（ｃ）に示すように、この配線層６を
エッチングして、複数の配線７を形成する。この時、同
時にチップ領域５の中に層間絶縁膜の膜厚測定用のモニ
タパターン８を形成する。（比較のために図示するが、
従来ではスクライブライン領域３の中の島部４の上にモ
ニタパターン９を形成していた。）
【００２６】配線層６としては、例えば、アルミ層ある
いはポリシリコン層を形成する。配線７は、通常、線状
に形成するが、モニタパターン８は、通常、四辺形に形
成する。なお、モニタパターン８は、チップ領域５の中
で必要に応じ所定のデバイスを形成するデバイス形成領
域の中に形成する。
いはポリシリコン層を形成する。配線７は、通常、線状
に形成するが、モニタパターン８は、通常、四辺形に形
成する。なお、モニタパターン８は、チップ領域５の中
で必要に応じ所定のデバイスを形成するデバイス形成領
域の中に形成する。
【００２７】次に、図１（ｄ）に示すように、半導体ウ
ェーハ１の全体に、デバイスパターン及びモニタパター
ンを被覆するように、層間絶縁膜１０として、シリコン
酸化膜を形成する。この、層間絶縁膜１０は、図に示す
ように半導体ウェーハ１の表面に形成されたパターンの
疎密に応じて凹凸を形成している。
ェーハ１の全体に、デバイスパターン及びモニタパター
ンを被覆するように、層間絶縁膜１０として、シリコン
酸化膜を形成する。この、層間絶縁膜１０は、図に示す
ように半導体ウェーハ１の表面に形成されたパターンの
疎密に応じて凹凸を形成している。
【００２８】次に、図１（ｅ）に示すように、層間絶縁
膜１０を平滑化する。この平滑化は、その上にさらにデ
バイス形成のための層を形成するために必要な工程であ
る。この平滑化は、通常、従来の説明で述べたような化
学機械的研磨法（CMP法）により行う。この平滑化によ
り、層間絶縁膜１０の表面の凹凸は滑らかになるが、完
全な平面にはならない。なお、半導体装置のデバイスパ
ターンの具体例として、配線７の幅は例えば数μｍ、厚
さは０．５〜１μｍ程度、層間絶縁膜１０は例えば２μ
ｍ程度に形成したのち０．５〜１μｍ程度を研磨する。
膜１０を平滑化する。この平滑化は、その上にさらにデ
バイス形成のための層を形成するために必要な工程であ
る。この平滑化は、通常、従来の説明で述べたような化
学機械的研磨法（CMP法）により行う。この平滑化によ
り、層間絶縁膜１０の表面の凹凸は滑らかになるが、完
全な平面にはならない。なお、半導体装置のデバイスパ
ターンの具体例として、配線７の幅は例えば数μｍ、厚
さは０．５〜１μｍ程度、層間絶縁膜１０は例えば２μ
ｍ程度に形成したのち０．５〜１μｍ程度を研磨する。
【００２９】さて、このような半導体装置の製造工程
で、化学機械研磨法（CMP法）によるプロセスを管理し
て研磨量を適切に調整し、層間絶縁膜１０の厚さを所望
値に調整するために、デバイス形成領域、つまり、デバ
イス用のパターンが存在する領域で、層間絶縁膜１０の
厚さを正確に測定する必要がある。このために、この実
施の形態では、チップ領域５にモニタパターン８を形成
している。
で、化学機械研磨法（CMP法）によるプロセスを管理し
て研磨量を適切に調整し、層間絶縁膜１０の厚さを所望
値に調整するために、デバイス形成領域、つまり、デバ
イス用のパターンが存在する領域で、層間絶縁膜１０の
厚さを正確に測定する必要がある。このために、この実
施の形態では、チップ領域５にモニタパターン８を形成
している。
【００３０】このモニタパターンの大きさは、短辺が５
μｍ以上、長辺が１５０μｍ以下とするのがよい。測定
用の光ビームの大きさは径約４〜５μｍであるから、モ
ニタパターンの一辺又は径がこの程度あれは測定可能で
ある。また、あまり大きいとデバイスパターン形成の妨
げとなる。工場における製造プロセスでは自動測定をし
やくするため一辺の長さ又は径が１００〜１５０μｍ程
度あることが便宜である。
μｍ以上、長辺が１５０μｍ以下とするのがよい。測定
用の光ビームの大きさは径約４〜５μｍであるから、モ
ニタパターンの一辺又は径がこの程度あれは測定可能で
ある。また、あまり大きいとデバイスパターン形成の妨
げとなる。工場における製造プロセスでは自動測定をし
やくするため一辺の長さ又は径が１００〜１５０μｍ程
度あることが便宜である。
【００３１】図２は、図１（ｅ）のように形成した段階
の半導体ウェーハ１を拡大して示す図である。また、図
３は、半導体ウェーハ１の平面とモニタパターン８の配
置を示す図である。図３のII−II線における断面が図２
となる。化学機械的研磨により完全な平面が形成された
と仮定すれば、表面は、図２に示す破線ｈ１のようにな
る。しかし、実際には完全な平面にはならず破線ｈ２で
示されるような、なだらかな凹凸のある表面になる。パ
ターン密度が高いチップ領域５では、研磨量が小さい
が、パターン密度が低いスクライブライン領域３では研
磨量が大きくなり凹みが大きくなる。その差は、図のｄ
２で示される。
の半導体ウェーハ１を拡大して示す図である。また、図
３は、半導体ウェーハ１の平面とモニタパターン８の配
置を示す図である。図３のII−II線における断面が図２
となる。化学機械的研磨により完全な平面が形成された
と仮定すれば、表面は、図２に示す破線ｈ１のようにな
る。しかし、実際には完全な平面にはならず破線ｈ２で
示されるような、なだらかな凹凸のある表面になる。パ
ターン密度が高いチップ領域５では、研磨量が小さい
が、パターン密度が低いスクライブライン領域３では研
磨量が大きくなり凹みが大きくなる。その差は、図のｄ
２で示される。
【００３２】言い換えると、チップ領域５における層間
絶縁膜１０の厚さは厚く、図のｄ１で示され、スクライ
ブライン領域３における層間絶縁膜１０の厚さは薄くな
り、図のｄ３で示される。したがって、従来のように層
間絶縁膜１０の厚さを、スクライブライン領域３の島部
４の上に形成されたモニタパターン９で測定したので
は、チップ領域５における層間絶縁膜１０の厚さを正確
に測定したことにならない。
絶縁膜１０の厚さは厚く、図のｄ１で示され、スクライ
ブライン領域３における層間絶縁膜１０の厚さは薄くな
り、図のｄ３で示される。したがって、従来のように層
間絶縁膜１０の厚さを、スクライブライン領域３の島部
４の上に形成されたモニタパターン９で測定したので
は、チップ領域５における層間絶縁膜１０の厚さを正確
に測定したことにならない。
【００３３】この実施の形態では、モニタパターン９を
チップ領域５の中に形成しているので、チップ領域５に
おける層間絶縁膜１０の厚さを正確に測定することがで
きる。これにより、半導体ウェーハにおける層間絶縁膜
のグローバルプラナリティを評価でき、転写マージンの
確保、製品管理の効率が向上する。また、それを研磨条
件にフィードバックすることにより、製品ばらつきの減
少、歩留まりの向上が期待できる。
チップ領域５の中に形成しているので、チップ領域５に
おける層間絶縁膜１０の厚さを正確に測定することがで
きる。これにより、半導体ウェーハにおける層間絶縁膜
のグローバルプラナリティを評価でき、転写マージンの
確保、製品管理の効率が向上する。また、それを研磨条
件にフィードバックすることにより、製品ばらつきの減
少、歩留まりの向上が期待できる。
【００３４】実施の形態２．図４は、この発明の実施の
形態２による半導体装置の平面を示す図である。図４に
おいて、１は半導体ウェーハ、３はスクライブライン領
域３、５はチップ領域、５ａはチップ領域５の中のメモ
リセル領域、８ａは膜厚測定用のモニタパターン、９は
比較のため示す従来のモニタパターンである。
形態２による半導体装置の平面を示す図である。図４に
おいて、１は半導体ウェーハ、３はスクライブライン領
域３、５はチップ領域、５ａはチップ領域５の中のメモ
リセル領域、８ａは膜厚測定用のモニタパターン、９は
比較のため示す従来のモニタパターンである。
【００３５】図４ に示したように、この実施の形態で
は、半導体ウェーハ１にスクライブライン領域３で区分
された複数のチップ領域５を形成し、チップ領域５の中
にデバイス形成領域として例えばメモリセル領域５ａを
形成する。このチップ領域５の表面に所定の工程で所定
のデバイスパターンを形成する。具体的な例としては、
配線パターンを形成する。
は、半導体ウェーハ１にスクライブライン領域３で区分
された複数のチップ領域５を形成し、チップ領域５の中
にデバイス形成領域として例えばメモリセル領域５ａを
形成する。このチップ領域５の表面に所定の工程で所定
のデバイスパターンを形成する。具体的な例としては、
配線パターンを形成する。
【００３６】このとき、同時に膜厚測定用のモニタパタ
ーン８ａを、メモリセル領域５ａの中央、及びメモリセ
ル領域５ａに接して、あるいは隣接して形成する。その
上に層間絶縁膜を形成し、これを化学機械研磨法により
平坦化研磨を行う。具体的な化学機械研磨法を用いた研
磨方法については、従来技術に準ずる。研磨後、たとえ
ばテンコール社製光学式膜厚測定器UV-1050等を用い
て、モニタパターン８ａ上の膜厚を測定する。
ーン８ａを、メモリセル領域５ａの中央、及びメモリセ
ル領域５ａに接して、あるいは隣接して形成する。その
上に層間絶縁膜を形成し、これを化学機械研磨法により
平坦化研磨を行う。具体的な化学機械研磨法を用いた研
磨方法については、従来技術に準ずる。研磨後、たとえ
ばテンコール社製光学式膜厚測定器UV-1050等を用い
て、モニタパターン８ａ上の膜厚を測定する。
【００３７】パターンにもよるが、スクライブライン領
域３の上の従来の膜厚測定パターン９を用いて測定した
ものに比べ、1000-5000Å測定結果に違いがあった。こ
れは、メモリセルを含むようなパターンを持ったチップ
を研磨するとき、メモリセル領域５ａの内部あるいは近
傍のモニタパターン８ａを測定することにより、スクラ
イブライン領域３上のモニタパターン９を測定するより
も、実際の膜厚をより正確に測定できたものと考えられ
る。
域３の上の従来の膜厚測定パターン９を用いて測定した
ものに比べ、1000-5000Å測定結果に違いがあった。こ
れは、メモリセルを含むようなパターンを持ったチップ
を研磨するとき、メモリセル領域５ａの内部あるいは近
傍のモニタパターン８ａを測定することにより、スクラ
イブライン領域３上のモニタパターン９を測定するより
も、実際の膜厚をより正確に測定できたものと考えられ
る。
【００３８】以上説明したように、この実施の形態によ
れば、半導体チップの中のデバイス形成領域に膜厚測定
用のモニタパターンを形成するので、メモリセルを含む
ようなパターン依存性が大きなチップにおいて、メモリ
セル近傍のCMP研磨後の膜厚を直接測定できる。これに
より、半導体ウェーハにおける層間絶縁膜のグローバル
プラナリティを評価でき、転写マージンの確保、製品管
理の効率が向上する。また、それを研磨条件にフィード
バックすることにより、製品ばらつきの減少、歩留まり
の向上が期待できる。
れば、半導体チップの中のデバイス形成領域に膜厚測定
用のモニタパターンを形成するので、メモリセルを含む
ようなパターン依存性が大きなチップにおいて、メモリ
セル近傍のCMP研磨後の膜厚を直接測定できる。これに
より、半導体ウェーハにおける層間絶縁膜のグローバル
プラナリティを評価でき、転写マージンの確保、製品管
理の効率が向上する。また、それを研磨条件にフィード
バックすることにより、製品ばらつきの減少、歩留まり
の向上が期待できる。
【００３９】実施の形態３．図５は、この発明の実施の
形態３による半導体装置の平面を示す図である。図５に
おいて、１は半導体ウェーハ、３はスクライブライン領
域３、５はチップ領域であり、５ｂ，５ｃ，５ｄは、そ
れぞれチップ領域５の中に形成された例えばパターン密
度３０％，４０％，７０％のデバイス形成領域を示す。
また、８ｂ，８ｃ，８ｄは、それぞれデバイス形成領域
５ｂ，５ｃ，５ｄの中に配置された膜厚測定用のモニタ
パターンである。
形態３による半導体装置の平面を示す図である。図５に
おいて、１は半導体ウェーハ、３はスクライブライン領
域３、５はチップ領域であり、５ｂ，５ｃ，５ｄは、そ
れぞれチップ領域５の中に形成された例えばパターン密
度３０％，４０％，７０％のデバイス形成領域を示す。
また、８ｂ，８ｃ，８ｄは、それぞれデバイス形成領域
５ｂ，５ｃ，５ｄの中に配置された膜厚測定用のモニタ
パターンである。
【００４０】この実施の形態では、図５に示したような
デバイス形成領域５ｂ，５ｃ，５ｄにそれぞれ配線パタ
ーンを形成し、その上に層間絶縁膜を形成した後、これ
を化学機械研磨法により平坦化研磨を行う。具体的な化
学機械研磨法を用いた研磨方法については、従来技術に
準ずる。 研磨後、たとえばテンコール社製光学式膜厚
測定器UV-1050等を用いて、モニタパターン８ｂ，８
ｃ，８ｄ上の絶縁膜の膜厚を測定する。
デバイス形成領域５ｂ，５ｃ，５ｄにそれぞれ配線パタ
ーンを形成し、その上に層間絶縁膜を形成した後、これ
を化学機械研磨法により平坦化研磨を行う。具体的な化
学機械研磨法を用いた研磨方法については、従来技術に
準ずる。 研磨後、たとえばテンコール社製光学式膜厚
測定器UV-1050等を用いて、モニタパターン８ｂ，８
ｃ，８ｄ上の絶縁膜の膜厚を測定する。
【００４１】デバイス形成領域５ｂ，５ｃ，５ｄのパタ
ーンにもよるが、スクライブライン３上の膜厚測定用の
モニタパターン９を用いて測定したものに比べ、1000-5
000Å測定結果に違いがあった。またモニタパターン８
ｂ，８ｃ，８ｄの間でも、1000-3000Åの膜厚の差があ
った。これは、デバイス形成領域ごとに、あるいはブロ
ックごとに、異なった配線密度を持ったパターンがある
チップを研磨するとき、各ブロック中のモニタパターン
８ｂ，８ｃ，８ｄを測定することにより、スクライブラ
イン３上のモニタパターン９を測定するよりも、実際の
膜厚をより正確に測定することができるものと考えられ
る。また一つのチップ内の位置による膜厚の差も明瞭に
測定できることを示している。
ーンにもよるが、スクライブライン３上の膜厚測定用の
モニタパターン９を用いて測定したものに比べ、1000-5
000Å測定結果に違いがあった。またモニタパターン８
ｂ，８ｃ，８ｄの間でも、1000-3000Åの膜厚の差があ
った。これは、デバイス形成領域ごとに、あるいはブロ
ックごとに、異なった配線密度を持ったパターンがある
チップを研磨するとき、各ブロック中のモニタパターン
８ｂ，８ｃ，８ｄを測定することにより、スクライブラ
イン３上のモニタパターン９を測定するよりも、実際の
膜厚をより正確に測定することができるものと考えられ
る。また一つのチップ内の位置による膜厚の差も明瞭に
測定できることを示している。
【００４２】一般に、CMP研磨において、デバイスパタ
ーンのパターン密度が５０パーセント以下の場合と５０
パーセントを超える場合とで、その研磨量の差が大きい
ことが知られている。また、研磨量はパターン密度の逆
数になるともいわれている。したがって、半導体装置の
製造プロセスにおいても、デバイスパターンのパターン
密度が５０パーセント以下の領域と５０パーセントを超
える領域とで、研磨後の絶縁膜の厚さを正確に知ること
が重要である。このためこの実施の形態では、絶縁膜の
膜厚測定用のモニタパターンを、デバイスパターンのパ
ターン密度が５０パーセント以下の領域と５０パーセン
トを超える領域とにそれぞれ形成する。
ーンのパターン密度が５０パーセント以下の場合と５０
パーセントを超える場合とで、その研磨量の差が大きい
ことが知られている。また、研磨量はパターン密度の逆
数になるともいわれている。したがって、半導体装置の
製造プロセスにおいても、デバイスパターンのパターン
密度が５０パーセント以下の領域と５０パーセントを超
える領域とで、研磨後の絶縁膜の厚さを正確に知ること
が重要である。このためこの実施の形態では、絶縁膜の
膜厚測定用のモニタパターンを、デバイスパターンのパ
ターン密度が５０パーセント以下の領域と５０パーセン
トを超える領域とにそれぞれ形成する。
【００４３】以上説明したように、この実施の形態によ
れば、同一チップの中にパターン密度の異なるブロッ
ク、あるいはデバイス形成領域を含む場合、例えばメモ
リセルなどを含むためにパターン依存性が大きなチップ
において、パターン密度の異なったブロック間のCMP研
磨後の膜厚を直接測定できる。これにより、絶縁膜のグ
ローバルプラナリティを評価でき、転写マージンの確
保、製品管理の効率の向上を図ることができる。また、
それを研磨条件にフィードバックすることにより、製品
ばらつきの減少、歩留まりの向上が期待できる。
れば、同一チップの中にパターン密度の異なるブロッ
ク、あるいはデバイス形成領域を含む場合、例えばメモ
リセルなどを含むためにパターン依存性が大きなチップ
において、パターン密度の異なったブロック間のCMP研
磨後の膜厚を直接測定できる。これにより、絶縁膜のグ
ローバルプラナリティを評価でき、転写マージンの確
保、製品管理の効率の向上を図ることができる。また、
それを研磨条件にフィードバックすることにより、製品
ばらつきの減少、歩留まりの向上が期待できる。
【００４４】実施の形態４．図６は、この発明の実施の
形態４による半導体装置の断面を示す図である。この実
施の形態は、実施の形態１の図１（ｅ）の上に更に配線
層を形成する場合を示している。すなわち、図６（ａ）
に示すように、平滑化された層間絶縁膜１０の上に、上
層の配線７’を形成する。この時、同時にモニタパター
ン８’を形成する。（比較のため図示するが、従来では
スクライブライン領域３の中にモニタパターン９’を形
成していた。）
形態４による半導体装置の断面を示す図である。この実
施の形態は、実施の形態１の図１（ｅ）の上に更に配線
層を形成する場合を示している。すなわち、図６（ａ）
に示すように、平滑化された層間絶縁膜１０の上に、上
層の配線７’を形成する。この時、同時にモニタパター
ン８’を形成する。（比較のため図示するが、従来では
スクライブライン領域３の中にモニタパターン９’を形
成していた。）
【００４５】次に、図６（ｂ）に示すように、半導体ウ
ェーハ１の全体に、デバイスパターン及びモニタパター
ンを被覆するように、層間絶縁膜１０’を形成した後、
これを平滑化する。この平滑化は、通常は化学機械的研
磨により行う。この平滑化により、層間絶縁膜１０’の
表面の凹凸は滑らかになるが、なだらかな段差が残る。
この実施の形態では、この層間絶縁膜１０’の厚さを、
チップ領域５に形成したモニタパターン８’を用いて測
定する。
ェーハ１の全体に、デバイスパターン及びモニタパター
ンを被覆するように、層間絶縁膜１０’を形成した後、
これを平滑化する。この平滑化は、通常は化学機械的研
磨により行う。この平滑化により、層間絶縁膜１０’の
表面の凹凸は滑らかになるが、なだらかな段差が残る。
この実施の形態では、この層間絶縁膜１０’の厚さを、
チップ領域５に形成したモニタパターン８’を用いて測
定する。
【００４６】以上は、２層目の層間絶縁膜１０’の厚さ
の測定について説明したが、これは何層目であってもよ
い。半導体装置の製造においては、デバイスパターンや
層間絶縁膜が多数の層に形成されて積層される。この発
明はその下地の層とは関係なくデバイスパターンの上に
形成された絶縁膜の厚さを測定し、プロセスの管理にフ
ィードバックできるものである。なお、以上において、
モニタパターンをスクライブライン領域ではないチップ
領域などに形成しているが、複数のモニタパターンをチ
ップ領域とともに、必要に応じてスクライブライン領域
にも形成することを排除するものではない。
の測定について説明したが、これは何層目であってもよ
い。半導体装置の製造においては、デバイスパターンや
層間絶縁膜が多数の層に形成されて積層される。この発
明はその下地の層とは関係なくデバイスパターンの上に
形成された絶縁膜の厚さを測定し、プロセスの管理にフ
ィードバックできるものである。なお、以上において、
モニタパターンをスクライブライン領域ではないチップ
領域などに形成しているが、複数のモニタパターンをチ
ップ領域とともに、必要に応じてスクライブライン領域
にも形成することを排除するものではない。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、半導体ウェーハのチップ領域の中に、またチップ領
域の中の特定のデバイス形成領域の中に、絶縁膜の膜厚
測定用のモニタパターンを形成するので、チップ領域あ
るいはその中の特定のデバイス形成領域における絶縁膜
の厚さをより正確に測定することができる。また、同一
チップの中の異なるデバイス形成領域について、それぞ
れの絶縁膜の膜厚をより正確に測定できる。
ば、半導体ウェーハのチップ領域の中に、またチップ領
域の中の特定のデバイス形成領域の中に、絶縁膜の膜厚
測定用のモニタパターンを形成するので、チップ領域あ
るいはその中の特定のデバイス形成領域における絶縁膜
の厚さをより正確に測定することができる。また、同一
チップの中の異なるデバイス形成領域について、それぞ
れの絶縁膜の膜厚をより正確に測定できる。
【００４８】これにより、半導体ウェーハにおける層間
絶縁膜のグローバルブラナリティを評価でき、転写マー
ジンの確保、製品管理の効率を向上させることができ
る。また、それを研磨条件にフィードバックすることに
より、製品ばらつきの減少、歩留まりの向上が期待でき
る。
絶縁膜のグローバルブラナリティを評価でき、転写マー
ジンの確保、製品管理の効率を向上させることができ
る。また、それを研磨条件にフィードバックすることに
より、製品ばらつきの減少、歩留まりの向上が期待でき
る。
【図１】 この発明の実施の形態１による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２】 この発明の実施の形態１による半導体装置の
構造を示す断面図。
構造を示す断面図。
【図３】 この発明の実施の形態１による半導体装置の
構造を示す平面図。
構造を示す平面図。
【図４】 この発明の実施の形態２による半導体装置の
構造を示す平面図。
構造を示す平面図。
【図５】 この発明の実施の形態３による半導体装置の
構造を示す平面図。
構造を示す平面図。
【図６】 この発明の実施の形態４による半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図７】 従来の研磨方法を説明するための研磨装置の
断面図。
断面図。
【図８】 従来の研磨方法を用いた半導体装置の製造工
程を示す断面図。
程を示す断面図。
【図９】 従来の膜厚モニタパターンの配置を示す平面
図。
図。
１ 半導体ウェーハ、 ２ 下地絶縁膜、 ３ スクラ
イブライン領域、 ４島部、 ５ チップ領域、 ５ａ
メモリセル領域（デバイス形成領域）、５ｂ，５ｃ，
５ｄ デバイス形成領域、 ６ 配線層、 ７ 配線、
８，８ａ，８ｂ，８ｃ，８ｄ モニタパターン、 ９
従来のモニタパターン、 １１層間絶縁膜。
イブライン領域、 ４島部、 ５ チップ領域、 ５ａ
メモリセル領域（デバイス形成領域）、５ｂ，５ｃ，
５ｄ デバイス形成領域、 ６ 配線層、 ７ 配線、
８，８ａ，８ｂ，８ｃ，８ｄ モニタパターン、 ９
従来のモニタパターン、 １１層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須田 核太郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (9)
- 【請求項１】 半導体ウェーハにおいて、スクライブラ
イン領域で区分されるチップ領域の中に、半導体デバイ
ス形成用のデバイスパターンと、このデバイスパターン
と同時に同一材料で形成されたモニタパターンと、上記
デバイスパターン及び上記モニタパターンを被覆する層
間絶縁膜とを備え、上記モニタパターンにより上記層間
絶縁膜の厚さを測定することができるようにしたことを
特徴とする半導体装置。 - 【請求項２】 半導体チップのデバイス形成領域の中
に、半導体デバイス形成用のデバイスパターンと、この
デバイスパターンと同時に同一材料で形成されたモニタ
パターンと、上記デバイスパターン及び上記モニタパタ
ーンを被覆する層間絶縁膜とを備え、上記モニタパター
ンにより上記層間絶縁膜の厚さを測定することができる
ようにしたことを特徴とする半導体装置。 - 【請求項３】 上記半導体ウェーハ又は上記半導体チッ
プがメモリセル領域を有し、上記モニタパターンが上記
メモリセル領域の中に又は上記メモリセル領域に接近し
て形成されたことを特徴とする請求項１又は２に記載の
半導体装置。 - 【請求項４】 上記半導体ウェーハ又は上記半導体チッ
プにおいて、上記デバイスパターンのパターン密度が５
０パーセント以下の領域と５０パーセントを超える領域
とを有し、それぞれの領域に上記モニタパターンが形成
されたことを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項５】 上記モニタパターンの大きさが、短辺が
５μｍ以上、長辺が１５０μｍ以下であることを特徴と
する請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 半導体ウェーハのスクライブライン領域
で区分されるチップ領域の中に、半導体デバイス形成用
のデバイスパターンを形成すると同時に、上記チップ領
域の中に上記デバイスパターンと同時に同一材料でモニ
タパターンを形成する工程と、上記デバイスパターン及
び上記モニタパターンを被覆する層間絶縁膜を形成する
工程と、上記層間絶縁膜を平滑化する工程と、上記モニ
タパターン上で上記平滑化された層間絶縁膜の厚さを測
定する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項７】 上記半導体ウェーハのチップ領域の中に
メモリセル領域を形成し、このメモリセル領域の中に又
はこのメモリセル領域に接近して上記モニタパターンを
形成することを特徴とする請求項６に記載の半導体装置
の製造方法。 - 【請求項８】 上記半導体ウェーハのチップ領域の中に
デバイスパターンのパターン密度が５０パーセント以下
の領域と５０パーセントを超える領域とを形成し、それ
ぞれの領域に上記モニタパターンを形成することを特徴
とする請求項６又は７に記載の半導体装置の製造方法。 - 【請求項９】 上記モニタパターンを、短辺が５μｍ以
上、長辺が１５０μｍ以下に形成することを特徴とする
請求項６〜８のいずれかに記載の半導体装置の製造方
法。
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