JPH11126883A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- JPH11126883A JPH11126883A JP9292354A JP29235497A JPH11126883A JP H11126883 A JPH11126883 A JP H11126883A JP 9292354 A JP9292354 A JP 9292354A JP 29235497 A JP29235497 A JP 29235497A JP H11126883 A JPH11126883 A JP H11126883A
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Abstract
(57)【要約】
【課題】 誘電性薄膜の特性劣化が極めて少なく安定性
の高い半導体メモリ素子を提供する。 【解決手段】 Ｐt上部電極１２上にはＴaＳiＮバリア
メタル層１３を形成している。このＴaＳiＮバリアメタ
ル層１３は、導電性および水素ガス遮断性を有して酸化
物強誘電体薄膜(ＳＢＴ薄膜)１１結晶化のための焼成の
際にも結晶化せず高温域で安定なアモルファス構造を維
持する。そして、後に第２層間絶縁膜１５を形成する際
に発生する水素ガスの酸化物強誘電体薄膜１１への侵入
を確実に遮断して、水素ガスによる酸化物強誘電体薄膜
１１の特性劣化を防止する。
の高い半導体メモリ素子を提供する。 【解決手段】 Ｐt上部電極１２上にはＴaＳiＮバリア
メタル層１３を形成している。このＴaＳiＮバリアメタ
ル層１３は、導電性および水素ガス遮断性を有して酸化
物強誘電体薄膜(ＳＢＴ薄膜)１１結晶化のための焼成の
際にも結晶化せず高温域で安定なアモルファス構造を維
持する。そして、後に第２層間絶縁膜１５を形成する際
に発生する水素ガスの酸化物強誘電体薄膜１１への侵入
を確実に遮断して、水素ガスによる酸化物強誘電体薄膜
１１の特性劣化を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、高誘電体薄膜あ
るいは強誘電体薄膜を利用した半導体メモリ素子に関す
る。
るいは強誘電体薄膜を利用した半導体メモリ素子に関す
る。
【０００２】
【従来の技術】近年、ＤＲＡＭ(ダイナミック・ランダム
・アクセス・メモリ)等の半導体メモリ素子の高密度化お
よび高集積化による記憶容量の増大に伴い、シリコン酸
化膜に比べて高い誘電率を有する高誘電体薄膜材料を利
用した半導体メモリが研究されている。高誘電体材料と
してはＳＴＯ(ＳrＴiＯ3；チタン酸ストロンチウム)や
ＢＳＴ((Ｂa,Ｓr)ＴiＯ3；チタン酸バリウム,チタン酸
ストロンチウム)やタンタル酸化膜(Ｔa2Ｏ5)等があり、
高集積ＤＲＡＭ等への応用が検討されている。
・アクセス・メモリ)等の半導体メモリ素子の高密度化お
よび高集積化による記憶容量の増大に伴い、シリコン酸
化膜に比べて高い誘電率を有する高誘電体薄膜材料を利
用した半導体メモリが研究されている。高誘電体材料と
してはＳＴＯ(ＳrＴiＯ3；チタン酸ストロンチウム)や
ＢＳＴ((Ｂa,Ｓr)ＴiＯ3；チタン酸バリウム,チタン酸
ストロンチウム)やタンタル酸化膜(Ｔa2Ｏ5)等があり、
高集積ＤＲＡＭ等への応用が検討されている。
【０００３】一方、焦電性,圧電性,電気光学効果等の多
くの機能を有する強誘電体材料は、赤外線センサ,圧電
フィルタ,光変調素子といった広範囲なデバイス開発に
応用されている。中でも、自発分極という特異な電気特
性を利用した不揮発性メモリ素子(強誘電体メモリ素子)
は、その高速書き込み/読み出し、低電圧動作等の特徴
から、従来の不揮発性メモリのみならず、ＳＲＡＭ(ス
タティックＲＡＭ)やＤＲＡＭ等の殆どのメモリに置き
換わる可能性を秘めており、現在多くの研究が進められ
ている。
くの機能を有する強誘電体材料は、赤外線センサ,圧電
フィルタ,光変調素子といった広範囲なデバイス開発に
応用されている。中でも、自発分極という特異な電気特
性を利用した不揮発性メモリ素子(強誘電体メモリ素子)
は、その高速書き込み/読み出し、低電圧動作等の特徴
から、従来の不揮発性メモリのみならず、ＳＲＡＭ(ス
タティックＲＡＭ)やＤＲＡＭ等の殆どのメモリに置き
換わる可能性を秘めており、現在多くの研究が進められ
ている。
【０００４】強誘電体材料としては、ＰＺＴ(Ｐb(Ｚr,
Ｔi)Ｏ3；ジルコン酸鉛,チタン酸鉛)を初めとするペロ
ブスカイト型酸化物に属するものが主流であったが、近
年ＳrBi2Ｔa2Ｏ9等のビスマス層状構造化合物材料が、
その分極反転の繰り返し耐性から注目を集めており、強
誘電体メモリ素子への実用化が検討されている。
Ｔi)Ｏ3；ジルコン酸鉛,チタン酸鉛)を初めとするペロ
ブスカイト型酸化物に属するものが主流であったが、近
年ＳrBi2Ｔa2Ｏ9等のビスマス層状構造化合物材料が、
その分極反転の繰り返し耐性から注目を集めており、強
誘電体メモリ素子への実用化が検討されている。
【０００５】
【発明が解決しようとする課題】一般に、上述の酸化物
薄膜材料をキャパシタ絶縁層として用いる半導体メモリ
素子では、上部電極形成後に、各半導体メモリ素子間の
電気的絶縁を主目的とするＢＰＳＧ(boro-phospho sili
cate glass)等の層間絶縁膜で被覆される。ところが、
その場合に、反応性副生成物として発生する水素ガスが
酸化物薄膜界面に還元作用を及ぼして上記上部電極と酸
化物薄膜との密着性を低下させるために、上部電極と酸
化物薄膜とに剥離が生ずるという問題がある。また、上
記水素ガスの影響で、キャパシタの誘電率が低下した
り、強誘電体薄膜の場合にはその特性の劣化が起こると
いう問題がある。このことが、上述の酸化物薄膜材料を
キャパシタ絶縁膜とする半導体メモリ素子を用いたデバ
イスの実用化に対する大きな弊害となっている。
薄膜材料をキャパシタ絶縁層として用いる半導体メモリ
素子では、上部電極形成後に、各半導体メモリ素子間の
電気的絶縁を主目的とするＢＰＳＧ(boro-phospho sili
cate glass)等の層間絶縁膜で被覆される。ところが、
その場合に、反応性副生成物として発生する水素ガスが
酸化物薄膜界面に還元作用を及ぼして上記上部電極と酸
化物薄膜との密着性を低下させるために、上部電極と酸
化物薄膜とに剥離が生ずるという問題がある。また、上
記水素ガスの影響で、キャパシタの誘電率が低下した
り、強誘電体薄膜の場合にはその特性の劣化が起こると
いう問題がある。このことが、上述の酸化物薄膜材料を
キャパシタ絶縁膜とする半導体メモリ素子を用いたデバ
イスの実用化に対する大きな弊害となっている。
【０００６】また、ＭＯＳ(金属酸化膜半導体)トランジ
スタをスイッチング素子として用いる半導体メモリ素子
では、その製造工程で発生するシリコン単結晶基板中の
格子欠陥がＭＯＳトランジスタの特性を劣化させる。そ
のために、最終工程における水素混合窒素ガス(フォー
ミングガス)中での熱処理によるＭＯＳ特性の修復が必
要である。ところが、その場合の水素濃度は、上述の層
間絶縁膜形成時に発生する水素よりも高濃度で、キャパ
シタに与える影響も非常に大きい。
スタをスイッチング素子として用いる半導体メモリ素子
では、その製造工程で発生するシリコン単結晶基板中の
格子欠陥がＭＯＳトランジスタの特性を劣化させる。そ
のために、最終工程における水素混合窒素ガス(フォー
ミングガス)中での熱処理によるＭＯＳ特性の修復が必
要である。ところが、その場合の水素濃度は、上述の層
間絶縁膜形成時に発生する水素よりも高濃度で、キャパ
シタに与える影響も非常に大きい。
【０００７】上述の問題を解決するために、以下のよう
な提案がなされている。先ず、特開平７−１１１３１８
号公報に記載された強誘電体メモリでは、Ａl,Ｓiもし
くはＴiの窒化物の薄膜でキャパシタ上部を被覆して保
護膜としている。ところが、上記保護膜は、強誘電体と
してＳrＢi2Ｔa2Ｏ9を用いた場合には、ＳrＢi2Ｔa2Ｏ9
の結晶化を図るための焼成温度で結晶化してしまう。そ
して、結晶化した保護膜では、粒界等がパスとなるため
に十分な水素ガス遮蔽性を得ることが難しいという問題
がある。このことは、ＴiＮ膜のような結晶の保護膜を
用いた場合も同様に起こる。
な提案がなされている。先ず、特開平７−１１１３１８
号公報に記載された強誘電体メモリでは、Ａl,Ｓiもし
くはＴiの窒化物の薄膜でキャパシタ上部を被覆して保
護膜としている。ところが、上記保護膜は、強誘電体と
してＳrＢi2Ｔa2Ｏ9を用いた場合には、ＳrＢi2Ｔa2Ｏ9
の結晶化を図るための焼成温度で結晶化してしまう。そ
して、結晶化した保護膜では、粒界等がパスとなるため
に十分な水素ガス遮蔽性を得ることが難しいという問題
がある。このことは、ＴiＮ膜のような結晶の保護膜を
用いた場合も同様に起こる。
【０００８】また、特開平７−２７３２９７号公報に記
載された強誘電体メモリでは、強誘電体薄膜の内部に吸
着した水分と反応する金属酸化物層を第１の保護膜と
し、層間絶縁膜を形成する過程において発生する水素ガ
スと反応する強誘電体層を第２の保護膜として用いてい
る。ところが、第１の保護膜である金属酸化物のような
絶縁物をキャパシタ上部の保護膜として用いる場合に
は、上部電極の取り出し口の開口が必要であり、保護膜
としての十分な効果が期待できない。あるいは、導電性
がないために何らかの構造的な工夫が必要であり、成膜
や加工の工夫も複雑になるという問題がある。
載された強誘電体メモリでは、強誘電体薄膜の内部に吸
着した水分と反応する金属酸化物層を第１の保護膜と
し、層間絶縁膜を形成する過程において発生する水素ガ
スと反応する強誘電体層を第２の保護膜として用いてい
る。ところが、第１の保護膜である金属酸化物のような
絶縁物をキャパシタ上部の保護膜として用いる場合に
は、上部電極の取り出し口の開口が必要であり、保護膜
としての十分な効果が期待できない。あるいは、導電性
がないために何らかの構造的な工夫が必要であり、成膜
や加工の工夫も複雑になるという問題がある。
【０００９】さらに、上記第２の保護膜のように、保護
膜自身が強誘電性を持つと、数種の電極や金属配線が上
記保護膜を挟んで存在するような構造のメモリ素子の場
合には、メモリ素子の動作に支障を来すこともある。そ
のために、保護膜を非晶質化あるいは部分非晶質化する
等、強誘電性の発現を抑制する必要があり、製造工程が
複雑になるという問題もある。
膜自身が強誘電性を持つと、数種の電極や金属配線が上
記保護膜を挟んで存在するような構造のメモリ素子の場
合には、メモリ素子の動作に支障を来すこともある。そ
のために、保護膜を非晶質化あるいは部分非晶質化する
等、強誘電性の発現を抑制する必要があり、製造工程が
複雑になるという問題もある。
【００１０】何れにしても、上記各保護膜は、上部電極
を構成する材料としては課題を残したままである。
を構成する材料としては課題を残したままである。
【００１１】また、Ｔa2Ｏ5等の酸化物高誘電体をＤＲ
ＡＭ等のキャパシタ絶縁膜として用いる場合、一般には
ＴiＮ膜を上部電極として用いるが、その場合、層間絶
縁膜形成後のアニール時にキャパシタ絶縁膜の酸素が上
記上部電極へ抜け、リーク電流が増大するという問題が
ある。
ＡＭ等のキャパシタ絶縁膜として用いる場合、一般には
ＴiＮ膜を上部電極として用いるが、その場合、層間絶
縁膜形成後のアニール時にキャパシタ絶縁膜の酸素が上
記上部電極へ抜け、リーク電流が増大するという問題が
ある。
【００１２】そこで、この発明の目的は、誘電性薄膜の
誘電率,残留分極値,リーク電流密度および絶縁耐圧等の
特性劣化が極めて少なく、安定性の高い半導体メモリ素
子を提供することにある。
誘電率,残留分極値,リーク電流密度および絶縁耐圧等の
特性劣化が極めて少なく、安定性の高い半導体メモリ素
子を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明の半導体メモリ素子は、下部電
極,酸化物高誘電体薄膜あるいは酸化物強誘電体薄膜,上
部電極を含むキャパシタと、上記キャパシタ上に、導電
性および水素ガス遮断性を有し、且つ、高温域で安定な
アモルファス構造を有するバリア層を備えたことを特徴
としている。
め、請求項１に係る発明の半導体メモリ素子は、下部電
極,酸化物高誘電体薄膜あるいは酸化物強誘電体薄膜,上
部電極を含むキャパシタと、上記キャパシタ上に、導電
性および水素ガス遮断性を有し、且つ、高温域で安定な
アモルファス構造を有するバリア層を備えたことを特徴
としている。
【００１４】上記構成によれば、バリア層の形成後に層
間絶縁膜の形成やＭＯＳ特性修復が行われ、その場合に
発生する水素ガスや使用される水素ガスが酸化物高誘電
体薄膜あるいは酸化物強誘電体薄膜側へ侵入しようとす
る。ところが、この水素ガスは上記バリア層によって遮
断される。こうして、上記水素ガスによる酸化物誘電体
薄膜界面に対する還元作用が防止され、上記上部電極と
酸化物誘電体薄膜との剥離および上記酸化物誘電体薄膜
を含むキャパシタの特性劣化が回避されるのである。
間絶縁膜の形成やＭＯＳ特性修復が行われ、その場合に
発生する水素ガスや使用される水素ガスが酸化物高誘電
体薄膜あるいは酸化物強誘電体薄膜側へ侵入しようとす
る。ところが、この水素ガスは上記バリア層によって遮
断される。こうして、上記水素ガスによる酸化物誘電体
薄膜界面に対する還元作用が防止され、上記上部電極と
酸化物誘電体薄膜との剥離および上記酸化物誘電体薄膜
を含むキャパシタの特性劣化が回避されるのである。
【００１５】さらに、上記バリア層は、上記酸化物誘電
体薄膜を結晶化させるための焼成温度で結晶化されるこ
とがなくアモルファス状態を保ち、効果的に上記水素ガ
スの遮断効果を発揮する。さらに、上記バリア層は、導
電性を有しているので電極取り出し口の開口を設ける必
要がない。したがって、上記酸化物誘電体薄膜を十分保
護しつつ引き出し用の配線との良好なコンタクトが取ら
れる。
体薄膜を結晶化させるための焼成温度で結晶化されるこ
とがなくアモルファス状態を保ち、効果的に上記水素ガ
スの遮断効果を発揮する。さらに、上記バリア層は、導
電性を有しているので電極取り出し口の開口を設ける必
要がない。したがって、上記酸化物誘電体薄膜を十分保
護しつつ引き出し用の配線との良好なコンタクトが取ら
れる。
【００１６】また、請求項２に係る発明は、請求項１に
係る発明の半導体メモリ素子において、上記バリア層
は、ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れか一つとシリコン
との窒化物薄膜、あるいは、上記ジルコニウム,ニオブ,
モリブデン,ハフニウム,タンタルおよびタングステンの
うちの何れかの組み合わせとシリコンとの窒化物薄膜で
あることを特徴としている。
係る発明の半導体メモリ素子において、上記バリア層
は、ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れか一つとシリコン
との窒化物薄膜、あるいは、上記ジルコニウム,ニオブ,
モリブデン,ハフニウム,タンタルおよびタングステンの
うちの何れかの組み合わせとシリコンとの窒化物薄膜で
あることを特徴としている。
【００１７】上記構成によれば、導電性および水素ガス
遮断性を有し、且つ、高温域で安定なアモルファス構造
を有するバリア層が、容易に形成される。
遮断性を有し、且つ、高温域で安定なアモルファス構造
を有するバリア層が、容易に形成される。
【００１８】また、請求項３に係る発明は、請求項２に
係る発明の半導体メモリ素子において、上記バリア層
は、上記ジルコニウム,ニオブ,モリブデン,ハフニウム,
タンタルおよびタングステンをＭと表記し、上記シリコ
ンをＳiと表記し、窒素をＮと表記した場合に、ＭxＳi
1-xＮyで表され、且つ、０.７５≦ｘ≦０.９５，０＜ｙ
≦１.３である材料で形成されていることを特徴として
いる。
係る発明の半導体メモリ素子において、上記バリア層
は、上記ジルコニウム,ニオブ,モリブデン,ハフニウム,
タンタルおよびタングステンをＭと表記し、上記シリコ
ンをＳiと表記し、窒素をＮと表記した場合に、ＭxＳi
1-xＮyで表され、且つ、０.７５≦ｘ≦０.９５，０＜ｙ
≦１.３である材料で形成されていることを特徴として
いる。
【００１９】上記構成によれば、良好な導電性および水
素ガス遮断性を有すると共に、高温域で安定なアモルフ
ァス構造を有するバリア層が形成される。
素ガス遮断性を有すると共に、高温域で安定なアモルフ
ァス構造を有するバリア層が形成される。
【００２０】また、請求項４に係る発明の半導体メモリ
素子は、順次積層された下部電極および酸化物高誘電体
薄膜と、上記酸化物高誘電体薄膜上に、導電性および酸
素ガス遮断性を有し、且つ、高温域で安定なアモルファ
ス構造を有する上部電極を備えたことを特徴としてい
る。
素子は、順次積層された下部電極および酸化物高誘電体
薄膜と、上記酸化物高誘電体薄膜上に、導電性および酸
素ガス遮断性を有し、且つ、高温域で安定なアモルファ
ス構造を有する上部電極を備えたことを特徴としてい
る。
【００２１】上記構成によれば、上記酸化物高誘電体薄
膜の形成後に、この酸化物高誘電体薄膜を安定化させる
ために焼成が行われる。その場合に、上記酸化物高誘電
体薄膜上に形成された上部電極の酸素ガス遮断性によっ
て、上記酸化物高誘電体薄膜から酸素ガスが抜けること
が防止される。こうして、上記酸素ガスの抜けによる酸
化物高誘電体薄膜のリーク電流特性の劣化が回避され
る。さらに、上記上部電極は、上記酸化物高誘電体薄膜
の焼成温度で結晶化されることがなくアモルファス状態
を保ち、上記酸素ガスの抜け防止を効果的に発揮する。
膜の形成後に、この酸化物高誘電体薄膜を安定化させる
ために焼成が行われる。その場合に、上記酸化物高誘電
体薄膜上に形成された上部電極の酸素ガス遮断性によっ
て、上記酸化物高誘電体薄膜から酸素ガスが抜けること
が防止される。こうして、上記酸素ガスの抜けによる酸
化物高誘電体薄膜のリーク電流特性の劣化が回避され
る。さらに、上記上部電極は、上記酸化物高誘電体薄膜
の焼成温度で結晶化されることがなくアモルファス状態
を保ち、上記酸素ガスの抜け防止を効果的に発揮する。
【００２２】また、請求項５に係る発明は、請求項４に
係る発明の半導体メモリ素子において、上記上部電極
は、ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れか一つとシリコン
との窒化物薄膜、あるいは、上記ジルコニウム,ニオブ,
モリブデン,ハフニウム,タンタルおよびタングステンの
うちの何れかの組み合わせとシリコンとの窒化物薄膜で
あることを特徴としている。
係る発明の半導体メモリ素子において、上記上部電極
は、ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れか一つとシリコン
との窒化物薄膜、あるいは、上記ジルコニウム,ニオブ,
モリブデン,ハフニウム,タンタルおよびタングステンの
うちの何れかの組み合わせとシリコンとの窒化物薄膜で
あることを特徴としている。
【００２３】上記構成によれば、導電性および酸素ガス
遮断性を有し、且つ、高温域で安定なアモルファス構造
を有する上部電極が、容易に形成される。
遮断性を有し、且つ、高温域で安定なアモルファス構造
を有する上部電極が、容易に形成される。
【００２４】また、請求項６に係る発明は、請求項５に
係る発明の半導体メモリ素子において、上記上部電極
は、上記ジルコニウム,ニオブ,モリブデン,ハフニウム,
タンタルおよびタングステンをＭと表記し、上記シリコ
ンをＳiと表記し、窒素をＮと表記した場合に、ＭxＳi
1-xＮyで表され、且つ、０.７５≦ｘ≦０.９５，０＜ｙ
≦１.３である材料で形成されていることを特徴として
いる。
係る発明の半導体メモリ素子において、上記上部電極
は、上記ジルコニウム,ニオブ,モリブデン,ハフニウム,
タンタルおよびタングステンをＭと表記し、上記シリコ
ンをＳiと表記し、窒素をＮと表記した場合に、ＭxＳi
1-xＮyで表され、且つ、０.７５≦ｘ≦０.９５，０＜ｙ
≦１.３である材料で形成されていることを特徴として
いる。
【００２５】上記構成によれば、良好な導電性および酸
素ガス遮断性を有すると共に、高温域で安定なアモルフ
ァス構造を有する上部電極が形成される。
素ガス遮断性を有すると共に、高温域で安定なアモルフ
ァス構造を有する上部電極が形成される。
【００２６】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞本実施の形態は、下部電極,酸化物
強誘電体層および上部電極で成るキャパシタの上部に、
導電性および水素ガス遮断性を有し、且つ、高温域で安
定なアモルファス構造を持つバリアメタル層を形成する
ものである。図１は、本実施の形態の強誘電体メモリ素
子における断面図である。この強誘電体メモリ素子は、
次のような構成を有している。
態により詳細に説明する。 ＜第１実施の形態＞本実施の形態は、下部電極,酸化物
強誘電体層および上部電極で成るキャパシタの上部に、
導電性および水素ガス遮断性を有し、且つ、高温域で安
定なアモルファス構造を持つバリアメタル層を形成する
ものである。図１は、本実施の形態の強誘電体メモリ素
子における断面図である。この強誘電体メモリ素子は、
次のような構成を有している。
【００２７】すなわち、第１導電型シリコン基板１上
に、ゲート酸化膜２,ソース領域としての第２導電型不
純物拡散領域３およびドレン領域としての第２導電型不
純物拡散領域４を有するＭＯＳ(ＣＭＯＳ(相補型ＭＯ
Ｓ)を構成する一方のＭＯＳであり他方のＭＯＳは省略)
が形成されており、第１層間絶縁膜５で覆われている。
尚、６は素子間分離酸化膜であり、７はポリシリコンワ
ード線である。そして、第１層間絶縁膜５には、上記Ｃ
ＭＯＳとキャパシタ部とを接続するためのコンタクトプ
ラグ８が形成されている。
に、ゲート酸化膜２,ソース領域としての第２導電型不
純物拡散領域３およびドレン領域としての第２導電型不
純物拡散領域４を有するＭＯＳ(ＣＭＯＳ(相補型ＭＯ
Ｓ)を構成する一方のＭＯＳであり他方のＭＯＳは省略)
が形成されており、第１層間絶縁膜５で覆われている。
尚、６は素子間分離酸化膜であり、７はポリシリコンワ
ード線である。そして、第１層間絶縁膜５には、上記Ｃ
ＭＯＳとキャパシタ部とを接続するためのコンタクトプ
ラグ８が形成されている。
【００２８】上記第１層間絶縁膜５上におけるコンタク
トプラグ８の位置には、順次Ｔi層１９,ＴiＮバリアメ
タル層９,Ｐt下部電極１０,酸化物強誘電体薄膜１１,Ｐ
t上部電極１２およびＴaＳiＮバリアメタル層１３が形
成されて、上記キャパシタ部を構成している。そして更
に、Ｔa2Ｏ5バリア絶縁膜１４および第２層間絶縁膜１
５で覆われており、ＴaＳiＮバリアメタル層１３上にお
けるＴa2Ｏ5バリア絶縁膜１４および第２層間絶縁膜１
５が開口されて、Ａlプレート線１６が形成されてい
る。
トプラグ８の位置には、順次Ｔi層１９,ＴiＮバリアメ
タル層９,Ｐt下部電極１０,酸化物強誘電体薄膜１１,Ｐ
t上部電極１２およびＴaＳiＮバリアメタル層１３が形
成されて、上記キャパシタ部を構成している。そして更
に、Ｔa2Ｏ5バリア絶縁膜１４および第２層間絶縁膜１
５で覆われており、ＴaＳiＮバリアメタル層１３上にお
けるＴa2Ｏ5バリア絶縁膜１４および第２層間絶縁膜１
５が開口されて、Ａlプレート線１６が形成されてい
る。
【００２９】さらに、全体が第３層間絶縁膜１７で覆わ
れている。そして、第３層間絶縁膜１７におけるソース
領域３上にはコンタクトホールが形成され、ソース領域
３とコンタクトを取るためのＡlビット線１８が形成さ
れている。
れている。そして、第３層間絶縁膜１７におけるソース
領域３上にはコンタクトホールが形成され、ソース領域
３とコンタクトを取るためのＡlビット線１８が形成さ
れている。
【００３０】ここで、上記ＴaＳiＮバリアメタル層１３
は、導電性および水素ガス遮断性を有し、且つ、高温域
で安定なアモルファス構造を有している。したがって、
後に第２層間絶縁膜１５を形成する際に発生する水素ガ
スの酸化物強誘電体薄膜１１側への侵入が遮断される。
こうして、上記水素ガスによる酸化物強誘電体薄膜１１
の界面の還元や特性劣化が防止されるのである。さら
に、上記導電性を有するために上部電極取り出し口の開
口が不要であり、酸化物強誘電体薄膜１１を保護しつ
つ、後に形成されるプレート線と良好なコンタクトを図
ることができるのである。
は、導電性および水素ガス遮断性を有し、且つ、高温域
で安定なアモルファス構造を有している。したがって、
後に第２層間絶縁膜１５を形成する際に発生する水素ガ
スの酸化物強誘電体薄膜１１側への侵入が遮断される。
こうして、上記水素ガスによる酸化物強誘電体薄膜１１
の界面の還元や特性劣化が防止されるのである。さら
に、上記導電性を有するために上部電極取り出し口の開
口が不要であり、酸化物強誘電体薄膜１１を保護しつ
つ、後に形成されるプレート線と良好なコンタクトを図
ることができるのである。
【００３１】上記構成を有する強誘電体メモリ素子は、
以下のような手順によって形成される。先ず、図２(a)
に示すように、第１導電型シリコン基板１上に素子分離
のための素子間分離酸化膜６を形成した後、通常のＭＯ
ＳＦＥＴ(ＭＯＳ電界効果トランジスタ)形成方法によっ
て、ゲート酸化膜２,ソース領域３,ドレン領域４及びポ
リシリコンワード線７で成るＭＯＳを形成する。そし
て、ＢＰＳＧで成る第１層間絶縁膜５で覆った後、上記
キャパシタ部がドレン領域４と接触する部分のみにホト
リソグラフィ法とドライエッチング法を用いてコンタク
トホールを穿ち、不純物拡散したポリシリコンを埋め込
んでコンタクトプラグ８を形成する。そして、ＣＭＰ(C
hemical Mechanical Polishing)法によって第１層間絶
縁膜５およびコンタクトプラグ８の表面を平坦化する。
以下のような手順によって形成される。先ず、図２(a)
に示すように、第１導電型シリコン基板１上に素子分離
のための素子間分離酸化膜６を形成した後、通常のＭＯ
ＳＦＥＴ(ＭＯＳ電界効果トランジスタ)形成方法によっ
て、ゲート酸化膜２,ソース領域３,ドレン領域４及びポ
リシリコンワード線７で成るＭＯＳを形成する。そし
て、ＢＰＳＧで成る第１層間絶縁膜５で覆った後、上記
キャパシタ部がドレン領域４と接触する部分のみにホト
リソグラフィ法とドライエッチング法を用いてコンタク
トホールを穿ち、不純物拡散したポリシリコンを埋め込
んでコンタクトプラグ８を形成する。そして、ＣＭＰ(C
hemical Mechanical Polishing)法によって第１層間絶
縁膜５およびコンタクトプラグ８の表面を平坦化する。
【００３２】次に、図２(b)に示すように、スパッタ法
によって順次膜厚３０００ÅのＴi層１９および膜厚２
０００ÅのＴiＮバリアメタル層９を堆積した後、スパ
ッタ法によってＰt薄膜を膜厚１０００Åで堆積してＰt
下部電極１０を形成する。そして、このＰt下部電極１
０上に、酸化物強誘電体薄膜１１としてＳrＢi2Ｔa2Ｏ9
薄膜(以下、ＳＢＴ薄膜と略称する)を膜厚２０００Åで
成膜する。尚、上記ＳＢＴ薄膜１１は、ややＢi過剰の
Ｓr：Ｂi：Ｔa＝１：２.２：２になるように調製した前
駆体溶液を３回に分けてスピン塗布し、乾燥した後に焼
成して形成する。そうした後、スパッタ法によってＰt
膜を膜厚１０００Åで成膜してＰt上部電極１２とし、
さらにその上に、ＴaＳiＮバリアメタル層１３を１００
０Åの膜厚で成膜する。尚、Ｔi層１９は、コンタクト
プラグ８とのコンタクト抵抗の低減およびＰt下部電極
１０との密着性を向上するための層である。
によって順次膜厚３０００ÅのＴi層１９および膜厚２
０００ÅのＴiＮバリアメタル層９を堆積した後、スパ
ッタ法によってＰt薄膜を膜厚１０００Åで堆積してＰt
下部電極１０を形成する。そして、このＰt下部電極１
０上に、酸化物強誘電体薄膜１１としてＳrＢi2Ｔa2Ｏ9
薄膜(以下、ＳＢＴ薄膜と略称する)を膜厚２０００Åで
成膜する。尚、上記ＳＢＴ薄膜１１は、ややＢi過剰の
Ｓr：Ｂi：Ｔa＝１：２.２：２になるように調製した前
駆体溶液を３回に分けてスピン塗布し、乾燥した後に焼
成して形成する。そうした後、スパッタ法によってＰt
膜を膜厚１０００Åで成膜してＰt上部電極１２とし、
さらにその上に、ＴaＳiＮバリアメタル層１３を１００
０Åの膜厚で成膜する。尚、Ｔi層１９は、コンタクト
プラグ８とのコンタクト抵抗の低減およびＰt下部電極
１０との密着性を向上するための層である。
【００３３】上記ＴaＳiＮバリアメタル層１３の成膜に
は反応性スパッタ法を用いる。この反応性スパッタリン
グは、ＡrとＮ2との混合ガスを用いたＲＦ(高周波)スパ
ッタ装置で行う。このＲＦスパッタ装置は、ＴaとＳiと
をターゲットとし、各ターゲットへの供給電力とＮ2ガ
ス流量比を変化させることによってＴa/Ｓi/Ｎの組成比
を変えることができる。本実施の形態においては、Ｔa
ターゲットへの供給電力を３００Ｗとする一方、Ｓiタ
ーゲットへの供給電力を４００Ｗとし、混合ガス中にお
けるＮ2ガス流量比を１０％とし、成膜圧力を４.０ｍTo
rrとした。そして、上述の条件で成膜したＴaＳiＮ薄膜
の組成はＴa0.80Ｓi0.20Ｎ0.59であることを、ＲＢＳ(R
utherford Backscattering Spectrometry)を用いた測定
によって確認した。
は反応性スパッタ法を用いる。この反応性スパッタリン
グは、ＡrとＮ2との混合ガスを用いたＲＦ(高周波)スパ
ッタ装置で行う。このＲＦスパッタ装置は、ＴaとＳiと
をターゲットとし、各ターゲットへの供給電力とＮ2ガ
ス流量比を変化させることによってＴa/Ｓi/Ｎの組成比
を変えることができる。本実施の形態においては、Ｔa
ターゲットへの供給電力を３００Ｗとする一方、Ｓiタ
ーゲットへの供給電力を４００Ｗとし、混合ガス中にお
けるＮ2ガス流量比を１０％とし、成膜圧力を４.０ｍTo
rrとした。そして、上述の条件で成膜したＴaＳiＮ薄膜
の組成はＴa0.80Ｓi0.20Ｎ0.59であることを、ＲＢＳ(R
utherford Backscattering Spectrometry)を用いた測定
によって確認した。
【００３４】その後、ホトリソグラフィ法とドライエッ
チング法を用いてＰt上部電極１２およびＴaＳiＮバリ
アメタル層１３を１.７μm角の大きさに加工し、ＳＢＴ
薄膜(酸化物強誘電体薄膜)１１結晶化のための焼成を行
う。さらに、ＳＢＴ薄膜１１,Ｐt下部電極１０,ＴiＮバ
リアメタル層９およびＴi層１９を、ホトリソグラフィ
法とドライエッチング法とを用いて２.０μm角の大きさ
に加工して、図２(b)に示すような形状にする。尚、ド
ライエッチングにはＥＣＲ(電子サイクロトン共鳴)エッ
チャを用いる。
チング法を用いてＰt上部電極１２およびＴaＳiＮバリ
アメタル層１３を１.７μm角の大きさに加工し、ＳＢＴ
薄膜(酸化物強誘電体薄膜)１１結晶化のための焼成を行
う。さらに、ＳＢＴ薄膜１１,Ｐt下部電極１０,ＴiＮバ
リアメタル層９およびＴi層１９を、ホトリソグラフィ
法とドライエッチング法とを用いて２.０μm角の大きさ
に加工して、図２(b)に示すような形状にする。尚、ド
ライエッチングにはＥＣＲ(電子サイクロトン共鳴)エッ
チャを用いる。
【００３５】尚、上記ＳＢＴ薄膜１１結晶化のための焼
成の際にＴaＳiＮバリアメタル層１３が結晶化すること
はなく、高温域で安定なアモルファス構造を維持してい
る。したがって、結晶化した場合のように粒界がパスと
なって水素ガスが十分遮蔽されないことはないのであ
る。このことは、ＴaＳiＮのみを成膜し、同じ条件で焼
成した試料のＸ線回折測定の結果が非晶質であることで
確認している。
成の際にＴaＳiＮバリアメタル層１３が結晶化すること
はなく、高温域で安定なアモルファス構造を維持してい
る。したがって、結晶化した場合のように粒界がパスと
なって水素ガスが十分遮蔽されないことはないのであ
る。このことは、ＴaＳiＮのみを成膜し、同じ条件で焼
成した試料のＸ線回折測定の結果が非晶質であることで
確認している。
【００３６】次に、図２(c)に示すように、スパッタ法
によって膜厚３００ÅのＴa2Ｏ5バリア絶縁膜１４を堆
積し、続いて、ＣＶＤ(化学蒸着)法を用いて膜厚２００
０ÅのオゾンＴＥＯＳ(Ｓi(ＯＣ2Ｈ5)4))膜を形成して
第２層間絶縁膜１５とする。その後、Ｔa2Ｏ5バリア絶
縁膜１４および第２層間絶縁膜１５におけるＳＢＴ薄膜
１１上の領域にホトリソグラフィ法とドライエッチング
法で１.２μm角のコンタクトホールを形成する。
によって膜厚３００ÅのＴa2Ｏ5バリア絶縁膜１４を堆
積し、続いて、ＣＶＤ(化学蒸着)法を用いて膜厚２００
０ÅのオゾンＴＥＯＳ(Ｓi(ＯＣ2Ｈ5)4))膜を形成して
第２層間絶縁膜１５とする。その後、Ｔa2Ｏ5バリア絶
縁膜１４および第２層間絶縁膜１５におけるＳＢＴ薄膜
１１上の領域にホトリソグラフィ法とドライエッチング
法で１.２μm角のコンタクトホールを形成する。
【００３７】ここで、上述したように、第２層間絶縁
(オゾンＴＥＯＳ)膜１５を形成する際に反応性複製生物
として水素ガスが発生する。ところが、本実施の形態に
おいては、Ｐt上部電極１２上に、水素ガス遮断性を有
し、且つ、高温域で安定なアモルファス構造を有するＴ
aＳiＮバリアメタル層１３を形成しているので、この水
素ガスの酸化物強誘電体薄膜１１側への侵入が確実に遮
断されるのである。
(オゾンＴＥＯＳ)膜１５を形成する際に反応性複製生物
として水素ガスが発生する。ところが、本実施の形態に
おいては、Ｐt上部電極１２上に、水素ガス遮断性を有
し、且つ、高温域で安定なアモルファス構造を有するＴ
aＳiＮバリアメタル層１３を形成しているので、この水
素ガスの酸化物強誘電体薄膜１１側への侵入が確実に遮
断されるのである。
【００３８】次に、図２(d)に示すように、膜厚４００
０ÅでＡl電極を形成し、ホトリソグラフィ法とドライ
エッチング法を用いて加工してＡlプレート線１６とす
る。そうした後、常圧窒素雰囲気中において４００℃で
３０分間の熱処理を行って電極界面を安定化させる。
０ÅでＡl電極を形成し、ホトリソグラフィ法とドライ
エッチング法を用いて加工してＡlプレート線１６とす
る。そうした後、常圧窒素雰囲気中において４００℃で
３０分間の熱処理を行って電極界面を安定化させる。
【００３９】次に、プラズマＣＶＤ法を用いて膜厚５０
００ÅでプラズマＴＥＯＳ膜を形成して第３層間絶縁膜
１７とする。そして、ホトリソグラフィ法とドライエッ
チング法によってソース領域３へのコンタクトホールを
形成し、公知のＡl配線技術を用いてソース領域３とコ
ンタクトを取るためのＡlビット線１８を形成する。こ
うして、図１に示す強誘電体メモリ素子が形成される。
００ÅでプラズマＴＥＯＳ膜を形成して第３層間絶縁膜
１７とする。そして、ホトリソグラフィ法とドライエッ
チング法によってソース領域３へのコンタクトホールを
形成し、公知のＡl配線技術を用いてソース領域３とコ
ンタクトを取るためのＡlビット線１８を形成する。こ
うして、図１に示す強誘電体メモリ素子が形成される。
【００４０】以後、詳述はしないが、上記強誘電体メモ
リ素子の製造工程でシリコン単結晶基板中に発生する格
子欠陥によるＭＯＳトランジスタの特性劣化を修復する
ために、水素混合窒素ガス(フォーミングガス)中で熱処
理を行う。その場合に使用されるフォーミングガスの水
素濃度は、上述の第２層間絶縁膜１５形成時に発生する
水素よりも高濃度ではあるが、Ｐt上部電極１２上に形
成されたＴaＳiＮバリアメタル層１３によって、フォー
ミングガス中の水素ガスの酸化物強誘電体薄膜１１側へ
の侵入が遮断される。
リ素子の製造工程でシリコン単結晶基板中に発生する格
子欠陥によるＭＯＳトランジスタの特性劣化を修復する
ために、水素混合窒素ガス(フォーミングガス)中で熱処
理を行う。その場合に使用されるフォーミングガスの水
素濃度は、上述の第２層間絶縁膜１５形成時に発生する
水素よりも高濃度ではあるが、Ｐt上部電極１２上に形
成されたＴaＳiＮバリアメタル層１３によって、フォー
ミングガス中の水素ガスの酸化物強誘電体薄膜１１側へ
の侵入が遮断される。
【００４１】このようにして形成された強誘電体メモリ
素子の強誘電特性を、ソーヤ・タワーブリッジ回路を用
いて測定した。図３は、印加電圧３Ｖ時の外部電界−分
極ヒステリシスループを示す。図より、残留分極Ｐrは
８.５μＣ/cm2であり、抗電界Ｅcは４０kＶ/cmであり、
強誘電体キャパシタとして十分な強誘電特性を有してい
ることが確認された。また、上記強誘電体メモリ素子の
リーク電流密度を電流−電圧測定方法によって測定し
た。その結果、印加電圧３Ｖにおけるリーク電流は５×
１０-8Ａ/cm2であり、印加電圧１０Ｖでも絶縁破壊が起
こっていないことから、強誘電体キャパシタとして十分
なリーク電流特性を有していることが確認された。
素子の強誘電特性を、ソーヤ・タワーブリッジ回路を用
いて測定した。図３は、印加電圧３Ｖ時の外部電界−分
極ヒステリシスループを示す。図より、残留分極Ｐrは
８.５μＣ/cm2であり、抗電界Ｅcは４０kＶ/cmであり、
強誘電体キャパシタとして十分な強誘電特性を有してい
ることが確認された。また、上記強誘電体メモリ素子の
リーク電流密度を電流−電圧測定方法によって測定し
た。その結果、印加電圧３Ｖにおけるリーク電流は５×
１０-8Ａ/cm2であり、印加電圧１０Ｖでも絶縁破壊が起
こっていないことから、強誘電体キャパシタとして十分
なリーク電流特性を有していることが確認された。
【００４２】次に、本実施の形態における強誘電体メモ
リ素子と、従来の強誘電体メモリ素子(以下、比較サン
プルと言う)との比較結果について述べる。図４は、上
記比較サンプルの断面図である。
リ素子と、従来の強誘電体メモリ素子(以下、比較サン
プルと言う)との比較結果について述べる。図４は、上
記比較サンプルの断面図である。
【００４３】第１導電型シリコン基板２１,ゲート酸化
膜２２,ソース領域(第２導電型不純物拡散領域)２３,ド
レン領域(第２導電型不純物拡散領域)２４,第１層間絶
縁膜２５,素子間分離酸化膜２６,ポリシリコンワード線
２７,コンタクトプラグ２８,Ｔi層３８,ＴiＮバリアメ
タル層２９,Ｐt下部電極３０,酸化物強誘電体薄膜３１,
Ｐt上部電極３２,Ｔa2Ｏ5バリア絶縁膜３３,第２層間絶
縁膜３４,第３層間絶縁膜３９およびＡlビット線４０
は、図１に示す強誘電体メモリ素子における第１導電型
シリコン基板１,ゲート酸化膜２,ソース領域(第２導電
型不純物拡散領域)３,ドレン領域(第２導電型不純物拡
散領域)４,第１層間絶縁膜５,素子間分離酸化膜６,ポリ
シリコンワード線７,コンタクトプラグ８,Ｔi層１９,Ｔ
iＮバリアメタル層９,Ｐt下部電極１０,酸化物強誘電体
薄膜１１,Ｐt上部電極１２,Ｔa2Ｏ5バリア絶縁膜１４,
第２層間絶縁膜１５,第３層間絶縁膜１７およびＡlビッ
ト線１８と同じ構成を有している。
膜２２,ソース領域(第２導電型不純物拡散領域)２３,ド
レン領域(第２導電型不純物拡散領域)２４,第１層間絶
縁膜２５,素子間分離酸化膜２６,ポリシリコンワード線
２７,コンタクトプラグ２８,Ｔi層３８,ＴiＮバリアメ
タル層２９,Ｐt下部電極３０,酸化物強誘電体薄膜３１,
Ｐt上部電極３２,Ｔa2Ｏ5バリア絶縁膜３３,第２層間絶
縁膜３４,第３層間絶縁膜３９およびＡlビット線４０
は、図１に示す強誘電体メモリ素子における第１導電型
シリコン基板１,ゲート酸化膜２,ソース領域(第２導電
型不純物拡散領域)３,ドレン領域(第２導電型不純物拡
散領域)４,第１層間絶縁膜５,素子間分離酸化膜６,ポリ
シリコンワード線７,コンタクトプラグ８,Ｔi層１９,Ｔ
iＮバリアメタル層９,Ｐt下部電極１０,酸化物強誘電体
薄膜１１,Ｐt上部電極１２,Ｔa2Ｏ5バリア絶縁膜１４,
第２層間絶縁膜１５,第３層間絶縁膜１７およびＡlビッ
ト線１８と同じ構成を有している。
【００４４】さらに、本比較サンプルにおいては、上記
Ｐt上部電極３２上に形成された上記Ｔa2Ｏ5バリア絶縁
膜３３および上記第２層間絶縁膜３４が開口されて、Ｔ
i密着層３５,ＴiＮバリアメタル層３６及びＡlプレート
線３７が形成されている。ここで、上記ＴiＮバリアメ
タル層３６は水素ガス遮蔽層である。また、Ｔi密着層
３５は、第２層用絶縁膜３４とＴiＮバリアメタル層３
６との密着層である。
Ｐt上部電極３２上に形成された上記Ｔa2Ｏ5バリア絶縁
膜３３および上記第２層間絶縁膜３４が開口されて、Ｔ
i密着層３５,ＴiＮバリアメタル層３６及びＡlプレート
線３７が形成されている。ここで、上記ＴiＮバリアメ
タル層３６は水素ガス遮蔽層である。また、Ｔi密着層
３５は、第２層用絶縁膜３４とＴiＮバリアメタル層３
６との密着層である。
【００４５】上記比較サンプルは、次のような手順によ
って形成される。すなわち、本実施の形態における強誘
電体メモリ素子の作成手順と同じ手順によって、図５
(a)及び図５(b)に示すように、第１導電型シリコン基板
２１上に、ゲート酸化膜２２,ソース領域２３,ドレン領
域２４,第１層間絶縁膜２５,素子間分離酸化膜２６,ポ
リシリコンワード線２７,コンタクトプラグ２８,ＴiＮ
バリアメタル層２９,Ｐt下部電極３０,酸化物強誘電体
薄膜(ＳＢＴ薄膜)３１,Ｐt上部電極３２が形成される。
そして、Ｐt上部電極３２が１.７μm角の大きさに加工
され、ＳＢＴ薄膜３１が焼成され、ＳＢＴ薄膜３１,Ｐt
下部電極３０,ＴiＮバリアメタル層２９およびＴi層３
８が２.０μm角の大きさに加工される。
って形成される。すなわち、本実施の形態における強誘
電体メモリ素子の作成手順と同じ手順によって、図５
(a)及び図５(b)に示すように、第１導電型シリコン基板
２１上に、ゲート酸化膜２２,ソース領域２３,ドレン領
域２４,第１層間絶縁膜２５,素子間分離酸化膜２６,ポ
リシリコンワード線２７,コンタクトプラグ２８,ＴiＮ
バリアメタル層２９,Ｐt下部電極３０,酸化物強誘電体
薄膜(ＳＢＴ薄膜)３１,Ｐt上部電極３２が形成される。
そして、Ｐt上部電極３２が１.７μm角の大きさに加工
され、ＳＢＴ薄膜３１が焼成され、ＳＢＴ薄膜３１,Ｐt
下部電極３０,ＴiＮバリアメタル層２９およびＴi層３
８が２.０μm角の大きさに加工される。
【００４６】次に、その上に続けて、本実施の形態にお
ける強誘電体メモリ素子の作成手順と同じ手順によっ
て、図５(c)に示すように、Ｔa2Ｏ5バリア絶縁膜３３お
よび第２層間絶縁膜３４が形成されてＳＢＴ薄膜３１上
の領域に１.２μm角のコンタクトホールが形成される。
ける強誘電体メモリ素子の作成手順と同じ手順によっ
て、図５(c)に示すように、Ｔa2Ｏ5バリア絶縁膜３３お
よび第２層間絶縁膜３４が形成されてＳＢＴ薄膜３１上
の領域に１.２μm角のコンタクトホールが形成される。
【００４７】次に、図５(d)に示すように、Ｔiを膜厚１
００Åで成膜してＴi密着層３５とする。さらにＴiＮを
膜厚５００Åで成膜してＴiＮバリアメタル層３６とす
る。その後、膜厚４０００ÅでＡl電極を形成し、これ
らをホトリソグラフィ法とドライエッチング法を用いて
加工してＡlプレート線３７とする。そうした後、常圧
窒素雰囲気中において４００℃で３０分間の熱処理を行
って電極界面を安定化させる。
００Åで成膜してＴi密着層３５とする。さらにＴiＮを
膜厚５００Åで成膜してＴiＮバリアメタル層３６とす
る。その後、膜厚４０００ÅでＡl電極を形成し、これ
らをホトリソグラフィ法とドライエッチング法を用いて
加工してＡlプレート線３７とする。そうした後、常圧
窒素雰囲気中において４００℃で３０分間の熱処理を行
って電極界面を安定化させる。
【００４８】次に、その上に続けて、本実施の形態にお
ける強誘電体メモリ素子の作成手順と同じ手順によっ
て、第３層間絶縁膜３９およびＡlビット線４０を形成
し、図４に示す比較サンプルが形成される。
ける強誘電体メモリ素子の作成手順と同じ手順によっ
て、第３層間絶縁膜３９およびＡlビット線４０を形成
し、図４に示す比較サンプルが形成される。
【００４９】このようにして形成された比較サンプルの
強誘電特性を、ソーヤ・タワーブリッジ回路を用いて測
定した。図６は、印加電圧３Ｖ時の外部電界−分極ヒス
テリシスループを示す。図より、残留分極Ｐrは５.０μ
Ｃ/cm2であり、抗電界Ｅcは６０kＶ/cmであり、図３に
示す本実施の形態における強誘電体メモリ素子のヒステ
リシスループに比較して、残留分極Ｐrは小さくなる一
方抗電界Ｅcは大きくなって、ヒステリシスループがな
だらかになっていることが分かる。
強誘電特性を、ソーヤ・タワーブリッジ回路を用いて測
定した。図６は、印加電圧３Ｖ時の外部電界−分極ヒス
テリシスループを示す。図より、残留分極Ｐrは５.０μ
Ｃ/cm2であり、抗電界Ｅcは６０kＶ/cmであり、図３に
示す本実施の形態における強誘電体メモリ素子のヒステ
リシスループに比較して、残留分極Ｐrは小さくなる一
方抗電界Ｅcは大きくなって、ヒステリシスループがな
だらかになっていることが分かる。
【００５０】このように、上記外部電界−分極ヒステリ
シスループがなだらかであると言うことは、保持されて
いる情報が「０」であるのか「１」であるのかを容易に且つ
正確に判定できない場合が生ずることを意味するのであ
る。これは、上記比較サンプルの水素ガス遮蔽層が柱状
結晶であるＴiＮバリアメタル層３６で構成されている
ために、粒界等がパスとなって十分な水素ガス遮蔽効果
が得られず、ＳＢＴ薄膜(酸化物強誘電体薄膜)１１の分
圧特性に劣化が生じたためである。
シスループがなだらかであると言うことは、保持されて
いる情報が「０」であるのか「１」であるのかを容易に且つ
正確に判定できない場合が生ずることを意味するのであ
る。これは、上記比較サンプルの水素ガス遮蔽層が柱状
結晶であるＴiＮバリアメタル層３６で構成されている
ために、粒界等がパスとなって十分な水素ガス遮蔽効果
が得られず、ＳＢＴ薄膜(酸化物強誘電体薄膜)１１の分
圧特性に劣化が生じたためである。
【００５１】また、上記比較サンプルのリーク電流密度
を電流−電圧測定方法によって測定した。その結果、印
加電圧３Ｖにおけるリーク電流は３×１０-5Ａ/cm2であ
り、印加電圧３Ｖ付近で絶縁破壊が起こっており、キャ
パシタへの適用に必要な特性が損なわれていることが確
認された。これは、ＴiＮバリアメタル層３６によって
十分な水素ガス遮蔽効果が得られず、強誘電体キャパシ
タのリーク電流特性も劣化していることを意味する。
を電流−電圧測定方法によって測定した。その結果、印
加電圧３Ｖにおけるリーク電流は３×１０-5Ａ/cm2であ
り、印加電圧３Ｖ付近で絶縁破壊が起こっており、キャ
パシタへの適用に必要な特性が損なわれていることが確
認された。これは、ＴiＮバリアメタル層３６によって
十分な水素ガス遮蔽効果が得られず、強誘電体キャパシ
タのリーク電流特性も劣化していることを意味する。
【００５２】これに対して、本実施の形態における強誘
電体メモリ素子においては、水素ガス遮蔽層を、導電性
および水素ガス遮断性を有するＴaＳiＮバリアメタル層
１３で構成している。そして、このＴaＳiＮバリアメタ
ル層１３は、ＳＢＴ薄膜１１結晶化のための焼成の際に
も結晶化することはなく高温域で安定なアモルファス構
造を維持している。したがって、後に第２層間絶縁膜１
５を形成する際に発生する水素ガスを確実に遮断できる
のである。さらに、ＴaＳiＮバリアメタル層１３は、導
電性を有しているので電極取り出し口の開口が不要であ
り、ＳＴＢ薄膜１１を十分保護しつつＡlプレート線１
６と良好なコンタクトを取ることができる。
電体メモリ素子においては、水素ガス遮蔽層を、導電性
および水素ガス遮断性を有するＴaＳiＮバリアメタル層
１３で構成している。そして、このＴaＳiＮバリアメタ
ル層１３は、ＳＢＴ薄膜１１結晶化のための焼成の際に
も結晶化することはなく高温域で安定なアモルファス構
造を維持している。したがって、後に第２層間絶縁膜１
５を形成する際に発生する水素ガスを確実に遮断できる
のである。さらに、ＴaＳiＮバリアメタル層１３は、導
電性を有しているので電極取り出し口の開口が不要であ
り、ＳＴＢ薄膜１１を十分保護しつつＡlプレート線１
６と良好なコンタクトを取ることができる。
【００５３】すなわち、本実施の形態によれば、上記第
２層間絶縁膜１５を形成する際に発生する水素ガスによ
ってＳＴＢ薄膜１１の特性が劣化することを防止でき
る。その結果、急峻な外部電界−分極ヒステリシスルー
プを維持でき、保持されている情報「０」,「１」の判定を
容易に且つ正確にできる良好なメモリ素子を得ることが
できるのである。
２層間絶縁膜１５を形成する際に発生する水素ガスによ
ってＳＴＢ薄膜１１の特性が劣化することを防止でき
る。その結果、急峻な外部電界−分極ヒステリシスルー
プを維持でき、保持されている情報「０」,「１」の判定を
容易に且つ正確にできる良好なメモリ素子を得ることが
できるのである。
【００５４】尚、上記実施の形態においては、ＴaＳiＮ
バリアメタル層１３の形成にはスパッタ法を用いている
が、ＣＶＤ法等の他の方法を用いても一向に構わない。
また、上記実施の形態においては、水素ガスのバリアメ
タル層としてＴaＳiＮバリアメタル層１３を用いている
が、この発明は、これに限定されるものではない。例え
ば、Ｚr,Ｎb,Ｍo,Ｈf,Ｔa及びＷのうちの何れか一つと
Ｓiとの窒化物、または、Ｚr,Ｎb,Ｍo,Ｈf,Ｔa及びＷの
うちの何れかの組わせとＳiとの窒化物であっても、水
素ガスの拡散透過を防止でき、ＴaＳiＮとほぼ同様の効
果が期待できる。
バリアメタル層１３の形成にはスパッタ法を用いている
が、ＣＶＤ法等の他の方法を用いても一向に構わない。
また、上記実施の形態においては、水素ガスのバリアメ
タル層としてＴaＳiＮバリアメタル層１３を用いている
が、この発明は、これに限定されるものではない。例え
ば、Ｚr,Ｎb,Ｍo,Ｈf,Ｔa及びＷのうちの何れか一つと
Ｓiとの窒化物、または、Ｚr,Ｎb,Ｍo,Ｈf,Ｔa及びＷの
うちの何れかの組わせとＳiとの窒化物であっても、水
素ガスの拡散透過を防止でき、ＴaＳiＮとほぼ同様の効
果が期待できる。
【００５５】また、上記実施の形態においては、上記Ｔ
aＳiＮバリアメタル層１３の組成がＴa0.80Ｓi0.20Ｎ
0.59である場合を例に説明しているが、水素ガスバリア
メタルをＭxＳi1-xＮyと表した場合の各ｘ,ｙを種々変
えて試験をした結果、０.７５≦ｘ≦０.９５、０＜ｙ≦
１.３であれば、水素ガス遮断効果が得られることが確
認された。但し、Ｍは、Ｚr,Ｎb,Ｍo,Ｈf,ＴaおよびＷ
のうちの何れかである。
aＳiＮバリアメタル層１３の組成がＴa0.80Ｓi0.20Ｎ
0.59である場合を例に説明しているが、水素ガスバリア
メタルをＭxＳi1-xＮyと表した場合の各ｘ,ｙを種々変
えて試験をした結果、０.７５≦ｘ≦０.９５、０＜ｙ≦
１.３であれば、水素ガス遮断効果が得られることが確
認された。但し、Ｍは、Ｚr,Ｎb,Ｍo,Ｈf,ＴaおよびＷ
のうちの何れかである。
【００５６】また、上記実施の形態では、上記酸化物強
誘電体薄膜の材料としてＳＢＴ薄膜を用いている。しか
しながら、この発明はこれに限定されるものではなく、
上記ＰＺＴ(Ｐb(Ｚr,Ｔi)Ｏ3）やＳrＢi2Ｎb2Ｏ9，Ｓr
Ｂi2(Ｔa,Ｎb)2Ｏ9，Ｂi4Ｔi3Ｏ12，ＳrＢi4Ｔi4Ｏ15，
ＳrＢi4(Ｔi,Ｚr)4Ｏ15,ＣaＢi2Ｔa2Ｏ9，ＢaＢi2Ｔa2
Ｏ9，ＢaＢi2Ｎb2Ｏ9，ＰbＢi2Ｔa2Ｏ9等の材料でも適
用可能である。
誘電体薄膜の材料としてＳＢＴ薄膜を用いている。しか
しながら、この発明はこれに限定されるものではなく、
上記ＰＺＴ(Ｐb(Ｚr,Ｔi)Ｏ3）やＳrＢi2Ｎb2Ｏ9，Ｓr
Ｂi2(Ｔa,Ｎb)2Ｏ9，Ｂi4Ｔi3Ｏ12，ＳrＢi4Ｔi4Ｏ15，
ＳrＢi4(Ｔi,Ｚr)4Ｏ15,ＣaＢi2Ｔa2Ｏ9，ＢaＢi2Ｔa2
Ｏ9，ＢaＢi2Ｎb2Ｏ9，ＰbＢi2Ｔa2Ｏ9等の材料でも適
用可能である。
【００５７】また、上記実施の形態においては、酸化物
強誘電体薄膜に対する水素ガスの遮断効果を例に説明し
ているが、酸化物高誘電体薄膜に対しても水素ガスの遮
断効果が得られ、水素ガスの侵入に起因する上部電極と
酸化物高誘電体薄膜との剥離や酸化物高誘電体キャパシ
タの特性劣化を防止できるのである。
強誘電体薄膜に対する水素ガスの遮断効果を例に説明し
ているが、酸化物高誘電体薄膜に対しても水素ガスの遮
断効果が得られ、水素ガスの侵入に起因する上部電極と
酸化物高誘電体薄膜との剥離や酸化物高誘電体キャパシ
タの特性劣化を防止できるのである。
【００５８】＜第２実施の形態＞本実施の形態は、酸化
物高誘電体層上に、導電性および酸素ガス遮断性を有し
て、且つ、高温域で安定なアモルファス構造を呈する上
部電極を形成するものである。図７は、本実施の形態の
高誘電体メモリ素子における断面図である。この高誘電
体メモリ素子は、次のような構成を有している。
物高誘電体層上に、導電性および酸素ガス遮断性を有し
て、且つ、高温域で安定なアモルファス構造を呈する上
部電極を形成するものである。図７は、本実施の形態の
高誘電体メモリ素子における断面図である。この高誘電
体メモリ素子は、次のような構成を有している。
【００５９】すなわち、第１導電型シリコン基板４１上
に、ゲート酸化膜４２,ソース領域としての第２導電型
不純物拡散領域４３およびドレン領域としての第２導電
型不純物拡散領域４４を有するＭＯＳが形成されてお
り、第１層間絶縁膜４５で覆われている。尚、４６は素
子間分離酸化膜であり、４７はポリシリコンワード線で
ある。そして、第１層間絶縁膜４５には、上記ＣＭＯＳ
とキャパシタ部とを接続するためのコンタクトプラグ４
８が形成されている。
に、ゲート酸化膜４２,ソース領域としての第２導電型
不純物拡散領域４３およびドレン領域としての第２導電
型不純物拡散領域４４を有するＭＯＳが形成されてお
り、第１層間絶縁膜４５で覆われている。尚、４６は素
子間分離酸化膜であり、４７はポリシリコンワード線で
ある。そして、第１層間絶縁膜４５には、上記ＣＭＯＳ
とキャパシタ部とを接続するためのコンタクトプラグ４
８が形成されている。
【００６０】上記第１層間絶縁膜４５上におけるコンタ
クトプラグ４８の位置には、ＴiＮバリアメタル層４９,
Ｐt下部電極５０,酸化物高誘電体薄膜５１,ＴaＳiＮ上
部電極５２が順次形成されて、上記キャパシタ部を構成
している。そして更に、第２層間絶縁膜５３で覆われて
おり、ＴaＳiＮ上部電極５２上における第２層間絶縁膜
５３が開口されて、Ａlプレート線５４が形成されてい
る。
クトプラグ４８の位置には、ＴiＮバリアメタル層４９,
Ｐt下部電極５０,酸化物高誘電体薄膜５１,ＴaＳiＮ上
部電極５２が順次形成されて、上記キャパシタ部を構成
している。そして更に、第２層間絶縁膜５３で覆われて
おり、ＴaＳiＮ上部電極５２上における第２層間絶縁膜
５３が開口されて、Ａlプレート線５４が形成されてい
る。
【００６１】さらに、全体が第３層間絶縁膜５５で覆わ
れている。そして、第３層間絶縁膜５５におけるソース
領域４３上にはコンタクトホールが形成され、ソース領
域４３とコンタクトを取るためのＡlビット線５６が形
成されている。
れている。そして、第３層間絶縁膜５５におけるソース
領域４３上にはコンタクトホールが形成され、ソース領
域４３とコンタクトを取るためのＡlビット線５６が形
成されている。
【００６２】ここで、上記ＴaＳiＮ上部電極５２は、導
電性および酸素ガス遮断性を有し、且つ、高温域で安定
なアモルファス構造を有している。したがって、酸化物
高誘電体薄膜５１の焼成時に、酸化物高誘電体薄膜５１
から上部電極側へ抜けようとする酸素が遮断される。こ
うして、リーク電流特性の良好な高誘電体メモリ素子を
得ることができるのである。
電性および酸素ガス遮断性を有し、且つ、高温域で安定
なアモルファス構造を有している。したがって、酸化物
高誘電体薄膜５１の焼成時に、酸化物高誘電体薄膜５１
から上部電極側へ抜けようとする酸素が遮断される。こ
うして、リーク電流特性の良好な高誘電体メモリ素子を
得ることができるのである。
【００６３】以下、上記ＴaＳiＮ上部電極５２による酸
化物高誘電体薄膜５１のリーク電流特性劣化防止効果に
ついて、より簡単なモデル素子(以下、リーク電流特性
評価用素子と言う)を例に具体的に説明する。
化物高誘電体薄膜５１のリーク電流特性劣化防止効果に
ついて、より簡単なモデル素子(以下、リーク電流特性
評価用素子と言う)を例に具体的に説明する。
【００６４】図８(d)は、上記リーク電流特性評価用素
子の断面図である。このリーク電流特性評価用素子は、
４×１０7個のアレイを有して一度に多数の評価結果が
得られるようになっており、以下のような構成を有して
いる。
子の断面図である。このリーク電流特性評価用素子は、
４×１０7個のアレイを有して一度に多数の評価結果が
得られるようになっており、以下のような構成を有して
いる。
【００６５】すなわち、Ｎ型シリコン基板６１上に、Ｎ
＋型不純物拡散層６２(図７におけるＭＯＳを想定)およ
び第１層間絶縁膜６３が形成されている。そして、第１
層間絶縁膜６３には、Ｎ＋型不純物拡散層６２とキャパ
シタ部とを接続するためのポリシリコンプラグ６４が形
成され、このポリシリコンプラグ６４の第１層間絶縁膜
６３から突出している箇所にはサイドウォール６５が形
成されている。
＋型不純物拡散層６２(図７におけるＭＯＳを想定)およ
び第１層間絶縁膜６３が形成されている。そして、第１
層間絶縁膜６３には、Ｎ＋型不純物拡散層６２とキャパ
シタ部とを接続するためのポリシリコンプラグ６４が形
成され、このポリシリコンプラグ６４の第１層間絶縁膜
６３から突出している箇所にはサイドウォール６５が形
成されている。
【００６６】上記ポリシリコンプラグ６４およびサイド
ウォール６５を含む所定領域には、上記酸化物高誘電体
薄膜としてのキャパシタ絶縁膜６６およびＴaＳiＮ上部
電極６７が形成されて、上記キャパシタ部を構成してい
る。さらに、全体が第２層間絶縁膜６８で覆われてい
る。そして、第２層間絶縁膜６８におけるＴaＳiＮ上部
電極６７上にはコンタクトホールが形成され、ＴaＳiＮ
上部電極６７とコンタクトを取るためのＡl引き上げ電
極６９が形成されている。
ウォール６５を含む所定領域には、上記酸化物高誘電体
薄膜としてのキャパシタ絶縁膜６６およびＴaＳiＮ上部
電極６７が形成されて、上記キャパシタ部を構成してい
る。さらに、全体が第２層間絶縁膜６８で覆われてい
る。そして、第２層間絶縁膜６８におけるＴaＳiＮ上部
電極６７上にはコンタクトホールが形成され、ＴaＳiＮ
上部電極６７とコンタクトを取るためのＡl引き上げ電
極６９が形成されている。
【００６７】上記構成を有するリーク電流特性評価用素
子は、以下のような手順によって形成される。先ず、図
８(a)に示すように、Ｎ型シリコン基板６１の全面にＮ
＋型不純物拡散層６２を形成した後、ＢＰＳＧで成る第
１層間絶縁膜６３で覆う。その後、第１層間絶縁膜６３
上における所定の位置に、ホトリソグラフィ法とドライ
エッチング法を用いて０.１８μm径のコンタクトホール
を穿ち、不純物拡散したポリシリコンを埋め込んでポリ
シリコンプラグ６４を形成する。そして、ホトリソグラ
フィ法とドライエッチング法を用いて、ポリシリコンプ
ラグ６４の上部に第１層間絶縁膜６３上に突出した０.
５５μm×０.３μmの矩形の領域を形成する。
子は、以下のような手順によって形成される。先ず、図
８(a)に示すように、Ｎ型シリコン基板６１の全面にＮ
＋型不純物拡散層６２を形成した後、ＢＰＳＧで成る第
１層間絶縁膜６３で覆う。その後、第１層間絶縁膜６３
上における所定の位置に、ホトリソグラフィ法とドライ
エッチング法を用いて０.１８μm径のコンタクトホール
を穿ち、不純物拡散したポリシリコンを埋め込んでポリ
シリコンプラグ６４を形成する。そして、ホトリソグラ
フィ法とドライエッチング法を用いて、ポリシリコンプ
ラグ６４の上部に第１層間絶縁膜６３上に突出した０.
５５μm×０.３μmの矩形の領域を形成する。
【００６８】次に、図８(b)に示すように、ＣＶＤ法を
用いて膜厚１０００ÅのＮＳＧ(non-doped silicate gl
ass)を成膜し、エッチバックを行ってサイドウォール６
５を形成する。その後、アンモニア中においてＲＴＡ(R
apid Thermal Annealing)によって表面窒化処理を行
い、膜厚１２０ÅのＴa2Ｏ2薄膜をＣＶＤ法を用いて成
膜してキャパシタ絶縁膜６６とする。そして、Ｔa2Ｏ2
薄膜(キャパシタ絶縁膜)６６を安定化させるため、酸素
雰囲気中で５００℃〜７００℃,３０分間の焼成を行
う。そうした後に、図８(c)に示すように、膜厚１００
０ÅでＴaＳiＮ薄膜を形成してＴaＳiＮ上部電極６７と
する。
用いて膜厚１０００ÅのＮＳＧ(non-doped silicate gl
ass)を成膜し、エッチバックを行ってサイドウォール６
５を形成する。その後、アンモニア中においてＲＴＡ(R
apid Thermal Annealing)によって表面窒化処理を行
い、膜厚１２０ÅのＴa2Ｏ2薄膜をＣＶＤ法を用いて成
膜してキャパシタ絶縁膜６６とする。そして、Ｔa2Ｏ2
薄膜(キャパシタ絶縁膜)６６を安定化させるため、酸素
雰囲気中で５００℃〜７００℃,３０分間の焼成を行
う。そうした後に、図８(c)に示すように、膜厚１００
０ÅでＴaＳiＮ薄膜を形成してＴaＳiＮ上部電極６７と
する。
【００６９】尚、上記キャパシタ絶縁膜６６を安定化さ
せるための焼成の際にＴaＳiＮ上部電極６７が結晶化す
ることはなく、高温域で安定なアモルファス構造を維持
している。そのために、上記焼成によって、酸化物高誘
電体であるキャパシタ絶縁膜６６からＴaＳiＮ上部電極
６７側へ抜けようとする酸素が確実に遮断されるのであ
る。
せるための焼成の際にＴaＳiＮ上部電極６７が結晶化す
ることはなく、高温域で安定なアモルファス構造を維持
している。そのために、上記焼成によって、酸化物高誘
電体であるキャパシタ絶縁膜６６からＴaＳiＮ上部電極
６７側へ抜けようとする酸素が確実に遮断されるのであ
る。
【００７０】上記ＴaＳiＮ上部電極６７の成膜には反応
性スパッタ法を用いる。この反応性スパッタリングは、
ＡrとＮ2の混合ガスを用いたＲＦスパッタ装置で行う。
本実施の形態においては、Ｔaターゲットへの供給電力
を３００Ｗとする一方、Ｓiターゲットへの供給電力を
４００Ｗとし、混合ガス中におけるＮ2ガス流量比を１
０％とし、成膜圧力は４.０ｍTorrとした。そして、上
記条件で成膜したＴaＳiＮ薄膜の組成はＴa0.80Ｓi0.20
Ｎ0.59であることを、ＲＢＳを用いた測定によって確認
した。
性スパッタ法を用いる。この反応性スパッタリングは、
ＡrとＮ2の混合ガスを用いたＲＦスパッタ装置で行う。
本実施の形態においては、Ｔaターゲットへの供給電力
を３００Ｗとする一方、Ｓiターゲットへの供給電力を
４００Ｗとし、混合ガス中におけるＮ2ガス流量比を１
０％とし、成膜圧力は４.０ｍTorrとした。そして、上
記条件で成膜したＴaＳiＮ薄膜の組成はＴa0.80Ｓi0.20
Ｎ0.59であることを、ＲＢＳを用いた測定によって確認
した。
【００７１】その後、図８(d)に示すように、ホトリソ
グラフィ法とドライエッチング法を用いてキャパシタ絶
縁膜６６及びＴaＳiＮ上部電極６７のパターニングを行
い、ＣＶＤ法を用いて膜厚２０００ÅのオゾンＴＥＯＳ
膜を形成して第２層間絶縁膜６８とする。そうした後、
実際のＤＲＡＭ製造工程の条件を想定して、窒素雰囲気
中で５００℃〜６００℃,３０分間の焼成を行う。
グラフィ法とドライエッチング法を用いてキャパシタ絶
縁膜６６及びＴaＳiＮ上部電極６７のパターニングを行
い、ＣＶＤ法を用いて膜厚２０００ÅのオゾンＴＥＯＳ
膜を形成して第２層間絶縁膜６８とする。そうした後、
実際のＤＲＡＭ製造工程の条件を想定して、窒素雰囲気
中で５００℃〜６００℃,３０分間の焼成を行う。
【００７２】次に、上記第２層間絶縁膜６８におけるＴ
aＳiＮ上部電極６７上の所定の位置に、ホトリソグラフ
ィ法とドライエッチング法とを用いてコンタクトホール
を形成し、ＴaＳiＮ上部電極６７とコンタクトを取るた
めのＡl引き上げ電極６９を膜厚４０００Åで形成す
る。そして、ホトリソグラフィ法とドライエッチング法
とを用いてＡl引き上げ電極６９を成型して、図７に示
す高誘電体メモリ素子をモデル化したリーク電流特性評
価用素子が形成される。
aＳiＮ上部電極６７上の所定の位置に、ホトリソグラフ
ィ法とドライエッチング法とを用いてコンタクトホール
を形成し、ＴaＳiＮ上部電極６７とコンタクトを取るた
めのＡl引き上げ電極６９を膜厚４０００Åで形成す
る。そして、ホトリソグラフィ法とドライエッチング法
とを用いてＡl引き上げ電極６９を成型して、図７に示
す高誘電体メモリ素子をモデル化したリーク電流特性評
価用素子が形成される。
【００７３】このようにして形成されたリーク電流特性
評価用素子における焼成後のキャパシタ絶縁膜６６のリ
ーク電流を、電流−電圧測定方法によって測定した。そ
の場合の測定は、Ａl引き上げ電極６９とＮ＋型不純物
拡散層６２との間に電圧を印加することによって行っ
た。その結果、印加電圧１.０Ｖにおけるリーク電流は
１.２×１０-8Ａ/cm2であり、高誘電体キャパシタとし
て十分なリーク電流特性を有していることが確認され
た。
評価用素子における焼成後のキャパシタ絶縁膜６６のリ
ーク電流を、電流−電圧測定方法によって測定した。そ
の場合の測定は、Ａl引き上げ電極６９とＮ＋型不純物
拡散層６２との間に電圧を印加することによって行っ
た。その結果、印加電圧１.０Ｖにおけるリーク電流は
１.２×１０-8Ａ/cm2であり、高誘電体キャパシタとし
て十分なリーク電流特性を有していることが確認され
た。
【００７４】次に、本実施の形態における高誘電体メモ
リ素子をモデル化したリーク電流特性評価用素子と、従
来の高誘電体メモリ素子をモデル化したリーク電流特性
評価用素子(以下、比較サンプルと言う)との比較結果に
ついて述べる。図９(d)は、上記比較サンプルの断面図
である。
リ素子をモデル化したリーク電流特性評価用素子と、従
来の高誘電体メモリ素子をモデル化したリーク電流特性
評価用素子(以下、比較サンプルと言う)との比較結果に
ついて述べる。図９(d)は、上記比較サンプルの断面図
である。
【００７５】Ｎ型シリコン基板７１,Ｎ＋型不純物拡散
層７２,第１層間絶縁膜７３,ポリシリコンプラグ７４,
サイドウォール７５,キャパシタ絶縁膜７６,第２層間絶
縁膜７８およびＡl引き上げ電極７９は、図８(d)に示す
Ｎ型シリコン基板６１,Ｎ＋型不純物拡散層６２,第１層
間絶縁膜６３,ポリシリコンプラグ６４,サイドウォール
６５,キャパシタ絶縁膜６６,第２層間絶縁膜６８および
Ａl引き上げ電極６９と同じ構成を有している。
層７２,第１層間絶縁膜７３,ポリシリコンプラグ７４,
サイドウォール７５,キャパシタ絶縁膜７６,第２層間絶
縁膜７８およびＡl引き上げ電極７９は、図８(d)に示す
Ｎ型シリコン基板６１,Ｎ＋型不純物拡散層６２,第１層
間絶縁膜６３,ポリシリコンプラグ６４,サイドウォール
６５,キャパシタ絶縁膜６６,第２層間絶縁膜６８および
Ａl引き上げ電極６９と同じ構成を有している。
【００７６】さらに、上記比較サンプルにおいては、上
記キャパシタ絶縁膜７６上にＴiＮ上部電極７７が形成
されており、上記Ａl引き上げ電極７９とコンタクトが
取られている。
記キャパシタ絶縁膜７６上にＴiＮ上部電極７７が形成
されており、上記Ａl引き上げ電極７９とコンタクトが
取られている。
【００７７】上記比較サンプルは、次のような手順によ
って形成される。すなわち、本実施の形態におけるリー
ク電流特性評価用素子の作成手順と同じ手順によって、
図９(a)及び図９(b)に示すように、Ｎ型シリコン基板７
１上に、Ｎ＋型不純物拡散層７２,第１層間絶縁膜７３,
ポリシリコンプラグ７４,サイドウォール７５,キャパシ
タ絶縁膜７６が形成される。そして、キャパシタ絶縁膜
７６を安定化させるために焼成される。
って形成される。すなわち、本実施の形態におけるリー
ク電流特性評価用素子の作成手順と同じ手順によって、
図９(a)及び図９(b)に示すように、Ｎ型シリコン基板７
１上に、Ｎ＋型不純物拡散層７２,第１層間絶縁膜７３,
ポリシリコンプラグ７４,サイドウォール７５,キャパシ
タ絶縁膜７６が形成される。そして、キャパシタ絶縁膜
７６を安定化させるために焼成される。
【００７８】次に、図９(c)に示すように、ＣＶＤ法を
用いて膜厚１０００ÅでＴiＮ薄膜を形成してＴiＮ上部
電極７７とする。
用いて膜厚１０００ÅでＴiＮ薄膜を形成してＴiＮ上部
電極７７とする。
【００７９】続いて、本実施の形態におけるリーク電流
特性評価用素子の作成手順と同じ手順によって、図９
(d)に示すように、キャパシタ絶縁膜７６およびＴiＮ上
部電極７７のパターニングが行われた後、第２層間絶縁
膜７８およびＡl引き上げ電極７９が形成される。こう
して、ＴiＮ上部電極を有する従来の高誘電体メモリ素
子をモデル化した比較サンプルが形成される。
特性評価用素子の作成手順と同じ手順によって、図９
(d)に示すように、キャパシタ絶縁膜７６およびＴiＮ上
部電極７７のパターニングが行われた後、第２層間絶縁
膜７８およびＡl引き上げ電極７９が形成される。こう
して、ＴiＮ上部電極を有する従来の高誘電体メモリ素
子をモデル化した比較サンプルが形成される。
【００８０】このようにして形成された比較サンプルに
おける焼成後のキャパシタ絶縁膜７６のリーク電流を、
電流−電圧測定方法によって測定した。その結果、印加
電圧１.０Ｖにおけるリーク電流は４.１３×１０-6Ａ/c
m2であり、本実施の形態における高誘電体キャパシタを
用いた電流−電圧測定用素子に比較して約２桁程度のリ
ーク電流の増加が見られた。この値は、高誘電体キャパ
シタとして用いるには不十分な値である。尚、上記リー
ク電流の増加は、上記比較サンプルの上部電極はＴiＮ
で構成されているので、十分な酸素ガス遮蔽効果が得ら
れないためである。
おける焼成後のキャパシタ絶縁膜７６のリーク電流を、
電流−電圧測定方法によって測定した。その結果、印加
電圧１.０Ｖにおけるリーク電流は４.１３×１０-6Ａ/c
m2であり、本実施の形態における高誘電体キャパシタを
用いた電流−電圧測定用素子に比較して約２桁程度のリ
ーク電流の増加が見られた。この値は、高誘電体キャパ
シタとして用いるには不十分な値である。尚、上記リー
ク電流の増加は、上記比較サンプルの上部電極はＴiＮ
で構成されているので、十分な酸素ガス遮蔽効果が得ら
れないためである。
【００８１】これに対して、本実施の形態における強誘
電体メモリ素子をモデル化したリーク電流特性評価用素
子においては、上記上部電極を導電性および酸素ガス遮
断性を有するＴaＳiＮで形成している。したがって、こ
のＴaＳiＮ上部電極６７は、酸化物高誘電体薄膜である
キャパシタ絶縁膜６６の焼成の際にも結晶化することは
なく高温域で安定なアモルファス構造を維持して、Ｔa
ＳiＮ上部電極６７側に抜けようとする酸素ガスを確実
に遮断できるのである。
電体メモリ素子をモデル化したリーク電流特性評価用素
子においては、上記上部電極を導電性および酸素ガス遮
断性を有するＴaＳiＮで形成している。したがって、こ
のＴaＳiＮ上部電極６７は、酸化物高誘電体薄膜である
キャパシタ絶縁膜６６の焼成の際にも結晶化することは
なく高温域で安定なアモルファス構造を維持して、Ｔa
ＳiＮ上部電極６７側に抜けようとする酸素ガスを確実
に遮断できるのである。
【００８２】そして、このような本実施の形態における
リーク電流特性評価用素子が有する酸素ガス遮断機能
は、図７に示すようなＰt下部電極５０,酸化物高誘電体
薄膜５１およびＴaＳiＮ上部電極５２で構成されるキャ
パシタ部を有する高誘電体メモリ素子の場合でも同様に
機能することができる。したがって、本実施の形態によ
ればリーク電流特性の良好な高誘電体メモリ素子を得る
ことができるのである。
リーク電流特性評価用素子が有する酸素ガス遮断機能
は、図７に示すようなＰt下部電極５０,酸化物高誘電体
薄膜５１およびＴaＳiＮ上部電極５２で構成されるキャ
パシタ部を有する高誘電体メモリ素子の場合でも同様に
機能することができる。したがって、本実施の形態によ
ればリーク電流特性の良好な高誘電体メモリ素子を得る
ことができるのである。
【００８３】尚、上記実施の形態においては、上記Ｔa
ＳiＮ上部電極６７の形成にはスパッタ法を用いている
が、ＣＶＤ法等の他の方法を用いても一向に構わない。
また、上記実施の形態においては、酸素ガスのバリアメ
タルとしてＴaＳiＮを用いているが、この発明は、これ
に限定されるものではない。例えば、Ｚr,Ｎb,Ｍo,Ｈf,
Ｔa及びＷのうちの何れか一つとＳiとの窒化物、また
は、Ｚr,Ｎb,Ｍo,Ｈf,Ｔa及びＷのうちの何れかの組わ
せとＳiとの窒化物であっても、酸化物高誘電体からの
酸素ガスの抜けを防止でき、上記ＴaＳiＮとほぼ同様の
効果が期待できる。
ＳiＮ上部電極６７の形成にはスパッタ法を用いている
が、ＣＶＤ法等の他の方法を用いても一向に構わない。
また、上記実施の形態においては、酸素ガスのバリアメ
タルとしてＴaＳiＮを用いているが、この発明は、これ
に限定されるものではない。例えば、Ｚr,Ｎb,Ｍo,Ｈf,
Ｔa及びＷのうちの何れか一つとＳiとの窒化物、また
は、Ｚr,Ｎb,Ｍo,Ｈf,Ｔa及びＷのうちの何れかの組わ
せとＳiとの窒化物であっても、酸化物高誘電体からの
酸素ガスの抜けを防止でき、上記ＴaＳiＮとほぼ同様の
効果が期待できる。
【００８４】また、上記実施の形態においては、上記酸
素ガスのバリア層としてのＴaＳiＮ上部電極６７の組成
がＴa0.80Ｓi0.20Ｎ0.59である場合を例に説明している
が、酸素ガスバリアメタルをＭxＳi1-xＮyと表した場合
の各ｘ,ｙを種々変えて試験をした結果、０.７５≦ｘ≦
０.９５、０＜ｙ≦１.３であれば、水素ガス遮断効果が
得られることが確認された。但し、Ｍは、Ｚr,Ｎb,Ｍo,
Ｈf,ＴaおよびＷのうちの何れかである。
素ガスのバリア層としてのＴaＳiＮ上部電極６７の組成
がＴa0.80Ｓi0.20Ｎ0.59である場合を例に説明している
が、酸素ガスバリアメタルをＭxＳi1-xＮyと表した場合
の各ｘ,ｙを種々変えて試験をした結果、０.７５≦ｘ≦
０.９５、０＜ｙ≦１.３であれば、水素ガス遮断効果が
得られることが確認された。但し、Ｍは、Ｚr,Ｎb,Ｍo,
Ｈf,ＴaおよびＷのうちの何れかである。
【００８５】
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体メモリ素子は、下部電極,酸化物高誘電
体薄膜あるいは酸化物強誘電体薄膜,上部電極を含むキ
ャパシタ上に、導電性および水素ガス遮断性を有し、且
つ、高温域で安定なアモルファス構造を有するバリア層
を備えたので、層間絶縁膜を形成する場合に発生する水
素ガスやＭＯＳ特性修復時に使用される水素ガスが上記
酸化物高誘電体薄膜あるいは酸化物強誘電体薄膜側へ侵
入することを、上記バリア層によって遮断できる。した
がって、上記水素ガスによる酸化物誘電体薄膜界面に対
する還元作用を防止でき、上記上部電極と酸化物誘電体
薄膜との剥離および上記酸化物誘電体薄膜を含むキャパ
シタの特性劣化を回避できる。
る発明の半導体メモリ素子は、下部電極,酸化物高誘電
体薄膜あるいは酸化物強誘電体薄膜,上部電極を含むキ
ャパシタ上に、導電性および水素ガス遮断性を有し、且
つ、高温域で安定なアモルファス構造を有するバリア層
を備えたので、層間絶縁膜を形成する場合に発生する水
素ガスやＭＯＳ特性修復時に使用される水素ガスが上記
酸化物高誘電体薄膜あるいは酸化物強誘電体薄膜側へ侵
入することを、上記バリア層によって遮断できる。した
がって、上記水素ガスによる酸化物誘電体薄膜界面に対
する還元作用を防止でき、上記上部電極と酸化物誘電体
薄膜との剥離および上記酸化物誘電体薄膜を含むキャパ
シタの特性劣化を回避できる。
【００８６】さらに、上記バリア層は、上記酸化物誘電
体薄膜を結晶化させるための焼成温度で結晶化すること
がなくアモルファス状態を保ち、効果的に上記水素ガス
の遮断効果を発揮することができる。さらに、上記バリ
ア層は、導電性を有しているので電極取り出し口の開口
を設ける必要がなく、上記酸化物誘電体薄膜を十分保護
しつつ引き出し用の配線との良好なコンタクトを取るこ
とができる。
体薄膜を結晶化させるための焼成温度で結晶化すること
がなくアモルファス状態を保ち、効果的に上記水素ガス
の遮断効果を発揮することができる。さらに、上記バリ
ア層は、導電性を有しているので電極取り出し口の開口
を設ける必要がなく、上記酸化物誘電体薄膜を十分保護
しつつ引き出し用の配線との良好なコンタクトを取るこ
とができる。
【００８７】また、請求項２に係る発明の半導体メモリ
素子における上記バリア層は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタルおよびタングステンのう
ちの何れか一つとシリコンとの窒化物薄膜、あるいは、
上記ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れかの組み合わせと
シリコンとの窒化物薄膜であるので、導電性および水素
ガス遮断性を有し、且つ、高温域で安定なアモルファス
構造を有するバリア層を、容易に形成できる。
素子における上記バリア層は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタルおよびタングステンのう
ちの何れか一つとシリコンとの窒化物薄膜、あるいは、
上記ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れかの組み合わせと
シリコンとの窒化物薄膜であるので、導電性および水素
ガス遮断性を有し、且つ、高温域で安定なアモルファス
構造を有するバリア層を、容易に形成できる。
【００８８】また、請求項３に係る発明の半導体メモリ
素子における上記バリア層は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタル及びタングステンをＭと
表記し、上記シリコンをＳiと表記し、窒素をＮと表記
した場合に、ＭxＳi1-xＮyで表され、且つ、０.７５≦
ｘ≦０.９５，０＜ｙ≦１.３である材料で形成されてい
るので、良好な導電性および水素ガス遮断性を有すると
共に、高温域で安定なアモルファス構造を有するバリア
層を得ることができる。
素子における上記バリア層は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタル及びタングステンをＭと
表記し、上記シリコンをＳiと表記し、窒素をＮと表記
した場合に、ＭxＳi1-xＮyで表され、且つ、０.７５≦
ｘ≦０.９５，０＜ｙ≦１.３である材料で形成されてい
るので、良好な導電性および水素ガス遮断性を有すると
共に、高温域で安定なアモルファス構造を有するバリア
層を得ることができる。
【００８９】また、請求項４に係る発明の半導体メモリ
素子は、酸化物高誘電体薄膜上に、導電性および酸素ガ
ス遮断性を有し、且つ、高温域で安定なアモルファス構
造を有する上部電極を備えたので、上記酸化物高誘電体
薄膜の焼成時に、上記上部電極の酸素ガス遮断性によっ
て上記酸化物高誘電体薄膜から酸素ガスが抜けることを
防止できる。したがって、上記酸素ガスの抜けによる上
記酸化物高誘電体薄膜のリーク電流特性の劣化を回避で
きる。
素子は、酸化物高誘電体薄膜上に、導電性および酸素ガ
ス遮断性を有し、且つ、高温域で安定なアモルファス構
造を有する上部電極を備えたので、上記酸化物高誘電体
薄膜の焼成時に、上記上部電極の酸素ガス遮断性によっ
て上記酸化物高誘電体薄膜から酸素ガスが抜けることを
防止できる。したがって、上記酸素ガスの抜けによる上
記酸化物高誘電体薄膜のリーク電流特性の劣化を回避で
きる。
【００９０】さらに、上記上部電極は、上記酸化物高誘
電体薄膜の焼成温度で結晶化されることがなくアモルフ
ァス状態を保ち、上記酸化物高誘電体薄膜からの上記酸
素ガスの抜け防止を効果的に発揮でき。
電体薄膜の焼成温度で結晶化されることがなくアモルフ
ァス状態を保ち、上記酸化物高誘電体薄膜からの上記酸
素ガスの抜け防止を効果的に発揮でき。
【００９１】また、請求項５に係る発明の半導体メモリ
素子における上記上部電極は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタルおよびタングステンのう
ちの何れか一つとシリコンとの窒化物薄膜、あるいは、
上記ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れかの組み合わせと
シリコンとの窒化物薄膜であるので、導電性および酸素
ガス遮断性を有し、且つ、高温域で安定なアモルファス
構造を有する上部電極を、容易に形成できる。
素子における上記上部電極は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタルおよびタングステンのう
ちの何れか一つとシリコンとの窒化物薄膜、あるいは、
上記ジルコニウム,ニオブ,モリブデン,ハフニウム,タン
タルおよびタングステンのうちの何れかの組み合わせと
シリコンとの窒化物薄膜であるので、導電性および酸素
ガス遮断性を有し、且つ、高温域で安定なアモルファス
構造を有する上部電極を、容易に形成できる。
【００９２】また、請求項６に係る発明の半導体メモリ
素子における上記上部電極は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタル及びタングステンをＭと
表記し、上記シリコンをＳiと表記し、窒素をＮと表記
した場合に、ＭxＳi1-xＮyで表され、且つ、０.７５≦
ｘ≦０.９５，０＜ｙ≦１.３である材料で形成されてい
るので、良好な導電性および酸素ガス遮断性を有すると
共に、高温域で安定なアモルファス構造を有する上部電
極を形成できる。
素子における上記上部電極は、ジルコニウム,ニオブ,モ
リブデン,ハフニウム,タンタル及びタングステンをＭと
表記し、上記シリコンをＳiと表記し、窒素をＮと表記
した場合に、ＭxＳi1-xＮyで表され、且つ、０.７５≦
ｘ≦０.９５，０＜ｙ≦１.３である材料で形成されてい
るので、良好な導電性および酸素ガス遮断性を有すると
共に、高温域で安定なアモルファス構造を有する上部電
極を形成できる。
【図１】この発明の半導体メモリ素子の一例としての強
誘電体メモリ素子における断面図である。
誘電体メモリ素子における断面図である。
【図２】図１に示す強誘電体メモリ素子の形成手順を示
す図である。
す図である。
【図３】図１に示す強誘電体メモリ素子における外部電
界−分極ヒステリシスループを示す図である。
界−分極ヒステリシスループを示す図である。
【図４】従来の強誘電体メモリ素子における断面図であ
る。
る。
【図５】図４に示す従来の強誘電体メモリ素子の形成手
順を示す図である。
順を示す図である。
【図６】図４に示す従来の強誘電体メモリ素子における
外部電界−分極ヒステリシスループを示す図である。
外部電界−分極ヒステリシスループを示す図である。
【図７】この発明の半導体メモリ素子の一例としての高
誘電体メモリ素子における断面図である。
誘電体メモリ素子における断面図である。
【図８】図７に示す高誘電体メモリ素子をモデル化した
リーク電流特性評価用素子の形成手順を示す図である。
リーク電流特性評価用素子の形成手順を示す図である。
【図９】従来の高誘電体メモリ素子をモデル化したリー
ク電流特性評価用素子の形成手順を示す図である。
ク電流特性評価用素子の形成手順を示す図である。
１,４１…第１導電型シリコン基板、２,４２…ゲート酸
化膜、３,４,４３,４４…第２導電型不純物拡散領域、
５,４５,６３…第１層間絶縁膜、 ８,４８…コンタ
クトプラグ、１０,５０…Ｐt下部電極、 １１
…酸化物強誘電体薄膜、１２…Ｐt上部電極、
１３…ＴaＳiＮバリアメタル層、１５,５３,６
８…第２層間絶縁膜、 １６,５４…Ａlプレート線、１
７,５５…第３層間絶縁膜、 １８,５６…Ａlビッ
ト線、５１…酸化物高誘電体薄膜、 ５２,６７
…ＴaＳiＮ上部電極、６１…Ｎ型シリコン基板、
６２…Ｎ＋型不純物拡散層、６４…ポリシリコンプ
ラグ、 ６６…キャパシタ絶縁膜、６９…Ａl引
き上げ電極。
化膜、３,４,４３,４４…第２導電型不純物拡散領域、
５,４５,６３…第１層間絶縁膜、 ８,４８…コンタ
クトプラグ、１０,５０…Ｐt下部電極、 １１
…酸化物強誘電体薄膜、１２…Ｐt上部電極、
１３…ＴaＳiＮバリアメタル層、１５,５３,６
８…第２層間絶縁膜、 １６,５４…Ａlプレート線、１
７,５５…第３層間絶縁膜、 １８,５６…Ａlビッ
ト線、５１…酸化物高誘電体薄膜、 ５２,６７
…ＴaＳiＮ上部電極、６１…Ｎ型シリコン基板、
６２…Ｎ＋型不純物拡散層、６４…ポリシリコンプ
ラグ、 ６６…キャパシタ絶縁膜、６９…Ａl引
き上げ電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 原 徹 東京都世田谷区等々力１−32−20
Claims (6)
- 【請求項１】 下部電極,酸化物高誘電体薄膜あるいは
酸化物強誘電体薄膜,上部電極を含むキャパシタと、 上記キャパシタ上に、導電性および水素ガス遮断性を有
し、且つ、高温域で安定なアモルファス構造を有するバ
リア層を備えたことを特徴とする半導体メモリ素子。 - 【請求項２】 請求項１に記載の半導体メモリ素子にお
いて、 上記バリア層は、ジルコニウム,ニオブ,モリブデン,ハ
フニウム,タンタルおよびタングステンのうちの何れか
一つとシリコンとの窒化物薄膜、あるいは、上記ジルコ
ニウム,ニオブ,モリブデン,ハフニウム,タンタルおよび
タングステンのうちの何れかの組み合わせとシリコンと
の窒化物薄膜であることを特徴とする半導体メモリ素
子。 - 【請求項３】 請求項２に記載の半導体メモリ素子にお
いて、 上記バリア層は、上記ジルコニウム,ニオブ,モリブデ
ン,ハフニウム,タンタルおよびタングステンをＭと表記
し、上記シリコンをＳiと表記し、窒素をＮと表記した
場合に、ＭxＳi1-xＮyで表され、且つ、０.７５≦ｘ≦
０.９５，０＜ｙ≦１.３である材料で形成されているこ
とを特徴とする半導体メモリ素子。 - 【請求項４】 順次積層された下部電極および酸化物高
誘電体薄膜と、 上記酸化物高誘電体薄膜上に、導電性および酸素ガス遮
断性を有し、且つ、高温域で安定なアモルファス構造を
有する上部電極を備えたことを特徴とする半導体メモリ
素子。 - 【請求項５】 請求項４に記載の半導体メモリ素子にお
いて、 上記上部電極は、ジルコニウム,ニオブ,モリブデン,ハ
フニウム,タンタルおよびタングステンのうちの何れか
一つとシリコンとの窒化物薄膜、あるいは、上記ジルコ
ニウム,ニオブ,モリブデン,ハフニウム,タンタルおよび
タングステンのうちの何れかの組み合わせとシリコンと
の窒化物薄膜であることを特徴とする半導体メモリ素
子。 - 【請求項６】 請求項５に記載の半導体メモリ素子にお
いて、 上記上部電極は、上記ジルコニウム,ニオブ,モリブデ
ン,ハフニウム,タンタルおよびタングステンをＭと表記
し、上記シリコンをＳiと表記し、窒素をＮと表記した
場合に、ＭxＳi1-xＮyで表され、且つ、０.７５≦ｘ≦
０.９５，０＜ｙ≦１.３である材料で形成されているこ
とを特徴とする半導体メモリ素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29235497A JP3542704B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体メモリ素子 |
| US09/176,508 US6246082B1 (en) | 1997-10-24 | 1998-10-21 | Semiconductor memory device with less characteristic deterioration of dielectric thin film |
| TW087117403A TW413807B (en) | 1997-10-24 | 1998-10-21 | Semiconductor memory device with less characteristic deterioration of dielectric thin film |
| EP98308639A EP0911871B1 (en) | 1997-10-24 | 1998-10-22 | Semiconductor memory device with ferroelectric thin film |
| DE69833168T DE69833168T2 (de) | 1997-10-24 | 1998-10-22 | Halbleiter-Speicherbauteil mit ferroelektrischem Dünnfilm |
| KR1019980044474A KR19990037319A (ko) | 1997-10-24 | 1998-10-23 | 유전체 박막의 특성 열화가 적은 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29235497A JP3542704B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126883A true JPH11126883A (ja) | 1999-05-11 |
| JP3542704B2 JP3542704B2 (ja) | 2004-07-14 |
Family
ID=17780723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29235497A Expired - Fee Related JP3542704B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体メモリ素子 |
Country Status (6)
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|---|---|
| US (1) | US6246082B1 (ja) |
| EP (1) | EP0911871B1 (ja) |
| JP (1) | JP3542704B2 (ja) |
| KR (1) | KR19990037319A (ja) |
| DE (1) | DE69833168T2 (ja) |
| TW (1) | TW413807B (ja) |
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| JP2011228462A (ja) * | 2010-04-19 | 2011-11-10 | Taiyo Yuden Co Ltd | 薄膜キャパシタ |
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