JP3548488B2 - 強誘電体を用いた半導体装置の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 33
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000000126 substance Substances 0.000 title 1
- 239000001257 hydrogen Substances 0.000 claims description 67
- 229910052739 hydrogen Inorganic materials 0.000 claims description 67
- 238000010438 heat treatment Methods 0.000 claims description 62
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 55
- 239000012298 atmosphere Substances 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 22
- 239000007789 gas Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 9
- 239000011232 storage material Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910021341 titanium silicide Inorganic materials 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 229910008484 TiSi Inorganic materials 0.000 description 13
- 150000002431 hydrogen Chemical class 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 239000010410 layer Substances 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 3
- -1 hydrogen compound Chemical class 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052776 Thorium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの構造と製造方法に関し、特に強誘電体を用いたメモリーに応用して好適なデバイスの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
文献名：Ｋｅｉｋｏ Ｋｕｓｈｉｄａ−Ａｂｄｅｌｇｈａｆａｒ， Ｈｉｒｏｓｈｉ Ｍｉｋｉ， Ｋａｚｕｙｏｓｈｉ Ｔｏｒｉｉ， ａｎｄ Ｙｏｓｈｉｈｉｓａ Ｆｕｊｉｓａｋｉ； Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．， Ｖｏｌ．６９， ｐ．ｐ．３１８８−３１９０ （１９９６）
現在の半導体デバイスの製造プロセスでは、Ｈ２ガス中で熱処理する工程が必須である。Ｈ２ガス中で熱処理することにより、ＭＯＳＦＥＴに代表されるようなデバイスの特性を安定化させ、信頼性を向上させる重要な工程として広く実施されている。
【０００３】
一方で、メモリー（記憶素子）特に強誘電体メモリーへの応用が検討されている強誘電体材料にＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（以降：ＰＺＴ）がある。ＰＺＴを使用した強誘電体メモリーのキャパシター部分では、電極としてＰｔを使用するのが一般的である。文献に示されているように、Ｐｔ／ＰＺＴ／Ｐｔ積層構造では、ＰＺＴがＨ２ガス中の熱処理により膜質が変化する。この変化により、強誘電体キャパシターのヒステリシス特性が劣化する。
【０００４】
また、前述したＰＺＴ以外にも、強誘電体材料や高誘電体材料として多くの材料が半導体デバイスへの応用を目指して鋭意研究されている。強誘電体材料の例としては、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｐｂ５Ｇｅ３Ｏ１１、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＸＳｒ１−ＸＴｉＯ３等がある。更に、高誘電体材料の例として、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、等がある。
【０００５】
【発明が解決しようとする課題】
これらの材料は、全て酸化物であるという特徴を持っている。上述したＰＺＴのみならずこれらの酸化物材料は、Ｈ２ガス中等の還元性雰囲気で熱処理すると、還元反応によって酸素が脱離し、酸化物材料の組成が変わってしまうという問題点がある。
【０００６】
例えば、ＰＺＴを使用した強誘電体メモリーでは、前述したＨ２ガス中での熱処理をすると、膜質が変化して、メモリーとしての特性、特にヒステリシス特性が劣化してしまう。しかしながら、 Ｈ２ガス中での熱処理を行わないと、トランジスター等他の素子の特性が安定しないという問題が残る。
【０００７】
このため、上述した材料を強誘電体メモリー等に応用しようとする場合、従来の製造プロセスをそのまま用いることができないという問題点があった。
【０００８】
【課題を解決するための手段】
本発明は、半導体装置の構造であって、基板上にＭＯＳトランジスタが形成されており、そのＭＯＳトランジスタ上の近傍に、層間絶縁膜を介して配線として用いられる水素吸蔵材料が配置されていることを特徴としている。この水素吸蔵材料を、水素を含む雰囲気中で熱処理することによって水素を吸蔵させる。その後、水素を含まない雰囲気中で熱処理することによって、水素吸蔵材料が吸蔵していた水素を放出させることにより基板上に形成されたＭＯＳトランジスタ等の素子に水素を供給し、その特性を安定させることができるのである。よって、半導体製造プロセス終了後に、水素雰囲気中で熱処理する必要がなくなり、強誘電体メモリー等のヒステリシス特性が劣化することを防ぐことができる。
【０００９】
また、本発明では、半導体装置の製造方法であって、基板上にＭＯＳトランジスタを形成する工程と、そのＭＯＳトランジスタのソース・ドレイン及びゲート電極の上部に水素吸蔵化合物、より詳しくは水素吸蔵シリサイドを形成し、その水素吸蔵シリサイドを、水素を含む雰囲気中で水素を吸蔵させるための熱処理工程を施すことを特徴としている。このシリサイドは、Ｔａ、Ｔｉ、Ｚｒ、Ｆｅ、Ｃｒ、Ｌａ、Ｔｈから選ばれた１つの金属とＳｉとのシリサイドである。その後の工程で、水素を含まない雰囲気中で熱処理することによって、水素を吸蔵していたシリサイドから水素を放出させＭＯＳトランジスタ等の素子に水素を供給し、その特性を安定させることができるのである。よって、上述した課題を解決できるのである。
【００１０】
【実施の形態】
本発明の目的は、上述した強誘電体材料や高誘電体材料を半導体デバイスに応用するために、従来の製造プロセスに代り、Ｈ２ガス中での熱処理を行わずとも、例えば代表的な半導体デバイスであるＭＯＳＦＥＴのゲート酸化膜近傍の不対結合手に水素を供給し、結果として不対結合手の密度を減らすことができる構造及び製造方法を提供するものである。
【００１１】
以下、各実施の形態を説明するが、理解を容易にするために強誘電体材料や高誘電体材料から、一例としてＰＺＴをとりあげて説明する。したがって、ＰＺＴ以外にも上述した材料を用いた構造や製造方法に適用できることは言うまでもない。
【００１２】
（第１の実施の形態）
以下に本発明の第１の実施の形態を、図１及び図２を参照しながら詳細に説明する。本実施の形態では、ｐ型の伝導領域内に形成してあるＮＭＯＳの上部に層間絶縁膜を介して強誘電体容量を形成する製造方法及びその結果として完成された構造について示す。
【００１３】
まず公知の方法によりソース・ドレイン領域と、ゲート酸化膜（図示せず）とゲート電極からなるＭＯＳトランジスタを形成する。次に、第１層間絶縁膜をＣＶＤ法等で堆積する。次に、第１層間絶縁膜に公知のフォトリソグラフィー法及びエッチング法により、ソース・ドレイン領域に至るコンタクトホールを形成する。次に、コンタクトホールをＷ等の金属材料で埋め込みを行う。（図１（ａ）参照）
次に、Ｔａを配線材料として第１層間絶縁膜上に形成し、公知の方法によりパターニングを行う。パターニング時は、Ｔａ配線がなるべくＭＯＳトランジスタの近傍に延在するようにするのが望ましい。その後、水素を含む雰囲気例えば、Ｈ２、ＮＨ３のうちどちらか一方もしくは両方を含む雰囲気で５００℃から９００℃の温度範囲で熱処理を施す。さらにその雰囲気中にＡｒ、Ｎ２のうちどちらか一方もしくは両方を混ぜた雰囲気としても良い。より好適には、上述した雰囲気中にて６００℃、３０分間の熱処理を施すのが良い。
【００１４】
Ｔａは、広く知られているように水素吸蔵金属なので、この熱処理によりＴａは水素を吸蔵することができる。これらの材料は、侵入型水素吸蔵材料（金属や化合物）と呼ばれており、水素原子が材料の格子の隙間に侵入して、水素を吸蔵する特性を持つ。
【００１５】
この後、第２層間絶縁膜をＣＶＤ法等で形成する。ここで、Ｔａはダミーではなく、あくまでも配線の一部として機能していることに注意されたい。（図１（ｂ）参照）
次に、パターニングされたＴａ配線層と、強誘電体容量の下部電極の間を接続するためのコンタクトホールを形成する（図示せず）。その後、コンタクトホールをＷ等の金属材料で埋め込んで金属プラグを形成する。次に、公知の方法により下部電極、強誘電体膜（高誘電体膜）、上部電極の３層からなる強誘電体容量（高誘電体容量）を形成する。この時、先に述べた金属プラグと、強誘電体容量の下部電極が電気的に接続される。そして、第３層間絶縁膜をＣＶＤ法等で形成する。次に、強誘電体容量の上部電極に達するコンタクトホールを開口し、Ｗ等の金属材料で埋め込む。（図２（ｃ）参照）
次に、Ａｌ合金等からなる配線材料を、公知のスパッタ法等により形成した後、公知の方法によりパターニングを施す。その後、窒化膜等からなる表面保護膜をプラズマＣＶＤ法等により形成する（図２（ｄ）参照）。
【００１６】
通常工程では、上述したプロセスを終了する前に、水素を含む雰囲気で３５０℃から４５０℃の温度範囲で熱処理を施し、水素をＭＯＳトランジスタのゲート電極周り等に供給し、プロセスによって生じたＳｉの不対結合手に水素原子を結合させることにより特性を安定させる。
【００１７】
しかしながら、本発明では、水素を吸蔵したＴａをＭＯＳトランジスタの近傍に配置している。そのために、Ａｌ配線層を形成する前に、水素を含む雰囲気での熱処理の代替として、Ａｒ、Ｎ２などの不活性ガス中で、例えば５００℃から９００℃で熱処理することにより、Ｔａ中に吸蔵されている水素をＭＯＳトランジスタのゲート電極周り等に供給することができる。この熱処理は、より好適には急速加熱処理（ＲＴＡ）で６００℃、３０秒程度行うのが望ましい。この熱処理により、ＰＺＴ等の強誘電体材料（高誘電体材料）には水素は供給されず、還元されることがない。このため、良好なヒステリシス特性を維持した強誘電体容量（高誘電体容量）が形成できるのである。工程を簡略化するためには、この熱処理を、強誘電体膜（高誘電体膜）の成膜工程での熱処理など既存の熱処理で代替できる。
【００１８】
従来のプロセス行程では、水素を含む雰囲気での熱処理を行わないままの状態では、ＮＭＯＳのゲート酸化膜近傍にＳｉの不対結合手が多量に存在している。この状態ではゲート電圧が半導体基板にかかりにくいため、ＮＭＯＳのしきい値が変動する。また、チャネルの不対結合手は電子の移動度を低下させるためＮＭＯＳのｏｎ／ｏｆｆ比が低下するなど特性が劣化する。
【００１９】
Ｈ２ガス中での熱処理は、不対結合手にＨ＋イオンを結合させ電子的に不活性にする処理である。このため、しきい値の変動や移動度の低下を防ぐことができる。
【００２０】
本発明は、ＭＯＳトランジスタのゲート電極の近傍に、水素を吸蔵したＴａ配線を配置し、水素を含まない雰囲気での熱処理で、ＭＯＳトランジスタのゲート電極の近傍にＨ＋イオンを供給して不対結合手を不活性にできる構造を有するものである。
【００２１】
従って、強誘電体膜形成後に水素を含む雰囲気の熱処理が必要ないため、良好なヒステリシス特性を維持した強誘電体容量が実現できるのである。
【００２２】
以上の説明から明らかなように、本発明の構造ではＴａ配線をＭＯＳトランジスタの上の近傍に層間絶縁膜を介して配置することにより、プロセス終了時に行う熱処理の雰囲気が水素を含まない熱処理でも、水素を含む雰囲気の熱処理と同等の効果を得ることができる。
【００２３】
また、図３に示すように、図２（ｄ）のＷで形成した部分をＴａで形成しても同等の効果があることは自明である。強誘電体材料近傍のＷをＴａで置き換える場合は、Ｔａ成膜後水素を含む雰囲気に曝さないことが重要である。
【００２４】
更に、水素吸蔵金属としてＴａ以外の材料、例えば、他の侵入型水素化合物を形成する金属を使用しても同様の効果が得られることは自明である。侵入型水素化合物を形成する金属としては、Ｔａ， Ｔｉ， Ｚｒ， Ｆｅ， Ｃｒ， Ｌａ， Ｔｈなどの他、これらの材料をひとつ以上含む合金がある。
【００２５】
以上のように第１の実施の形態によれば、プロセス終了時に水素を含む雰囲気の熱処理をせずにＭＯＳトランジスタの動作を安定することができるのである。また、ＭＯＳトランジスタの特性と強誘電体容量の特性をどちらも損なうことなく形成することができるのである。
【００２６】
（第２の実施の形態）
以下に本発明の第２の実施の形態について、図４及び図５を参照しながら詳細に説明する。本実施の形態では、ｐ型の伝導領域内に形成してあるＮＭＯＳトランジスタの上部に層間絶縁膜を介して形成した強誘電体容量が形成された構成について示す。
【００２７】
公知の方法によりソース・ドレイン領域とゲート電極からなるＭＯＳトランジスタを形成し、Ｔｉサリサイドプロセスを行った後の基板断面を図４（ａ）に示す。Ｔｉサリサイドプロセスは、例えば、Ｔｉをソース・ドレイン領域と、ゲート電極上に、３０ｎｍ程度成膜した後、第１熱処理として急速加熱処理（ＲＴＰ）により窒素雰囲気中で約６５０℃、３０秒間程度の熱処理を行い、ＳｉとＴｉを反応させシリサイド化させる。その後、未反応のＴｉを例えばＮＨ３ＯＨ＋Ｈ２Ｏ２水溶液中に浸して除去し、再度、第２熱処理としてＲＴＰにより窒素雰囲気中で８００℃、１０秒間程度の熱処理を施し、低抵抗化する。この熱処理により、ゲート電極上とソース・ドレイン領域上に膜厚５０ｎｍのＴｉＳｉ２が形成される。
【００２８】
この後、ＴｉＳｉ２を、水素を含む雰囲気で熱処理をしてＴｉＳｉ２に水素を吸蔵させる。水素を含む雰囲気とは、例えば、Ｈ２、ＮＨ３のうちどちらか一方もしくは両方を含む雰囲気である。更に、それらにＡｒ、Ｎ２のうちどちらか一方、もしくは両方を混ぜた雰囲気であっても良い。次に、例えば５００℃から９００℃の温度範囲で熱処理を施す。より好適には、６００℃で３０分間の熱処理を施すのが良い。この熱処理によりＴｉＳｉ２は水素を吸蔵することができる。
【００２９】
また、ＴｉＳｉ２の水素を含む雰囲気での熱処理を、上述したＴｉＳｉ２の形成プロセスの第２熱処理（ＲＴＰ）の条件を窒素雰囲気中から水素を含む雰囲気に換えて行っても良い。この場合は、工程数を削減できるという効果がある。
【００３０】
ＴｉＳｉ２に水素を吸蔵させた後、上層に第１層間絶縁膜を堆積する。次に、第１層間絶縁膜に、ＭＯＳトランジスタのソース・ドレイン領域にいたるコンタクトホールを形成する。そして、そのコンタクトホールをＷ等からなる金属で埋め込み、ソース・ドレイン領域のＴｉＳｉ２上に、金属プラグを形成する。その後、第１層間絶縁膜上に、Ｗ等からなる配線層を公知の方法で形成し、コンタクトホール内のＷとの接続をする。次に、上層に第２層間絶縁膜を形成する（図４（ｂ）参照）。
【００３１】
次に、第２層間絶縁膜に、上述したＷ等からなる配線層にいたるコンタクトホールを形成する。そして、そのコンタクトホールをＷ等からなる金属で埋め込み、配線層上に金属プラグを形成する。そして、金属プラグ上に下部電極／強誘電体膜（高誘電体膜）／上部電極からなる容量部を形成し、誘電体容量部の下部電極と金属プラグとの電気的導通を得る。
【００３２】
さらに、その上層に第３層間絶縁膜を形成する。該第３層間絶縁膜に誘電体容量部の上部電極にいたるコンタクトホールを形成する。その後、そのコンタクトホールをＷ等の金属で埋め込み、金属プラグを形成する（図５（ｃ）参照）。
【００３３】
その後、公知の方法でＡｌ配線を形成し、表面保護膜を堆積する（図５（ｄ）参照）。
【００３４】
通常工程では、プロセス終了前に水素を含む雰囲気で３５０℃から４５０℃の温度範囲で熱処理を施し、水素をＭＯＳトランジスタのゲート電極周りに供給する。この処理により、製造プロセスによって生じたＳｉの不対結合手に、水素原子を結合させる。本発明では、水素を吸蔵したＴｉＳｉ２をＭＯＳトランジスタの近傍に配置しているため、水素を含む雰囲気の熱処理が必要無く、Ａｒ、Ｎ２などの不活性ガス中で熱処理することができる。
【００３５】
不活性ガス中で熱処理した場合、水素を吸蔵したＴｉＳｉ２から水素が放出され、近傍のＭＯＳトランジスタのゲート電極周りに供給することができる。この熱処理は、Ａｌ配線層を形成する前に、例えば７００℃から９００℃の温度範囲で、行うのが良い。より好適には、急速加熱処理（ＲＴＡ）にて、７５０℃程度で３０秒以上行うのが望ましい。この熱処理により、ＰＺＴなどの強誘電体材料が還元されることなく良好なヒステリシス特性を維持した強誘電体容量が形成できる。
【００３６】
水素を含む雰囲気での熱処理を行わない状態では、ＮＭＯＳのゲート酸化膜近傍にはＳｉの不対結合手が多量に存在している。この状態ではゲート電圧が半導体基板に掛かりにくいため、ＮＭＯＳのしきい値が変動する。また、チャネルの不対結合手は電子の移動度を低下させるためＮＭＯＳのｏｎ／ｏｆｆ比が低下する。
【００３７】
Ｈ２ガス中での熱処理は、不対結合手にＨ＋イオンを結合させ電子的に不活性にしている。このため、しきい値の変動や移動度の低下を防ぐことができる。
【００３８】
本発明は、ゲートの周りに水素を吸蔵したＴｉＳｉ２を配置し、水素を含む雰囲気以外の熱処理でゲート近傍にＨ＋イオンを発生させ不対結合手を不活性にする構造である。従って、強誘電体膜形成後に水素を含む雰囲気の熱処理が必要ないため、良好なヒステリシス特性を維持した強誘電体容量が実現できる。
【００３９】
以上の説明で明らかなように、本発明の構造ではＴｉＳｉ２をＭＯＳトランジスタの近傍に配置することにより、プロセス終了時に行う熱処理の雰囲気が水素を含まない場合でも水素を含む雰囲気の熱処理と同等の効果を得ることができる。
【００４０】
以上のように第２の実施の形態によれば、第１の実施の形態による効果に加え、水素吸蔵材料として、特別に新たな材料を用いることなく、従来から使用している材料であるＴｉＳｉ２をそのまま使用できるという効果もある。
【００４１】
【発明の効果】
以上、実施例を挙げて詳細に説明したように、本発明によれば、ＭＯＳトランジスタの特性を損なうことなく、優れた特性の強誘電体容量を得ることができるため、強誘電体メモリを従来の半導体デバイスに、混載することが可能となる効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の、第１の実施の形態を説明するための工程断面図（１）である。
【図２】本発明の、第１の実施の形態を説明するための工程断面図（２）である。
【図３】本発明の、第１の実施の形態の変形例を説明するための断面図である。
【図４】本発明の、第２の実施の形態を説明するための工程断面図（１）である。
【図５】本発明の、第２の実施の形態を説明するための工程断面図（２）である。
【発明の属する技術分野】
本発明は、半導体デバイスの構造と製造方法に関し、特に強誘電体を用いたメモリーに応用して好適なデバイスの構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
文献名：Ｋｅｉｋｏ Ｋｕｓｈｉｄａ−Ａｂｄｅｌｇｈａｆａｒ， Ｈｉｒｏｓｈｉ Ｍｉｋｉ， Ｋａｚｕｙｏｓｈｉ Ｔｏｒｉｉ， ａｎｄ Ｙｏｓｈｉｈｉｓａ Ｆｕｊｉｓａｋｉ； Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．， Ｖｏｌ．６９， ｐ．ｐ．３１８８−３１９０ （１９９６）
現在の半導体デバイスの製造プロセスでは、Ｈ２ガス中で熱処理する工程が必須である。Ｈ２ガス中で熱処理することにより、ＭＯＳＦＥＴに代表されるようなデバイスの特性を安定化させ、信頼性を向上させる重要な工程として広く実施されている。
【０００３】
一方で、メモリー（記憶素子）特に強誘電体メモリーへの応用が検討されている強誘電体材料にＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（以降：ＰＺＴ）がある。ＰＺＴを使用した強誘電体メモリーのキャパシター部分では、電極としてＰｔを使用するのが一般的である。文献に示されているように、Ｐｔ／ＰＺＴ／Ｐｔ積層構造では、ＰＺＴがＨ２ガス中の熱処理により膜質が変化する。この変化により、強誘電体キャパシターのヒステリシス特性が劣化する。
【０００４】
また、前述したＰＺＴ以外にも、強誘電体材料や高誘電体材料として多くの材料が半導体デバイスへの応用を目指して鋭意研究されている。強誘電体材料の例としては、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｐｂ５Ｇｅ３Ｏ１１、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＸＳｒ１−ＸＴｉＯ３等がある。更に、高誘電体材料の例として、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、等がある。
【０００５】
【発明が解決しようとする課題】
これらの材料は、全て酸化物であるという特徴を持っている。上述したＰＺＴのみならずこれらの酸化物材料は、Ｈ２ガス中等の還元性雰囲気で熱処理すると、還元反応によって酸素が脱離し、酸化物材料の組成が変わってしまうという問題点がある。
【０００６】
例えば、ＰＺＴを使用した強誘電体メモリーでは、前述したＨ２ガス中での熱処理をすると、膜質が変化して、メモリーとしての特性、特にヒステリシス特性が劣化してしまう。しかしながら、 Ｈ２ガス中での熱処理を行わないと、トランジスター等他の素子の特性が安定しないという問題が残る。
【０００７】
このため、上述した材料を強誘電体メモリー等に応用しようとする場合、従来の製造プロセスをそのまま用いることができないという問題点があった。
【０００８】
【課題を解決するための手段】
本発明は、半導体装置の構造であって、基板上にＭＯＳトランジスタが形成されており、そのＭＯＳトランジスタ上の近傍に、層間絶縁膜を介して配線として用いられる水素吸蔵材料が配置されていることを特徴としている。この水素吸蔵材料を、水素を含む雰囲気中で熱処理することによって水素を吸蔵させる。その後、水素を含まない雰囲気中で熱処理することによって、水素吸蔵材料が吸蔵していた水素を放出させることにより基板上に形成されたＭＯＳトランジスタ等の素子に水素を供給し、その特性を安定させることができるのである。よって、半導体製造プロセス終了後に、水素雰囲気中で熱処理する必要がなくなり、強誘電体メモリー等のヒステリシス特性が劣化することを防ぐことができる。
【０００９】
また、本発明では、半導体装置の製造方法であって、基板上にＭＯＳトランジスタを形成する工程と、そのＭＯＳトランジスタのソース・ドレイン及びゲート電極の上部に水素吸蔵化合物、より詳しくは水素吸蔵シリサイドを形成し、その水素吸蔵シリサイドを、水素を含む雰囲気中で水素を吸蔵させるための熱処理工程を施すことを特徴としている。このシリサイドは、Ｔａ、Ｔｉ、Ｚｒ、Ｆｅ、Ｃｒ、Ｌａ、Ｔｈから選ばれた１つの金属とＳｉとのシリサイドである。その後の工程で、水素を含まない雰囲気中で熱処理することによって、水素を吸蔵していたシリサイドから水素を放出させＭＯＳトランジスタ等の素子に水素を供給し、その特性を安定させることができるのである。よって、上述した課題を解決できるのである。
【００１０】
【実施の形態】
本発明の目的は、上述した強誘電体材料や高誘電体材料を半導体デバイスに応用するために、従来の製造プロセスに代り、Ｈ２ガス中での熱処理を行わずとも、例えば代表的な半導体デバイスであるＭＯＳＦＥＴのゲート酸化膜近傍の不対結合手に水素を供給し、結果として不対結合手の密度を減らすことができる構造及び製造方法を提供するものである。
【００１１】
以下、各実施の形態を説明するが、理解を容易にするために強誘電体材料や高誘電体材料から、一例としてＰＺＴをとりあげて説明する。したがって、ＰＺＴ以外にも上述した材料を用いた構造や製造方法に適用できることは言うまでもない。
【００１２】
（第１の実施の形態）
以下に本発明の第１の実施の形態を、図１及び図２を参照しながら詳細に説明する。本実施の形態では、ｐ型の伝導領域内に形成してあるＮＭＯＳの上部に層間絶縁膜を介して強誘電体容量を形成する製造方法及びその結果として完成された構造について示す。
【００１３】
まず公知の方法によりソース・ドレイン領域と、ゲート酸化膜（図示せず）とゲート電極からなるＭＯＳトランジスタを形成する。次に、第１層間絶縁膜をＣＶＤ法等で堆積する。次に、第１層間絶縁膜に公知のフォトリソグラフィー法及びエッチング法により、ソース・ドレイン領域に至るコンタクトホールを形成する。次に、コンタクトホールをＷ等の金属材料で埋め込みを行う。（図１（ａ）参照）
次に、Ｔａを配線材料として第１層間絶縁膜上に形成し、公知の方法によりパターニングを行う。パターニング時は、Ｔａ配線がなるべくＭＯＳトランジスタの近傍に延在するようにするのが望ましい。その後、水素を含む雰囲気例えば、Ｈ２、ＮＨ３のうちどちらか一方もしくは両方を含む雰囲気で５００℃から９００℃の温度範囲で熱処理を施す。さらにその雰囲気中にＡｒ、Ｎ２のうちどちらか一方もしくは両方を混ぜた雰囲気としても良い。より好適には、上述した雰囲気中にて６００℃、３０分間の熱処理を施すのが良い。
【００１４】
Ｔａは、広く知られているように水素吸蔵金属なので、この熱処理によりＴａは水素を吸蔵することができる。これらの材料は、侵入型水素吸蔵材料（金属や化合物）と呼ばれており、水素原子が材料の格子の隙間に侵入して、水素を吸蔵する特性を持つ。
【００１５】
この後、第２層間絶縁膜をＣＶＤ法等で形成する。ここで、Ｔａはダミーではなく、あくまでも配線の一部として機能していることに注意されたい。（図１（ｂ）参照）
次に、パターニングされたＴａ配線層と、強誘電体容量の下部電極の間を接続するためのコンタクトホールを形成する（図示せず）。その後、コンタクトホールをＷ等の金属材料で埋め込んで金属プラグを形成する。次に、公知の方法により下部電極、強誘電体膜（高誘電体膜）、上部電極の３層からなる強誘電体容量（高誘電体容量）を形成する。この時、先に述べた金属プラグと、強誘電体容量の下部電極が電気的に接続される。そして、第３層間絶縁膜をＣＶＤ法等で形成する。次に、強誘電体容量の上部電極に達するコンタクトホールを開口し、Ｗ等の金属材料で埋め込む。（図２（ｃ）参照）
次に、Ａｌ合金等からなる配線材料を、公知のスパッタ法等により形成した後、公知の方法によりパターニングを施す。その後、窒化膜等からなる表面保護膜をプラズマＣＶＤ法等により形成する（図２（ｄ）参照）。
【００１６】
通常工程では、上述したプロセスを終了する前に、水素を含む雰囲気で３５０℃から４５０℃の温度範囲で熱処理を施し、水素をＭＯＳトランジスタのゲート電極周り等に供給し、プロセスによって生じたＳｉの不対結合手に水素原子を結合させることにより特性を安定させる。
【００１７】
しかしながら、本発明では、水素を吸蔵したＴａをＭＯＳトランジスタの近傍に配置している。そのために、Ａｌ配線層を形成する前に、水素を含む雰囲気での熱処理の代替として、Ａｒ、Ｎ２などの不活性ガス中で、例えば５００℃から９００℃で熱処理することにより、Ｔａ中に吸蔵されている水素をＭＯＳトランジスタのゲート電極周り等に供給することができる。この熱処理は、より好適には急速加熱処理（ＲＴＡ）で６００℃、３０秒程度行うのが望ましい。この熱処理により、ＰＺＴ等の強誘電体材料（高誘電体材料）には水素は供給されず、還元されることがない。このため、良好なヒステリシス特性を維持した強誘電体容量（高誘電体容量）が形成できるのである。工程を簡略化するためには、この熱処理を、強誘電体膜（高誘電体膜）の成膜工程での熱処理など既存の熱処理で代替できる。
【００１８】
従来のプロセス行程では、水素を含む雰囲気での熱処理を行わないままの状態では、ＮＭＯＳのゲート酸化膜近傍にＳｉの不対結合手が多量に存在している。この状態ではゲート電圧が半導体基板にかかりにくいため、ＮＭＯＳのしきい値が変動する。また、チャネルの不対結合手は電子の移動度を低下させるためＮＭＯＳのｏｎ／ｏｆｆ比が低下するなど特性が劣化する。
【００１９】
Ｈ２ガス中での熱処理は、不対結合手にＨ＋イオンを結合させ電子的に不活性にする処理である。このため、しきい値の変動や移動度の低下を防ぐことができる。
【００２０】
本発明は、ＭＯＳトランジスタのゲート電極の近傍に、水素を吸蔵したＴａ配線を配置し、水素を含まない雰囲気での熱処理で、ＭＯＳトランジスタのゲート電極の近傍にＨ＋イオンを供給して不対結合手を不活性にできる構造を有するものである。
【００２１】
従って、強誘電体膜形成後に水素を含む雰囲気の熱処理が必要ないため、良好なヒステリシス特性を維持した強誘電体容量が実現できるのである。
【００２２】
以上の説明から明らかなように、本発明の構造ではＴａ配線をＭＯＳトランジスタの上の近傍に層間絶縁膜を介して配置することにより、プロセス終了時に行う熱処理の雰囲気が水素を含まない熱処理でも、水素を含む雰囲気の熱処理と同等の効果を得ることができる。
【００２３】
また、図３に示すように、図２（ｄ）のＷで形成した部分をＴａで形成しても同等の効果があることは自明である。強誘電体材料近傍のＷをＴａで置き換える場合は、Ｔａ成膜後水素を含む雰囲気に曝さないことが重要である。
【００２４】
更に、水素吸蔵金属としてＴａ以外の材料、例えば、他の侵入型水素化合物を形成する金属を使用しても同様の効果が得られることは自明である。侵入型水素化合物を形成する金属としては、Ｔａ， Ｔｉ， Ｚｒ， Ｆｅ， Ｃｒ， Ｌａ， Ｔｈなどの他、これらの材料をひとつ以上含む合金がある。
【００２５】
以上のように第１の実施の形態によれば、プロセス終了時に水素を含む雰囲気の熱処理をせずにＭＯＳトランジスタの動作を安定することができるのである。また、ＭＯＳトランジスタの特性と強誘電体容量の特性をどちらも損なうことなく形成することができるのである。
【００２６】
（第２の実施の形態）
以下に本発明の第２の実施の形態について、図４及び図５を参照しながら詳細に説明する。本実施の形態では、ｐ型の伝導領域内に形成してあるＮＭＯＳトランジスタの上部に層間絶縁膜を介して形成した強誘電体容量が形成された構成について示す。
【００２７】
公知の方法によりソース・ドレイン領域とゲート電極からなるＭＯＳトランジスタを形成し、Ｔｉサリサイドプロセスを行った後の基板断面を図４（ａ）に示す。Ｔｉサリサイドプロセスは、例えば、Ｔｉをソース・ドレイン領域と、ゲート電極上に、３０ｎｍ程度成膜した後、第１熱処理として急速加熱処理（ＲＴＰ）により窒素雰囲気中で約６５０℃、３０秒間程度の熱処理を行い、ＳｉとＴｉを反応させシリサイド化させる。その後、未反応のＴｉを例えばＮＨ３ＯＨ＋Ｈ２Ｏ２水溶液中に浸して除去し、再度、第２熱処理としてＲＴＰにより窒素雰囲気中で８００℃、１０秒間程度の熱処理を施し、低抵抗化する。この熱処理により、ゲート電極上とソース・ドレイン領域上に膜厚５０ｎｍのＴｉＳｉ２が形成される。
【００２８】
この後、ＴｉＳｉ２を、水素を含む雰囲気で熱処理をしてＴｉＳｉ２に水素を吸蔵させる。水素を含む雰囲気とは、例えば、Ｈ２、ＮＨ３のうちどちらか一方もしくは両方を含む雰囲気である。更に、それらにＡｒ、Ｎ２のうちどちらか一方、もしくは両方を混ぜた雰囲気であっても良い。次に、例えば５００℃から９００℃の温度範囲で熱処理を施す。より好適には、６００℃で３０分間の熱処理を施すのが良い。この熱処理によりＴｉＳｉ２は水素を吸蔵することができる。
【００２９】
また、ＴｉＳｉ２の水素を含む雰囲気での熱処理を、上述したＴｉＳｉ２の形成プロセスの第２熱処理（ＲＴＰ）の条件を窒素雰囲気中から水素を含む雰囲気に換えて行っても良い。この場合は、工程数を削減できるという効果がある。
【００３０】
ＴｉＳｉ２に水素を吸蔵させた後、上層に第１層間絶縁膜を堆積する。次に、第１層間絶縁膜に、ＭＯＳトランジスタのソース・ドレイン領域にいたるコンタクトホールを形成する。そして、そのコンタクトホールをＷ等からなる金属で埋め込み、ソース・ドレイン領域のＴｉＳｉ２上に、金属プラグを形成する。その後、第１層間絶縁膜上に、Ｗ等からなる配線層を公知の方法で形成し、コンタクトホール内のＷとの接続をする。次に、上層に第２層間絶縁膜を形成する（図４（ｂ）参照）。
【００３１】
次に、第２層間絶縁膜に、上述したＷ等からなる配線層にいたるコンタクトホールを形成する。そして、そのコンタクトホールをＷ等からなる金属で埋め込み、配線層上に金属プラグを形成する。そして、金属プラグ上に下部電極／強誘電体膜（高誘電体膜）／上部電極からなる容量部を形成し、誘電体容量部の下部電極と金属プラグとの電気的導通を得る。
【００３２】
さらに、その上層に第３層間絶縁膜を形成する。該第３層間絶縁膜に誘電体容量部の上部電極にいたるコンタクトホールを形成する。その後、そのコンタクトホールをＷ等の金属で埋め込み、金属プラグを形成する（図５（ｃ）参照）。
【００３３】
その後、公知の方法でＡｌ配線を形成し、表面保護膜を堆積する（図５（ｄ）参照）。
【００３４】
通常工程では、プロセス終了前に水素を含む雰囲気で３５０℃から４５０℃の温度範囲で熱処理を施し、水素をＭＯＳトランジスタのゲート電極周りに供給する。この処理により、製造プロセスによって生じたＳｉの不対結合手に、水素原子を結合させる。本発明では、水素を吸蔵したＴｉＳｉ２をＭＯＳトランジスタの近傍に配置しているため、水素を含む雰囲気の熱処理が必要無く、Ａｒ、Ｎ２などの不活性ガス中で熱処理することができる。
【００３５】
不活性ガス中で熱処理した場合、水素を吸蔵したＴｉＳｉ２から水素が放出され、近傍のＭＯＳトランジスタのゲート電極周りに供給することができる。この熱処理は、Ａｌ配線層を形成する前に、例えば７００℃から９００℃の温度範囲で、行うのが良い。より好適には、急速加熱処理（ＲＴＡ）にて、７５０℃程度で３０秒以上行うのが望ましい。この熱処理により、ＰＺＴなどの強誘電体材料が還元されることなく良好なヒステリシス特性を維持した強誘電体容量が形成できる。
【００３６】
水素を含む雰囲気での熱処理を行わない状態では、ＮＭＯＳのゲート酸化膜近傍にはＳｉの不対結合手が多量に存在している。この状態ではゲート電圧が半導体基板に掛かりにくいため、ＮＭＯＳのしきい値が変動する。また、チャネルの不対結合手は電子の移動度を低下させるためＮＭＯＳのｏｎ／ｏｆｆ比が低下する。
【００３７】
Ｈ２ガス中での熱処理は、不対結合手にＨ＋イオンを結合させ電子的に不活性にしている。このため、しきい値の変動や移動度の低下を防ぐことができる。
【００３８】
本発明は、ゲートの周りに水素を吸蔵したＴｉＳｉ２を配置し、水素を含む雰囲気以外の熱処理でゲート近傍にＨ＋イオンを発生させ不対結合手を不活性にする構造である。従って、強誘電体膜形成後に水素を含む雰囲気の熱処理が必要ないため、良好なヒステリシス特性を維持した強誘電体容量が実現できる。
【００３９】
以上の説明で明らかなように、本発明の構造ではＴｉＳｉ２をＭＯＳトランジスタの近傍に配置することにより、プロセス終了時に行う熱処理の雰囲気が水素を含まない場合でも水素を含む雰囲気の熱処理と同等の効果を得ることができる。
【００４０】
以上のように第２の実施の形態によれば、第１の実施の形態による効果に加え、水素吸蔵材料として、特別に新たな材料を用いることなく、従来から使用している材料であるＴｉＳｉ２をそのまま使用できるという効果もある。
【００４１】
【発明の効果】
以上、実施例を挙げて詳細に説明したように、本発明によれば、ＭＯＳトランジスタの特性を損なうことなく、優れた特性の強誘電体容量を得ることができるため、強誘電体メモリを従来の半導体デバイスに、混載することが可能となる効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の、第１の実施の形態を説明するための工程断面図（１）である。
【図２】本発明の、第１の実施の形態を説明するための工程断面図（２）である。
【図３】本発明の、第１の実施の形態の変形例を説明するための断面図である。
【図４】本発明の、第２の実施の形態を説明するための工程断面図（１）である。
【図５】本発明の、第２の実施の形態を説明するための工程断面図（２）である。
Claims (6)
- 半導体基板上に、ゲート酸化膜及びゲート電極とソース領域及びドレイン領域とから成るＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタを覆う絶縁膜を、前記半導体基板上に形成する工程と、
前記ＭＯＳトランジスタに接続される、水素吸蔵材料を含む配線を、前記絶縁膜上に形成する工程と、
前記水素吸蔵材料を含む前記配線を形成した後に、水素雰囲気中での熱処理を５００℃〜９００℃の温度で行う工程と、
前記水素雰囲気中での熱処理の後に、前記ＭＯＳトランジスタに接続される、強誘電体材料を含む容量部を前記絶縁膜上に形成する工程と、
前記容量部が形成された後に、不活性ガス雰囲気中での熱処理を行う工程とを有することを特徴とする強誘電体を用いた半導体装置の製造方法。 - 請求項１記載の強誘電体を用いた半導体装置の製造方法において、
前記不活性ガスは、Ａｒガス又はＮ2ガスであることを特徴とする強誘電体を用いた半導体装置の製造方法。 - 半導体基板上に、ゲート酸化膜及びゲート電極とソース領域及びドレイン領域とから成るＭＯＳトランジスタを形成する工程と、
前記ゲート電極と前記ソース領域及び前記ドレイン領域のそれぞれの上にチタンシリサイド層を形成する工程と、
前記チタンシリサイド層を形成した後に、水素雰囲気中での熱処理を５００℃〜９００℃の温度で行う工程と、
前記水素雰囲気中での熱処理の後に、前記ＭＯＳトランジスタを覆う絶縁膜を前記基板上に形成する工程と、
前記ＭＯＳトランジスタに接続される、強誘電体材料を含む容量部を前記絶縁膜上に形成する工程と、
前記容量部が形成された後、不活性ガス雰囲気中での熱処理を行うことを特徴とする強誘電体を用いた半導体装置の製造方法。 - 請求項３記載の強誘電体を用いた半導体装置の製造方法において、
前記不活性ガス雰囲気中での熱処理は７００℃〜９００℃の温度で行われることを特徴とする強誘電体を用いた半導体装置の製造方法。 - 請求項３又は４に記載された強誘電体を用いた半導体装置の製造方法において、
前記不活性ガスは、Ａｒガス又はＮ2ガスであることを特徴とする強誘電体を用いた半導体装置の製造方法。 - 請求項３〜５のいずれか一つに記載された強誘電体を用いた半導体装置の製造方法において、
前記不活性ガス雰囲気中での熱処理の後に、前記容量部に接続されるアルミニウムを配線層を形成することを特徴とする強誘電体を用いた半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068779A JP3548488B2 (ja) | 2000-03-13 | 2000-03-13 | 強誘電体を用いた半導体装置の製造方法 |
| US09/628,440 US6623985B1 (en) | 2000-03-13 | 2000-07-28 | Structure of and manufacturing method for semiconductor device employing ferroelectric substance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068779A JP3548488B2 (ja) | 2000-03-13 | 2000-03-13 | 強誘電体を用いた半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257322A JP2001257322A (ja) | 2001-09-21 |
| JP3548488B2 true JP3548488B2 (ja) | 2004-07-28 |
Family
ID=18587784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068779A Expired - Fee Related JP3548488B2 (ja) | 2000-03-13 | 2000-03-13 | 強誘電体を用いた半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6623985B1 (ja) |
| JP (1) | JP3548488B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3623427B2 (ja) | 2000-04-21 | 2005-02-23 | Ｎｅｃエレクトロニクス株式会社 | 強誘電体容量を有する半導体装置の製造方法 |
| US7030435B2 (en) * | 2000-08-24 | 2006-04-18 | Cova Technologies, Inc. | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| US20020164850A1 (en) * | 2001-03-02 | 2002-11-07 | Gnadinger Alfred P. | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| JP3863391B2 (ja) * | 2001-06-13 | 2006-12-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US6891248B2 (en) * | 2002-08-23 | 2005-05-10 | Micron Technology, Inc. | Semiconductor component with on board capacitor |
| US6825517B2 (en) | 2002-08-28 | 2004-11-30 | Cova Technologies, Inc. | Ferroelectric transistor with enhanced data retention |
| US6888736B2 (en) * | 2002-09-19 | 2005-05-03 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| DE10335153B4 (de) * | 2003-07-31 | 2006-07-27 | Siemens Ag | Schaltungsanordnung auf einem Substrat, die einen Bestandteil eines Sensors aufweist, und Verfahren zum Herstellen der Schaltungsanordnung auf dem Substrat |
| JP4653426B2 (ja) * | 2004-06-25 | 2011-03-16 | セイコーエプソン株式会社 | 半導体装置 |
| JP4781806B2 (ja) * | 2005-12-20 | 2011-09-28 | シャープ株式会社 | 半導体記憶装置およびその製造方法 |
| JPWO2007116443A1 (ja) * | 2006-03-30 | 2009-08-20 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| FR2931142B1 (fr) | 2008-05-15 | 2010-08-20 | Commissariat Energie Atomique | Procede de fabrication d'un reservoir d'hydrogene a hydrures metalliques |
| KR20140048654A (ko) * | 2012-10-16 | 2014-04-24 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100541A (ja) * | 1982-12-01 | 1984-06-09 | Hitachi Ltd | 半導体装置 |
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-
2000
- 2000-03-13 JP JP2000068779A patent/JP3548488B2/ja not_active Expired - Fee Related
- 2000-07-28 US US09/628,440 patent/US6623985B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6623985B1 (en) | 2003-09-23 |
| JP2001257322A (ja) | 2001-09-21 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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