JPH11126157A - 乗算方法および乗算回路 - Google Patents
乗算方法および乗算回路Info
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- JPH11126157A JPH11126157A JP9292215A JP29221597A JPH11126157A JP H11126157 A JPH11126157 A JP H11126157A JP 9292215 A JP9292215 A JP 9292215A JP 29221597 A JP29221597 A JP 29221597A JP H11126157 A JPH11126157 A JP H11126157A
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Abstract
(57)【要約】
【課題】演算時間を短縮しセレクタを省略できる乗算方
法および乗算回路を提供する。 【解決手段】ブースアルゴリズムを用いた乗算回路であ
って、負の最大値と負の最大値とを乗算する場合、最上
位の部分積の２の補数化補正ビットまたは最下位ビット
を０とし、他の部分積の最下位ビットと２の補数化補正
ビットを加算した結果を１１とすることにより、正の最
大値に押さえ込むように構成している。
法および乗算回路を提供する。 【解決手段】ブースアルゴリズムを用いた乗算回路であ
って、負の最大値と負の最大値とを乗算する場合、最上
位の部分積の２の補数化補正ビットまたは最下位ビット
を０とし、他の部分積の最下位ビットと２の補数化補正
ビットを加算した結果を１１とすることにより、正の最
大値に押さえ込むように構成している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
における、特にブースアルゴリズムを用いた乗算方法お
よび乗算回路に関するものである。
における、特にブースアルゴリズムを用いた乗算方法お
よび乗算回路に関するものである。
【０００２】
【従来の技術】２の補数表現であらわされている２進数
の乗算において、乗数がｉビット、被乗数がｊビット、
積出力がｉ＋ｊ−１ビットの場合で、乗数、被乗数がと
もに負の最大値のとき、積出力にオーバーフローが発生
する。これを回避するために、乗数、被乗数がともに負
の最大値の場合、積出力を正の最大値に丸め込みが必要
となる。たとえば、最上位ビットの右側に小数点がある
固定小数点の乗算器で、乗数、被乗数がともに８ビッ
ト、積出力が１５ビットの場合、1.000 0000×1.000 00
00＝ 1.00 0000 0000 0000｛（−１）×（−１）＝−
１｝となり、オーバーフローが起こっていることがわか
る。
の乗算において、乗数がｉビット、被乗数がｊビット、
積出力がｉ＋ｊ−１ビットの場合で、乗数、被乗数がと
もに負の最大値のとき、積出力にオーバーフローが発生
する。これを回避するために、乗数、被乗数がともに負
の最大値の場合、積出力を正の最大値に丸め込みが必要
となる。たとえば、最上位ビットの右側に小数点がある
固定小数点の乗算器で、乗数、被乗数がともに８ビッ
ト、積出力が１５ビットの場合、1.000 0000×1.000 00
00＝ 1.00 0000 0000 0000｛（−１）×（−１）＝−
１｝となり、オーバーフローが起こっていることがわか
る。
【０００３】図１４は、従来のリミッタ機能付き８ビッ
ト×８ビット乗算器のブロック図である。図１４におい
て、ｘｓ、ｘｉ（ｉは６〜０）は被乗数Ｘ、ｙｓ、ｙｊ
（ｊは６〜０）は乗数Ｙ、ｐｍｎ（ｍは１〜４、ｎはｓ
または７〜０）は部分積、ｃｓ、ｃ13 〜ｃ 00 、ｓ
ｓ、ｓ14〜ｓ 00 は中間和、ｚｓ、ｚ13〜ｚ00は積出力
であり、記号の上に線が引いてあるものは反転を意味す
る。また２００はブースアルゴリズムをつくるブースリ
コーダ、２０１は部分積ブロック、２０２は部分積加算
過程、２０３は加算器、２０４はオーバーフロー探知回
路、２０５はセレクタである。
ト×８ビット乗算器のブロック図である。図１４におい
て、ｘｓ、ｘｉ（ｉは６〜０）は被乗数Ｘ、ｙｓ、ｙｊ
（ｊは６〜０）は乗数Ｙ、ｐｍｎ（ｍは１〜４、ｎはｓ
または７〜０）は部分積、ｃｓ、ｃ13 〜ｃ 00 、ｓ
ｓ、ｓ14〜ｓ 00 は中間和、ｚｓ、ｚ13〜ｚ00は積出力
であり、記号の上に線が引いてあるものは反転を意味す
る。また２００はブースアルゴリズムをつくるブースリ
コーダ、２０１は部分積ブロック、２０２は部分積加算
過程、２０３は加算器、２０４はオーバーフロー探知回
路、２０５はセレクタである。
【０００４】ブースリコーダ２００を用いた乗算器にお
いて、部分積は０、±Ｘ、±２Ｘの５つの値を取りう
る。２の補数表現における２進数の場合、２Ｘ（被乗数
Ｘの２倍）は被乗数Ｘを左方向に１ビットシフトすれば
よい。また、−Ｘ、−２Ｘの負の倍数の場合は、各ビッ
トを反転させ、最下位ビットに１を加える必要がある
（−２Ｘの場合はシフト動作も必要）。
いて、部分積は０、±Ｘ、±２Ｘの５つの値を取りう
る。２の補数表現における２進数の場合、２Ｘ（被乗数
Ｘの２倍）は被乗数Ｘを左方向に１ビットシフトすれば
よい。また、−Ｘ、−２Ｘの負の倍数の場合は、各ビッ
トを反転させ、最下位ビットに１を加える必要がある
（−２Ｘの場合はシフト動作も必要）。
【０００５】部分積生成において加算を行なうと部分積
生成の演算時間が増加するため、部分積が負の値の場合
１を加算するという作業は、通常、部分積加算課程（Ｗ
ａｌｌａｃｅ Ｔｒｅｅ）２０２内で行なわれる。この
部分積生成段階では部分積ｐｍｎと２の補数化補正ビッ
トｐｈに分けられる。部分積生成においてはシフト動
作、および反転動作しか必要ないので高速に部分積を求
められる。
生成の演算時間が増加するため、部分積が負の値の場合
１を加算するという作業は、通常、部分積加算課程（Ｗ
ａｌｌａｃｅ Ｔｒｅｅ）２０２内で行なわれる。この
部分積生成段階では部分積ｐｍｎと２の補数化補正ビッ
トｐｈに分けられる。部分積生成においてはシフト動
作、および反転動作しか必要ないので高速に部分積を求
められる。
【０００６】図１４におけるブースリコーダ２００の回
路を図９に示し、部分積ブロック２０１の部分積生成回
路を図１０に示し、最下位の部分積生成回路を図１１に
示し、部分積の２の補数化補正ビットを図１２に示す。
ブースリコーダ回路を示す図９において、ｙ２ｊ−１、
ｙ２ｊ、ｙ２ｊ＋１は乗数Ｙの隣り合う３ビットを示し
ている。２８，３１はインバータ回路、２９はＥｘＮＯ
Ｒ回路、３２はＥｘＯＲ回路、３３はＮＡＮＤ回路、３
０，３４，３５，３６はインバータ回路である。ｎｒ
ｓ、ｒ２、ｒ１はブースリコーダ回路が生成する信号で
ある。ブースリコーダ２００を用いて部分積を生成する
場合、部分積の取りうる値は、０、±Ｘ、±２Ｘの５通
りであることを述べたが、ここで、ｎｒｓは正／負の符
号を表すものであり、１なら部分積が正、０なら部分積
が負である。ｒ２は生成される部分積が２倍（±２Ｘの
どちらかの値）を取ることを表す。ｒ１は生成される部
分積が１倍（±Ｘのどちらかの値）を取ることを表す。
路を図９に示し、部分積ブロック２０１の部分積生成回
路を図１０に示し、最下位の部分積生成回路を図１１に
示し、部分積の２の補数化補正ビットを図１２に示す。
ブースリコーダ回路を示す図９において、ｙ２ｊ−１、
ｙ２ｊ、ｙ２ｊ＋１は乗数Ｙの隣り合う３ビットを示し
ている。２８，３１はインバータ回路、２９はＥｘＮＯ
Ｒ回路、３２はＥｘＯＲ回路、３３はＮＡＮＤ回路、３
０，３４，３５，３６はインバータ回路である。ｎｒ
ｓ、ｒ２、ｒ１はブースリコーダ回路が生成する信号で
ある。ブースリコーダ２００を用いて部分積を生成する
場合、部分積の取りうる値は、０、±Ｘ、±２Ｘの５通
りであることを述べたが、ここで、ｎｒｓは正／負の符
号を表すものであり、１なら部分積が正、０なら部分積
が負である。ｒ２は生成される部分積が２倍（±２Ｘの
どちらかの値）を取ることを表す。ｒ１は生成される部
分積が１倍（±Ｘのどちらかの値）を取ることを表す。
【０００７】部分積生成回路を示す図１０において、ｘ
i は被乗数Ｘの１ビットである。３７はＥｘＮＯＲ回
路、３８，３９はＡＮＤ回路、４０はＯＲ回路である。
ｘｈは生成される部分積が±２Ｘを取ったときにシフト
動作するためのものでひとつ上位の部分積生成回路のｘ
ｌ入力につながる。ｐｍｎは生成される部分積の最下位
を除く１ビットをあらわす。
i は被乗数Ｘの１ビットである。３７はＥｘＮＯＲ回
路、３８，３９はＡＮＤ回路、４０はＯＲ回路である。
ｘｈは生成される部分積が±２Ｘを取ったときにシフト
動作するためのものでひとつ上位の部分積生成回路のｘ
ｌ入力につながる。ｐｍｎは生成される部分積の最下位
を除く１ビットをあらわす。
【０００８】部分積の最下位生成回路を示す図１１にお
いて、ｘ0 は最下位ビットである。４１はＥｘＮＯＲ回
路、４２はインバータ回路、４３，４４はＡＮＤ回路、
４５はＯＲ回路である。ｐｍ０は部分積の最下位ビット
である。部分積の２の補数化補正ビット生成回路を示す
図１２において、ｐｈｍは部分積の２の補数化補正ビッ
トである。４６はインバータ回路である。
いて、ｘ0 は最下位ビットである。４１はＥｘＮＯＲ回
路、４２はインバータ回路、４３，４４はＡＮＤ回路、
４５はＯＲ回路である。ｐｍ０は部分積の最下位ビット
である。部分積の２の補数化補正ビット生成回路を示す
図１２において、ｐｈｍは部分積の２の補数化補正ビッ
トである。４６はインバータ回路である。
【０００９】図１４における各桁の部分積の数は、最下
位桁から、２、１、３、２、…となっている。そのた
め、中間和（Ｗａｌｌａｃｅ Ｔｒｅｅでの加算結果）
が最下位から順に求とまらないので、加算器（ＡＤＤＥ
Ｒ）２０３の効率が悪くなってしまう。そこで、図１５
のように部分積生成と同時に、部分積の最下位ビット
（ｐｍ０、ｍは１〜４）と補正ビット（ｐｈｍ、ｍは１
〜４）を加算して、ｐｃｍ、ｐｌｍ（ｐｃｍは桁上がり
ビット、ｐｌｍは同桁ビット、ｍは１〜４）を生成して
おく。図１５における最下位の部分積生成回路（部分積
の最下位と２の補数化補正ビットを加算して部分積を求
める回路）すなわち部分積のＬＳＢ加算・部分積生成回
路を図１３に示す。４７はインバータ回路、４８はＥｘ
ＮＯＲ回路、４９はＡＮＤ回路、５０、５１、５３はＡ
ＮＤ回路、５２はＯＲ回路である。生成するｐｌｍはｐ
ｌ＝ｘ０・ｒ１となり、ｐｃｍはｐｃ＝／ｎｒｓ・／ｘ
０・ｒ１＋／ｎｒｓ・ｒ２となる。なお式中の／は反転
を意味する。図１５の乗算器において、ブースリコーダ
２００、部分積セレクタ２０５など他の回路は図１４の
乗算器と同じである。また、図１６は図１５の乗算器の
ブロック図を乗算がわかりやすくなるように別の形で表
した概念図である。
位桁から、２、１、３、２、…となっている。そのた
め、中間和（Ｗａｌｌａｃｅ Ｔｒｅｅでの加算結果）
が最下位から順に求とまらないので、加算器（ＡＤＤＥ
Ｒ）２０３の効率が悪くなってしまう。そこで、図１５
のように部分積生成と同時に、部分積の最下位ビット
（ｐｍ０、ｍは１〜４）と補正ビット（ｐｈｍ、ｍは１
〜４）を加算して、ｐｃｍ、ｐｌｍ（ｐｃｍは桁上がり
ビット、ｐｌｍは同桁ビット、ｍは１〜４）を生成して
おく。図１５における最下位の部分積生成回路（部分積
の最下位と２の補数化補正ビットを加算して部分積を求
める回路）すなわち部分積のＬＳＢ加算・部分積生成回
路を図１３に示す。４７はインバータ回路、４８はＥｘ
ＮＯＲ回路、４９はＡＮＤ回路、５０、５１、５３はＡ
ＮＤ回路、５２はＯＲ回路である。生成するｐｌｍはｐ
ｌ＝ｘ０・ｒ１となり、ｐｃｍはｐｃ＝／ｎｒｓ・／ｘ
０・ｒ１＋／ｎｒｓ・ｒ２となる。なお式中の／は反転
を意味する。図１５の乗算器において、ブースリコーダ
２００、部分積セレクタ２０５など他の回路は図１４の
乗算器と同じである。また、図１６は図１５の乗算器の
ブロック図を乗算がわかりやすくなるように別の形で表
した概念図である。
【００１０】
【発明が解決しようとする課題】従来の乗算回路では、
オーバーフローの発生（乗数、被乗数がともに負の最大
値である場合）をオーバーフロー探知回路２０４により
判定し、オーバーフローが発生する場合には、積出力の
手前にあるセレクタ２０５により正の最大値に値を固定
し、また、オーバーフローが発生しない場合は乗算結果
を出力していた。
オーバーフローの発生（乗数、被乗数がともに負の最大
値である場合）をオーバーフロー探知回路２０４により
判定し、オーバーフローが発生する場合には、積出力の
手前にあるセレクタ２０５により正の最大値に値を固定
し、また、オーバーフローが発生しない場合は乗算結果
を出力していた。
【００１１】しかしながら、乗算回路の演算時間、およ
び素子数がセレクタ分増加してしまうという欠点があっ
た。したがって、この発明の目的は、演算時間を短縮し
セレクタを省略できる乗算方法および乗算回路を提供す
ることである。
び素子数がセレクタ分増加してしまうという欠点があっ
た。したがって、この発明の目的は、演算時間を短縮し
セレクタを省略できる乗算方法および乗算回路を提供す
ることである。
【００１２】
【課題を解決するための手段】請求項１記載の乗算方法
は、ブースアルゴリズムを用いた乗算方法であって、負
の最大値と負の最大値とを乗算する場合、最上位の部分
積の２の補数化補正ビットまたは最下位ビットを０と
し、他の部分積の最下位ビットと２の補数化補正ビット
を加算した結果を１１とすることにより、正の最大値に
押さえ込むように構成したことを特徴とするものであ
る。
は、ブースアルゴリズムを用いた乗算方法であって、負
の最大値と負の最大値とを乗算する場合、最上位の部分
積の２の補数化補正ビットまたは最下位ビットを０と
し、他の部分積の最下位ビットと２の補数化補正ビット
を加算した結果を１１とすることにより、正の最大値に
押さえ込むように構成したことを特徴とするものであ
る。
【００１３】請求項１記載の乗算方法によれば、オーバ
ーフローが発生する場合、ブースアルゴリズムを用いた
乗算器の部分積生成は、最上位の部分積がすべて１で出
力される。ここで、オーバーフローが発生する場合に限
り、最上位の部分積の２の補数化補正ビットを０、他の
桁の部分積の最下位ビットと２の補数化補正ビットを加
算した結果すなわち後述のｐｌｍ、ｐｃｍ（ただしｍ＝
１、２、３．．．）を１１とすることにより、積の出力
部にセレクタを用いずかつ演算時間を短縮して、正の最
大値を出力する乗算器を提供できる。
ーフローが発生する場合、ブースアルゴリズムを用いた
乗算器の部分積生成は、最上位の部分積がすべて１で出
力される。ここで、オーバーフローが発生する場合に限
り、最上位の部分積の２の補数化補正ビットを０、他の
桁の部分積の最下位ビットと２の補数化補正ビットを加
算した結果すなわち後述のｐｌｍ、ｐｃｍ（ただしｍ＝
１、２、３．．．）を１１とすることにより、積の出力
部にセレクタを用いずかつ演算時間を短縮して、正の最
大値を出力する乗算器を提供できる。
【００１４】請求項２記載の乗算方法は、ブースアルゴ
リズムを用いた乗算方法であって、負の最大値と負の最
大値とを乗算する場合、生成される部分積の２の補数化
補正ビットまたは最下位ビットを０とし、部分積の（最
下位＋１）ビットを１とすることにより、正の最大値に
押さえ込むように構成したことを特徴とするものであ
る。
リズムを用いた乗算方法であって、負の最大値と負の最
大値とを乗算する場合、生成される部分積の２の補数化
補正ビットまたは最下位ビットを０とし、部分積の（最
下位＋１）ビットを１とすることにより、正の最大値に
押さえ込むように構成したことを特徴とするものであ
る。
【００１５】請求項２記載の乗算方法によれば、請求項
１と同様な効果がある。請求項３記載の乗算回路は、ブ
ースアルゴリズムを用いた乗算回路の部分積のＬＳＢ加
算・部分積生成回路であって、負の最大値と負の最大値
とを乗算する場合、部分積の最下位ビットと２の補数化
補正ビットを加算した結果を１１とするように構成した
部分積のＬＳＢ加算・部分積生成回路を有し、２の補数
化補正ビットを０にする手段を有するものである。
１と同様な効果がある。請求項３記載の乗算回路は、ブ
ースアルゴリズムを用いた乗算回路の部分積のＬＳＢ加
算・部分積生成回路であって、負の最大値と負の最大値
とを乗算する場合、部分積の最下位ビットと２の補数化
補正ビットを加算した結果を１１とするように構成した
部分積のＬＳＢ加算・部分積生成回路を有し、２の補数
化補正ビットを０にする手段を有するものである。
【００１６】請求項３記載の乗算回路によれば、請求項
１と同様な効果がある。請求項４記載の乗算回路は、ブ
ースアルゴリズムを用いた乗算回路の部分積生成回路で
あって、負の最大値と負の最大値とを乗算する場合、部
分積の（最下位＋１）ビットを１とするように構成した
部分積生成回路を有し、部分積の２の補数化補正ビット
を０とする手段を有するものである。
１と同様な効果がある。請求項４記載の乗算回路は、ブ
ースアルゴリズムを用いた乗算回路の部分積生成回路で
あって、負の最大値と負の最大値とを乗算する場合、部
分積の（最下位＋１）ビットを１とするように構成した
部分積生成回路を有し、部分積の２の補数化補正ビット
を０とする手段を有するものである。
【００１７】請求項４記載の乗算回路によれば、請求項
１と同様な効果がある。
１と同様な効果がある。
【００１８】
（第１の実施の形態）この発明の第１の実施の形態を図
１ないし図６に基づいて説明する。すなわち、第１の実
施の形態は、ブースアルゴリズムを用いた乗算方法であ
って、負の最大値と負の最大値とを乗算する場合、最上
位の部分積の２の補数化補正ビットを０とし、他の部分
積の最下位ビットと２の補数化補正ビットを加算した結
果を１１とすることにより、正の最大値に押さえ込むよ
うに構成するものである。
１ないし図６に基づいて説明する。すなわち、第１の実
施の形態は、ブースアルゴリズムを用いた乗算方法であ
って、負の最大値と負の最大値とを乗算する場合、最上
位の部分積の２の補数化補正ビットを０とし、他の部分
積の最下位ビットと２の補数化補正ビットを加算した結
果を１１とすることにより、正の最大値に押さえ込むよ
うに構成するものである。
【００１９】図１は部分積のＳＢ加算・部分積生成回路
すなわち、部分積の最下位ビット生成回路（従来例の図
１３に対応する回路）である。図１において、ｎｒｓ、
ｒ２、ｒ１は図９に示すブースリコーダ回路から出力さ
れる値である。ブースリコーダを用いて部分積を生成す
る場合、部分積の取りうる値は、０、±Ｘ、±２Ｘの５
通りである。ここで、ｎｒｓは正／負の符号を表すもの
であり、１なら部分積が正、０なら部分積が負である。
ｒ２は生成される部分積が２倍（±２Ｘのどちらかの
値）を取ることをあらわす。ｒ１は生成される部分積が
１倍（±Ｘのどちらかの値）を取ることをあわらす。ｘ
０は被乗数Ｘの最下位ビットである。ｎｆｌｇは図１５
に示すオーバーフロー探知回路２０４より出力するもの
で、オーバーフローが発生するか発生しないかをあらわ
す。この例では、通常は１で、オーバーフローが発生す
る場合０となる。ｐｌ、ｐｃは生成される部分積で、部
分積の最下位ビットと２の補数化の補正ビットの足し合
わせを行なっている。すなわちｐｌ＝ｘ０・ｒ１＋／ｎ
ｆｌｇ ｐｃ＝（／ｎｒｓ＋／ｎｆｌｇ）・／ｘ０・（ｒ１＋／
ｎｆｌｇ）＋／ｎｒｓ・ｒ２ ／は反転を表す。また、ｘｈは生成される部分積が±２
Ｘを取ったときにシフト動作が必要となるが、そのため
のものでひとつ上位ビットの部分積生成回路たとえば図
１０のｘｌ入力につながる。
すなわち、部分積の最下位ビット生成回路（従来例の図
１３に対応する回路）である。図１において、ｎｒｓ、
ｒ２、ｒ１は図９に示すブースリコーダ回路から出力さ
れる値である。ブースリコーダを用いて部分積を生成す
る場合、部分積の取りうる値は、０、±Ｘ、±２Ｘの５
通りである。ここで、ｎｒｓは正／負の符号を表すもの
であり、１なら部分積が正、０なら部分積が負である。
ｒ２は生成される部分積が２倍（±２Ｘのどちらかの
値）を取ることをあらわす。ｒ１は生成される部分積が
１倍（±Ｘのどちらかの値）を取ることをあわらす。ｘ
０は被乗数Ｘの最下位ビットである。ｎｆｌｇは図１５
に示すオーバーフロー探知回路２０４より出力するもの
で、オーバーフローが発生するか発生しないかをあらわ
す。この例では、通常は１で、オーバーフローが発生す
る場合０となる。ｐｌ、ｐｃは生成される部分積で、部
分積の最下位ビットと２の補数化の補正ビットの足し合
わせを行なっている。すなわちｐｌ＝ｘ０・ｒ１＋／ｎ
ｆｌｇ ｐｃ＝（／ｎｒｓ＋／ｎｆｌｇ）・／ｘ０・（ｒ１＋／
ｎｆｌｇ）＋／ｎｒｓ・ｒ２ ／は反転を表す。また、ｘｈは生成される部分積が±２
Ｘを取ったときにシフト動作が必要となるが、そのため
のものでひとつ上位ビットの部分積生成回路たとえば図
１０のｘｌ入力につながる。
【００２０】１，２，４はＥｘＮＯＲ回路、３はＮＯＲ
回路、５はインバータ回路、６、７、９はＡＮＤ回路、
８，１０はＯＲ回路である。基本的な動作は図１３に示
した部分積の最下位ビット生成回路と等価なものであ
る。図１３の部分積の最下位ビット生成回路との違い
は、オーバーフローが発生する場合には、部分積の最下
位ビット生成回路の出力ｐｃ、ｐｌがともに１となると
ころにある。
回路、５はインバータ回路、６、７、９はＡＮＤ回路、
８，１０はＯＲ回路である。基本的な動作は図１３に示
した部分積の最下位ビット生成回路と等価なものであ
る。図１３の部分積の最下位ビット生成回路との違い
は、オーバーフローが発生する場合には、部分積の最下
位ビット生成回路の出力ｐｃ、ｐｌがともに１となると
ころにある。
【００２１】ここで、図８を参照する。図８における記
号の振り方は従来の技術の項で説明した図１４および図
１５と同様なので記号の説明を省略する。図８は被乗数
ｘ、乗数ｙともに８ビット乗算器において、（負の最大
値）×（負の最大値）、つまりオーバーフローが起こる
状態を表したブロック図である。ただし、中間和Ｓ、
Ｃ、についてはワラストリーの接続方法で値が変わるの
で記号のままの記述としている。このオーバーフローが
起こる場合に、ｐｌ１〜ｐ１４、および、ｐｃ１〜ｐｃ
３を１とし、ｐｃ４を０とするような回路構成とすれ
ば、積が正の最大値になることが分かる。
号の振り方は従来の技術の項で説明した図１４および図
１５と同様なので記号の説明を省略する。図８は被乗数
ｘ、乗数ｙともに８ビット乗算器において、（負の最大
値）×（負の最大値）、つまりオーバーフローが起こる
状態を表したブロック図である。ただし、中間和Ｓ、
Ｃ、についてはワラストリーの接続方法で値が変わるの
で記号のままの記述としている。このオーバーフローが
起こる場合に、ｐｌ１〜ｐ１４、および、ｐｃ１〜ｐｃ
３を１とし、ｐｃ４を０とするような回路構成とすれ
ば、積が正の最大値になることが分かる。
【００２２】そこで、図５のような乗算器を考える。図
５は、図１に示した部分積の最下位ビット加算・部分積
生成回路を用いた、乗算器のブロック図である。すなわ
ち、ブースリコーダ２００、部分積加算過程２０２、加
算器２０３は、図１４等に示す従来例と同じ機能であ
る。オーバーフロー探知回路は図４に示す。図４におい
て、２３〜２７は４入力ＮＯＲ回路であり、そのうちＮ
ＯＲ回路２３，２６は１入力が反転入力である。２７は
４入力ＮＡＮＤ回路である。
５は、図１に示した部分積の最下位ビット加算・部分積
生成回路を用いた、乗算器のブロック図である。すなわ
ち、ブースリコーダ２００、部分積加算過程２０２、加
算器２０３は、図１４等に示す従来例と同じ機能であ
る。オーバーフロー探知回路は図４に示す。図４におい
て、２３〜２７は４入力ＮＯＲ回路であり、そのうちＮ
ＯＲ回路２３，２６は１入力が反転入力である。２７は
４入力ＮＡＮＤ回路である。
【００２３】また部分積ブロック２０１′では、図１３
に示した従来の乗算器のように、部分積の最下位ビット
と２の補数化補正ビットを部分積生成と同時に加算しｐ
ｌｍ（ｍは１〜３）、ｐｃｍ（ｍは１〜３）を出力して
いる。ただし、最上位の部分積については、ｐ４０、ｐ
ｈ４を出力している。つまり、最上位の部分積に関して
は、図１４に示した乗算器のように、部分積の最下位ビ
ットと２の補数化補正ビットの加算を部分積生成と同時
に行なっていない。
に示した従来の乗算器のように、部分積の最下位ビット
と２の補数化補正ビットを部分積生成と同時に加算しｐ
ｌｍ（ｍは１〜３）、ｐｃｍ（ｍは１〜３）を出力して
いる。ただし、最上位の部分積については、ｐ４０、ｐ
ｈ４を出力している。つまり、最上位の部分積に関して
は、図１４に示した乗算器のように、部分積の最下位ビ
ットと２の補数化補正ビットの加算を部分積生成と同時
に行なっていない。
【００２４】最上位部分積の最下位ビットｐ４０を図２
に示し、最上位部分積の２の補数化補正ビットｐｈ４を
生成する回路を図３に示す。符号の振り方は図１と同じ
であるので説明は省く。ただし、１１はＥｘＮＯＲ回
路、１６はＥｘＯＲ回路、１２はインバータ回路、１
３，１４はアンド回路、１５はＯＲ回路である。図２の
最上位部分積の最下位ビット生成回路は、従来の最下位
ビット生成回路と同じである。図３の最上位部分積の２
の補数化補正ビット生成回路の出力ｐｈ４は、オーバー
フローが発生する場合は、０が出力されるようになって
いる。
に示し、最上位部分積の２の補数化補正ビットｐｈ４を
生成する回路を図３に示す。符号の振り方は図１と同じ
であるので説明は省く。ただし、１１はＥｘＮＯＲ回
路、１６はＥｘＯＲ回路、１２はインバータ回路、１
３，１４はアンド回路、１５はＯＲ回路である。図２の
最上位部分積の最下位ビット生成回路は、従来の最下位
ビット生成回路と同じである。図３の最上位部分積の２
の補数化補正ビット生成回路の出力ｐｈ４は、オーバー
フローが発生する場合は、０が出力されるようになって
いる。
【００２５】図６に図５に示した乗算器が、（負の最大
値）×（負の最大値）を行なうときの部分積の状態を示
す。図６より、正の最大値に押さえ込まれ、オーバーフ
ローが発生していないことが分かる。第１の実施の形態
によれば、オーバーフローが発生する場合、ブースアル
ゴリズムを用いた乗算器の部分積生成は、最上位の部分
積の各桁がすべて１となる。ここで、オーバーフローが
発生する場合に限り、最上位の部分積の２の補数化補正
ビットを０、他の桁の部分積の最下位ビットと２の補数
化補正ビットを加算した結果、ｐｌｍ、ｐｃｍ（ただし
ｍ＝１、２、３．．．）を１１とすることにより、積の
出力部にセレクタを用いずかつ演算時間を短縮して、正
の最大値を出力する乗算器を提供できる。
値）×（負の最大値）を行なうときの部分積の状態を示
す。図６より、正の最大値に押さえ込まれ、オーバーフ
ローが発生していないことが分かる。第１の実施の形態
によれば、オーバーフローが発生する場合、ブースアル
ゴリズムを用いた乗算器の部分積生成は、最上位の部分
積の各桁がすべて１となる。ここで、オーバーフローが
発生する場合に限り、最上位の部分積の２の補数化補正
ビットを０、他の桁の部分積の最下位ビットと２の補数
化補正ビットを加算した結果、ｐｌｍ、ｐｃｍ（ただし
ｍ＝１、２、３．．．）を１１とすることにより、積の
出力部にセレクタを用いずかつ演算時間を短縮して、正
の最大値を出力する乗算器を提供できる。
【００２６】したがって、オバーフローを回避するの
に、出力部のセレクタが不要になる。素子数の削減が図
れる。また、高速にオバーフロー判定フラグの値を求め
ることにより、オーバーフローが発生しない（セレクタ
がない）乗算器に比べて、遅延増加のないリミッタ機能
付き乗算器を提供できる。 （第２の実施の形態）この発明の第２の実施の形態を図
７により説明する。すなわち、第２の実施の形態は、ブ
ースアルゴリズムを用いた乗算方法であって、負の最大
値と負の最大値とを乗算する場合、生成される部分積の
２の補数化補正ビットまたは最下位ビットを０とし、部
分積の（最下位＋１）ビットを１とすることにより、正
の最大値に押さえ込むように構成している。
に、出力部のセレクタが不要になる。素子数の削減が図
れる。また、高速にオバーフロー判定フラグの値を求め
ることにより、オーバーフローが発生しない（セレクタ
がない）乗算器に比べて、遅延増加のないリミッタ機能
付き乗算器を提供できる。 （第２の実施の形態）この発明の第２の実施の形態を図
７により説明する。すなわち、第２の実施の形態は、ブ
ースアルゴリズムを用いた乗算方法であって、負の最大
値と負の最大値とを乗算する場合、生成される部分積の
２の補数化補正ビットまたは最下位ビットを０とし、部
分積の（最下位＋１）ビットを１とすることにより、正
の最大値に押さえ込むように構成している。
【００２７】図７は図１４に示したタイプの乗算器、つ
まり部分積生成時において、部分積の最下位ビットと２
の補数化補正ビットを加算しないものにおいて、部分積
の（最下位＋１）ビットの部分積生成に用いる部分積の
（最下位＋１）ビット生成回路である。図７において、
ｘ１は被乗数Ｘの（最下位＋１）ビット、ｐｍ１（ｍ＝
１、２、．．）は生成される部分積の（最下位＋１）ビ
ットが１である。１７，１９はＥｘＮＯＲ回路、１８は
インバータ回路、２０，２１はＡＮＤ回路、２２はＯＲ
回路である。その他の記号については図１と同じである
ので説明を省略する。
まり部分積生成時において、部分積の最下位ビットと２
の補数化補正ビットを加算しないものにおいて、部分積
の（最下位＋１）ビットの部分積生成に用いる部分積の
（最下位＋１）ビット生成回路である。図７において、
ｘ１は被乗数Ｘの（最下位＋１）ビット、ｐｍ１（ｍ＝
１、２、．．）は生成される部分積の（最下位＋１）ビ
ットが１である。１７，１９はＥｘＮＯＲ回路、１８は
インバータ回路、２０，２１はＡＮＤ回路、２２はＯＲ
回路である。その他の記号については図１と同じである
ので説明を省略する。
【００２８】そして第２の実施の形態は、図１４に示し
たタイプの乗算器に対して、図７の部分積生成回路をｐ
１１、ｐ２１、ｐ３１に、図３の２の補数化補正ビット
生成回路をｐｈ１、ｐｈ２、ｐｈ３、ｐｈ４に用いるも
のである。これにより、第１の実施の形態と同様の効果
が得られるので、積出力の手前にあるセレクタが不要と
なる。
たタイプの乗算器に対して、図７の部分積生成回路をｐ
１１、ｐ２１、ｐ３１に、図３の２の補数化補正ビット
生成回路をｐｈ１、ｐｈ２、ｐｈ３、ｐｈ４に用いるも
のである。これにより、第１の実施の形態と同様の効果
が得られるので、積出力の手前にあるセレクタが不要と
なる。
【００２９】（その他の実施の形態）前記の実施の形態
の説明として８ビット×８ビットの乗算器を用いて、最
上位の部分積の２の補数化補正ビットをオーバーフロー
が発生する場合に０とすることにより、オーバーフロー
の発生を押さえられることを述べた。しかし、オーバフ
ローが発生する際、最上位の２の補数化補正ビットか最
上位の部分積の最下位ビットのどちらかを“０”とすれ
ばよいので、最上位の部分積の最下位ビットを０とする
ことでも同様の効果が得られる。また、他のビットの乗
算器においても同じことがいえる。
の説明として８ビット×８ビットの乗算器を用いて、最
上位の部分積の２の補数化補正ビットをオーバーフロー
が発生する場合に０とすることにより、オーバーフロー
の発生を押さえられることを述べた。しかし、オーバフ
ローが発生する際、最上位の２の補数化補正ビットか最
上位の部分積の最下位ビットのどちらかを“０”とすれ
ばよいので、最上位の部分積の最下位ビットを０とする
ことでも同様の効果が得られる。また、他のビットの乗
算器においても同じことがいえる。
【００３０】さらに、積和演算器のように乗算と他の演
算を同時に行なう演算器についても実施可能である。
算を同時に行なう演算器についても実施可能である。
【００３１】
【発明の効果】請求項１記載の乗算方法によれば、オー
バーフローが発生する場合、ブースアルゴリズムを用い
た乗算器の部分積生成は、最上位の部分積がすべて１で
出力される。ここで、オーバーフローが発生する場合に
限り、最上位の部分積の２の補数化補正ビットを０、他
の桁の部分積の最下位ビットと２の補数化補正ビットを
加算した結果とすることにより、積の出力部にセレクタ
を用いずかつ演算時間を短縮して、正の最大値を出力す
る乗算器を提供できる。
バーフローが発生する場合、ブースアルゴリズムを用い
た乗算器の部分積生成は、最上位の部分積がすべて１で
出力される。ここで、オーバーフローが発生する場合に
限り、最上位の部分積の２の補数化補正ビットを０、他
の桁の部分積の最下位ビットと２の補数化補正ビットを
加算した結果とすることにより、積の出力部にセレクタ
を用いずかつ演算時間を短縮して、正の最大値を出力す
る乗算器を提供できる。
【００３２】請求項２記載の乗算方法によれば、請求項
１と同様な効果がある。請求項３記載の乗算回路によれ
ば、請求項１と同様な効果がある。請求項４記載の乗算
回路によれば、請求項１と同様な効果がある。
１と同様な効果がある。請求項３記載の乗算回路によれ
ば、請求項１と同様な効果がある。請求項４記載の乗算
回路によれば、請求項１と同様な効果がある。
【図１】この発明の第１の実施の形態における部分積の
ＬＳＢ（最下位ビット）加算・部分積生成回路図であ
る。
ＬＳＢ（最下位ビット）加算・部分積生成回路図であ
る。
【図２】第１の実施の形態における最上位部分積のＬＳ
Ｂ（最下位ビット）生成回路図である。
Ｂ（最下位ビット）生成回路図である。
【図３】第１の実施の形態における最上位部分積の２の
補数化補正ビット生成回路図である。
補数化補正ビット生成回路図である。
【図４】オーバーフロー探知回路図である。
【図５】第１の実施の形態における乗算器ブロック図で
ある。
ある。
【図６】第１の実施の形態における（負の最大値）×
（負の最大値）の場合の乗算器ブロック図である。
（負の最大値）の場合の乗算器ブロック図である。
【図７】第２の実施の形態における部分積のＬＳＢ＋１
（最下位＋１ビット）の生成回路図である。
（最下位＋１ビット）の生成回路図である。
【図８】従来の乗算器のオーバーフローが発生する場合
のブロック図である。
のブロック図である。
【図９】ブースリコーダ回路図である。
【図１０】部分積生成回路図である。
【図１１】従来の部分積の最下位ビット生成回路図であ
る。
る。
【図１２】２の補数化補正ビット生成回路図である。
【図１３】従来の部分積の最下位ビット加算・部分積生
成回路図である。
成回路図である。
【図１４】従来の８ビット×８ビットの第１の乗算器の
ブロック図である。
ブロック図である。
【図１５】従来の８ビット×８ビット乗算器の第２の乗
算器のブロック図である。
算器のブロック図である。
【図１６】図１５の乗算器の概念図である。
１、２、４、１１、１７、１９、２９、３７、４１、４
８…ＥｘＮＯＲ回路 ３…ＮＯＲ回路 ５、１２、１８、２８、３０、３１、３４、３５、３
６、４２、４６、４７…インバータ回路 ６、７、９、１３、１４、２０、２１、３８、３９、４
３、４４、５０、５１、５３…ＡＮＤ回路 ８、１０、１５、２２、４０、４５、５２…ＯＲ回路 １６、３２…ＥｘＯＲ回路 ２３、２６…４入力ＮＯＲ回路（内１入力は反転） ２４、２５…４入力ＮＯＲ回路 ２７…４入力ＮＡＮＤ回路 ３３…ＮＡＮＤ回路 ４９…ＡＮＤ回路（入力反転）
８…ＥｘＮＯＲ回路 ３…ＮＯＲ回路 ５、１２、１８、２８、３０、３１、３４、３５、３
６、４２、４６、４７…インバータ回路 ６、７、９、１３、１４、２０、２１、３８、３９、４
３、４４、５０、５１、５３…ＡＮＤ回路 ８、１０、１５、２２、４０、４５、５２…ＯＲ回路 １６、３２…ＥｘＯＲ回路 ２３、２６…４入力ＮＯＲ回路（内１入力は反転） ２４、２５…４入力ＮＯＲ回路 ２７…４入力ＮＡＮＤ回路 ３３…ＮＡＮＤ回路 ４９…ＡＮＤ回路（入力反転）
Claims (4)
- 【請求項１】 ブースアルゴリズムを用いた乗算方法で
あって、負の最大値と負の最大値とを乗算する場合、最
上位の部分積の２の補数化補正ビットまたは最下位ビッ
トを０とし、他の部分積の最下位ビットと２の補数化補
正ビットを加算した結果を１１とすることにより、正の
最大値に押さえ込むように構成したことを特徴とする乗
算方法。 - 【請求項２】 ブースアルゴリズムを用いた乗算方法で
あって、負の最大値と負の最大値とを乗算する場合、生
成される部分積の２の補数化補正ビットまたは最下位ビ
ットを０とし、部分積の（最下位＋１）ビットを１とす
ることにより、正の最大値に押さえ込むように構成した
ことを特徴とする乗算方法。 - 【請求項３】 ブースアルゴリズムを用いた乗算回路の
部分積のＬＳＢ加算・部分積生成回路であって、負の最
大値と負の最大値とを乗算する場合、部分積の最下位ビ
ットと２の補数化補正ビットを加算した結果を１１とす
るように構成した部分積のＬＳＢ加算・部分積生成回路
を有し、２の補数化補正ビットを０にする手段を有する
乗算回路。 - 【請求項４】 ブースアルゴリズムを用いた乗算回路の
部分積生成回路であって、負の最大値と負の最大値とを
乗算する場合、部分積の（最下位＋１）ビットを１とす
るように構成した部分積生成回路を有し、部分積の２の
補数化補正ビットを０とする手段を有する乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292215A JPH11126157A (ja) | 1997-10-24 | 1997-10-24 | 乗算方法および乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292215A JPH11126157A (ja) | 1997-10-24 | 1997-10-24 | 乗算方法および乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11126157A true JPH11126157A (ja) | 1999-05-11 |
Family
ID=17779010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9292215A Pending JPH11126157A (ja) | 1997-10-24 | 1997-10-24 | 乗算方法および乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11126157A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403194B1 (ko) * | 2000-06-21 | 2003-10-23 | 주식회사 에이디칩스 | 승산장치 |
| KR100431354B1 (ko) * | 2001-10-11 | 2004-05-14 | (주)씨앤에스 테크놀로지 | 곱셈기 회로 |
| WO2006022089A1 (ja) * | 2004-08-26 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | 乗算装置 |
| CN100440136C (zh) * | 2005-02-17 | 2008-12-03 | 松下电器产业株式会社 | 算术单元 |
| JP2009524169A (ja) * | 2006-01-20 | 2009-06-25 | クゥアルコム・インコーポレイテッド | 予め飽和させる固定小数点乗算器 |
-
1997
- 1997-10-24 JP JP9292215A patent/JPH11126157A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403194B1 (ko) * | 2000-06-21 | 2003-10-23 | 주식회사 에이디칩스 | 승산장치 |
| KR100431354B1 (ko) * | 2001-10-11 | 2004-05-14 | (주)씨앤에스 테크놀로지 | 곱셈기 회로 |
| WO2006022089A1 (ja) * | 2004-08-26 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | 乗算装置 |
| CN100440136C (zh) * | 2005-02-17 | 2008-12-03 | 松下电器产业株式会社 | 算术单元 |
| JP2009524169A (ja) * | 2006-01-20 | 2009-06-25 | クゥアルコム・インコーポレイテッド | 予め飽和させる固定小数点乗算器 |
| JP2011248904A (ja) * | 2006-01-20 | 2011-12-08 | Qualcomm Incorporated | 予め飽和させる固定小数点乗算器 |
| US8082287B2 (en) | 2006-01-20 | 2011-12-20 | Qualcomm Incorporated | Pre-saturating fixed-point multiplier |
| TWI396130B (zh) * | 2006-01-20 | 2013-05-11 | Qualcomm Inc | 預飽和固定點乘法器 |
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