JP3122622B2 - 除算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル演算装置
の中で、正規化された除数データと被除数データを入力
として除算を実行し、１サイクルごとに２ビットの部分
商を生成する除算装置に関するものである。

【０００２】

【従来の技術】近年、半導体技術の進展に伴い、数百万
を越えるトランジスタが１チップの中に集積することが
可能となっており、非常に複雑な演算機能を持つブロッ
クを１つのＶＬＳＩの中に数多く内蔵することが常識と
なっている。ディジタル演算装置においても、固定小数
点加算器、減算器、乗算器、除算器、論理演算器、さら
に、浮動小数点加算器、減算器、乗算器、除算器等が内
蔵されるようになってきた。また、集積度のみならず、
速度の面においても技術の進展は著しく、ますます高速
化が進んできている。これらディジタル演算装置の中
で、ＶＬＳＩに内蔵される除算装置の方式は、大きく分
けて２つのタイプに分類される。ひとつは、繰り返し乗
算による収束型除算と、もうひとつは、減算器をベース
にした減算シフト型除算である。前者は、乗算器を使用
するため、乗算器が内蔵されている場合には、ハードウ
エアコストをほとんど増やすことなく実現できるもの
の、高速化の点において難点がある。また、乗算器が内
蔵されていない場合には、除算用に乗算器が必要となる
ため、ハードウエアコストの面でも問題となる。後者
は、ハードウエアを増やすことによって、ある程度は、
速度向上を図ることが可能であるが、単純には、速度向
上できない。減算シフト型の除算装置は、Kai Hwang 著
「Computer Arithmetic Principles, Architectures, a
nd Design 」に記載されている。

【０００３】

【発明が解決しようとする課題】本発明の目的は、高速
の除算装置を提供することである。

【０００４】本発明の別の目的は、クリティカルパスの
経路をより単純な経路に簡略化させて、遅延時間を削減
することにより、除算演算を高速に実行する除算装置を
提供することである。

【０００５】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の除算装置は、正規化された被除数データと
除数データを入力として除算を実行し、１サイクルごと
に２ビットの部分商を生成する除算装置であって、前記
被除数データと部分剰余データとを入力データとして選
択的にデータを保持する第１のデータ保持手段と、前記
除数データを入力としてデータを保持する第２のデータ
保持手段と、前記第１のデータ保持手段から出力された
データから前記第２のデータ保持手段から出力されたデ
ータを減算して結果を出力する第１の減算手段と、前記
第１のデータ保持手段から出力されたデータの上位Ｎビ
ットと前記第２のデータ保持手段から出力されたデータ
の上位Ｎビットを入力として比較結果を出力する比較手
段と、前記第１の減算手段から出力されたデータと前記
第１のデータ保持手段から出力されたデータを入力とし
て前記比較手段の比較結果に応じて選択的に１ビット左
シフトして出力する第１の選択手段と、前記第１の選択
手段からの出力に、前記第１の減算手段で実行された減
算結果と前記比較手段から出力される比較結果とを入力
として生成した任意の信号を付加して出力するデータ生
成手段と、前記データ生成手段から出力されたデータか
ら前記第２のデータ保持手段から出力されたデータを減
算して結果を出力する第２の減算手段と、前記第１の減
算手段から出力されたデータと前記第１のデータ保持手
段から出力されたデータをデータ入力として前記第１の
減算手段の減算結果に応じて選択的に２ビット左シフト
して出力する第２の選択手段と、前記第２の減算手段か
ら出力されたデータを１ビット左シフトしたデータと前
記第２の選択手段から出力されたデータをデータ入力と
して前記第１または第２の減算手段の減算結果に応じて
選択的に部分剰余データとして出力する第３の選択手段
という構成を備えたものである。

【０００６】本発明は上記した構成によって、速度を決
定するクリティカルパスが、（第１の減算手段における
減算処理）＋（第１の選択手段におけるデータの通過）
＋（第２の減算手段における減算処理）＋（第３の選択
手段におけるデータの選択）＋（第３の選択手段におけ
るデータの通過）と短縮されることとなり、高速な除算
装置が実現できることとなる。

【０００７】

【発明の実施形態】以下図１を参照しながら、第１実施
例の減算シフト型除算装置の一例について説明する。

【０００８】図１は、正規化された除数データと被除数
データを入力として除算を実行し、１サイクルごとに２
ビットの部分商を生成する減算シフト型除算装置の構成
を示すものである。入力データは８ビットのデータ幅を
持つ正規化されたデータで、Ａ［７：０］を被除数入
力、Ｂ［７：０］を除数入力とする。被除数入力、除数
入力ともに正規化されているため、最上位ビットＡ
［７］、Ｂ［７］は常に１が入力される。

【０００９】図１において、１０は前記被除数入力Ａ
［７：０］と部分剰余データを入力として、選択的にデ
ータを保持する第１のデータ保持手段である。データ入
力時には、前記被除数入力Ａ［７：０］を選択的に入力
し、除算実行時には、前記部分剰余データを選択的に入
力し保持する。保持するデータのビット幅として９ビッ
ト幅のデータを保持し、前記被除数入力Ａ［７：０］を
選択的に入力する際には、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎ
ｉｆｉｃａｎｔ Ｂｉｔ）側に１ビットデータ”０”を
付加して９ビット幅のデータを保持する。２０は前記除
数入力Ｂ［７：０］を保持する第２のデータ保持手段で
あり、ＭＳＢ側に１ビットデータ”０”を付加して９ビ
ット幅のデータを保持する。除算実行時においても、こ
のデータを保持する。３０は第１のデータ保持手段１０
から出力されたデータから第２のデータ保持手段２０か
ら出力されたデータを減算して結果を出力する第１の減
算手段であり、９ビットの減算器から構成される。ここ
で、第２のデータ保持手段２０を８ビット構成とし、前
記第１の減算手段３０において、第２のデータ保持手段
２０から出力されたデータのＭＳＢ側に１ビットデー
タ”０”を付加して減算を実行しても機能的には等価で
ある。５１は第１の減算手段３０から出力されたデータ
と第１のデータ保持手段１０から出力されたデータを入
力として第１の減算手段３０の減算結果に応じて選択的
に１ビット左シフトして出力する第１の選択手段であ
る。前記第１の減算手段の減算結果が正あるいは０であ
れば第１の減算手段３０から出力されたデータを選択的
に１ビット左シフトして出力し、減算結果が負であれば
第１のデータ保持手段１０から出力されたデータを選択
的に１ビット左シフトして出力する。４１は第１の選択
手段５１から出力されたデータから第２のデータ保持手
段２０から出力されたデータを減算して結果を出力する
第２の減算手段であり、９ビットの減算器から構成され
る。６１は第２の減算手段４１から出力されたデータと
前記第１の選択手段５１から出力されたデータを入力と
して、第２の減算手段４１の減算結果に応じて選択的に
１ビット左シフトして出力する第２の選択手段である。
前記第２の減算手段４１の減算結果が負であれば第１の
データ選択手段５１から出力されたデータを選択的に１
ビット左シフトして出力し、それ以外の場合であれば第
２の減算手段４１から出力されたデータを選択的に１ビ
ット左シフトして出力する。７０は部分商保持回路であ
る。第１の減算手段３０で実行された減算結果と第２の
減算手段４１で実行された減算結果に応じて生成される
部分商を保持する。第１の減算手段３０および第２の減
算手段４１それぞれの減算結果が正あるいは０であれば
部分商として１を保持し、負であれば部分商として０を
保持する。前記２つの減算器の結果をもとに、１サイク
ルごとに２ビットづつの部分商が生成保持される。部分
商保持回路７０は、２ビット入力のシフトレジスタある
いは入力データ選択機能付きのレジスタによって、容易
に構成することができる。

【００１０】以上のように構成された除算装置につい
て、以下その動作について説明する。

【００１１】まず、被除数入力Ａ［７：０］に正規化さ
れた被除数データが、除数入力Ｂ［７：０］に正規化さ
れた除数データが入力される。被除数データおよび除数
データは、ともに正規化されているので、最上位ビット
Ａ［７］、Ｂ［７］には、ともにデータ”１”が入力さ
れる。入力されたデータはそれぞれ、第１のデータ保持
手段１０と第２のデータ保持手段２０に保持され除算の
実行が開始される。１サイクルごとに２ビットの部分商
が生成された後、第２の選択手段６１からの出力が部分
剰余データとして第１のデータ保持手段１０に入力し保
持される。このサイクルをＮ回繰り返すことにより、２
Ｎビットの商を求めることができる。

【００１２】さらに、詳細に動作を説明するために、１
サイクル内で生成される部分商の組み合わせ”０
０”、”０１”、”１０”、”１１”ごとに動作を説明
する。第２のデータ保持手段２０に保持されている除数
データは、入力されたまま変更されないので、常にビッ
ト［７］は１であるが、第１のデータ保持手段１０に保
持されるデータに関しては、部分剰余を取り込むので、
ビット［７］は”１”とは、限らない。さらに、ビット
［８］にデータ”１”が入力される場合もある。

【００１３】 １）部分商”００”となる場合の例、 第１の減算手段における被減数入力 ０００１０００００ 第１の減算手段における減数入力 ０１０００００００ 第１の減算手段における減算結果 １１０１０００００ （−００１１０００００）→負 第１の選択手段出力 ００１００００００ 第２の減算手段における被減数入力 ００１００００００ 第２の減算手段における減数入力 ０１０００００００ 第２の減算手段における減算結果 １１１００００００ （−００１００００００）→負 第２の選択手段出力 ０１０００００００ ２）部分商”０１”となる場合の例、 第１の減算手段における被減数入力 ００１１０００００ 第１の減算手段における減数入力 ０１０００００００ 第１の減算手段における減算結果 １１１１０００００ （−０００１０００００）→負 第１の選択手段出力 ０１１００００００ 第２の減算手段における被減数入力 ０１１００００００ 第２の減算手段における減数入力 ０１０００００００ 第２の減算手段における減算結果 ００１００００００ （＋００１００００００）→正 第２の選択手段出力 ０１０００００００ ３）部分商”１０”となる場合の例、 第１の減算手段における被減数入力 ０１０１０００００ 第１の減算手段における減数入力 ０１０００００００ 第１の減算手段における減算結果 ０００１０００００ （＋０００１０００００）→正 第１の選択手段出力 ００１００００００ 第２の減算手段における被減数入力 ００１００００００ 第２の減算手段における減数入力 ０１０００００００ 第２の減算手段における減算結果 １１１００００００ （−００１００００００）→負 第２の選択手段出力 ０１０００００００ ４）部分商”１１”となる場合の例、 第１の減算手段における被減数入力 ０１１１０００００ 第１の減算手段における減数入力 ０１０００００００ 第１の減算手段における減算結果 ００１１０００００ （＋００１１０００００）→正 第１の選択手段出力 ０１１００００００ 第２の減算手段における被減数入力 ０１１００００００ 第２の減算手段における減数入力 ０１０００００００ 第２の減算手段における減算結果 ００１００００００ （＋００１００００００）→正 第２の選択手段出力 ０１０００００００ 以上のように、第１第２の減算手段３０、４１における
減算結果に応じて、２ビット部分商が１サイクル内で求
められる。それぞれの減算結果が０になった場合は、演
算結果が正の場合と同様である。

【００１４】ここで、上記除算装置において、速度を決
定するクリティカルパスは、（第１の減算手段１０にお
ける減算処理）＋（第１の選択手段５１におけるデータ
の選択）＋（第１の選択手段５１におけるデータの通
過）＋（第２の減算手段４１における減算処理）＋（第
２の選択手段６１におけるデータの選択）＋（第２の選
択手段６１におけるデータの通過）となる。

【００１５】以下本発明の第２の実施例の除算装置の構
成について、図面を参照しながら説明する。

【００１６】図２は、正規化された除数データと被除数
データを入力として除算を実行し、１サイクルごとに２
ビットの部分商を生成する減算シフト型除算装置の構成
を示すものである。入力データは８ビットのデータ幅を
持つ正規化されたデータで、Ａ［７：０］を被除数入
力、Ｂ［７：０］を除数入力とする。被除数入力、除数
入力ともに正規化されているため、最上位ビットＡ
［７］、Ｂ［７］は常に１が入力される。

【００１７】図２において、１０は被除数入力Ａ［７：
０］と部分剰余データを入力として、選択的にデータを
保持する第１のデータ保持手段である。データ入力時に
は、被除数入力Ａ［７：０］を選択的に入力し、除算実
行時には、部分剰余データを選択的に入力し保持する。
保持するデータのビット幅として９ビット幅のデータを
保持し、被除数入力Ａ［７：０］を選択的に入力する際
には、ＭＳＢ側に１ビットデータ”０”を付加して９ビ
ット幅のデータを保持する。

【００１８】２０は除数入力Ｂ［７：０］を保持する第
２のデータ保持手段であり、ＭＳＢ側に１ビットデー
タ”０”を付加して９ビット幅のデータを保持する。除
算実行時においても、このデータを保持する。

【００１９】３０は第１のデータ保持手段１０から出力
されたデータから第２のデータ保持手段２０から出力さ
れたデータを減算して結果を出力する第１の減算手段で
あり、９ビットの減算器から構成される。ここで、第２
のデータ保持手段２０を８ビット構成とし、第１の減算
手段３０において、第２のデータ保持手段２０から出力
されたデータのＭＳＢ側に１ビットデータ”０”を付加
して減算を実行しても機能的には等価である。

【００２０】８０は、第１のデータ保持手段１０から出
力されたデータの上位３ビットと第２のデータ保持手段
２０から出力されたデータの上位３ビットを入力として
比較結果を出力する比較手段である。第２のデータ保持
手段２０を８ビット構成とし、最上位ビットに０を付加
したうえで上位３ビットの比較が実行しても機能的には
等価である。

【００２１】５０は第１の減算手段３０から出力された
データと第１のデータ保持手段１０から出力されたデー
タを入力として比較手段８０の比較結果に応じて選択的
に１ビット左シフトして出力する第１の選択手段であ
る。第１のデータ保持手段１０から出力されたデータの
上位３ビットデータの方が第２のデータ保持手段２０か
ら出力されたデータの上位３ビットデータより大きい場
合にのみ、第１の減算手段３０から出力されたデータを
選択的に出力し、それ以外の場合には第１のデータ保持
手段１０から出力されたデータを選択的に出力する。

【００２２】４０は第１の選択手段５０から出力された
データから第２のデータ保持手段２０から出力されたデ
ータを減算して結果を出力する第２の減算手段である。

【００２３】９０は、第１の減算手段３０から出力され
たデータと第１のデータ保持手段１０から出力されたデ
ータを入力として第１の減算手段３０の減算結果に応じ
て選択的に２ビット左シフトして出力する第２の選択手
段である。第１の減算手段３０の減算結果が正または０
の場合には第１の減算手段３０から出力されたデータを
選択的に２ビット左シフトして出力し、負の場合には第
１のデータ保持手段１０から出力されたデータを選択的
に２ビット左シフトして出力する。

【００２４】６０は第２の減算手段４０の減算結果に応
じて第２の減算手段４０から出力されたデータを１ビッ
ト左シフトして出力するか、または、第２の選択手段９
０から出力されたデータをそのまま出力する第３の選択
手段である。第２の減算手段４０の減算結果が負であれ
ば第２の選択手段９０から出力されたデータを選択的に
出力し、それ以外の場合であれば第２の減算手段４０か
ら出力されたデータを選択的に１ビット左シフトして出
力する。

【００２５】７０は部分商保持回路である。第１の減算
手段３０で実行された減算結果と第２の減算手段４０で
実行された減算結果に応じて部分商を保持する。第１の
減算手段３０および第２の減算手段４０それぞれの減算
結果が正あるいは０であれば部分商として１を保持し、
負であれば部分商として０を保持する。前記２つの減算
器の結果をもとに、１サイクルごとに２ビットづつの部
分商が生成保持される。部分商保持回路７０は、２ビッ
ト入力のシフトレジスタあるいは入力データ選択機能付
きのレジスタによって、容易に構成することができる。

【００２６】以上のように構成された除算装置について
の動作について説明する。

【００２７】まず、被除数入力Ａ［７：０］に正規化さ
れた被除数データが、除数入力Ｂ［７：０］に正規化さ
れた除数データが入力される。被除数データおよび除数
データは、ともに正規化されているので、最上位ビット
Ａ［７］、Ｂ［７］には、ともにデータ”１”が入力さ
れる。入力されたデータはそれぞれ、第１のデータ保持
手段１０と第２のデータ保持手段２０に保持され、除算
の演算の実行が開始される。ここで、第１のデータ保持
手段１０から出力される被除数／部分剰余データをデー
タａ［８：０］と第２のデータ保持手段２０から供給さ
れる除数データをデータｂ［８：０］とすると、この２
つのデータａ［８：０］、ｂ［８：０］は、第１の減算
手段３０と比較手段８０に同時に供給される。第１の減
算手段３０では、（ａ［８：０］ーｂ［８：０］）とい
う減算が実行されその減算結果が出力される。比較手段
８０では、第１のデータ保持手段１０から出力される被
除数／部分剰余データのＭＳＢ側３ビット、すなわち、
ａ［８：６］と第２のデータ保持手段２０から供給され
る除数データのＭＳＢ側３ビット、すなわち、ｂ［８：
６］の比較が行われる。

【００２８】次に、この比較結果に応じて、第１の選択
手段５０の出力が制御される。比較結果としては、 １）ａ［８：６］＞ｂ［８：６］ ２）ａ［８：６］＜ｂ［８：６］ ３）ａ［８：６］＝ｂ［８：６］の３通りの結果がある
が、それ以降の動作をそれぞれの場合について詳細に説
明する。

【００２９】１）の場合には比較手段８０における比較
結果より、常にａ［８：０］＞ｂ［８：０］ということ
が成り立つので、第１の減算手段３０における減算処理
（ａ［８：０］−ｂ［８：０］）が終了しなくてもその
結果が正になることがわかる。したがって、１ビット目
の部分商は、”１”となる。第１の減算手段３０におけ
る減算処理結果が正であるので、第２の減算手段４０に
は、第１の減算手段３０からの出力を１ビット左シフト
して入力する必要がある。すなわち、第１の選択手段５
０は、第１の減算手段３０から出力された減算結果を選
択的に１ビット左シフトして第２の減算手段４０に出力
するよう制御される。第２の選択手段９０は、第１の減
算手段３０の演算結果に応じて制御され、この場合は、
第１の減算手段３０の減算結果が正であるので、前記第
１の減算手段３０からの出力を選択的に２ビット左シフ
トして出力する。第３の選択手段６０は、第２の減算手
段４０の減算結果に応じて、制御される。第２の減算手
段４０の減算結果が、正または０であれば第２の減算手
段４０からの出力を選択的に１ビット左シフトして出力
する。負であれば、前記第２の選択手段９０からの出力
を選択的に出力する。以上のように動作することで、
１）の場合には、”１０”あるいは、”１１”という部
分商が生成される。

【００３０】２）の場合には比較手段８０における比較
結果より、常にａ［８：０］＜ｂ［８：０］ということ
が成り立つので、第１の減算手段３０における減算処理
（ａ［８：０］−ｂ［８：０］）が終了しなくてもその
結果が負になることがわかる。したがって、１ビット目
の部分商は、”０”となる。第１の減算手段３０におけ
る減算処理結果が負であるので、第２の減算手段４０に
は、第１のデータ保持手段１０からの出力を１ビット左
シフトして入力する必要がある。すなわち、第１の選択
手段５０は、第１のデータ保持手段１０からの出力を選
択的に１ビット左シフトして第２の減算手段４０に出力
するよう制御される。第２の選択手段９０は、第１の減
算手段３０の減算結果に応じて制御され、この場合は、
第１の減算手段３０の減算結果が負であるので、前記第
１のデータ保持手段１０からの出力を選択的に２ビット
左シフトして出力する。第３の選択手段６０は、第２の
減算手段４０の減算結果に応じて、制御される。第２の
減算手段４０の減算結果が、正または０であれば第２の
減算手段４０からの出力を選択的に１ビット左シフトし
て出力する。負であれば、前記第２の選択手段９０から
の出力を選択的に出力する。以上のように動作すること
で、２）の場合には、”００”あるいは、”０１”とい
う部分商が生成される。

【００３１】３）の場合には、第１の減算手段３０にお
ける減算処理の結果が正になる場合、０になる場合、お
よび負になる場合が存在する。すなわち、ａ［５：０］
＞ｂ［５：０］ならば減算手段３０における減算処理の
結果は正、ａ［５：０］＝ｂ［５：０］ならば減算手段
３０における減算処理の結果は０、ａ［５：０］＜ｂ
［５：０］ならば減算手段３０における減算処理の結果
は負になり、比較手段８０における比較結果によって１
ビット目の部分商を決定することはできない。しかしな
がら、データｂ［８：０］が第２のデータ保持手段２０
から供給される正規化された除数データであることに着
目すると、２ビットの部分商の組み合わせを限定でき
る。データｂ［８：６］は、正規化された除数データの
ＭＳＢ側３ビットであるためそのパターンは、”０１
０”と”０１１”しか起こり得ない。この２つの場合
で、データａ、ｂの組み合わせをより詳細に説明する。

【００３２】ＭＳＢ側３ビットデータが、”０１０”の
場合の９ビットデータの最大値は、”０１０１１１１１
１”、最小値は、”０１０００００００”となる。ａが
最大値、ｂが最小値をとった場合、以下のような２回の
減算処理の結果、部分商は、”１０”となる。

【００３３】 ０１０１１１１１１ −０１０００００００ −−−−−−−−−− ０００１１１１１１ （正）→部分商 ”１” ００１１１１１１０ （減算結果を左１ビットシフト） −０１０００００００ −−−−−−−−−− −０００００００１０ （負）→部分商 ”０” また、ａが最小値、ｂが最大値をとった場合、以下のよ
うな２回の減算処理の結果、部分商は、”０１”とな
る。

【００３４】 ０１０００００００ −０１０１１１１１１ −−−−−−−−−− −０００１１１１１１ （負）→部分商 ”０” １００００００００ （第１のデータ保持手段出力を左１ビットシフト） −０１０１１１１１１ −−−−−−−−−− ００１０００００１ （正）→部分商 ”１” 次に、ＭＳＢ側３ビットデータが、”０１１”の場合の
９ビットデータの最大値は、”０１１１１１１１１”、
最小値は、”０１１００００００”となる。ａが最大
値、ｂが最小値をとった場合、以下のような２回の減算
処理の結果、部分商は、”１０”となる。

【００３５】 ０１１１１１１１１ −０１１００００００ −−−−−−−−−− ０００１１１１１１ （正）→部分商 ”１” ００１１１１１１０ （減算結果を左１ビットシフト） −０１１００００００ −−−−−−−−−− −００１００００１０ （負）→部分商 ”０” また、ａが最小値、ｂが最大値をとった場合、以下のよ
うな２回の減算処理の結果、部分商は、”０１”とな
る。

【００３６】 ０１１００００００ −０１１１１１１１１ −−−−−−−−−− −０００１１１１１１ （負）→部分商 ”０” １１０００００００ （第１のデータ保持手段出力を左１ビットシフト） −０１１１１１１１１ −−−−−−−−−− ０１００００００１ （正）→部分商 ”１” さらに、ａ、ｂの値に関わらず、ａ＝ｂの場合、以下の
ような２回の減算処理の結果、部分商は、”１０”とな
る。

【００３７】 ０１＊＊＊＊＊＊＊ −０１＊＊＊＊＊＊＊ −−−−−−−−−− ０００００００００ （０）→部分商 ”１” ０００００００００ （減算結果を左１ビットシフト） −０１１００００００ −−−−−−−−−− −０１１００００００ （負）→部分商 ”０” 以上の説明で明らかなように比較手段８０における比較
結果が、３）ａ［ ８：６］＝ｂ［８：６］の場合に
は、部分商の組み合わせを”１０”か”０１”に限定す
ることができる。すなわち、第１の減算手段３０におけ
る減算結果が正または０であれば、部分商は”１０”と
なり、第１の減算手段３０における減算結果が負であれ
ば、部分商は”０１”となる。この結果と矛盾を起こさ
ないように部分剰余を生成することで、全体として矛盾
なく除算が実行可能となる。さらに、部分商が”１０”
となる場合の部分剰余は、第１の減算手段３０からの出
力をそのまま２ビット左シフトして出力したものであ
り、部分商が”０１”となる場合の部分剰余は、第１の
データ保持手段１０からの出力を１ビット左シフトして
第２の減算手段４０に入力し、第２の減算手段４０から
の出力を１ビット左シフトして出力したものである。こ
れら２つのデータは、第１の選択手段５０を第１のデー
タ保持手段１０からの出力を選択的に１ビット左シフト
して出力するように制御し、かつ、第２の選択手段９０
を第１の減算手段３０からの出力を選択的に２ビット左
シフトして出力するように制御しておけば、あとは、第
２の減算手段４０の結果に応じて、第３の選択手段６０
を制御することで、部分商と矛盾なく第３の選択手段か
ら出力することが可能となる。すなわち、比較手段８０
における比較結果が、３）ａ［８：６］＝ｂ［８：６］
の場合には、第１の選択手段５０を、第１のデータ保持
手段１０からの出力を選択的に１ビット左シフトして第
２の減算手段４０に出力するように制御し、第２の選択
手段９０を第１の減算手段３０における減算結果に応じ
て減算結果が正または０であれば、第１の減算手段３０
からの出力を、負であれば第１のデータ保持手段１０か
らの出力を選択的に２ビット左シフトして第３の選択手
段６０に出力するように制御することで、矛盾なく除算
を実行することができる。上記動作の変更例として、比
較手段８０の比較結果が３）ａ［８：６］＝ｂ［８：
６］の場合には、２ビットの部分商を第１の減算手段３
０の減算結果ではなく、第２の減算手段４０の減算結果
に応じて決定しても良い。また、この場合、部分剰余デ
ータを出力する第３の選択手段６０を、第２の減算手段
４０の減算結果ではなく、第１の減算手段３０の減算結
果に応じて制御しても良い。

【００３８】以上のように、除算装置が動作することに
より、１サイクルごとに２ビットの部分商が生成された
後、第３の選択手段６０からの出力が部分剰余データと
して第１のデータ保持手段１０に入力し保持される。

【００３９】このサイクルをＮ回繰り返すことにより、
２Ｎビットの商を求めることができる。ここで、この動
作を行う場合の遅延／速度を決定するパスであるクリテ
ィカルパスについて説明する。まず、部分剰余の生成経
路を調べると、部分商が”１０”となる場合の部分剰余
は、第１の減算手段３０→第２の選択手段９０→第３の
選択手段６０という経路で生成され、部分商が”０１”
となる場合の部分剰余は、第１の選択手段５０→第２の
減算手段４０→第３の選択手段６０という経路で生成さ
れる。ここでいう経路とは、第１第２のデータ保持手段
１０、２０を起点としてのデータそのものの流れであ
る。

【００４０】同じ観点で、比較手段８０における各比較
結果ごとの部分商と部分剰余の経路をまとめると以下の
ようになる。

【００４１】１）ａ［８：６］＞ｂ［８：６］の場合、 部分商”１０” 部分剰余の経路 第１の減算手段３０→第２の選択手段９０→第３の選択
手段６０ 部分商”１１” 部分剰余の経路 第１の減算手段３０→第１の選択手段５０→第２の減算
手段４０→第３の選択手段６０ ２）ａ［８：６］＜ｂ［８：６］の場合、 部分商”００” 部分剰余の経路 第２の減算手段４０→第３の選択手段６０ 部分商”０１” 部分剰余の経路 第１の選択手段５０→第２の減算手段４０→第３の選択
手段６０ ３）ａ［８：６］＝ｂ［８：６］の場合、 部分商”１０” 部分剰余の経路 第１の減算手段３０→第３の選択手段９０→第３の選択
手段６０ 部分商”０１” 部分剰余の経路 第１の選択手段５０→第２の減算手段４０→第３の選択
手段６０ これは、部分剰余を生成する際のメインのデータの流れ
る経路であるので、全体の遅延を考える場合には、これ
に加えて制御の流れ／制御に要する遅延も考慮する必要
がある。各遅延要素を以下のように定義して、クリティ
カルパスをまとめる。

【００４２】Ｄ０：（前記比較手段８０における比較処
理） Ｄ１：（前記第１の減算手段３０における減算処理） Ｄ２：（前記第１の選択手段５０におけるデータの選
択） Ｄ３：（前記第１の選択手段５０におけるデータの通
過） Ｄ４：（前記第２の減算手段４０における減算処理） Ｄ５：（前記第３の選択手段６０におけるデータの選
択） Ｄ６：（前記第３の選択手段６０におけるデータの通
過） Ｄ７：（前記第２の選択手段９０におけるデータの選
択） Ｄ８：（前記第２の選択手段９０におけるデータの通
過） 以上の定義にしたがって、クリティカルパスを整理する
と、 １）ａ［８：６］＞ｂ［８：６］の場合、 クリティカルパス１ Ｄ０→Ｄ２→Ｄ３→Ｄ４→Ｄ５→
Ｄ６ クリティカルパス２ Ｄ１→Ｄ３→Ｄ４→Ｄ５→Ｄ６ ２）ａ［８：６］＜ｂ［８：６］の場合、 クリティカルパス３ Ｄ０→Ｄ２→Ｄ３→Ｄ４→Ｄ５→
Ｄ６ ３）ａ［８：６］＝ｂ［８：６］の場合、 クリティカルパス４ Ｄ０→Ｄ２→Ｄ３→Ｄ４→Ｄ５→
Ｄ６ クリティカルパス５ Ｄ１→Ｄ３→Ｄ４→Ｄ５→Ｄ６ ここで、Ｄ０→Ｄ２とＤ１のパスを比較すると、Ｄ０→
Ｄ２のパスの方が、Ｄ１のパスより十分小さい遅延とな
るので、もっとも遅延的にクリティカルなパスは、Ｄ１
→Ｄ３→Ｄ４→Ｄ５→Ｄ６となる。第１の実施例におけ
るクリティカルパスは、Ｄ１→Ｄ２→Ｄ３→Ｄ４→Ｄ５
→Ｄ６であったので、Ｄ２の分だけ高速化が図れたこと
になる。

【００４３】以上の説明より明らかなように、本発明の
第２の実施例の除算装置によれば、被除数データと除数
データの上位３ビット同士を比較する比較手段８０を設
け、その比較結果によって第１の選択手段５０の出力を
制御する。それにより、除算の実行を保証しながら、ク
リティカルパスを削減して高速化を実現した除算装置を
構成可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における除算装置の構成
図である。

【図２】本発明の第２の実施例による除算装置の構成図
である。

【符号の説明】

１０ 第１のデータ保持手段 ２０ 第２のデータ保持手段 ３０ 第１の減算手段 ４０ 第２の減算手段 ５０ 第１の選択手段 ９０ 第２の選択手段 ６０ 第３の選択手段 ７０ 部分商保持手段 ８０ 比較手段

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 正規化された被除数データと除数データ
   を入力として除算を実行し、１サイクルごとに２ビット
   の部分商を生成する除算装置において、 前記被除数データと部分剰余データとを入力データとし
   て選択的にデータを保持する第１のデータ保持手段と、 前記除数データを入力としてデータを保持する第２のデ
   ータ保持手段と、 前記第１のデータ保持手段から出力されたデータから前
   記第２のデータ保持手段から出力されたデータを減算し
   て結果を出力する第１の減算手段と、 前記第１のデータ保持手段から出力されたデータの上位
   Ｎビットと前記第２のデータ保持手段から出力されたデ
   ータの上位Ｎビットを入力として比較結果を出力する比
   較手段と、 前記第１の減算手段から出力されたデータと前記第１の
   データ保持手段から出力されたデータを入力として前記
   比較手段の比較結果に応じて選択的に１ビット左シフト
   して出力する第１の選択手段と、 前記第１の選択手段から出力されたデータから前記第２
   のデータ保持手段から出力されたデータを減算して結果
   を出力する第２の減算手段と、 前記第１の減算手段から出力されたデータと前記第１の
   データ保持手段から出力されたデータを入力として前記
   第１の減算手段の減算結果に応じて選択的に２ビット左
   シフトして出力する第２の選択手段と、 前記第２の減算手段から出力されたデータを１ビット左
   シフトしたデータと前記第２の選択手段から出力された
   データをデータ入力として前記第１または第２の減算手
   段の減算結果に応じて選択的に部分剰余データとして出
   力する第３の選択手段とを備えたことを特徴とする除算
   装置。
2. 【請求項２】 前記比較手段において、第１のデータ保
   持手段から出力されたデータの上位３ビットと第２のデ
   ータ保持手段から出力されたデータの上位３ビットを入
   力として比較結果を出力することを特徴とする請求項１
   記載の除算装置。
3. 【請求項３】 前記第１の選択手段において、比較手段
   による比較の結果、第１のデータ保持手段から出力され
   たデータの上位３ビットデータの方が第２のデータ保持
   手段から出力されたデータの上位３ビットデータより大
   きい場合に、第１の減算手段から出力されたデータを選
   択的に出力し、それ以外の場合には、第１のデータ保持
   手段から出力されたデータを選択的に出力することを特
   徴とする請求項２記載の除算装置。
4. 【請求項４】 比較手段による比較の結果、第１のデー
   タ保持手段から出力されたデータの上位３ビットデータ
   と第２のデータ保持手段から出力されたデータの上位３
   ビットデータが同じ場合に、前記第１の減算手段の減算
   結果に応じて、２ビットの部分商を決定することを特徴
   とする請求項３記載の除算装置。
5. 【請求項５】 比較手段による比較の結果、第１のデー
   タ保持手段から出力されたデータの上位３ビットデータ
   と第２のデータ保持手段から出力されたデータの上位３
   ビットデータが同じ場合に、前記第２の減算手段の減算
   結果に応じて、２ビットの部分商を決定することを特徴
   とする請求項３記載の除算装置。
6. 【請求項６】 正規化された被除数データと除数データ
   を入力として除算を実行し、１サイクルごとに２ビット
   の部分商を生成する除算装置において、 前記被除数データと部分剰余データとを入力データとし
   て選択的にデータを保持する第１のデータ保持手段と、 前記除数データを入力としてデータを保持する第２のデ
   ータ保持手段と、 前記第１のデータ保持手段から出力されたデータから前
   記第２のデータ保持手段から出力されたデータを減算し
   て結果を出力する第１の減算手段と、 前記第１の減算手段から出力されたデータと前記第１の
   データ保持手段から出力されたデータを入力として前記
   第１の減算手段の減算結果に応じて選択的に１ビット左
   シフトして出力する第１の選択手段と、 前記第１の選択手段から出力されたデータから前記第２
   のデータ保持手段から出力されたデータを減算して結果
   を出力する第２の減算手段と、 前記第２の減算手段から出力されたデータと前記第２の
   選択手段から出力されたデータをデータ入力として前記
   第２の減算手段の減算結果に応じて選択的に１ビット左
   シフトして部分剰余データとして出力する第２の選択手
   段とを備えたことを特徴とする除算装置。