JPS62280930A - デイジタル乗算器 - Google Patents
デイジタル乗算器Info
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- JPS62280930A JPS62280930A JP62091068A JP9106887A JPS62280930A JP S62280930 A JPS62280930 A JP S62280930A JP 62091068 A JP62091068 A JP 62091068A JP 9106887 A JP9106887 A JP 9106887A JP S62280930 A JPS62280930 A JP S62280930A
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- 238000007792 addition Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
A、産業上の利用分野
この発明は2進複数(multi)ビット乗算器、詳細
にいえば再コーディングを使う乗算器に関するものであ
る。
にいえば再コーディングを使う乗算器に関するものであ
る。
この発明は信号処理装置その他のコンピュータ・システ
ムに特に有用なものであり、特に処理す入き信号を発生
する、入出力制御装置およびマイクロプロセッサなどの
装置、ならびに大規模コンピータ・システムに組み込ま
れるようになされたものである。
ムに特に有用なものであり、特に処理す入き信号を発生
する、入出力制御装置およびマイクロプロセッサなどの
装置、ならびに大規模コンピータ・システムに組み込ま
れるようになされたものである。
B、従来技術
符号付きの2進数の乗数を行なうディジタル乗算器は一
般に遅く、サイズすなわち入力の数が増加した場合、多
量の回路を必要とする。これはサイズが増加すると、乗
算器を実現するのに必要な加算器の数すなわち加算器の
複雑度が増大するからである。したがって、乗算を行な
うに必要な加算の回数を減らす何らかの方法を案出し、
かつこれを簡単な態様で行なって、乗算時間および回路
を最小限のものに維持することが望ましい。2進入力の
再コーディングは乗算を行なうのに必要な加算の回数を
減らすことができるが、これは乗数の2つまたはそれ以
上のビットを再コーディングできるので、必要なものが
乗数の各ビットの加算ではなく、再コーディングされた
ビットの1回の加算だけだからである。また、再コーデ
ィングによって、正および負の乗数を同じ態様で取り扱
うことが可能となる。ビット対の再コーディングが従来
使用されており、必要のものは被乗数の単純なシフトま
たは補数、あるいはこの周方だけであビット対の再コー
ディングよりも大きな再コーディングの手法はより複雑
なものとなり、加算器の列に使用できるようにするため
、より多くの形式の被乗数を必要とする。
般に遅く、サイズすなわち入力の数が増加した場合、多
量の回路を必要とする。これはサイズが増加すると、乗
算器を実現するのに必要な加算器の数すなわち加算器の
複雑度が増大するからである。したがって、乗算を行な
うに必要な加算の回数を減らす何らかの方法を案出し、
かつこれを簡単な態様で行なって、乗算時間および回路
を最小限のものに維持することが望ましい。2進入力の
再コーディングは乗算を行なうのに必要な加算の回数を
減らすことができるが、これは乗数の2つまたはそれ以
上のビットを再コーディングできるので、必要なものが
乗数の各ビットの加算ではなく、再コーディングされた
ビットの1回の加算だけだからである。また、再コーデ
ィングによって、正および負の乗数を同じ態様で取り扱
うことが可能となる。ビット対の再コーディングが従来
使用されており、必要のものは被乗数の単純なシフトま
たは補数、あるいはこの周方だけであビット対の再コー
ディングよりも大きな再コーディングの手法はより複雑
なものとなり、加算器の列に使用できるようにするため
、より多くの形式の被乗数を必要とする。
この発明の目的は、比較的低いコストで回路面積を最小
とし、速度を最高とする態様で、4ビツトの再コーディ
ングを使って、2の補数形式でコードされた符号付きの
2進数を乗算する改善された乗算器を提供することであ
る。この発明の他の重要な目的は、乗算器のサイズが増
加しても、回路面積を最小にし、速度を最高とすること
ができる。符号付き2進数を乗算する改善された乗算器
を提供することができる。
とし、速度を最高とする態様で、4ビツトの再コーディ
ングを使って、2の補数形式でコードされた符号付きの
2進数を乗算する改善された乗算器を提供することであ
る。この発明の他の重要な目的は、乗算器のサイズが増
加しても、回路面積を最小にし、速度を最高とすること
ができる。符号付き2進数を乗算する改善された乗算器
を提供することができる。
D6問題点を解決するための手段
これらの目的は、乗算器のサイズが増加したときに、被
乗数の必要なすべての倍数の形成に必要な費用が増加し
ないように上記倍数の形成を行なうことによって達成さ
れる。単純なシフトによって得ることのできない被乗数
の倍数は、乗数のピッ1−の再コーディングを行なって
いるときに生成される特別積とみなされる。
乗数の必要なすべての倍数の形成に必要な費用が増加し
ないように上記倍数の形成を行なうことによって達成さ
れる。単純なシフトによって得ることのできない被乗数
の倍数は、乗数のピッ1−の再コーディングを行なって
いるときに生成される特別積とみなされる。
この発明は4ピツ1〜の再コーディングを使い、被乗数
のすべての倍数の生成を1回路面積を最小とし、速度の
利点をもたらす態様で行なう。このことは被乗数のすへ
ての倍数の生成を、これによって単純な加算器、すなわ
ち3つ2進数を加算することのできる加算器ではなく、
2つの2進数の合計を形成できる加算器を使う独自な態
様で行なうことによって達成される。
のすべての倍数の生成を1回路面積を最小とし、速度の
利点をもたらす態様で行なう。このことは被乗数のすへ
ての倍数の生成を、これによって単純な加算器、すなわ
ち3つ2進数を加算することのできる加算器ではなく、
2つの2進数の合計を形成できる加算器を使う独自な態
様で行なうことによって達成される。
E、実施例
図面、特に第1図には、被乗数が特別積発生器15.1
6および17に同時に印加され、かつ16ビツトの乗数
が再コーダ30.31.32および33のそれぞれに印
加されるものとして、この発明が示されている。特別積
発生器15.16および17は20ビツトの加算器であ
る。特別積発生器15は詳細が第2図に示されており、
被乗数の3倍の出力を生成する機能を果たすものである
。
6および17に同時に印加され、かつ16ビツトの乗数
が再コーダ30.31.32および33のそれぞれに印
加されるものとして、この発明が示されている。特別積
発生器15.16および17は20ビツトの加算器であ
る。特別積発生器15は詳細が第2図に示されており、
被乗数の3倍の出力を生成する機能を果たすものである
。
特別積発生器15の低位ビット位置は、入力端子21に
印加された強制ゼロ信号と、入力端子22に印加された
信号の強制桁上げを有している。被乗数の低位ビット位
置は、特別積発生器15のビット位置Oおよび1に印加
される。同様に、被乗数の他のビットは特別積発生器1
5の対応するピント位置、および次の高さのビット位置
に印加される。さらに、被乗数のビット15は特別積発
生器のビット位置16.17.18および19の両入力
に印加される。このようにして被乗数のビットを特別積
発生器ISの入力に印加することにより、特別積発生器
15の出力は被乗数の3倍となる。特別積発生器15は
被乗数を、1回シフトされた被乗数に加算する機能を果
たす。もちろん、シフトが動的に行なわれることがない
のは、被乗数がシフトされた形で、特別積発生器15に
印加されるからである。特別積発生器15は2oビット
の出力を有しており、それ故、被乗数の高位ビット位置
を上述の態様で接続し、被乗数の符号ビットを拡張しな
ければならない。特別積発生器15の出力は入力として
、以下で詳細に説明する態様で、選択器70.90.1
00および110に印加される。
印加された強制ゼロ信号と、入力端子22に印加された
信号の強制桁上げを有している。被乗数の低位ビット位
置は、特別積発生器15のビット位置Oおよび1に印加
される。同様に、被乗数の他のビットは特別積発生器1
5の対応するピント位置、および次の高さのビット位置
に印加される。さらに、被乗数のビット15は特別積発
生器のビット位置16.17.18および19の両入力
に印加される。このようにして被乗数のビットを特別積
発生器ISの入力に印加することにより、特別積発生器
15の出力は被乗数の3倍となる。特別積発生器15は
被乗数を、1回シフトされた被乗数に加算する機能を果
たす。もちろん、シフトが動的に行なわれることがない
のは、被乗数がシフトされた形で、特別積発生器15に
印加されるからである。特別積発生器15は2oビット
の出力を有しており、それ故、被乗数の高位ビット位置
を上述の態様で接続し、被乗数の符号ビットを拡張しな
ければならない。特別積発生器15の出力は入力として
、以下で詳細に説明する態様で、選択器70.90.1
00および110に印加される。
特別積発生器16は被乗数の5倍の倍数を生成する機能
を果たす。それ故1強制ゼロが端子23に印加され、か
つ特別積発生器16の低位ピント位置および次に低いビ
ット位置への入力として、次の高さのビット位置の入力
に印加される。特別積発生器16の低位ビット位置に接
続された入力端子24に、強制ゼロが印加される。低位
ビット位置および低位ビット位置から2つ離れたビット
位置へ、被乗数の低位ビットが印加される。被乗数の他
のビットは同様な態様で、特別種発生器16に印加され
、高位ビット位置は特別績発生器16のビット位置15
.16.17.18および19に印加される。特別種発
生器16は本質的に、被乗数を2回シフトされた被乗数
に加算するものである。被乗数はシフトされた形で、特
別種発生器16に印加され、かつ上述のように、シフト
は動的には行なわれない。特別種発生器16の出力は詳
細を後述する態度で、選択器70.90,100および
110に印加される。
を果たす。それ故1強制ゼロが端子23に印加され、か
つ特別積発生器16の低位ピント位置および次に低いビ
ット位置への入力として、次の高さのビット位置の入力
に印加される。特別積発生器16の低位ビット位置に接
続された入力端子24に、強制ゼロが印加される。低位
ビット位置および低位ビット位置から2つ離れたビット
位置へ、被乗数の低位ビットが印加される。被乗数の他
のビットは同様な態様で、特別種発生器16に印加され
、高位ビット位置は特別績発生器16のビット位置15
.16.17.18および19に印加される。特別種発
生器16は本質的に、被乗数を2回シフトされた被乗数
に加算するものである。被乗数はシフトされた形で、特
別種発生器16に印加され、かつ上述のように、シフト
は動的には行なわれない。特別種発生器16の出力は詳
細を後述する態度で、選択器70.90,100および
110に印加される。
特別種発生器17は被乗数の7倍の倍数を形成する機能
を果たす。被乗数は入力として、左へ3回シフトされた
形の被乗数とともに、特別種発生器17に印加される。
を果たす。被乗数は入力として、左へ3回シフトされた
形の被乗数とともに、特別種発生器17に印加される。
しかしながら、この場合。
被乗数はシフトされた形の被乗数に加算されるのではな
く、減算されるが、これはシフトが被乗数の8倍の倍数
をもたらすからである。減算は被乗数をインバータ27
によって逆転することによって達成され、強制御が入力
端子26の桁上り数に印加される。強制0が端子2うに
印加され、端子25は特別種発生器17の最初の3つの
低位位置に接続されている。被乗数のビットはインバー
タ27によって特別種発生器17の対応するビット位置
へ印加され、かつ逆転されない形で、対応するビット入
力位置から3つ左側のビット位置へ印加される。被乗数
の高位ビットはインバータによって、ビット位置15.
16.17.18および19に印加される。
く、減算されるが、これはシフトが被乗数の8倍の倍数
をもたらすからである。減算は被乗数をインバータ27
によって逆転することによって達成され、強制御が入力
端子26の桁上り数に印加される。強制0が端子2うに
印加され、端子25は特別種発生器17の最初の3つの
低位位置に接続されている。被乗数のビットはインバー
タ27によって特別種発生器17の対応するビット位置
へ印加され、かつ逆転されない形で、対応するビット入
力位置から3つ左側のビット位置へ印加される。被乗数
の高位ビットはインバータによって、ビット位置15.
16.17.18および19に印加される。
第1表は、被乗数をシフトし、算術計算を行なうことに
より特別績を形成することを示すものである。
より特別績を形成することを示すものである。
第1表
第2表は、被乗数の倍数を示すものである。
特別種発生器17の出力は5選択器70.90.100
および110に印加される。選択器70.90.100
および110は同じものであるが、異なるデコーダに接
続されている。すなわち、選択器70は再コーダ3oに
接続され、選択器90は再コーダ31に接続され、選択
器100は再コーダ32に接続され、選択器110は再
コーダ33に接続されている。各選択器は2oのビット
位置を有しており、各ビット位置は一連のAND回路7
1ないし78を含んでおり、AND回路71はX1制御
入力すなわち関連する再コーダからの選択器入力と、被
乗数からの入力を有している。
および110に印加される。選択器70.90.100
および110は同じものであるが、異なるデコーダに接
続されている。すなわち、選択器70は再コーダ3oに
接続され、選択器90は再コーダ31に接続され、選択
器100は再コーダ32に接続され、選択器110は再
コーダ33に接続されている。各選択器は2oのビット
位置を有しており、各ビット位置は一連のAND回路7
1ないし78を含んでおり、AND回路71はX1制御
入力すなわち関連する再コーダからの選択器入力と、被
乗数からの入力を有している。
論理AND回路72は関連する再コーダからのX2人力
と、AND回路71への被乗数ビット入力から1ビット
位置右のビットを有している。論理AND回路73は関
連する再コーダからのX3制御入力と、特別種発生器1
5からのピッ1−を有している。論理AND回路74は
関連する再コーダからのX4人力と、論理AND回路7
1への被乗数入力から2つ右の位置のビットを有してい
る。
と、AND回路71への被乗数ビット入力から1ビット
位置右のビットを有している。論理AND回路73は関
連する再コーダからのX3制御入力と、特別種発生器1
5からのピッ1−を有している。論理AND回路74は
関連する再コーダからのX4人力と、論理AND回路7
1への被乗数入力から2つ右の位置のビットを有してい
る。
論理AND回路75は関連する再コーダからのX5人力
と、特別種発生器16からのビットを有している。論理
AND回路76は関連する再コーダからのX6人力と、
論理AND回路73に印加された特別種発生器15のビ
ットから1つ右の位置のビットを有している。論理AN
D回路77は関連する再コーダからのX7人力と、特別
種発生器17からのビットを有している。論理AND@
路78は関連する再コーダからのX8人力と、論理AN
D回路71への被乗数入力から3つ右の位置にある被乗
数入力を有している。
と、特別種発生器16からのビットを有している。論理
AND回路76は関連する再コーダからのX6人力と、
論理AND回路73に印加された特別種発生器15のビ
ットから1つ右の位置のビットを有している。論理AN
D回路77は関連する再コーダからのX7人力と、特別
種発生器17からのビットを有している。論理AND@
路78は関連する再コーダからのX8人力と、論理AN
D回路71への被乗数入力から3つ右の位置にある被乗
数入力を有している。
論理AND回路71−78の出力は、論理OR回路79
へ入力として印加され、該OR回路は排他的OR@路8
0の入力に接続された出力を有している。排他的OR回
路80への他の入力は、関連する再コーダからのマイナ
ス、ラインすなわちNEGラインである。排他的OR回
路80の出力は選択器の出力であり、関連する加算器へ
入力として接続されている。選択器70,90.100
および110を表す選択器が、第6図に示されている。
へ入力として印加され、該OR回路は排他的OR@路8
0の入力に接続された出力を有している。排他的OR回
路80への他の入力は、関連する再コーダからのマイナ
ス、ラインすなわちNEGラインである。排他的OR回
路80の出力は選択器の出力であり、関連する加算器へ
入力として接続されている。選択器70,90.100
および110を表す選択器が、第6図に示されている。
列となっている加算器85.95.105および115
は公知の桁上げ先読み加算器でであり、キャリー・イン
Hj5子およびキャリー・アウト端子のそれぞれを有し
ている。各列の加算器は第4図に示すように、20ビツ
トの幅を有しており、高位位置からのキャリー・アウト
信号は無視される。
は公知の桁上げ先読み加算器でであり、キャリー・イン
Hj5子およびキャリー・アウト端子のそれぞれを有し
ている。各列の加算器は第4図に示すように、20ビツ
トの幅を有しており、高位位置からのキャリー・アウト
信号は無視される。
第4図の加算器は第3図に示す5つの4ビツト加算器か
らなっている。
らなっている。
再コーダ3Q、31.32、および33は、論理的に同
一のものである。各再コーダは第7図に示すように、入
力■○、I1、I2、I3およびI4を有している。1
6ビツトの乗数はそれぞれ4ビツトの4つのグループに
区分される。乗数ビットの最初すなわち低位グループに
対する入力IOは1強制Oを受は取るように接続されて
いる。
一のものである。各再コーダは第7図に示すように、入
力■○、I1、I2、I3およびI4を有している。1
6ビツトの乗数はそれぞれ4ビツトの4つのグループに
区分される。乗数ビットの最初すなわち低位グループに
対する入力IOは1強制Oを受は取るように接続されて
いる。
このグループの高位乗数ビット、すなわちR3は再コー
ダ31の入力10に印加される。同様に、乗数ビットR
7およびR11はぞれぞれ、再コーダ32および33の
入力10に印加される。再コーダ30.31.32およ
び33の論理を、第3表に示す。
ダ31の入力10に印加される。同様に、乗数ビットR
7およびR11はぞれぞれ、再コーダ32および33の
入力10に印加される。再コーダ30.31.32およ
び33の論理を、第3表に示す。
第3表
I413121110
入力l0511、I2およびI4は入力として、初他的
○R回路40.41.42および43のそれぞれに印加
される。入力r3はもう一方の入力として、これらの排
他的OR回路40.41.42および43に印加される
。排他的OR回路4o、41.42および43の出力は
それぞれ、C,B。
○R回路40.41.42および43のそれぞれに印加
される。入力r3はもう一方の入力として、これらの排
他的OR回路40.41.42および43に印加される
。排他的OR回路4o、41.42および43の出力は
それぞれ、C,B。
AおよびDである。排他的OR回路42および43の出
力をそれぞれインバータ47および48に印加すること
によって、非A(τ)および非D(′″5)信号が形成
される。排他的OR回路5oは排他的OR回路40およ
び41からの入力を有している。AND回路51は排他
的OR回路40、排他的OR回路41およびインバータ
47からの入力を有している。NOR回路52は排他的
OR回路40、排他的OR回路41およびインバータ4
7からの入力を有している。AND回路51およびNO
R回路52の出力は、OR回路53に供給される。排他
的OR回路50はAND回路54および55へ入力を行
ない、回路54および55はそれぞれ排他的OR回路4
2およびインバータ47からの入力も有している。xl
、X2.X3、X4.X5、x6、xlおよびx8信号
はそれぞれ、論理AND回路61−67およびNOR回
路68からのものである。および排他的OR回路43は
AND回路65.66および67に入力を行なう。イン
バータ48はAND回路61.62および63に入力を
行なう。AND回路55の出力はAND回路61および
67に供給され、AND回路54の出力はAND回路6
3および65に供給され、OR回路53の出力はAND
回路62および66に供給される。排他的OR回路40
,41および42の出力はAND回路64に印加され。
力をそれぞれインバータ47および48に印加すること
によって、非A(τ)および非D(′″5)信号が形成
される。排他的OR回路5oは排他的OR回路40およ
び41からの入力を有している。AND回路51は排他
的OR回路40、排他的OR回路41およびインバータ
47からの入力を有している。NOR回路52は排他的
OR回路40、排他的OR回路41およびインバータ4
7からの入力を有している。AND回路51およびNO
R回路52の出力は、OR回路53に供給される。排他
的OR回路50はAND回路54および55へ入力を行
ない、回路54および55はそれぞれ排他的OR回路4
2およびインバータ47からの入力も有している。xl
、X2.X3、X4.X5、x6、xlおよびx8信号
はそれぞれ、論理AND回路61−67およびNOR回
路68からのものである。および排他的OR回路43は
AND回路65.66および67に入力を行なう。イン
バータ48はAND回路61.62および63に入力を
行なう。AND回路55の出力はAND回路61および
67に供給され、AND回路54の出力はAND回路6
3および65に供給され、OR回路53の出力はAND
回路62および66に供給される。排他的OR回路40
,41および42の出力はAND回路64に印加され。
かつNOR回路68に印加される。NOR回路68はイ
ンバータ48からの入力も有している。入力I4は再コ
ーダのマイナス出力すなわちNEG出力をを有している
。
ンバータ48からの入力も有している。入力I4は再コ
ーダのマイナス出力すなわちNEG出力をを有している
。
第1図に示すように、再コーダ30.31.32および
33の出力はそれぞれ、選択器70.90.100およ
び110に印加される。再コーダ3o、31.32およ
び3:M)NEG出力は加算器85.95,105およ
び115のキャリー・イン入力に印加される。再コーダ
30.31.32および33からのマイナスすなわちN
EG出力はそれぞれ1選択器70.90.100および
110にも印加される。
33の出力はそれぞれ、選択器70.90.100およ
び110に印加される。再コーダ3o、31.32およ
び3:M)NEG出力は加算器85.95,105およ
び115のキャリー・イン入力に印加される。再コーダ
30.31.32および33からのマイナスすなわちN
EG出力はそれぞれ1選択器70.90.100および
110にも印加される。
加算器85の高位の16ビツトが加算器95に入力され
、加算器95の高位の16ビツトが加算器105に入力
され、加算器105の高位の16ビツトが加算器115
に入力されるという態様で。
、加算器95の高位の16ビツトが加算器105に入力
され、加算器105の高位の16ビツトが加算器115
に入力されるという態様で。
加算器85.95.105および115が接続される。
加算器85.95および105の低位4ビツトは、乗算
器が形成する積の12の低位ビットである。積の20の
高位ビットは加算@115からのものである。
器が形成する積の12の低位ビットである。積の20の
高位ビットは加算@115からのものである。
上記したところから、乗算器からの入力を有している再
コーダが選択器を制御している場合に。
コーダが選択器を制御している場合に。
被乗数の倍数が同時に形成され、被乗数自体とともに入
力として選択器に印加されることがわかる。
力として選択器に印加されることがわかる。
低位の加算器の出力が、関連する選択器からの入力も受
は取る次に高位の加算器の入力に接続されている場合に
、選択器の出力は、部分積からの加算器の入力に接続さ
れる。最高位の加算器は積の高位ビットを与え、低位の
加算器の各々は低位の積のビットを与えるが、ビット数
は低位加算器のオフセットと等しい。すなわち、この例
においては4ビツトである。
は取る次に高位の加算器の入力に接続されている場合に
、選択器の出力は、部分積からの加算器の入力に接続さ
れる。最高位の加算器は積の高位ビットを与え、低位の
加算器の各々は低位の積のビットを与えるが、ビット数
は低位加算器のオフセットと等しい。すなわち、この例
においては4ビツトである。
留意しなければならないのは、加算器85が加算器とし
て十分に利用されてはおらず、実際には増分器として接
続されていることである。この発明を、第8図に示すよ
うに、合計加算器を有する乗算器として実施することが
できる。この実施例において、!1択器70は加算器9
5および85に入力を行なうが、この場合、加算器85
は32ビツトの加算器であって、その出力は積と、加数
Yの和である。この実施例において、加算器がすべて加
算器として機能し、増分器として機能するものがないこ
とに留意されたい。
て十分に利用されてはおらず、実際には増分器として接
続されていることである。この発明を、第8図に示すよ
うに、合計加算器を有する乗算器として実施することが
できる。この実施例において、!1択器70は加算器9
5および85に入力を行なうが、この場合、加算器85
は32ビツトの加算器であって、その出力は積と、加数
Yの和である。この実施例において、加算器がすべて加
算器として機能し、増分器として機能するものがないこ
とに留意されたい。
F0発明の効果
本発明よれば、乗算器の入力数(サイズ)が増加しても
、比較的低いコストで回路面積を小さく維持できる。
、比較的低いコストで回路面積を小さく維持できる。
第2図は、被乗数の3倍数、5倍数および7倍数のため
の特別積発生器を示すブロック図である。 第3図は、4ビツトの桁上げ先読み加算器を示すブロッ
ク図である。 第4図は、第3図の4ビツトの桁上げ先読み加算器5つ
を組み合わせて形成された加算器列を示すブロック図で
ある。 第5図は、選択器回路の1ビツトを示す論理回路図であ
る。 第6図は、各ビットの論理が第5図に示したものである
1幅20ビツトの選択器回路を示すブロック図である。 第7図は、第1図に示した再コーダの再コーデイング論
理を示す論理回路図である。 第8図は、出力が積と値Yの合計である、この発明の他
の実施例の略図である。 15.16.17・・・・特別積発生器、21,22.
24.26・・・・入力端子、23.25・・・・端子
、27.47.48・・・・インバータ、30.31.
32.33・・・・再コーダ、40.41.4243.
50.80・・・・排他的OR回路、51.54.55
.61−67.71−78・・・・AND回路、52.
68・・・・NOR回路、53・・・・OR回路、70
.90.100.110・・・・選択器、79・・・・
論理OR回路、85.95.105.115・・・・加
算器。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 1) 次 生(外1名) 第7図
の特別積発生器を示すブロック図である。 第3図は、4ビツトの桁上げ先読み加算器を示すブロッ
ク図である。 第4図は、第3図の4ビツトの桁上げ先読み加算器5つ
を組み合わせて形成された加算器列を示すブロック図で
ある。 第5図は、選択器回路の1ビツトを示す論理回路図であ
る。 第6図は、各ビットの論理が第5図に示したものである
1幅20ビツトの選択器回路を示すブロック図である。 第7図は、第1図に示した再コーダの再コーデイング論
理を示す論理回路図である。 第8図は、出力が積と値Yの合計である、この発明の他
の実施例の略図である。 15.16.17・・・・特別積発生器、21,22.
24.26・・・・入力端子、23.25・・・・端子
、27.47.48・・・・インバータ、30.31.
32.33・・・・再コーダ、40.41.4243.
50.80・・・・排他的OR回路、51.54.55
.61−67.71−78・・・・AND回路、52.
68・・・・NOR回路、53・・・・OR回路、70
.90.100.110・・・・選択器、79・・・・
論理OR回路、85.95.105.115・・・・加
算器。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 岡 1) 次 生(外1名) 第7図
Claims (1)
- 【特許請求の範囲】 被乗数を示す複数ビット入力から積を発生するディジタ
ル乗算器であって、 所定数のビットの被乗数を受けて、この被乗数の倍数で
ある出力を、前記被乗数の倍数のための符号ビットとと
もに出力する複数の積発生器と、被乗数それ自身を含む
被乗数の異なった倍数を選択するための選択信号を発生
するように前記乗算器の少なくとも2ビット以上を再コ
ーディングする複数の再コーダと、 被乗数それ自身を含む被乗数の倍数並びに前記再コーダ
からの前記選択信号を受けるようにそれぞれ接続される
複数の選択器と。 前記選択器に接続された複数の加算器と を具備し、 前記加算器の出力が前記積を発生するように相互接続さ
れるディジタル乗算器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US867167 | 1986-05-27 | ||
US06/867,167 US4745570A (en) | 1986-05-27 | 1986-05-27 | Binary multibit multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62280930A true JPS62280930A (ja) | 1987-12-05 |
Family
ID=25349259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62091068A Pending JPS62280930A (ja) | 1986-05-27 | 1987-04-15 | デイジタル乗算器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4745570A (ja) |
EP (1) | EP0248166A3 (ja) |
JP (1) | JPS62280930A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0540608A (ja) * | 1990-03-16 | 1993-02-19 | Internatl Business Mach Corp <Ibm> | テーブルルツクアツプ乗算器及びその乗算方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4864528A (en) * | 1986-07-18 | 1989-09-05 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor and multiplier using redundant signed digit arithmetic |
US4862402A (en) * | 1986-07-24 | 1989-08-29 | North American Philips Corporation | Fast multiplierless architecture for general purpose VLSI FIR digital filters with minimized hardware |
US4864529A (en) * | 1986-10-09 | 1989-09-05 | North American Philips Corporation | Fast multiplier architecture |
US4843585A (en) * | 1987-09-14 | 1989-06-27 | Motorola, Inc. | Pipelineable structure for efficient multiplication and accumulation operations |
JP2991299B2 (ja) * | 1989-08-04 | 1999-12-20 | 株式会社東芝 | 内視鏡装置 |
US4965762A (en) * | 1989-09-15 | 1990-10-23 | Motorola Inc. | Mixed size radix recoded multiplier |
EP0448367B1 (en) * | 1990-03-20 | 1998-12-23 | Fujitsu Limited | High speed digital parallel multiplier |
US5150322A (en) * | 1990-06-05 | 1992-09-22 | Vlsi Technology, Inc. | Mixed-radix serial/parallel multipliers |
JP2597736B2 (ja) * | 1990-07-17 | 1997-04-09 | 株式会社東芝 | 高速乗算器 |
US5412591A (en) * | 1990-08-09 | 1995-05-02 | Vlsi Technology, Inc. | Schematic compiler for a multi-format high speed multiplier |
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JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
US5333119A (en) * | 1992-09-30 | 1994-07-26 | Regents Of The University Of Minnesota | Digital signal processor with delayed-evaluation array multipliers and low-power memory addressing |
US5787029A (en) * | 1994-12-19 | 1998-07-28 | Crystal Semiconductor Corp. | Ultra low power multiplier |
US5646877A (en) * | 1995-05-25 | 1997-07-08 | Texas Instruments Incorporated | High radix multiplier architecture |
US6141674A (en) * | 1998-06-10 | 2000-10-31 | Hewlett-Packard Company | Reducing the hardware cost of a bank of multipliers by combining shared terms |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4041292A (en) * | 1975-12-22 | 1977-08-09 | Honeywell Information Systems Inc. | High speed binary multiplication system employing a plurality of multiple generator circuits |
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US4484301A (en) * | 1981-03-10 | 1984-11-20 | Sperry Corporation | Array multiplier operating in one's complement format |
US4646257A (en) * | 1983-10-03 | 1987-02-24 | Texas Instruments Incorporated | Digital multiplication circuit for use in a microprocessor |
-
1986
- 1986-05-27 US US06/867,167 patent/US4745570A/en not_active Expired - Fee Related
-
1987
- 1987-04-03 EP EP19870104934 patent/EP0248166A3/en not_active Withdrawn
- 1987-04-15 JP JP62091068A patent/JPS62280930A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0540608A (ja) * | 1990-03-16 | 1993-02-19 | Internatl Business Mach Corp <Ibm> | テーブルルツクアツプ乗算器及びその乗算方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0248166A2 (en) | 1987-12-09 |
US4745570A (en) | 1988-05-17 |
EP0248166A3 (en) | 1990-09-05 |
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