JPH09231055A - 論理演算回路及びキャリールックアヘッド加算器 - Google Patents
論理演算回路及びキャリールックアヘッド加算器Info
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Abstract
(57)【要約】 （修正有）
【課題】 キャリールックアヘッド（ＣＬＡ）加算器の
演算時間を短縮する。 【解決手段】 ２つの加算対象信号を複数グループ、例
えば下位４ビットａ3:0 ，ｂ3:0 と上位４ビットａ7:4
，ｂ7:4 とに分け、夫々、２つの全加算器２，１２に
入力すると共に、生成されるキャリー生成信号ｇ7:4 及
びキャリー伝搬信号ｐ7:4 並びに最下位ビットへのキャ
リーｃ-1から、加算対象信号の３，７ビット目における
キャリーｃ3 ，ｃ7 を生成するように構成され、全加算
器１２が、キャリーインを０として上位４ビットａ7:4
，ｂ7:4 を加算して仮の和ｓｚ7:4 を生成し、論理回
路１４が、３ビット目におけるキャリーｃ3 並びに２段
目の全加算器１２で生成された仮の和ｓｚ7:4 及びキャ
リー伝搬信号ｐ7:4から上位４ビットの真の和ｓ7:4 を
生成する。
演算時間を短縮する。 【解決手段】 ２つの加算対象信号を複数グループ、例
えば下位４ビットａ3:0 ，ｂ3:0 と上位４ビットａ7:4
，ｂ7:4 とに分け、夫々、２つの全加算器２，１２に
入力すると共に、生成されるキャリー生成信号ｇ7:4 及
びキャリー伝搬信号ｐ7:4 並びに最下位ビットへのキャ
リーｃ-1から、加算対象信号の３，７ビット目における
キャリーｃ3 ，ｃ7 を生成するように構成され、全加算
器１２が、キャリーインを０として上位４ビットａ7:4
，ｂ7:4 を加算して仮の和ｓｚ7:4 を生成し、論理回
路１４が、３ビット目におけるキャリーｃ3 並びに２段
目の全加算器１２で生成された仮の和ｓｚ7:4 及びキャ
リー伝搬信号ｐ7:4から上位４ビットの真の和ｓ7:4 を
生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、２進デジタル算術
演算器の１つであるキャリールックアヘッド加算器を構
成するのに好適な論理演算回路、及びこの論理演算回路
を用いたキャリールックアヘッド加算器に関する。
演算器の１つであるキャリールックアヘッド加算器を構
成するのに好適な論理演算回路、及びこの論理演算回路
を用いたキャリールックアヘッド加算器に関する。
【０００２】
【従来の技術】従来より、電子計算機等に具備されて任
意の桁数の加算を行う加算器として、リップルキャリー
加算器が知られている。このリップルキャリー加算器
は、加算対象である１ビットの２つの信号と下位桁から
のキャリー信号（キャリーイン）とを加算して和と上位
桁へのキャリー信号（キャリーアウト）とを出力する１
ビット全加算器を、加算対象信号の桁数（即ちビット
数）に応じた個数だけ順次接続することで構成される。
意の桁数の加算を行う加算器として、リップルキャリー
加算器が知られている。このリップルキャリー加算器
は、加算対象である１ビットの２つの信号と下位桁から
のキャリー信号（キャリーイン）とを加算して和と上位
桁へのキャリー信号（キャリーアウト）とを出力する１
ビット全加算器を、加算対象信号の桁数（即ちビット
数）に応じた個数だけ順次接続することで構成される。
【０００３】しかし、リップルキャリー加算器では、あ
る桁の加算を行う前に、その下位桁のキャリー信号が確
定している必要があり、演算時間が加算対象信号の桁数
に比例してしまう。よって、近年の処理ビット数の増大
に伴って、演算時間が長大化してしまうという問題があ
った。
る桁の加算を行う前に、その下位桁のキャリー信号が確
定している必要があり、演算時間が加算対象信号の桁数
に比例してしまう。よって、近年の処理ビット数の増大
に伴って、演算時間が長大化してしまうという問題があ
った。
【０００４】そこで、この問題を解決するものとして、
２つの加算対象信号の各ビットを調べることにより、各
ビットを加算して和を算出する前にキャリーアウトを発
生させる、といったキャリールックアヘッド（Carry Lo
ok Ahead：桁上げ先見）方式を用いた加算器が開発され
ている。代表的なキャリールックアヘッド加算器として
は、２つの加算対象信号を例えば４ビット毎のグループ
に分け、各グループにおける和を出力する前に、次のグ
ループへのキャリーアウトを生成するように構成されて
おり、この構成によって演算時間の短縮を図っている
（例えば特開平５−６１６４３号公報）。
２つの加算対象信号の各ビットを調べることにより、各
ビットを加算して和を算出する前にキャリーアウトを発
生させる、といったキャリールックアヘッド（Carry Lo
ok Ahead：桁上げ先見）方式を用いた加算器が開発され
ている。代表的なキャリールックアヘッド加算器として
は、２つの加算対象信号を例えば４ビット毎のグループ
に分け、各グループにおける和を出力する前に、次のグ
ループへのキャリーアウトを生成するように構成されて
おり、この構成によって演算時間の短縮を図っている
（例えば特開平５−６１６４３号公報）。
【０００５】以下、本発明の前提技術を一層明確にする
ために、３２ビットのキャリールックアヘッド加算器の
従来の構成例について、図１０を用いて説明する。尚、
以下の説明において、ｎビット目とは、最下位ビットを
０ビット目とした場合のｎ番目のビットを指している。
また、図１０及び後述する他の各図において、小文字の
アルファベットから始まる符号のうち、例えばａ3:0 と
いった符号は、ａという信号の３ビット目から０ビット
目までを示している。
ために、３２ビットのキャリールックアヘッド加算器の
従来の構成例について、図１０を用いて説明する。尚、
以下の説明において、ｎビット目とは、最下位ビットを
０ビット目とした場合のｎ番目のビットを指している。
また、図１０及び後述する他の各図において、小文字の
アルファベットから始まる符号のうち、例えばａ3:0 と
いった符号は、ａという信号の３ビット目から０ビット
目までを示している。
【０００６】まず、図１０において、符号３０−０，３
０−１，…，３０−７は、夫々、４ビット全加算器（Ａ
ＤＤ：詳しくは４ビットのリップルキャリー加算器）で
ある。これら各４ビット全加算器３０−０〜３０−７
は、３２ビットの２つの加算対象信号ａ31:0，ｂ31:0を
４ビット毎に分けてなる一対の４ビット信号ａ（ａ3:
0，ａ7:4 ，…，ａ31:28 ）及びｂ（ｂ3:0 ，ｂ7:4 ，
…，ｂ31:28 ）毎に設けられており、夫々、対応するグ
ループの４ビット信号ａ，ｂと、その４ビット信号ａ，
ｂの最下位桁より１つ下位桁からのキャリー信号ｃ（ｃ
-1，ｃ3 ，…，ｃ27）とを入力して、下記の式（１）〜
（４）に示す演算を実行することにより、４ビットのキ
ャリー生成信号ｇ（ｇ3:0 ，ｇ7:4 ，…，ｇ31:28 ）、
４ビットのキャリー伝搬信号ｐ（ｐ3:0 ，ｐ7:4 ，…，
ｐ31:28 ）、及び４ビットの和信号ｓ（ｓ3:0 ，ｓ7:4
，…，ｓ31:28 ）を生成する。
０−１，…，３０−７は、夫々、４ビット全加算器（Ａ
ＤＤ：詳しくは４ビットのリップルキャリー加算器）で
ある。これら各４ビット全加算器３０−０〜３０−７
は、３２ビットの２つの加算対象信号ａ31:0，ｂ31:0を
４ビット毎に分けてなる一対の４ビット信号ａ（ａ3:
0，ａ7:4 ，…，ａ31:28 ）及びｂ（ｂ3:0 ，ｂ7:4 ，
…，ｂ31:28 ）毎に設けられており、夫々、対応するグ
ループの４ビット信号ａ，ｂと、その４ビット信号ａ，
ｂの最下位桁より１つ下位桁からのキャリー信号ｃ（ｃ
-1，ｃ3 ，…，ｃ27）とを入力して、下記の式（１）〜
（４）に示す演算を実行することにより、４ビットのキ
ャリー生成信号ｇ（ｇ3:0 ，ｇ7:4 ，…，ｇ31:28 ）、
４ビットのキャリー伝搬信号ｐ（ｐ3:0 ，ｐ7:4 ，…，
ｐ31:28 ）、及び４ビットの和信号ｓ（ｓ3:0 ，ｓ7:4
，…，ｓ31:28 ）を生成する。
【０００７】尚、以下に示す各式において、「＊」は論
理積を表し、「ｘｏｒ」は排他的論理和を表し、「＋」
は論理和を表している。また、添え字「n 」は、４ビッ
ト全加算器３０−０〜３０−７に入力される加算対象信
号ａ，ｂ中の各ビットの位置（即ち桁）を表すものであ
り、「0 」が最下位ビット（最下位桁）に対応する。ま
た更に、「ｃn-1 」は、各４ビット全加算器３０−０〜
３０−７の内部において、ｎビット目の和ｓn を求める
ために必要な（ｎ−１）ビット目からのキャリー信号を
表している。
理積を表し、「ｘｏｒ」は排他的論理和を表し、「＋」
は論理和を表している。また、添え字「n 」は、４ビッ
ト全加算器３０−０〜３０−７に入力される加算対象信
号ａ，ｂ中の各ビットの位置（即ち桁）を表すものであ
り、「0 」が最下位ビット（最下位桁）に対応する。ま
た更に、「ｃn-1 」は、各４ビット全加算器３０−０〜
３０−７の内部において、ｎビット目の和ｓn を求める
ために必要な（ｎ−１）ビット目からのキャリー信号を
表している。
【０００８】
【数１】ｇn ＝（ａn ）＊（ｂn ） …（１）
【０００９】
【数２】ｐn ＝（ａn ）ｘｏｒ（ｂn ） …（２）
【００１０】
【数３】 ｓn ＝（ｐn ）ｘｏｒ（ｃn-1 ） …（３）
【００１１】
【数４】 ｃn ＝（ｇn ）＋（ｐn ）＊（ｃn-1 ） …（４） 次に、符号３２−０，３２−１，…，３２−７は、夫
々、キャリールックアヘッド１階層目の回路としての４
ビット分のキャリー生成／伝搬信号生成回路（４ＧＰ）
である。これら各４ビット分のキャリー生成／伝搬信号
生成回路３２−０〜３２−７は、上記各４ビット全加算
器３０−０〜３０−７に夫々対応して設けられており、
夫々、対応する４ビット全加算器３０−０〜３０−７が
生成した４ビットのキャリー生成信号ｇ（ｇ3:0 ，ｇ7:
4 ，…，ｇ31:28 ）と４ビットのキャリー伝搬信号ｐ
（ｐ3:0 ，ｐ7:4 ，…，ｐ31:28 ）とから、下記の式
（５），（６）に示す演算を実行することにより、４ビ
ットの加算対象信号ａ（ａ3:0 ，ａ7:4 ，…，ａ31:28
）及びｂ（ｂ3:0 ，ｂ7:4 ，…，ｂ31:28 ）を１つの
ブロックとした場合の１ビットのキャリー生成信号Ｇ[n
+3 ]（Ｇ[3 ]，Ｇ[7 ]，…，Ｇ[31]）と、同じく１ビッ
トのキャリー伝搬信号Ｐ[n+3 ]（Ｐ[3 ]，Ｐ[7 ]，…，
Ｐ[31]）とを生成する。
々、キャリールックアヘッド１階層目の回路としての４
ビット分のキャリー生成／伝搬信号生成回路（４ＧＰ）
である。これら各４ビット分のキャリー生成／伝搬信号
生成回路３２−０〜３２−７は、上記各４ビット全加算
器３０−０〜３０−７に夫々対応して設けられており、
夫々、対応する４ビット全加算器３０−０〜３０−７が
生成した４ビットのキャリー生成信号ｇ（ｇ3:0 ，ｇ7:
4 ，…，ｇ31:28 ）と４ビットのキャリー伝搬信号ｐ
（ｐ3:0 ，ｐ7:4 ，…，ｐ31:28 ）とから、下記の式
（５），（６）に示す演算を実行することにより、４ビ
ットの加算対象信号ａ（ａ3:0 ，ａ7:4 ，…，ａ31:28
）及びｂ（ｂ3:0 ，ｂ7:4 ，…，ｂ31:28 ）を１つの
ブロックとした場合の１ビットのキャリー生成信号Ｇ[n
+3 ]（Ｇ[3 ]，Ｇ[7 ]，…，Ｇ[31]）と、同じく１ビッ
トのキャリー伝搬信号Ｐ[n+3 ]（Ｐ[3 ]，Ｐ[7 ]，…，
Ｐ[31]）とを生成する。
【００１２】
【数５】 Ｇ[n+3 ]＝（ｇn+3 ） ＋（ｐn+3 ）＊（ｇn+2 ） ＋（ｐn+3 ）＊（ｐn+2 ）＊（ｇn+1 ） ＋（ｐn+3 ）＊（ｐn+2 ）＊（ｐn+1 ）＊（ｇn ） …（５）
【００１３】
【数６】 Ｐ[n+3 ]＝（ｐn+3 ）＊（ｐn+2 ）＊（ｐn+1 ）＊（ｐn ） …（６） そして更に、図１０において、符号３４−０，３４−
１，…，３４−７は、夫々、キャリールックアヘッド２
階層目の回路としての桁上げ先見回路（１ＣＬＡ，２Ｃ
ＬＡ，３ＣＬＡ，４ＣＬＡ，１ＣＬＡ，２ＣＬＡ，３Ｃ
ＬＡ，４ＣＬＡ）であり、上記各４ビット全加算器３０
−０〜３０−７及びキャリー生成／伝搬信号生成回路３
２−０〜３２−７に対応して設けられている。
１，…，３４−７は、夫々、キャリールックアヘッド２
階層目の回路としての桁上げ先見回路（１ＣＬＡ，２Ｃ
ＬＡ，３ＣＬＡ，４ＣＬＡ，１ＣＬＡ，２ＣＬＡ，３Ｃ
ＬＡ，４ＣＬＡ）であり、上記各４ビット全加算器３０
−０〜３０−７及びキャリー生成／伝搬信号生成回路３
２−０〜３２−７に対応して設けられている。
【００１４】初段から４段目までの各桁上げ先見回路
（１ＣＬＡ，２ＣＬＡ，３ＣＬＡ，４ＣＬＡ）３４−０
〜３４−３の夫々は、最下位の４ビット全加算器３０−
０に入力されるキャリー信号ｃ-1（即ち、３２ビット加
算対象信号ａ，ｂの最下位桁へのキャリー信号ｃ-1）
と、キャリー生成／伝搬信号生成回路３２−０〜３２−
３のうち各自に対応するもの及びそれより下位側のもの
が生成した１ビット，２ビット，３ビット，４ビットの
キャリー生成信号Ｇ[n+3 ]（Ｇ[3 ]，Ｇ[7 ]，Ｇ[11]，
Ｇ[15]）及びキャリー伝搬信号Ｐ[n+3 ]（Ｐ[3 ]，Ｐ[7
]，Ｐ[11]，Ｐ[15]）とを入力として、対応する４ビッ
ト全加算器３０−０〜３０−３に入力される４ビットの
加算対象信号ａ，ｂの最上位ビットからのキャリー信号
ｃ（即ち、次段に設けられた４ビット全加算器３０−１
〜３０−４へ入力すべきキャリー信号ｃ3 ，ｃ7 ，ｃ1
1，ｃ15）を夫々生成して出力する。
（１ＣＬＡ，２ＣＬＡ，３ＣＬＡ，４ＣＬＡ）３４−０
〜３４−３の夫々は、最下位の４ビット全加算器３０−
０に入力されるキャリー信号ｃ-1（即ち、３２ビット加
算対象信号ａ，ｂの最下位桁へのキャリー信号ｃ-1）
と、キャリー生成／伝搬信号生成回路３２−０〜３２−
３のうち各自に対応するもの及びそれより下位側のもの
が生成した１ビット，２ビット，３ビット，４ビットの
キャリー生成信号Ｇ[n+3 ]（Ｇ[3 ]，Ｇ[7 ]，Ｇ[11]，
Ｇ[15]）及びキャリー伝搬信号Ｐ[n+3 ]（Ｐ[3 ]，Ｐ[7
]，Ｐ[11]，Ｐ[15]）とを入力として、対応する４ビッ
ト全加算器３０−０〜３０−３に入力される４ビットの
加算対象信号ａ，ｂの最上位ビットからのキャリー信号
ｃ（即ち、次段に設けられた４ビット全加算器３０−１
〜３０−４へ入力すべきキャリー信号ｃ3 ，ｃ7 ，ｃ1
1，ｃ15）を夫々生成して出力する。
【００１５】また、５段目から最終段（８段目）までの
各桁上げ先見回路（１ＣＬＡ，２ＣＬＡ，３ＣＬＡ，４
ＣＬＡ）３４−４〜３４−７の夫々は、５段目の４ビッ
ト全加算器３０−４に入力されるキャリー信号ｃ15（即
ち、桁上げ先見回路３４−３が生成したキャリー信号）
と、キャリー生成／伝搬信号生成回路３２−４〜３２−
７のうち各自に対応するもの及びそれより下位側のもの
が生成した１ビット，２ビット，３ビット，４ビットの
キャリー生成信号Ｇ[n+3 ]（Ｇ[19]，Ｇ[23]，Ｇ[27]，
Ｇ[31]）及びキャリー伝搬信号Ｐ[n+3 ]（Ｐ[19]，Ｐ[2
3]，Ｐ[27]，Ｐ[31]）とを入力として、対応する４ビッ
ト全加算器３０−４〜３０−７に入力される４ビットの
加算対象信号ａ，ｂの最上位ビットからのキャリー信号
ｃ（ｃ19，ｃ23，ｃ27，ｃ31）を夫々生成して出力す
る。そして、最終段以外の桁上げ先見回路３４−４，３
４−５，３４−６が生成したキャリー信号ｃ19，ｃ23，
ｃ27は、夫々、次段の４ビット全加算器３０−５，３０
−６，３０−７に入力される。
各桁上げ先見回路（１ＣＬＡ，２ＣＬＡ，３ＣＬＡ，４
ＣＬＡ）３４−４〜３４−７の夫々は、５段目の４ビッ
ト全加算器３０−４に入力されるキャリー信号ｃ15（即
ち、桁上げ先見回路３４−３が生成したキャリー信号）
と、キャリー生成／伝搬信号生成回路３２−４〜３２−
７のうち各自に対応するもの及びそれより下位側のもの
が生成した１ビット，２ビット，３ビット，４ビットの
キャリー生成信号Ｇ[n+3 ]（Ｇ[19]，Ｇ[23]，Ｇ[27]，
Ｇ[31]）及びキャリー伝搬信号Ｐ[n+3 ]（Ｐ[19]，Ｐ[2
3]，Ｐ[27]，Ｐ[31]）とを入力として、対応する４ビッ
ト全加算器３０−４〜３０−７に入力される４ビットの
加算対象信号ａ，ｂの最上位ビットからのキャリー信号
ｃ（ｃ19，ｃ23，ｃ27，ｃ31）を夫々生成して出力す
る。そして、最終段以外の桁上げ先見回路３４−４，３
４−５，３４−６が生成したキャリー信号ｃ19，ｃ23，
ｃ27は、夫々、次段の４ビット全加算器３０−５，３０
−６，３０−７に入力される。
【００１６】ここで、上記キャリー生成信号Ｇ[3 ]，Ｇ
[7 ]，Ｇ[11]，Ｇ[15]を、下位のＧ[3 ]から順にＧ
〈０〉，Ｇ〈１〉，…と表し、同様に上記キャリー伝搬
信号Ｐ[3]，Ｐ[7 ]，Ｐ[11]，Ｐ[15]を、下位のＰ[3 ]
から順にＰ〈０〉，Ｐ〈１〉，…と表し、更に上記キャ
リー信号ｃ-1をＣｉｎと表せば、各桁上げ先見回路３４
−０〜３４−３の夫々は、下記の式（７）に示す演算を
実行することにより、キャリー信号ｃ（ｃ3 ，ｃ7 ，ｃ
11，ｃ15）を生成する。そして同様に、上記キャリー生
成信号Ｇ[19]，Ｇ[23]，Ｇ[27]，Ｇ[31]を、下位のＧ[1
9]から順にＧ〈０〉，Ｇ〈１〉，…と表し、上記キャリ
ー伝搬信号Ｐ[19]，Ｐ[23]，Ｐ[27]，Ｐ[31]を、下位の
Ｐ[19]から順にＰ〈０〉，Ｐ〈１〉，…と表し、更に上
記キャリー信号ｃ15をＣｉｎと表せば、各桁上げ先見回
路３４−４〜３４−７の夫々も、下記の式（７）に示す
演算を実行することにより、キャリー信号ｃ（ｃ19，ｃ
23，ｃ27，ｃ31）を生成する。
[7 ]，Ｇ[11]，Ｇ[15]を、下位のＧ[3 ]から順にＧ
〈０〉，Ｇ〈１〉，…と表し、同様に上記キャリー伝搬
信号Ｐ[3]，Ｐ[7 ]，Ｐ[11]，Ｐ[15]を、下位のＰ[3 ]
から順にＰ〈０〉，Ｐ〈１〉，…と表し、更に上記キャ
リー信号ｃ-1をＣｉｎと表せば、各桁上げ先見回路３４
−０〜３４−３の夫々は、下記の式（７）に示す演算を
実行することにより、キャリー信号ｃ（ｃ3 ，ｃ7 ，ｃ
11，ｃ15）を生成する。そして同様に、上記キャリー生
成信号Ｇ[19]，Ｇ[23]，Ｇ[27]，Ｇ[31]を、下位のＧ[1
9]から順にＧ〈０〉，Ｇ〈１〉，…と表し、上記キャリ
ー伝搬信号Ｐ[19]，Ｐ[23]，Ｐ[27]，Ｐ[31]を、下位の
Ｐ[19]から順にＰ〈０〉，Ｐ〈１〉，…と表し、更に上
記キャリー信号ｃ15をＣｉｎと表せば、各桁上げ先見回
路３４−４〜３４−７の夫々も、下記の式（７）に示す
演算を実行することにより、キャリー信号ｃ（ｃ19，ｃ
23，ｃ27，ｃ31）を生成する。
【００１７】
【数７】 ｃ＝Ｇ〈ｙ〉 ＋Ｐ〈ｙ〉＊Ｇ〈ｙ−１〉 ＋Ｐ〈ｙ〉＊Ｐ〈ｙ−１〉＊Ｇ〈ｙ−２〉 ・ ・ ・ ＋Ｐ〈ｙ〉＊Ｐ〈ｙ−１〉＊・・・＊Ｐ〈１〉Ｇ〈０〉 ＋Ｐ〈ｙ〉＊Ｐ〈ｙ−１〉＊・・・＊Ｐ〈１〉＊Ｐ〈０〉＊Ｃｉｎ …（７） よって、例えば、桁上げ先見回路３４−０では下記の式
（８）の如くキャリー信号ｃ3 が生成され、桁上げ先見
回路３４−１では下記の式（９）の如くキャリー信号ｃ
7 が生成され、桁上げ先見回路３４−２では下記の式
（１０）の如くキャリー信号ｃ11が生成され、桁上げ先
見回路３４−３では下記の式（１１）の如くキャリー信
号ｃ15が生成される。
（８）の如くキャリー信号ｃ3 が生成され、桁上げ先見
回路３４−１では下記の式（９）の如くキャリー信号ｃ
7 が生成され、桁上げ先見回路３４−２では下記の式
（１０）の如くキャリー信号ｃ11が生成され、桁上げ先
見回路３４−３では下記の式（１１）の如くキャリー信
号ｃ15が生成される。
【００１８】
【数８】 ｃ3 ＝（Ｇ[3 ]）＋（Ｐ[3 ]）＊（ｃ-1） …（８）
【００１９】
【数９】 ｃ7 ＝（Ｇ[7 ]） ＋（Ｐ[7 ]）＊（Ｇ[3 ]） ＋（Ｐ[7 ]）＊（Ｐ[3 ]）＊（ｃ-1） …（９）
【００２０】
【数１０】 ｃ11＝（Ｇ[11]） ＋（Ｐ[11]）＊（Ｇ[7 ]） ＋（Ｐ[11]）＊（Ｐ[7 ]）＊（Ｇ[3 ]） ＋（Ｐ[11]）＊（Ｐ[7 ]）＊（Ｐ[3 ]）＊（ｃ-1） …（１０）
【００２１】
【数１１】 ｃ15＝（Ｇ[15]） ＋（Ｐ[15]）＊（Ｇ[11]） ＋（Ｐ[15]）＊（Ｐ[11]）＊（Ｇ[7 ]） ＋（Ｐ[15]）＊（Ｐ[11]）＊（Ｐ[7 ]）＊（Ｇ[3 ]） ＋（Ｐ[15]）＊（Ｐ[11]）＊（Ｐ[7 ]）＊（Ｐ[3 ]）＊（ｃ-1） …（１１） つまり、上記式（１），（２），（５）〜（１１）から
明らかなように、キャリー生成信号ｇn とキャリー伝搬
信号ｐn は、２つの加算対象信号ａ，ｂのみに依存して
いるため、各桁について並列に求めることができ、しか
も、このキャリー生成信号ｇn 及びキャリー伝搬信号ｐ
n と、最下位の４ビット全加算器３０−０に入力される
キャリー信号ｃ-1だけで、最下位以外の各４ビット全加
算器３０−１〜３０−７に入力すべきキャリー信号ｃ3
，ｃ7，…，ｃ27を生成することができる。
明らかなように、キャリー生成信号ｇn とキャリー伝搬
信号ｐn は、２つの加算対象信号ａ，ｂのみに依存して
いるため、各桁について並列に求めることができ、しか
も、このキャリー生成信号ｇn 及びキャリー伝搬信号ｐ
n と、最下位の４ビット全加算器３０−０に入力される
キャリー信号ｃ-1だけで、最下位以外の各４ビット全加
算器３０−１〜３０−７に入力すべきキャリー信号ｃ3
，ｃ7，…，ｃ27を生成することができる。
【００２２】そこで、図１０に示した３２ビット加算器
では、キャリー生成／伝搬信号生成回路３２−０及び桁
上げ先見回路（１ＣＬＡ）３４−０により、加算対象信
号ａ，ｂの３ビット目（４桁目）からのキャリーｃ3 を
先見して、２段目の４ビット全加算器３０−１に入力
し、キャリー生成／伝搬信号生成回路３２−０，３２−
１及び桁上げ先見回路（２ＣＬＡ）３４−１により、加
算対象信号ａ，ｂの７ビット目（８桁目）からのキャリ
ーｃ7 を先見して、３段目の４ビット全加算器３０−２
に入力し、キャリー生成／伝搬信号生成回路３２−０〜
３２−２及び桁上げ先見回路（３ＣＬＡ）３４−２によ
り、加算対象信号ａ，ｂの１１ビット目（１２桁目）か
らのキャリーｃ11を先見して、４段目の４ビット全加算
器３０−３に入力し、キャリー生成／伝搬信号生成回路
３２−０〜３２−３及び桁上げ先見回路（４ＣＬＡ）３
４−３により、加算対象信号ａ，ｂの１５ビット目（１
６桁目）からのキャリーｃ15を先見して、５段目の４ビ
ット全加算器３０−４に入力する、といった具合いに、
各４ビット全加算器３０−１〜３０−７へのキャリー信
号を前倒しに供給するようにしている。
では、キャリー生成／伝搬信号生成回路３２−０及び桁
上げ先見回路（１ＣＬＡ）３４−０により、加算対象信
号ａ，ｂの３ビット目（４桁目）からのキャリーｃ3 を
先見して、２段目の４ビット全加算器３０−１に入力
し、キャリー生成／伝搬信号生成回路３２−０，３２−
１及び桁上げ先見回路（２ＣＬＡ）３４−１により、加
算対象信号ａ，ｂの７ビット目（８桁目）からのキャリ
ーｃ7 を先見して、３段目の４ビット全加算器３０−２
に入力し、キャリー生成／伝搬信号生成回路３２−０〜
３２−２及び桁上げ先見回路（３ＣＬＡ）３４−２によ
り、加算対象信号ａ，ｂの１１ビット目（１２桁目）か
らのキャリーｃ11を先見して、４段目の４ビット全加算
器３０−３に入力し、キャリー生成／伝搬信号生成回路
３２−０〜３２−３及び桁上げ先見回路（４ＣＬＡ）３
４−３により、加算対象信号ａ，ｂの１５ビット目（１
６桁目）からのキャリーｃ15を先見して、５段目の４ビ
ット全加算器３０−４に入力する、といった具合いに、
各４ビット全加算器３０−１〜３０−７へのキャリー信
号を前倒しに供給するようにしている。
【００２３】尚、５段目から８段目までの４ビット全加
算器３０−４〜３０−７に夫々対応するキャリー生成／
伝搬信号生成回路３２−４〜３２−７及び桁上げ先見回
路３４−４〜３４−７の動作も、１段目から４段目まで
の４ビット全加算器３０−０〜３０−３に夫々対応する
ものと同様である。
算器３０−４〜３０−７に夫々対応するキャリー生成／
伝搬信号生成回路３２−４〜３２−７及び桁上げ先見回
路３４−４〜３４−７の動作も、１段目から４段目まで
の４ビット全加算器３０−０〜３０−３に夫々対応する
ものと同様である。
【００２４】そして、このようなキャリールックアヘッ
ド方式を用いた加算器では、下位側の４ビット全加算器
（ＡＤＤ）３０が和を生成するよりも早く、上位側の４
ビット全加算器（ＡＤＤ）３０へ下位からのキャリー信
号を入力することができるため、リップルキャリー加算
器の場合と比較して演算時間を短縮できる。
ド方式を用いた加算器では、下位側の４ビット全加算器
（ＡＤＤ）３０が和を生成するよりも早く、上位側の４
ビット全加算器（ＡＤＤ）３０へ下位からのキャリー信
号を入力することができるため、リップルキャリー加算
器の場合と比較して演算時間を短縮できる。
【００２５】
【発明が解決しようとする課題】しかしながら、上述し
たようなキャリールックアヘッド方式を用いた従来の加
算器においても、以下のような問題があった。例えば、
図１０において、一点鎖線で囲んだ８ビットのキャリー
ルックアヘッド加算器を構成する部分、つまり、初段か
ら２段目までの４ビット全加算器（ＡＤＤ）３０−０，
３０−１、キャリー生成／伝搬信号生成回路（４ＧＰ）
３２−０，３２−１、及び桁上げ先見回路（１ＣＬＡ，
２ＣＬＡ）３４−０，３４−１からなる部分について考
える。
たようなキャリールックアヘッド方式を用いた従来の加
算器においても、以下のような問題があった。例えば、
図１０において、一点鎖線で囲んだ８ビットのキャリー
ルックアヘッド加算器を構成する部分、つまり、初段か
ら２段目までの４ビット全加算器（ＡＤＤ）３０−０，
３０−１、キャリー生成／伝搬信号生成回路（４ＧＰ）
３２−０，３２−１、及び桁上げ先見回路（１ＣＬＡ，
２ＣＬＡ）３４−０，３４−１からなる部分について考
える。
【００２６】このような８ビットのキャリールックアヘ
ッド加算器（以下、ＣＬＡ加算器ともいう）において、
８ビットの２つの加算対象信号ａ7:0 ，ｂ7:0 と下位桁
からのキャリー信号ｃ-1とが入力されてから、最上位ビ
ット（７ビット目）の和ｓ7が算出されるまでの時間
Ｔ、即ち８ビットの加算が完了するまでの時間Ｔは、下
記の式（１２）となる。尚、式（１２）においてのみ、
「＋」は足し算を意味している。
ッド加算器（以下、ＣＬＡ加算器ともいう）において、
８ビットの２つの加算対象信号ａ7:0 ，ｂ7:0 と下位桁
からのキャリー信号ｃ-1とが入力されてから、最上位ビ
ット（７ビット目）の和ｓ7が算出されるまでの時間
Ｔ、即ち８ビットの加算が完了するまでの時間Ｔは、下
記の式（１２）となる。尚、式（１２）においてのみ、
「＋」は足し算を意味している。
【００２７】
【数１２】Ｔ＝ｔ１＋ｔ２＋ｔ３＋ｔ４ …（１２） 但し、ｔ１＝（初段の４ビット全加算器３０−０が４ビ
ットのキャリー生成信号ｇ3:0 とキャリー伝搬信号ｐ3:
0 を生成する時間） ｔ２＝（初段のキャリー生成／伝搬信号生成回路３２−
０が１ビットのキャリー生成信号Ｇ[3 ]とキャリー伝搬
信号Ｐ[3 ]を生成する時間） ｔ３＝（初段の桁上げ先見回路３４−０がキャリー信号
ｃ3 を生成する時間） ｔ４＝（２段目の４ビット全加算器３０−１がキャリー
信号ｃ3 を基に加算対象信号ａ，ｂの上位４ビットａ7:
4 ，ｂ7:4 を全加算して和を生成する時間） つまり、上記従来の８ビットＣＬＡ加算器では、初段の
４ビット全加算器３０−０が下位４ビットａ3:0 ，ｂ3:
0 の全加算を完了するよりも早く、初段の桁上げ先見回
路３４−０が２段目の４ビット全加算器３０−１へのキ
ャリー信号ｃ3を生成する（ｔ１＋ｔ２＋ｔ３）。そし
て、２段目の４ビット全加算器３０−１は、初段の桁上
げ先見回路３４−０によってキャリー信号ｃ3 が生成さ
れてから、上位４ビットａ7:4 ，ｂ7:4 の全加算を行う
（ｔ４）。
ットのキャリー生成信号ｇ3:0 とキャリー伝搬信号ｐ3:
0 を生成する時間） ｔ２＝（初段のキャリー生成／伝搬信号生成回路３２−
０が１ビットのキャリー生成信号Ｇ[3 ]とキャリー伝搬
信号Ｐ[3 ]を生成する時間） ｔ３＝（初段の桁上げ先見回路３４−０がキャリー信号
ｃ3 を生成する時間） ｔ４＝（２段目の４ビット全加算器３０−１がキャリー
信号ｃ3 を基に加算対象信号ａ，ｂの上位４ビットａ7:
4 ，ｂ7:4 を全加算して和を生成する時間） つまり、上記従来の８ビットＣＬＡ加算器では、初段の
４ビット全加算器３０−０が下位４ビットａ3:0 ，ｂ3:
0 の全加算を完了するよりも早く、初段の桁上げ先見回
路３４−０が２段目の４ビット全加算器３０−１へのキ
ャリー信号ｃ3を生成する（ｔ１＋ｔ２＋ｔ３）。そし
て、２段目の４ビット全加算器３０−１は、初段の桁上
げ先見回路３４−０によってキャリー信号ｃ3 が生成さ
れてから、上位４ビットａ7:4 ，ｂ7:4 の全加算を行う
（ｔ４）。
【００２８】従って、従来のＣＬＡ加算器では、上記式
（１２）からも分かるように、下位桁側から上位桁側へ
のキャリー信号を早く生成することはできるものの、上
位桁側の４ビット全加算器（ＡＤＤ）３０は、結局、下
位桁側からのキャリー信号が確定してから全加算を行わ
なければならず、このことから、全ビットの和信号を生
成するまでの演算時間を短縮するのには限界があった。
（１２）からも分かるように、下位桁側から上位桁側へ
のキャリー信号を早く生成することはできるものの、上
位桁側の４ビット全加算器（ＡＤＤ）３０は、結局、下
位桁側からのキャリー信号が確定してから全加算を行わ
なければならず、このことから、全ビットの和信号を生
成するまでの演算時間を短縮するのには限界があった。
【００２９】本発明は、このような問題に鑑みなされた
ものであり、演算時間をより短縮することのできるキャ
リールックアヘッド加算器、及びこのキャリールックア
ヘッド加算器を構成するのに好適な論理演算回路を提供
することを目的としている。
ものであり、演算時間をより短縮することのできるキャ
リールックアヘッド加算器、及びこのキャリールックア
ヘッド加算器を構成するのに好適な論理演算回路を提供
することを目的としている。
【００３０】
【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた請求項１に記載の論理演算
回路は、互いが加算対象である複数ビットの２つの加算
対象信号と、その両加算対象信号の最下位桁より１つ下
位桁からのキャリー信号とを入力して、両加算対象信号
を前記キャリー信号を含めて加算した和信号を生成する
と共に、両加算対象信号の各桁の夫々について、各桁の
両ビットの論理積であるキャリー生成信号と、各桁の両
ビットの排他的論理和であるキャリー伝搬信号とを生成
するのであるが、そのために、複数ビット全加算器と和
信号生成回路とが以下のように動作する。
的を達成するためになされた請求項１に記載の論理演算
回路は、互いが加算対象である複数ビットの２つの加算
対象信号と、その両加算対象信号の最下位桁より１つ下
位桁からのキャリー信号とを入力して、両加算対象信号
を前記キャリー信号を含めて加算した和信号を生成する
と共に、両加算対象信号の各桁の夫々について、各桁の
両ビットの論理積であるキャリー生成信号と、各桁の両
ビットの排他的論理和であるキャリー伝搬信号とを生成
するのであるが、そのために、複数ビット全加算器と和
信号生成回路とが以下のように動作する。
【００３１】まず、複数ビット全加算器が、両加算対象
信号を入力し、その両加算対象信号の各桁の夫々につい
てキャリー生成信号及びキャリー伝搬信号を生成すると
共に、両加算対象信号の最下位桁への桁上がりがないも
のとして（換言すれば、両加算対象信号の最下位桁より
１つ下位桁からのキャリー信号が０であるものとして）
両加算対象信号を加算し、その加算結果を仮の和信号と
して出力する。
信号を入力し、その両加算対象信号の各桁の夫々につい
てキャリー生成信号及びキャリー伝搬信号を生成すると
共に、両加算対象信号の最下位桁への桁上がりがないも
のとして（換言すれば、両加算対象信号の最下位桁より
１つ下位桁からのキャリー信号が０であるものとして）
両加算対象信号を加算し、その加算結果を仮の和信号と
して出力する。
【００３２】そして、和信号生成回路が、複数ビット全
加算器により生成された仮の和信号及びキャリー伝搬信
号と、両加算対象信号の最下位桁より１つ下位桁からの
キャリー信号とを入力し、仮の和信号の各ビットの夫々
について、キャリー伝搬信号のうち当該仮の和信号のビ
ットに対応するビットの１つ下位のビットから最下位ビ
ットまでの論理積と前記下位桁からのキャリー信号との
論理積と、当該仮の和信号のビットとの排他的論理和を
生成し、その生成した排他的論理和を、真の和信号（即
ち、両加算対象信号を下位桁からのキャリー信号を含め
て加算した和信号）として出力する。
加算器により生成された仮の和信号及びキャリー伝搬信
号と、両加算対象信号の最下位桁より１つ下位桁からの
キャリー信号とを入力し、仮の和信号の各ビットの夫々
について、キャリー伝搬信号のうち当該仮の和信号のビ
ットに対応するビットの１つ下位のビットから最下位ビ
ットまでの論理積と前記下位桁からのキャリー信号との
論理積と、当該仮の和信号のビットとの排他的論理和を
生成し、その生成した排他的論理和を、真の和信号（即
ち、両加算対象信号を下位桁からのキャリー信号を含め
て加算した和信号）として出力する。
【００３３】以下、当該論理演算回路における和信号の
生成について具体的に説明する。まず、複数ビットの２
つの加算対象信号ａ，ｂを全加算する際において、最下
位ビットを０ビット目とした場合のｎビット目の和ｓn
を求めるために必要な（ｎ−１）ビット目からのキャリ
ーｃn-1 は、両加算対象信号ａ，ｂの最下位桁より１つ
下位桁からのキャリー信号（即ち、外部から入力される
キャリー信号）をＣｍとすると、前述した式（４）に基
づき下記の式（１３）のようになる。尚、式（１３）に
おいて、ｇとｐは、夫々、加算対象信号ａ，ｂの各ビッ
トに夫々対応するキャリー生成信号とキャリー伝搬信号
であり、前述した式（１），（２）の演算によって求め
られる。
生成について具体的に説明する。まず、複数ビットの２
つの加算対象信号ａ，ｂを全加算する際において、最下
位ビットを０ビット目とした場合のｎビット目の和ｓn
を求めるために必要な（ｎ−１）ビット目からのキャリ
ーｃn-1 は、両加算対象信号ａ，ｂの最下位桁より１つ
下位桁からのキャリー信号（即ち、外部から入力される
キャリー信号）をＣｍとすると、前述した式（４）に基
づき下記の式（１３）のようになる。尚、式（１３）に
おいて、ｇとｐは、夫々、加算対象信号ａ，ｂの各ビッ
トに夫々対応するキャリー生成信号とキャリー伝搬信号
であり、前述した式（１），（２）の演算によって求め
られる。
【００３４】そして、（ｎ−１）ビット目からのキャリ
ーｃn-1 とｎビット目のキャリー伝搬信号ｐn とから、
前述した式（３）の演算によりｎビット目の和ｓn が求
められる。
ーｃn-1 とｎビット目のキャリー伝搬信号ｐn とから、
前述した式（３）の演算によりｎビット目の和ｓn が求
められる。
【００３５】
【数１３】 ｃn-1 ＝ｇn-1 ＋（ｐn-1 ）＊（ｇn-2 ） ＋（ｐn-1 ）＊（ｐn-2 ）＊（ｇn-3 ） ・ ・ ・ ＋（ｐn-1 ）＊（ｐn-2 ）＊・・・＊（ｐ1 ）＊（ｇ0 ） ＋（ｐn-1 ）＊（ｐn-2 ）＊・・・＊（ｐ1 ）＊（ｐ0 ）＊（Ｃｍ） …（１３） ここで、式（１３）において、外部から入力されるキャ
リー信号Ｃｍに関する項は、最も下の項だけであり、キ
ャリー信号Ｃｍが０である場合の（ｎ−１）ビット目か
らのキャリーｃ０n-1 は、式（１３）から下記の式（１
４）となる。
リー信号Ｃｍに関する項は、最も下の項だけであり、キ
ャリー信号Ｃｍが０である場合の（ｎ−１）ビット目か
らのキャリーｃ０n-1 は、式（１３）から下記の式（１
４）となる。
【００３６】
【数１４】 ｃ０n-1 ＝ｇn-1 ＋（ｐn-1 ）＊（ｇn-2 ） ＋（ｐn-1 ）＊（ｐn-2 ）＊（ｇn-3 ） ・ ・ ・ ＋（ｐn-1 ）＊（ｐn-2 ）＊・・・＊（ｐ1 ）＊（ｇ0 ） …（１４） よって、両加算対象信号ａ，ｂの最下位桁より１つ下位
桁からのキャリー信号Ｃｍを０とした場合、即ち、両加
算対象信号ａ，ｂの最下位桁への桁上がりがないものと
した場合のｎビット目の和ｓｚn は、前述した式（３）
から下記の式（１５）のようになり、この和ｓｚn が、
仮の和信号のｎビット目となる。
桁からのキャリー信号Ｃｍを０とした場合、即ち、両加
算対象信号ａ，ｂの最下位桁への桁上がりがないものと
した場合のｎビット目の和ｓｚn は、前述した式（３）
から下記の式（１５）のようになり、この和ｓｚn が、
仮の和信号のｎビット目となる。
【００３７】
【数１５】 ｓｚn ＝（ｐn ）ｘｏｒ（ｃ０n-1 ） …（１５） そして、式（３），（１３）〜（１５）から分かるよう
に、仮の和ｓｚn に対し外部からのキャリー信号Ｃｍに
よる影響を加えて真の和ｓn を得るめるためには、下記
の式（１６）の如く、式（１３）の最も下の項と、仮の
和ｓｚn との排他的論理和を求めれば良い。
に、仮の和ｓｚn に対し外部からのキャリー信号Ｃｍに
よる影響を加えて真の和ｓn を得るめるためには、下記
の式（１６）の如く、式（１３）の最も下の項と、仮の
和ｓｚn との排他的論理和を求めれば良い。
【００３８】
【数１６】 ｓn ＝（ｓｚn ）ｘｏｒ｛（ｐn-1 ）＊（ｐn-2 ）＊・・・ ・・・＊（ｐ1 ）＊（ｐ0 ）＊（Ｃｍ）｝ …（１６） そこで、請求項１に記載の論理演算回路では、図１０に
示した４ビット全加算器（４ビットのリップルキャリー
加算器）３０のように、両加算対象信号と下位桁からの
キャリー信号とから全加算により直接的に和信号を生成
するのではなく、まず、複数ビット全加算器が、下位桁
からのキャリー信号を０として両加算対象信号を加算し
た仮の和信号を生成し、その後、和信号生成回路が、仮
の和信号及びキャリー伝搬信号と、外部から入力された
下位桁からのキャリー信号とから、仮の和信号の各ビッ
トについて上記式（１６）の演算を行うことにより、真
の和信号を生成するようにしている。
示した４ビット全加算器（４ビットのリップルキャリー
加算器）３０のように、両加算対象信号と下位桁からの
キャリー信号とから全加算により直接的に和信号を生成
するのではなく、まず、複数ビット全加算器が、下位桁
からのキャリー信号を０として両加算対象信号を加算し
た仮の和信号を生成し、その後、和信号生成回路が、仮
の和信号及びキャリー伝搬信号と、外部から入力された
下位桁からのキャリー信号とから、仮の和信号の各ビッ
トについて上記式（１６）の演算を行うことにより、真
の和信号を生成するようにしている。
【００３９】そして、このような請求項１に記載の論理
演算回路によれば、外部からのキャリー信号が入力され
ていない（確定していない）間に、複数ビット全加算器
によって仮の和信号を生成しておくことができ、キャリ
ー信号が入力されてから（確定してから）、和信号生成
回路が上記式（１６）の演算を行うだけで、真の和信号
を生成することができる。特に、上記式（１６）の演算
は、仮の和信号の各ビットについて並行に実行すること
ができるため、キャリー信号が入力されから全加算を行
う場合に比べて、和信号を生成するのに要する時間を短
縮することができる。
演算回路によれば、外部からのキャリー信号が入力され
ていない（確定していない）間に、複数ビット全加算器
によって仮の和信号を生成しておくことができ、キャリ
ー信号が入力されてから（確定してから）、和信号生成
回路が上記式（１６）の演算を行うだけで、真の和信号
を生成することができる。特に、上記式（１６）の演算
は、仮の和信号の各ビットについて並行に実行すること
ができるため、キャリー信号が入力されから全加算を行
う場合に比べて、和信号を生成するのに要する時間を短
縮することができる。
【００４０】従って、当該論理演算回路を、例えば、図
１０の一点鎖線内に示した８ビットのキャリールックア
ヘッド加算器にて、２段目の４ビット全加算器（ＡＤ
Ｄ）３０−１に代えて用いれば、８ビットの和信号ｓ7:
0 を算出するまでの演算時間を短縮できる。
１０の一点鎖線内に示した８ビットのキャリールックア
ヘッド加算器にて、２段目の４ビット全加算器（ＡＤ
Ｄ）３０−１に代えて用いれば、８ビットの和信号ｓ7:
0 を算出するまでの演算時間を短縮できる。
【００４１】つまり、前述したように、従来のキャリー
ルックアヘッド加算器では、前段の桁上げ先見回路３４
−０がキャリー信号ｃ3 を生成してから、次段の４ビッ
ト全加算器３０−１が４ビットの全加算を行う。これに
対して、請求項１に記載の論理演算回路を用いた場合に
は、前段の桁上げ先見回路３４−０がキャリー信号ｃ3
を生成するまでの間に、複数ビット全加算器により仮の
和信号を生成しておくことができ、前段の桁上げ先見回
路３４−０によりキャリー信号ｃ3 が生成されてから
は、和信号生成回路が上記式（１６）の演算を行うだけ
で、真の和信号を生成することができる。尚、この例の
場合に、最上位ビットの和ｓ7 が算出されるまでの時間
Ｔは、前述した式（１２）において、時間ｔ４の項を式
（１６）の演算に要する時間ｔ４’に置き換えた値とな
り、その差（ｔ４−ｔ４’）の時間だけ演算時間が短縮
される。
ルックアヘッド加算器では、前段の桁上げ先見回路３４
−０がキャリー信号ｃ3 を生成してから、次段の４ビッ
ト全加算器３０−１が４ビットの全加算を行う。これに
対して、請求項１に記載の論理演算回路を用いた場合に
は、前段の桁上げ先見回路３４−０がキャリー信号ｃ3
を生成するまでの間に、複数ビット全加算器により仮の
和信号を生成しておくことができ、前段の桁上げ先見回
路３４−０によりキャリー信号ｃ3 が生成されてから
は、和信号生成回路が上記式（１６）の演算を行うだけ
で、真の和信号を生成することができる。尚、この例の
場合に、最上位ビットの和ｓ7 が算出されるまでの時間
Ｔは、前述した式（１２）において、時間ｔ４の項を式
（１６）の演算に要する時間ｔ４’に置き換えた値とな
り、その差（ｔ４−ｔ４’）の時間だけ演算時間が短縮
される。
【００４２】次に、請求項２に記載のキャリールックア
ヘッド加算器は、互いが加算対象である複数ビットの２
つの加算対象信号を所定の複数ビット毎に分けてなるグ
ループ毎に夫々対応して設けられた複数の第１演算回路
と、第２演算回路とを備えている。
ヘッド加算器は、互いが加算対象である複数ビットの２
つの加算対象信号を所定の複数ビット毎に分けてなるグ
ループ毎に夫々対応して設けられた複数の第１演算回路
と、第２演算回路とを備えている。
【００４３】そして、第１演算回路の夫々は、対応する
グループの複数ビットの両加算対象信号と、その両加算
対象信号の最下位桁より１つ下位桁からのキャリー信号
とを入力して、両加算対象信号を前記キャリー信号を含
めて加算した和信号を生成すると共に、両加算対象信号
の各桁の夫々について、各桁の両ビットの論理積である
キャリー生成信号と、各桁の両ビットの排他的論理和で
あるキャリー伝搬信号とを生成する。
グループの複数ビットの両加算対象信号と、その両加算
対象信号の最下位桁より１つ下位桁からのキャリー信号
とを入力して、両加算対象信号を前記キャリー信号を含
めて加算した和信号を生成すると共に、両加算対象信号
の各桁の夫々について、各桁の両ビットの論理積である
キャリー生成信号と、各桁の両ビットの排他的論理和で
あるキャリー伝搬信号とを生成する。
【００４４】また、第２演算回路は、加算対象信号のグ
ループのうち最下位桁のグループに対応する第１演算回
路へ入力されるキャリー信号と、各第１演算回路により
夫々生成されたキャリー生成信号及びキャリー伝搬信号
とから、最下位桁のグループに対応する第１演算回路以
外の各第１演算回路へ入力すべきキャリー信号を夫々生
成し、その生成したキャリー信号を対応する第１演算回
路に出力する。
ループのうち最下位桁のグループに対応する第１演算回
路へ入力されるキャリー信号と、各第１演算回路により
夫々生成されたキャリー生成信号及びキャリー伝搬信号
とから、最下位桁のグループに対応する第１演算回路以
外の各第１演算回路へ入力すべきキャリー信号を夫々生
成し、その生成したキャリー信号を対応する第１演算回
路に出力する。
【００４５】つまり、請求項２に記載のキャリールック
アヘッド加算器では、第１演算回路の夫々が、例えば図
１０に示した各４ビット全加算器（ＡＤＤ）３０−０，
３０−１，…，３０−７と同様の役割を果たし、第２演
算回路が、例えば図１０に示したキャリー生成／伝搬信
号生成回路（４ＧＰ）３２−０，３２−１，…，３２−
７及び桁上げ先見回路（１ＣＬＡ，２ＣＬＡ，３ＣＬ
Ａ，４ＣＬＡ，１ＣＬＡ，２ＣＬＡ，３ＣＬＡ，４ＣＬ
Ａ）３４−０，３４−１，…，３４−７からなる回路部
分全体と同様の役割を果たす。
アヘッド加算器では、第１演算回路の夫々が、例えば図
１０に示した各４ビット全加算器（ＡＤＤ）３０−０，
３０−１，…，３０−７と同様の役割を果たし、第２演
算回路が、例えば図１０に示したキャリー生成／伝搬信
号生成回路（４ＧＰ）３２−０，３２−１，…，３２−
７及び桁上げ先見回路（１ＣＬＡ，２ＣＬＡ，３ＣＬ
Ａ，４ＣＬＡ，１ＣＬＡ，２ＣＬＡ，３ＣＬＡ，４ＣＬ
Ａ）３４−０，３４−１，…，３４−７からなる回路部
分全体と同様の役割を果たす。
【００４６】ここで特に、請求項２に記載のキャリール
ックアヘッド加算器では、第１演算回路の夫々が、単な
る複数ビットの全加算器によって構成されているのでは
なく、請求項１に記載の論理演算回路によって構成され
ている。従って、このような請求項２に記載のキャリー
ルックアヘッド加算器によれば、前述したように、各第
１演算回路の夫々が、第２演算回路によってキャリー信
号（即ち、下位桁からのキャリー信号）が生成されてか
ら、より早く和信号を生成することとなるため、加算演
算に要する時間を短縮することができる。
ックアヘッド加算器では、第１演算回路の夫々が、単な
る複数ビットの全加算器によって構成されているのでは
なく、請求項１に記載の論理演算回路によって構成され
ている。従って、このような請求項２に記載のキャリー
ルックアヘッド加算器によれば、前述したように、各第
１演算回路の夫々が、第２演算回路によってキャリー信
号（即ち、下位桁からのキャリー信号）が生成されてか
ら、より早く和信号を生成することとなるため、加算演
算に要する時間を短縮することができる。
【００４７】一方、請求項３に記載のキャリールックア
ヘッド加算器では、第１演算回路の全てを請求項１に記
載の論理演算回路によって構成するのではなく、複数の
第１演算回路のうち所定数の第１演算回路だけを、請求
項１に記載の論理演算回路で構成し、他の第１演算回路
は、両加算対象信号とキャリー信号とを入力として、キ
ャリー生成信号及びキャリー伝搬信号と和信号とを生成
する第２の複数ビット全加算器（即ち、従来回路）から
構成するようにしている。
ヘッド加算器では、第１演算回路の全てを請求項１に記
載の論理演算回路によって構成するのではなく、複数の
第１演算回路のうち所定数の第１演算回路だけを、請求
項１に記載の論理演算回路で構成し、他の第１演算回路
は、両加算対象信号とキャリー信号とを入力として、キ
ャリー生成信号及びキャリー伝搬信号と和信号とを生成
する第２の複数ビット全加算器（即ち、従来回路）から
構成するようにしている。
【００４８】そして更に、請求項３に記載のキャリール
ックアヘッド加算器では、請求項１に記載の論理演算回
路からなる第１演算回路には、他の第１演算回路に入力
される加算対象信号よりも上位桁側の加算対象信号が入
力されるようにしている。つまり、前述したように、請
求項１に記載の論理演算回路は、上記従来回路（第２の
複数ビット全加算器）に対し、下位桁からのキャリー信
号が確定してから全加算を開始することなく和信号を生
成するという点で優位性がある。そして、この種のキャ
リールックアヘッド加算器において、第２演算回路が各
第１演算回路へのキャリー信号を生成する際には、上位
桁側の加算対象信号に対応する第１演算回路へのキャリ
ー信号ほど、その生成（確定）が遅れる。
ックアヘッド加算器では、請求項１に記載の論理演算回
路からなる第１演算回路には、他の第１演算回路に入力
される加算対象信号よりも上位桁側の加算対象信号が入
力されるようにしている。つまり、前述したように、請
求項１に記載の論理演算回路は、上記従来回路（第２の
複数ビット全加算器）に対し、下位桁からのキャリー信
号が確定してから全加算を開始することなく和信号を生
成するという点で優位性がある。そして、この種のキャ
リールックアヘッド加算器において、第２演算回路が各
第１演算回路へのキャリー信号を生成する際には、上位
桁側の加算対象信号に対応する第１演算回路へのキャリ
ー信号ほど、その生成（確定）が遅れる。
【００４９】そこで、請求項３に記載のキャリールック
アヘッド加算器では、キャリー信号の確定が遅れる上位
桁側の第１演算回路に対してのみ、請求項１に記載の論
理演算回路を用いている。よって、請求項３に記載のキ
ャリールックアヘッド加算器によれば、請求項１に記載
の論理演算回路を用いることによる回路増加分（和信号
生成回路による増加分）を最小限に抑えつつ、加算演算
に要する時間を短縮することができる。
アヘッド加算器では、キャリー信号の確定が遅れる上位
桁側の第１演算回路に対してのみ、請求項１に記載の論
理演算回路を用いている。よって、請求項３に記載のキ
ャリールックアヘッド加算器によれば、請求項１に記載
の論理演算回路を用いることによる回路増加分（和信号
生成回路による増加分）を最小限に抑えつつ、加算演算
に要する時間を短縮することができる。
【００５０】
【発明の実施の形態】以下、本発明が適用された実施例
について図面を用いて説明する。尚、本発明の実施の形
態は、下記の実施例に何ら限定されることなく、本発明
の技術的範囲に属する限り、種々の形態を採り得ること
は言うまでもない。
について図面を用いて説明する。尚、本発明の実施の形
態は、下記の実施例に何ら限定されることなく、本発明
の技術的範囲に属する限り、種々の形態を採り得ること
は言うまでもない。
【００５１】［第１実施例］まず、図１は、本発明が適
用された第１実施例の８ビットのキャリールックアヘッ
ド加算器（以下、８ビットＣＬＡ加算器という）を示す
ブロック図である。尚、本実施例の８ビットＣＬＡ加算
器は、０ビット目から７ビット目までの８ビットの２つ
の加算対象信号ａ7:0 ，ｂ7:0 と、−１ビット目からの
キャリー信号（キャリーイン）ｃ-1とを外部から入力し
て、両加算対象信号ａ7:0 ，ｂ7:0 をキャリー信号ｃ-1
と共に全加算し、８ビットの和信号ｓ7:0 と、７ビット
目からのキャリー信号（最上位ビットにおけるキャリー
アウト）ｃ7 とを出力するものである。
用された第１実施例の８ビットのキャリールックアヘッ
ド加算器（以下、８ビットＣＬＡ加算器という）を示す
ブロック図である。尚、本実施例の８ビットＣＬＡ加算
器は、０ビット目から７ビット目までの８ビットの２つ
の加算対象信号ａ7:0 ，ｂ7:0 と、−１ビット目からの
キャリー信号（キャリーイン）ｃ-1とを外部から入力し
て、両加算対象信号ａ7:0 ，ｂ7:0 をキャリー信号ｃ-1
と共に全加算し、８ビットの和信号ｓ7:0 と、７ビット
目からのキャリー信号（最上位ビットにおけるキャリー
アウト）ｃ7 とを出力するものである。
【００５２】図１に示すように、本実施例の８ビットＣ
ＬＡ加算器は、両加算対象信号ａ7:0 ，ｂ7:0 の下位４
ビットａ3:0 ，ｂ3:0 と外部からのキャリー信号ｃ-1と
を入力して、前述した式（１）〜（４）の演算を実行す
ることにより、４ビットのキャリー生成信号ｇ3:0 、４
ビットのキャリー伝搬信号ｐ3:0 、及び４ビットの和信
号ｓ3:0 を生成する４ビット全加算器（ＡＤＤ）２と、
この４ビット全加算器２が生成した４ビットのキャリー
生成信号ｇ3:0 及びキャリー伝搬信号ｐ3:0 を入力し
て、前述した式（５），（６）の演算を実行することに
より、両加算対象信号ａ7:0 ，ｂ7:0 の下位４ビットａ
3:0 ，ｂ3:0 を１つのブロックとした場合の１ビットの
キャリー生成信号Ｇ[3 ]及びキャリー伝搬信号Ｐ[3 ]を
生成する４ビット分のキャリー生成／伝搬信号生成回路
（４ＧＰ）４と、このキャリー生成／伝搬信号生成回路
４が生成したキャリー生成信号Ｇ[3 ]及びキャリー伝搬
信号Ｐ[3 ]と４ビット全加算器２へのキャリー信号ｃ-1
とを入力して、前述した式（８）の演算を実行すること
により、両加算対象信号ａ7:0 ，ｂ7:0 の３ビット目か
らのキャリー信号ｃ3 を生成する桁上げ先見回路（１Ｃ
ＬＡ）６−０とを備えている。
ＬＡ加算器は、両加算対象信号ａ7:0 ，ｂ7:0 の下位４
ビットａ3:0 ，ｂ3:0 と外部からのキャリー信号ｃ-1と
を入力して、前述した式（１）〜（４）の演算を実行す
ることにより、４ビットのキャリー生成信号ｇ3:0 、４
ビットのキャリー伝搬信号ｐ3:0 、及び４ビットの和信
号ｓ3:0 を生成する４ビット全加算器（ＡＤＤ）２と、
この４ビット全加算器２が生成した４ビットのキャリー
生成信号ｇ3:0 及びキャリー伝搬信号ｐ3:0 を入力し
て、前述した式（５），（６）の演算を実行することに
より、両加算対象信号ａ7:0 ，ｂ7:0 の下位４ビットａ
3:0 ，ｂ3:0 を１つのブロックとした場合の１ビットの
キャリー生成信号Ｇ[3 ]及びキャリー伝搬信号Ｐ[3 ]を
生成する４ビット分のキャリー生成／伝搬信号生成回路
（４ＧＰ）４と、このキャリー生成／伝搬信号生成回路
４が生成したキャリー生成信号Ｇ[3 ]及びキャリー伝搬
信号Ｐ[3 ]と４ビット全加算器２へのキャリー信号ｃ-1
とを入力して、前述した式（８）の演算を実行すること
により、両加算対象信号ａ7:0 ，ｂ7:0 の３ビット目か
らのキャリー信号ｃ3 を生成する桁上げ先見回路（１Ｃ
ＬＡ）６−０とを備えている。
【００５３】そして更に、本実施例の８ビットＣＬＡ加
算器は、両加算対象信号ａ7:0 ，ｂ7:0 の上位４ビット
ａ7:4 ，ｂ7:4 を入力して、前述した式（１），（２）
の演算を実行することにより、４ビットのキャリー生成
信号ｇ7:4 及びキャリー伝搬信号ｐ7:4 を生成すると共
に、入力した加算対象信号ａ7:4 ，ｂ7:4 の最下位桁へ
の桁上がりがないものとして（換言すれば、キャリー信
号ｃ3 が０であるものとして）、前述した式（３），
（４）の演算を実行することにより、４ビットの仮の和
信号ｓｚ7:4 を生成する４ビット全加算器（ＡＤＤＺ）
１２と、この４ビット全加算器１２が生成した４ビット
のキャリー生成信号ｇ7:4 、キャリー伝搬信号ｐ7:4 、
及び仮の和信号ｓｚ7:4 と桁上げ先見回路（１ＣＬＡ）
６−０が生成したキャリー信号ｃ3 とを入力し、前述し
た式（５），（６）の演算を実行することにより、両加
算対象信号ａ7:0 ，ｂ7:0 の上位４ビット7:4 ，ｂ7:4
を１つのブロックとした場合の１ビットのキャリー生成
信号Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]を生成すると共
に、前述した式（１６）の演算を実行することにより、
４ビットの真の和信号ｓ7:4 を生成する論理回路（４Ｇ
ＰＳ）１４と、この論理回路１４が生成したキャリー生
成信号Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]と、初段のキ
ャリー生成／伝搬信号生成回路４が生成したキャリー生
成信号Ｇ[3 ]及びキャリー伝搬信号Ｐ[3 ]と、初段の４
ビット全加算器２へのキャリー信号ｃ-1とを入力して、
前述した式（９）の演算を実行することにより、両加算
対象信号ａ7:0 ，ｂ7:0 の７ビット目からのキャリー信
号ｃ7 を生成する桁上げ先見回路（２ＣＬＡ）６−１と
を備えている。
算器は、両加算対象信号ａ7:0 ，ｂ7:0 の上位４ビット
ａ7:4 ，ｂ7:4 を入力して、前述した式（１），（２）
の演算を実行することにより、４ビットのキャリー生成
信号ｇ7:4 及びキャリー伝搬信号ｐ7:4 を生成すると共
に、入力した加算対象信号ａ7:4 ，ｂ7:4 の最下位桁へ
の桁上がりがないものとして（換言すれば、キャリー信
号ｃ3 が０であるものとして）、前述した式（３），
（４）の演算を実行することにより、４ビットの仮の和
信号ｓｚ7:4 を生成する４ビット全加算器（ＡＤＤＺ）
１２と、この４ビット全加算器１２が生成した４ビット
のキャリー生成信号ｇ7:4 、キャリー伝搬信号ｐ7:4 、
及び仮の和信号ｓｚ7:4 と桁上げ先見回路（１ＣＬＡ）
６−０が生成したキャリー信号ｃ3 とを入力し、前述し
た式（５），（６）の演算を実行することにより、両加
算対象信号ａ7:0 ，ｂ7:0 の上位４ビット7:4 ，ｂ7:4
を１つのブロックとした場合の１ビットのキャリー生成
信号Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]を生成すると共
に、前述した式（１６）の演算を実行することにより、
４ビットの真の和信号ｓ7:4 を生成する論理回路（４Ｇ
ＰＳ）１４と、この論理回路１４が生成したキャリー生
成信号Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]と、初段のキ
ャリー生成／伝搬信号生成回路４が生成したキャリー生
成信号Ｇ[3 ]及びキャリー伝搬信号Ｐ[3 ]と、初段の４
ビット全加算器２へのキャリー信号ｃ-1とを入力して、
前述した式（９）の演算を実行することにより、両加算
対象信号ａ7:0 ，ｂ7:0 の７ビット目からのキャリー信
号ｃ7 を生成する桁上げ先見回路（２ＣＬＡ）６−１と
を備えている。
【００５４】ここで、まず、両加算対象信号ａ7:0 ，ｂ
7:0 の下位４ビットａ3:0 ，ｂ3:0が入力される初段の
４ビット全加算器（ＡＤＤ）２は、図１０に示した従来
のＣＬＡ加算器に用いられた４ビット加算器３０と同様
のものであり、例えば図２に示す如く構成されている。
尚、図２において、「−」の後に付された数字（ｎ＝０
〜３）は、外部から入力される４ビットの両加算対象信
号ａ，ｂのうち、最下位ビットを０ビット目とした場合
のｎビット目に対応することを示している。
7:0 の下位４ビットａ3:0 ，ｂ3:0が入力される初段の
４ビット全加算器（ＡＤＤ）２は、図１０に示した従来
のＣＬＡ加算器に用いられた４ビット加算器３０と同様
のものであり、例えば図２に示す如く構成されている。
尚、図２において、「−」の後に付された数字（ｎ＝０
〜３）は、外部から入力される４ビットの両加算対象信
号ａ，ｂのうち、最下位ビットを０ビット目とした場合
のｎビット目に対応することを示している。
【００５５】即ち、４ビット全加算器（ＡＤＤ）２は、
両加算対象信号ａ，ｂのｎビット目ａn ，ｂn の論理積
をキャリー生成信号ｇn として出力するアンドゲートＡ
Ｎ１−ｎと、両加算対象信号のｎビット目ａn ，ｂn の
排他的論理和をキャリー伝搬信号ｐn として出力するイ
クスクルーシブオアゲートＥＸ１−ｎと、キャリー伝搬
信号ｐn と（ｎ−１）ビット目からのキャリー信号ｃn-
1 との排他的論理和をｎビット目の和ｓn として出力す
るイクスクルーシブオアゲートＥＸ２−ｎと、キャリー
伝搬信号ｐn と（ｎ−１）ビット目からのキャリー信号
ｃn-1 との論理積を出力するアンドゲートＡＮ２−ｎ
と、アンドゲートＡＮ２−ｎの出力とキャリー生成信号
ｇn との論理和をｎビット目からのキャリー信号ｃn と
して出力するオアゲートＯＲ１−ｎと、からなる１ビッ
ト全加算器を４個備えている。そして、上記各１ビット
全加算器は、オアゲートＯＲ１−ｎの出力が次段のイク
スクルーシブオアゲートＥＸ２−（ｎ＋１）及びアンド
ゲートＡＮ２−（ｎ＋１）へ入力されるように順次接続
されている。また、１段目の１ビット全加算器を構成す
るイクスクルーシブオアゲートＥＸ２−０及びアンドゲ
ートＡＮ２−０へは、外部からのキャリー信号ｃ-1が入
力されている。尚、４段目のアンドゲートＡＮ２及びオ
アゲートＯＲ１は、次段へキャリー信号を出力する必要
が無いため省略されている。そして、このような４ビッ
ト全加算器（ＡＤＤ）２では、各アンドゲートＡＮ１−
ｎにより式（１）の演算が実行され、各イクスクルーシ
ブオアゲートＥＸ１−ｎにより式（２）の演算が実行さ
れ、各イクスクルーシブオアゲートＥＸ２−ｎにより式
（３）の演算が実行され、各アンドゲートＡＮ２−ｎ及
びオアゲートＯＲ１−ｎにより式（４）の演算が実行さ
れる。
両加算対象信号ａ，ｂのｎビット目ａn ，ｂn の論理積
をキャリー生成信号ｇn として出力するアンドゲートＡ
Ｎ１−ｎと、両加算対象信号のｎビット目ａn ，ｂn の
排他的論理和をキャリー伝搬信号ｐn として出力するイ
クスクルーシブオアゲートＥＸ１−ｎと、キャリー伝搬
信号ｐn と（ｎ−１）ビット目からのキャリー信号ｃn-
1 との排他的論理和をｎビット目の和ｓn として出力す
るイクスクルーシブオアゲートＥＸ２−ｎと、キャリー
伝搬信号ｐn と（ｎ−１）ビット目からのキャリー信号
ｃn-1 との論理積を出力するアンドゲートＡＮ２−ｎ
と、アンドゲートＡＮ２−ｎの出力とキャリー生成信号
ｇn との論理和をｎビット目からのキャリー信号ｃn と
して出力するオアゲートＯＲ１−ｎと、からなる１ビッ
ト全加算器を４個備えている。そして、上記各１ビット
全加算器は、オアゲートＯＲ１−ｎの出力が次段のイク
スクルーシブオアゲートＥＸ２−（ｎ＋１）及びアンド
ゲートＡＮ２−（ｎ＋１）へ入力されるように順次接続
されている。また、１段目の１ビット全加算器を構成す
るイクスクルーシブオアゲートＥＸ２−０及びアンドゲ
ートＡＮ２−０へは、外部からのキャリー信号ｃ-1が入
力されている。尚、４段目のアンドゲートＡＮ２及びオ
アゲートＯＲ１は、次段へキャリー信号を出力する必要
が無いため省略されている。そして、このような４ビッ
ト全加算器（ＡＤＤ）２では、各アンドゲートＡＮ１−
ｎにより式（１）の演算が実行され、各イクスクルーシ
ブオアゲートＥＸ１−ｎにより式（２）の演算が実行さ
れ、各イクスクルーシブオアゲートＥＸ２−ｎにより式
（３）の演算が実行され、各アンドゲートＡＮ２−ｎ及
びオアゲートＯＲ１−ｎにより式（４）の演算が実行さ
れる。
【００５６】次に、初段の４ビット全加算器（ＡＤＤ）
２に対応して設けられた４ビット分のキャリー生成／伝
搬信号生成回路（４ＧＰ）４は、図１０に示した従来の
ＣＬＡ加算器に用いられたキャリー生成／伝搬信号生成
回路（４ＧＰ）３２と同様のものであり、例えば図３に
示す如く構成されている。
２に対応して設けられた４ビット分のキャリー生成／伝
搬信号生成回路（４ＧＰ）４は、図１０に示した従来の
ＣＬＡ加算器に用いられたキャリー生成／伝搬信号生成
回路（４ＧＰ）３２と同様のものであり、例えば図３に
示す如く構成されている。
【００５７】即ち、キャリー生成／伝搬信号生成回路
（４ＧＰ）４は、４ビット全加算器（ＡＤＤ）２が生成
したキャリー伝搬信号ｐ3:0 の３ビット目ｐ3 から１ビ
ット目ｐ1 までと、同じく４ビット全加算器（ＡＤＤ）
２が生成したキャリー生成信号ｇ3:0 の０ビット目ｇ0
との論理積をとるアンドゲートＡＮ３と、キャリー伝搬
信号ｐ3:0 の３ビット目ｐ3 及び２ビット目ｐ2 とキャ
リー生成信号ｇ3:0 の１ビット目ｇ1 との論理積をとる
アンドゲートＡＮ４と、キャリー伝搬信号ｐ3:0の３ビ
ット目ｐ3 とキャリー生成信号ｇ3:0 の２ビット目ｇ2
との論理積をとるアンドゲートＡＮ５と、アンドゲート
ＡＮ４，ＡＮ５，ＡＮ６の各出力とキャリー生成信号ｇ
3:0 の３ビット目ｇ3 との論理和を、１ビットのキャリ
ー生成信号Ｇ[3 ]として出力するオアゲートＯＲ２と、
キャリー伝搬信号ｐ3:0 の３ビット目ｐ3 から０ビット
目ｐ0 までの論理積を、１ビットのキャリー伝搬信号Ｐ
[3 ]として出力するアンドゲートＡＮ６と、から構成さ
れている。
（４ＧＰ）４は、４ビット全加算器（ＡＤＤ）２が生成
したキャリー伝搬信号ｐ3:0 の３ビット目ｐ3 から１ビ
ット目ｐ1 までと、同じく４ビット全加算器（ＡＤＤ）
２が生成したキャリー生成信号ｇ3:0 の０ビット目ｇ0
との論理積をとるアンドゲートＡＮ３と、キャリー伝搬
信号ｐ3:0 の３ビット目ｐ3 及び２ビット目ｐ2 とキャ
リー生成信号ｇ3:0 の１ビット目ｇ1 との論理積をとる
アンドゲートＡＮ４と、キャリー伝搬信号ｐ3:0の３ビ
ット目ｐ3 とキャリー生成信号ｇ3:0 の２ビット目ｇ2
との論理積をとるアンドゲートＡＮ５と、アンドゲート
ＡＮ４，ＡＮ５，ＡＮ６の各出力とキャリー生成信号ｇ
3:0 の３ビット目ｇ3 との論理和を、１ビットのキャリ
ー生成信号Ｇ[3 ]として出力するオアゲートＯＲ２と、
キャリー伝搬信号ｐ3:0 の３ビット目ｐ3 から０ビット
目ｐ0 までの論理積を、１ビットのキャリー伝搬信号Ｐ
[3 ]として出力するアンドゲートＡＮ６と、から構成さ
れている。
【００５８】そして、このようなキャリー生成／伝搬信
号生成回路（４ＧＰ）４では、アンドゲートＡＮ３，Ａ
Ｎ４，ＡＮ５及びオアゲートＯＲ２により式（５）の演
算が実行され、アンドゲートＡＮ６により式（６）の演
算が実行される。次に、初段の４ビット全加算器（ＡＤ
Ｄ）２及びキャリー生成／伝搬信号生成回路（４ＧＰ）
４に対応して設けられた桁上げ先見回路（１ＣＬＡ）６
−０は、図１０に示した従来のＣＬＡ加算器に用いられ
た桁上げ先見回路（１ＣＬＡ）３４−０と同様のもので
あり、式（８）の演算を実行するために図４に示す如く
構成されている。
号生成回路（４ＧＰ）４では、アンドゲートＡＮ３，Ａ
Ｎ４，ＡＮ５及びオアゲートＯＲ２により式（５）の演
算が実行され、アンドゲートＡＮ６により式（６）の演
算が実行される。次に、初段の４ビット全加算器（ＡＤ
Ｄ）２及びキャリー生成／伝搬信号生成回路（４ＧＰ）
４に対応して設けられた桁上げ先見回路（１ＣＬＡ）６
−０は、図１０に示した従来のＣＬＡ加算器に用いられ
た桁上げ先見回路（１ＣＬＡ）３４−０と同様のもので
あり、式（８）の演算を実行するために図４に示す如く
構成されている。
【００５９】即ち、桁上げ先見回路（１ＣＬＡ）６−０
は、キャリー生成／伝搬信号生成回路（４ＧＰ）４が生
成したキャリー伝搬信号Ｐ[3 ]と４ビット全加算器２へ
入力されるキャリー信号ｃ-1との論理積を出力するアン
ドゲートＡＮ７と、キャリー生成／伝搬信号生成回路
（４ＧＰ）４が生成したキャリー生成信号Ｇ[3 ]とアン
ドゲートＡＮ７の出力との論理和を、加算対象信号ａ7:
0 ，ｂ7:0 の３ビット目からのキャリー信号ｃ3 として
出力するオアゲートＯＲ３と、から構成されている。
は、キャリー生成／伝搬信号生成回路（４ＧＰ）４が生
成したキャリー伝搬信号Ｐ[3 ]と４ビット全加算器２へ
入力されるキャリー信号ｃ-1との論理積を出力するアン
ドゲートＡＮ７と、キャリー生成／伝搬信号生成回路
（４ＧＰ）４が生成したキャリー生成信号Ｇ[3 ]とアン
ドゲートＡＮ７の出力との論理和を、加算対象信号ａ7:
0 ，ｂ7:0 の３ビット目からのキャリー信号ｃ3 として
出力するオアゲートＯＲ３と、から構成されている。
【００６０】一方、両加算対象信号ａ7:0 ，ｂ7:0 の上
位４ビットａ7:4 ，ｂ7:4 が入力される２段目の４ビッ
ト全加算器（ＡＤＤＺ）１２は、図５に示すように、図
２に示した４ビット全加算器（ＡＤＤ）２と同様の回路
構成を有している。そして、当該４ビット全加算器（Ａ
ＤＤＺ）１２には、４ビットの両加算対象信号ａ7:4，
ｂ7:4 の最下位ビットａ4 ，ｂ4 （つまり、８ビットの
両加算対象信号ａ7:0，ｂ7:0 の４ビット目）を０ビッ
ト目として、両加算対象信号ａ7:4 ，ｂ7:4 の各ビット
が入力される。
位４ビットａ7:4 ，ｂ7:4 が入力される２段目の４ビッ
ト全加算器（ＡＤＤＺ）１２は、図５に示すように、図
２に示した４ビット全加算器（ＡＤＤ）２と同様の回路
構成を有している。そして、当該４ビット全加算器（Ａ
ＤＤＺ）１２には、４ビットの両加算対象信号ａ7:4，
ｂ7:4 の最下位ビットａ4 ，ｂ4 （つまり、８ビットの
両加算対象信号ａ7:0，ｂ7:0 の４ビット目）を０ビッ
ト目として、両加算対象信号ａ7:4 ，ｂ7:4 の各ビット
が入力される。
【００６１】但し、この４ビット全加算器（ＡＤＤＺ）
１２では、下位桁からのキャリー信号の入力ライン、即
ち、１段目の１ビット全加算器を構成するイクスクルー
シブオアゲートＥＸ２−０及びアンドゲートＡＮ２−０
の入力ラインは、予めロウレベル（接地電位）に固定さ
れている。
１２では、下位桁からのキャリー信号の入力ライン、即
ち、１段目の１ビット全加算器を構成するイクスクルー
シブオアゲートＥＸ２−０及びアンドゲートＡＮ２−０
の入力ラインは、予めロウレベル（接地電位）に固定さ
れている。
【００６２】よって、この４ビット全加算器（ＡＤＤ
Ｚ）１２では、各アンドゲートＡＮ１−０〜ＡＮ１−３
から、両加算対象信号ａ7:4 ，ｂ7:4 の各ビットに対応
するキャリー生成信号ｇ7:4 が出力されると共に、各イ
クスクルーシブオアゲートＥＸ１−０〜ＥＸ１−３か
ら、両加算対象信号ａ7:4 ，ｂ7:4 の各ビットに対応す
るキャリー伝搬信号ｐ7:4 が出力され、更に、各イクス
クルーシブオアゲートＥＸ２−０〜ＥＸ２−３から、両
加算対象信号ａ7:4 ，ｂ7:4 の最下位桁への桁上がりが
ないものとして（即ちキャリー信号ｃ3 が０であるもの
として）両加算対象信号ａ7:4 ，ｂ7:4 を全加算した結
果である仮の和信号ｓｚ7:4 が出力される。
Ｚ）１２では、各アンドゲートＡＮ１−０〜ＡＮ１−３
から、両加算対象信号ａ7:4 ，ｂ7:4 の各ビットに対応
するキャリー生成信号ｇ7:4 が出力されると共に、各イ
クスクルーシブオアゲートＥＸ１−０〜ＥＸ１−３か
ら、両加算対象信号ａ7:4 ，ｂ7:4 の各ビットに対応す
るキャリー伝搬信号ｐ7:4 が出力され、更に、各イクス
クルーシブオアゲートＥＸ２−０〜ＥＸ２−３から、両
加算対象信号ａ7:4 ，ｂ7:4 の最下位桁への桁上がりが
ないものとして（即ちキャリー信号ｃ3 が０であるもの
として）両加算対象信号ａ7:4 ，ｂ7:4 を全加算した結
果である仮の和信号ｓｚ7:4 が出力される。
【００６３】次に、２段目の４ビット全加算器（ＡＤＤ
Ｚ）１２に対応して設けられた論理回路（４ＧＰＳ）１
４は、図６に示す如く構成されている。即ち、論理回路
（４ＧＰＳ）１４は、図３に示したキャリー生成／伝搬
信号生成回路（４ＧＰ）４と同様のアンドゲートＡＮ３
〜ＡＮ６及びオアゲートＯＲ２からなる回路構成に加え
て、更に、２段目の４ビット全加算器（ＡＤＤＺ）１２
が生成したキャリー伝搬信号ｐ7:4 の２ビット目ｐ6 か
ら０ビット目ｐ4 までと桁上げ先見回路（１ＣＬＡ）６
−０が生成したキャリー信号ｃ3 との論理積をとるアン
ドゲートＡＮ８と、アンドゲートＡＮ８の出力と４ビッ
ト全加算器（ＡＤＤＺ）１２が生成した仮の和信号ｓｚ
7:4 の３ビット目ｓｚ7 との排他的論理和を、真の和信
号ｓ7 として出力するイクスクルーシブオアゲートＥＸ
７と、キャリー伝搬信号ｐ7:4 の１ビット目ｐ5 及び０
ビット目ｐ4 とキャリー信号ｃ3 との論理積をとるアン
ドゲートＡＮ９と、アンドゲートＡＮ９の出力と仮の和
信号ｓｚ7:4 の２ビット目ｓｚ6 との排他的論理和を、
真の和信号ｓ6 として出力するイクスクルーシブオアゲ
ートＥＸ６と、キャリー伝搬信号ｐ7:4 の０ビット目ｐ
4 とキャリー信号ｃ3 との論理積をとるアンドゲートＡ
Ｎ１０と、アンドゲートＡＮ１０の出力と仮の和信号ｓ
ｚ7:4 の１ビット目ｓｚ5 との排他的論理和を、真の和
信号ｓ5 として出力するイクスクルーシブオアゲートＥ
Ｘ５と、キャリー信号ｃ3 と仮の和信号ｓｚ7:4 の０ビ
ット目ｓ4 との排他的論理和を、真の和信号ｓ4 として
出力するイクスクルーシブオアゲートＥＸ４と、を備え
ている。
Ｚ）１２に対応して設けられた論理回路（４ＧＰＳ）１
４は、図６に示す如く構成されている。即ち、論理回路
（４ＧＰＳ）１４は、図３に示したキャリー生成／伝搬
信号生成回路（４ＧＰ）４と同様のアンドゲートＡＮ３
〜ＡＮ６及びオアゲートＯＲ２からなる回路構成に加え
て、更に、２段目の４ビット全加算器（ＡＤＤＺ）１２
が生成したキャリー伝搬信号ｐ7:4 の２ビット目ｐ6 か
ら０ビット目ｐ4 までと桁上げ先見回路（１ＣＬＡ）６
−０が生成したキャリー信号ｃ3 との論理積をとるアン
ドゲートＡＮ８と、アンドゲートＡＮ８の出力と４ビッ
ト全加算器（ＡＤＤＺ）１２が生成した仮の和信号ｓｚ
7:4 の３ビット目ｓｚ7 との排他的論理和を、真の和信
号ｓ7 として出力するイクスクルーシブオアゲートＥＸ
７と、キャリー伝搬信号ｐ7:4 の１ビット目ｐ5 及び０
ビット目ｐ4 とキャリー信号ｃ3 との論理積をとるアン
ドゲートＡＮ９と、アンドゲートＡＮ９の出力と仮の和
信号ｓｚ7:4 の２ビット目ｓｚ6 との排他的論理和を、
真の和信号ｓ6 として出力するイクスクルーシブオアゲ
ートＥＸ６と、キャリー伝搬信号ｐ7:4 の０ビット目ｐ
4 とキャリー信号ｃ3 との論理積をとるアンドゲートＡ
Ｎ１０と、アンドゲートＡＮ１０の出力と仮の和信号ｓ
ｚ7:4 の１ビット目ｓｚ5 との排他的論理和を、真の和
信号ｓ5 として出力するイクスクルーシブオアゲートＥ
Ｘ５と、キャリー信号ｃ3 と仮の和信号ｓｚ7:4 の０ビ
ット目ｓ4 との排他的論理和を、真の和信号ｓ4 として
出力するイクスクルーシブオアゲートＥＸ４と、を備え
ている。
【００６４】このような論理回路（４ＧＰＳ）１４にお
いて、アンドゲートＡＮ３〜ＡＮ６及びオアゲートＯＲ
２からなる回路部分には、図３に示したキャリー生成／
伝搬信号生成回路（４ＧＰ）４の場合に対し、キャリー
生成信号ｇ3:0 及びキャリー伝搬信号ｐ3:0 に代えて、
２段目の４ビット全加算器（ＡＤＤＺ）１２にて生成さ
れたキャリー生成信号ｇ7:4 及びキャリー伝搬信号ｐ7:
4 が入力される。
いて、アンドゲートＡＮ３〜ＡＮ６及びオアゲートＯＲ
２からなる回路部分には、図３に示したキャリー生成／
伝搬信号生成回路（４ＧＰ）４の場合に対し、キャリー
生成信号ｇ3:0 及びキャリー伝搬信号ｐ3:0 に代えて、
２段目の４ビット全加算器（ＡＤＤＺ）１２にて生成さ
れたキャリー生成信号ｇ7:4 及びキャリー伝搬信号ｐ7:
4 が入力される。
【００６５】そして、この論理回路（４ＧＰＳ）１４で
は、アンドゲートＡＮ３，ＡＮ４，ＡＮ５及びオアゲー
トＯＲ２により式（５）の演算が実行されて、オアゲー
トＯＲ２から１ビットのキャリー生成信号Ｇ[7 ]が出力
され、また、アンドゲートＡＮ６により式（６）の演算
が実行されて、このアンドゲートＡＮ６から１ビットの
キャリー伝搬信号Ｐ[7 ]が出力される。
は、アンドゲートＡＮ３，ＡＮ４，ＡＮ５及びオアゲー
トＯＲ２により式（５）の演算が実行されて、オアゲー
トＯＲ２から１ビットのキャリー生成信号Ｇ[7 ]が出力
され、また、アンドゲートＡＮ６により式（６）の演算
が実行されて、このアンドゲートＡＮ６から１ビットの
キャリー伝搬信号Ｐ[7 ]が出力される。
【００６６】そして更に、この論理回路（４ＧＰＳ）１
４では、アンドゲートＡＮ８〜ＡＮ１０及びイクスクル
ーシブオアゲートＥＸ４〜ＥＸ７により、仮の和信号ｓ
ｚ7:4 の各ビットについて、夫々、式（１６）の演算が
実行され、各イクスクルーシブオアゲートＥＸ４〜ＥＸ
７から、加算対象信号ａ，ｂの上位４ビットａ7:4 ，ｂ
7:4 をキャリー信号ｃ3 と共に加算した真の和信号ｓ7:
4 が出力される。
４では、アンドゲートＡＮ８〜ＡＮ１０及びイクスクル
ーシブオアゲートＥＸ４〜ＥＸ７により、仮の和信号ｓ
ｚ7:4 の各ビットについて、夫々、式（１６）の演算が
実行され、各イクスクルーシブオアゲートＥＸ４〜ＥＸ
７から、加算対象信号ａ，ｂの上位４ビットａ7:4 ，ｂ
7:4 をキャリー信号ｃ3 と共に加算した真の和信号ｓ7:
4 が出力される。
【００６７】次に、２段目の４ビット全加算器（ＡＤＤ
Ｚ）１２及び論理回路（４ＧＰＳ）１４に対応して設け
られた桁上げ先見回路（２ＣＬＡ）６−１は、図１０に
示した従来のＣＬＡ加算器に用いられた桁上げ先見回路
（２ＣＬＡ）３４−１と同様のものであり、式（９）の
演算を実行するために図７に示す如く構成されている。
Ｚ）１２及び論理回路（４ＧＰＳ）１４に対応して設け
られた桁上げ先見回路（２ＣＬＡ）６−１は、図１０に
示した従来のＣＬＡ加算器に用いられた桁上げ先見回路
（２ＣＬＡ）３４−１と同様のものであり、式（９）の
演算を実行するために図７に示す如く構成されている。
【００６８】即ち、桁上げ先見回路（２ＣＬＡ）６−１
は、論理回路（４ＧＰＳ）１４が生成したキャリー伝搬
信号Ｐ[7 ]と初段のキャリー生成／伝搬信号生成回路
（４ＧＰ）４が生成したキャリー伝搬信号Ｐ[3 ]と初段
の４ビット全加算器（ＡＤＤ）２へ入力されるキャリー
信号ｃ-1との論理積を出力するアンドゲートＡＮ１１
と、論理回路（４ＧＰＳ）１４が生成したキャリー伝搬
信号Ｐ[7 ]と初段のキャリー生成／伝搬信号生成回路
（４ＧＰ）４が生成したキャリー生成信号Ｇ[3 ]との論
理積を出力するアンドゲートＡＮ１２と、論理回路（４
ＧＰＳ）１４が生成したキャリー生成信号Ｇ[7 ]と上記
両アンドゲートＡＮ１１，ＡＮ１２の出力との論理和
を、加算対象信号ａ7:0 ，ｂ7:0 の７ビット目からのキ
ャリー信号ｃ7 として出力するオアゲートＯＲ４と、か
ら構成されている。
は、論理回路（４ＧＰＳ）１４が生成したキャリー伝搬
信号Ｐ[7 ]と初段のキャリー生成／伝搬信号生成回路
（４ＧＰ）４が生成したキャリー伝搬信号Ｐ[3 ]と初段
の４ビット全加算器（ＡＤＤ）２へ入力されるキャリー
信号ｃ-1との論理積を出力するアンドゲートＡＮ１１
と、論理回路（４ＧＰＳ）１４が生成したキャリー伝搬
信号Ｐ[7 ]と初段のキャリー生成／伝搬信号生成回路
（４ＧＰ）４が生成したキャリー生成信号Ｇ[3 ]との論
理積を出力するアンドゲートＡＮ１２と、論理回路（４
ＧＰＳ）１４が生成したキャリー生成信号Ｇ[7 ]と上記
両アンドゲートＡＮ１１，ＡＮ１２の出力との論理和
を、加算対象信号ａ7:0 ，ｂ7:0 の７ビット目からのキ
ャリー信号ｃ7 として出力するオアゲートＯＲ４と、か
ら構成されている。
【００６９】つまり、本第１実施例の８ビットＣＬＡ加
算器では、図１０にて一点鎖線で囲んだ従来の８ビット
ＣＬＡ加算器に対し、２段目の４ビット全加算器（ＡＤ
Ｄ）３０−１及びキャリー生成／伝搬信号生成回路（４
ＧＰ）３２−１に代えて、夫々、図５に示した４ビット
全加算器（ＡＤＤＺ）１２と、図６に示した論理回路
（４ＧＰＳ）１４とを用いている。換言するならば、従
来の８ビットＣＬＡ加算器に対し、２段目の４ビット全
加算器（ＡＤＤ）３０−１におけるキャリー信号ｃ3 の
入力ラインをロウレベルに固定すると共に、２段目のキ
ャリー生成／伝搬信号生成回路（４ＧＰ）３２−１へ、
図６に示したアンドゲートＡＮ８〜ＡＮ１０及びイクス
クルーシブオアゲートＥＸ４〜ＥＸ７からなる回路を追
加している。
算器では、図１０にて一点鎖線で囲んだ従来の８ビット
ＣＬＡ加算器に対し、２段目の４ビット全加算器（ＡＤ
Ｄ）３０−１及びキャリー生成／伝搬信号生成回路（４
ＧＰ）３２−１に代えて、夫々、図５に示した４ビット
全加算器（ＡＤＤＺ）１２と、図６に示した論理回路
（４ＧＰＳ）１４とを用いている。換言するならば、従
来の８ビットＣＬＡ加算器に対し、２段目の４ビット全
加算器（ＡＤＤ）３０−１におけるキャリー信号ｃ3 の
入力ラインをロウレベルに固定すると共に、２段目のキ
ャリー生成／伝搬信号生成回路（４ＧＰ）３２−１へ、
図６に示したアンドゲートＡＮ８〜ＡＮ１０及びイクス
クルーシブオアゲートＥＸ４〜ＥＸ７からなる回路を追
加している。
【００７０】尚、本実施例の８ビットＣＬＡ加算器で
は、２段目の４ビット全加算器（ＡＤＤＺ）１２に対し
論理回路（４ＧＰＳ）１４にてアンドゲートＡＮ８〜Ａ
Ｎ１０及びイクスクルーシブオアゲートＥＸ４〜ＥＸ７
からなる部分を加えた回路と、初段の４ビット全加算器
（ＡＤＤ）２とが、夫々、第１演算回路に相当してお
り、また、初段のキャリー生成／伝搬信号生成回路（４
ＧＰ）４と、初段の桁上げ先見回路（１ＣＬＡ）６−０
と、論理回路（４ＧＰＳ）１４にてアンドゲートＡＮ３
〜ＡＮ６及びオアゲートＯＲ２からなる部分と、２段目
の桁上げ先見回路（２ＣＬＡ）６−１と、からなる回路
部分全体が、第２演算回路に相当している。そして、２
段目の４ビット全加算器（ＡＤＤＺ）１２が、請求項１
に記載の複数ビット全加算器に相当しており、論理回路
（４ＧＰＳ）１４にてアンドゲートＡＮ８〜ＡＮ１０及
びイクスクルーシブオアゲートＥＸ４〜ＥＸ７からなる
部分が、請求項１に記載の和信号生成回路に相当してい
る。
は、２段目の４ビット全加算器（ＡＤＤＺ）１２に対し
論理回路（４ＧＰＳ）１４にてアンドゲートＡＮ８〜Ａ
Ｎ１０及びイクスクルーシブオアゲートＥＸ４〜ＥＸ７
からなる部分を加えた回路と、初段の４ビット全加算器
（ＡＤＤ）２とが、夫々、第１演算回路に相当してお
り、また、初段のキャリー生成／伝搬信号生成回路（４
ＧＰ）４と、初段の桁上げ先見回路（１ＣＬＡ）６−０
と、論理回路（４ＧＰＳ）１４にてアンドゲートＡＮ３
〜ＡＮ６及びオアゲートＯＲ２からなる部分と、２段目
の桁上げ先見回路（２ＣＬＡ）６−１と、からなる回路
部分全体が、第２演算回路に相当している。そして、２
段目の４ビット全加算器（ＡＤＤＺ）１２が、請求項１
に記載の複数ビット全加算器に相当しており、論理回路
（４ＧＰＳ）１４にてアンドゲートＡＮ８〜ＡＮ１０及
びイクスクルーシブオアゲートＥＸ４〜ＥＸ７からなる
部分が、請求項１に記載の和信号生成回路に相当してい
る。
【００７１】このように構成された本実施例の８ビット
ＣＬＡ加算器では、８ビットの両加算対象信号ａ7:0 ，
ｂ7:0 と下位桁からのキャリー信号ｃ-1とを入力する
と、まず、初段の４ビット全加算器（ＡＤＤ）２が、両
加算対象信号ａ7:0 ，ｂ7:0 の下位４ビットａ3:0 ，ｂ
3:0 に夫々対応する４ビットのキャリー生成信号ｇ3:0
及びキャリー伝搬信号ｐ3:0 を生成すると共に、下位４
ビットａ3:0 ，ｂ3:0 についてキャリー信号ｃ-1を加味
した全加算動作を開始する。また、これと並行して、２
段目の４ビット全加算器（ＡＤＤＺ）１２が、両加算対
象信号ａ7:0 ，ｂ7:0 の上位４ビットａ7:4 ，ｂ7:4 に
夫々対応する４ビットのキャリー生成信号ｇ7:4 及びキ
ャリー伝搬信号ｐ7:4 を生成すると共に、上位４ビット
ａ7:4 ，ｂ7:4 についてキャリー信号ｃ3 を０とした全
加算動作を開始することで、仮の和信号ｓｚ7:4 の生成
を開始する。
ＣＬＡ加算器では、８ビットの両加算対象信号ａ7:0 ，
ｂ7:0 と下位桁からのキャリー信号ｃ-1とを入力する
と、まず、初段の４ビット全加算器（ＡＤＤ）２が、両
加算対象信号ａ7:0 ，ｂ7:0 の下位４ビットａ3:0 ，ｂ
3:0 に夫々対応する４ビットのキャリー生成信号ｇ3:0
及びキャリー伝搬信号ｐ3:0 を生成すると共に、下位４
ビットａ3:0 ，ｂ3:0 についてキャリー信号ｃ-1を加味
した全加算動作を開始する。また、これと並行して、２
段目の４ビット全加算器（ＡＤＤＺ）１２が、両加算対
象信号ａ7:0 ，ｂ7:0 の上位４ビットａ7:4 ，ｂ7:4 に
夫々対応する４ビットのキャリー生成信号ｇ7:4 及びキ
ャリー伝搬信号ｐ7:4 を生成すると共に、上位４ビット
ａ7:4 ，ｂ7:4 についてキャリー信号ｃ3 を０とした全
加算動作を開始することで、仮の和信号ｓｚ7:4 の生成
を開始する。
【００７２】すると、各４ビット全加算器（ＡＤＤ，Ａ
ＤＤＺ）２，１２における全加算動作と並行して、初段
のキャリー生成／伝搬信号生成回路（４ＧＰ）４が、４
ビット全加算器（ＡＤＤ）２にて生成されたキャリー生
成信号ｇ3:0 及びキャリー伝搬信号ｐ3:0 に基づき、１
ビットのキャリー生成信号Ｇ[3 ]及びキャリー伝搬信号
Ｐ[3 ]を生成すると共に、２段目の論理回路（４ＧＰ
Ｓ）１４にてアンドゲートＡＮ３〜ＡＮ６及びオアゲー
トＯＲ２からなる部分が、４ビット全加算器（ＡＤＤ
Ｚ）１２にて生成されたキャリー生成信号ｇ7:4 及びキ
ャリー伝搬信号ｐ7:4 に基づき、１ビットのキャリー生
成信号Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]を生成する。
ＤＤＺ）２，１２における全加算動作と並行して、初段
のキャリー生成／伝搬信号生成回路（４ＧＰ）４が、４
ビット全加算器（ＡＤＤ）２にて生成されたキャリー生
成信号ｇ3:0 及びキャリー伝搬信号ｐ3:0 に基づき、１
ビットのキャリー生成信号Ｇ[3 ]及びキャリー伝搬信号
Ｐ[3 ]を生成すると共に、２段目の論理回路（４ＧＰ
Ｓ）１４にてアンドゲートＡＮ３〜ＡＮ６及びオアゲー
トＯＲ２からなる部分が、４ビット全加算器（ＡＤＤ
Ｚ）１２にて生成されたキャリー生成信号ｇ7:4 及びキ
ャリー伝搬信号ｐ7:4 に基づき、１ビットのキャリー生
成信号Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]を生成する。
【００７３】そして、初段の桁上げ先見回路（１ＣＬ
Ａ）６−０が、初段のキャリー生成／伝搬信号生成回路
（４ＧＰ）４にて生成された１ビットのキャリー生成信
号Ｇ[3]及びキャリー伝搬信号Ｐ[3 ]と、外部からのキ
ャリー信号ｃ-1とに基づき、キャリー信号ｃ3 を生成
し、また、２段目の桁上げ先見回路（２ＣＬＡ）６−１
が、初段のキャリー生成／伝搬信号生成回路（４ＧＰ）
４にて生成された１ビットのキャリー生成信号Ｇ[3 ]及
びキャリー伝搬信号Ｐ[3 ]と、２段目の論理回路（４Ｇ
ＰＳ）１４にて生成された１ビットのキャリー生成信号
Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]と、外部からのキャ
リー信号ｃ-1とに基づき、キャリー信号ｃ7を生成す
る。
Ａ）６−０が、初段のキャリー生成／伝搬信号生成回路
（４ＧＰ）４にて生成された１ビットのキャリー生成信
号Ｇ[3]及びキャリー伝搬信号Ｐ[3 ]と、外部からのキ
ャリー信号ｃ-1とに基づき、キャリー信号ｃ3 を生成
し、また、２段目の桁上げ先見回路（２ＣＬＡ）６−１
が、初段のキャリー生成／伝搬信号生成回路（４ＧＰ）
４にて生成された１ビットのキャリー生成信号Ｇ[3 ]及
びキャリー伝搬信号Ｐ[3 ]と、２段目の論理回路（４Ｇ
ＰＳ）１４にて生成された１ビットのキャリー生成信号
Ｇ[7 ]及びキャリー伝搬信号Ｐ[7 ]と、外部からのキャ
リー信号ｃ-1とに基づき、キャリー信号ｃ7を生成す
る。
【００７４】その後、論理回路（４ＧＰＳ）１４にてア
ンドゲートＡＮ８〜ＡＮ１０及びイクスクルーシブオア
ゲートＥＸ４〜ＥＸ７からなる部分が、２段目の４ビッ
ト全加算器（ＡＤＤＺ）１２にて生成された仮の和信号
ｓｚ7:4 と、初段の桁上げ先見回路（１ＣＬＡ）６−０
により生成されたキャリー信号ｃ3 とから、仮の和信号
ｓｚ7:4 の各ビットについて式（１６）の演算を実行
し、これにより、上位４ビットａ7:4 ，ｂ7:4 の真の和
信号ｓ7:4 を出力する。そして、論理回路（４ＧＰＳ）
１４から真の和信号ｓ7:4 が出力された時点では、初段
の４ビット全加算器（ＡＤＤ）２にて下位４ビットａ3:
0 ，ｂ3:0の全加算が完了しているため、この時点で、
８ビットの両加算対象信号ａ7:0 ，ｂ7:0 に対する加算
演算が終了する。
ンドゲートＡＮ８〜ＡＮ１０及びイクスクルーシブオア
ゲートＥＸ４〜ＥＸ７からなる部分が、２段目の４ビッ
ト全加算器（ＡＤＤＺ）１２にて生成された仮の和信号
ｓｚ7:4 と、初段の桁上げ先見回路（１ＣＬＡ）６−０
により生成されたキャリー信号ｃ3 とから、仮の和信号
ｓｚ7:4 の各ビットについて式（１６）の演算を実行
し、これにより、上位４ビットａ7:4 ，ｂ7:4 の真の和
信号ｓ7:4 を出力する。そして、論理回路（４ＧＰＳ）
１４から真の和信号ｓ7:4 が出力された時点では、初段
の４ビット全加算器（ＡＤＤ）２にて下位４ビットａ3:
0 ，ｂ3:0の全加算が完了しているため、この時点で、
８ビットの両加算対象信号ａ7:0 ，ｂ7:0 に対する加算
演算が終了する。
【００７５】以上のように、本実施例の８ビットＣＬＡ
加算器では、加算対象信号ａ，ｂの上位４ビットａ7:4
，ｂ7:4 を入力する２段目の４ビット全加算器（ＡＤ
ＤＺ）１２が、下位桁からのキャリー信号ｃ3 を０とし
て上位４ビットａ7:4 ，ｂ7:4を加算した仮の和信号ｓ
ｚ7:4 を生成し、論理回路（４ＧＰＳ）１４にてアンド
ゲートＡＮ８〜ＡＮ１０及びイクスクルーシブオアゲー
トＥＸ４〜ＥＸ７からなる部分が、仮の和信号ｓｚ7:4
の各ビットについて上記式（１６）の演算を行うことに
より、真の和信号ｓ7:4 を生成するようにしている。
加算器では、加算対象信号ａ，ｂの上位４ビットａ7:4
，ｂ7:4 を入力する２段目の４ビット全加算器（ＡＤ
ＤＺ）１２が、下位桁からのキャリー信号ｃ3 を０とし
て上位４ビットａ7:4 ，ｂ7:4を加算した仮の和信号ｓ
ｚ7:4 を生成し、論理回路（４ＧＰＳ）１４にてアンド
ゲートＡＮ８〜ＡＮ１０及びイクスクルーシブオアゲー
トＥＸ４〜ＥＸ７からなる部分が、仮の和信号ｓｚ7:4
の各ビットについて上記式（１６）の演算を行うことに
より、真の和信号ｓ7:4 を生成するようにしている。
【００７６】従って、本実施例の８ビットＣＬＡ加算器
によれば、初段の桁上げ先見回路（１ＣＬＡ）６−０か
らのキャリー信号ｃ3 が未だ確定していない間に、２段
目の４ビット全加算器（ＡＤＤＺ）１２によって予め仮
の和信号ｓｚ7:4 を生成しておくことができ、キャリー
信号ｃ3 が確定してからは、アンドゲートＡＮ８〜ＡＮ
１０及びイクスクルーシブオアゲートＥＸ４〜ＥＸ７か
らなる回路により上記式（１６）の演算を行うだけで、
真の和信号ｓ7:4 を生成することができる。
によれば、初段の桁上げ先見回路（１ＣＬＡ）６−０か
らのキャリー信号ｃ3 が未だ確定していない間に、２段
目の４ビット全加算器（ＡＤＤＺ）１２によって予め仮
の和信号ｓｚ7:4 を生成しておくことができ、キャリー
信号ｃ3 が確定してからは、アンドゲートＡＮ８〜ＡＮ
１０及びイクスクルーシブオアゲートＥＸ４〜ＥＸ７か
らなる回路により上記式（１６）の演算を行うだけで、
真の和信号ｓ7:4 を生成することができる。
【００７７】この結果、図１０に示した従来の８ビット
ＣＬＡ加算器の如く下位桁からのキャリー信号ｃ3 が確
定してから４ビット全加算器（ＡＤＤ）３０−１が全加
算動作を開始する構成と比べて、８ビットの和信号ｓ7:
0 を生成するまでに要する時間を短縮することができ
る。
ＣＬＡ加算器の如く下位桁からのキャリー信号ｃ3 が確
定してから４ビット全加算器（ＡＤＤ）３０−１が全加
算動作を開始する構成と比べて、８ビットの和信号ｓ7:
0 を生成するまでに要する時間を短縮することができ
る。
【００７８】［第２実施例］次に、第２実施例として、
本発明を３２ビットのＣＬＡ加算器に適用した場合の構
成例について、図８を用いて説明する。図８に示すよう
に、第２実施例の３２ビットＣＬＡ加算器は、図１０に
示した従来の３２ビットＣＬＡ加算器に対し、各４ビッ
ト全加算器（ＡＤＤ）３０−０〜３０−７及びそれらに
対応する各キャリー生成／伝搬信号生成回路（４ＧＰ）
３２−０〜３２−７からなる８個の回路ブロック（即
ち、図１において一点鎖線で囲んだ回路ブロック１０と
同一構成の回路ブロック）に代えて、夫々、図５に示し
た４ビット全加算器（ＡＤＤＺ）１２及び図６に示した
論理回路（４ＧＰＳ）１４からなる回路ブロック（即
ち、図１において一点鎖線で囲んだ回路ブロック２０と
同一構成の回路ブロック）２０−０，２０−１，…，２
０−７を用いている。
本発明を３２ビットのＣＬＡ加算器に適用した場合の構
成例について、図８を用いて説明する。図８に示すよう
に、第２実施例の３２ビットＣＬＡ加算器は、図１０に
示した従来の３２ビットＣＬＡ加算器に対し、各４ビッ
ト全加算器（ＡＤＤ）３０−０〜３０−７及びそれらに
対応する各キャリー生成／伝搬信号生成回路（４ＧＰ）
３２−０〜３２−７からなる８個の回路ブロック（即
ち、図１において一点鎖線で囲んだ回路ブロック１０と
同一構成の回路ブロック）に代えて、夫々、図５に示し
た４ビット全加算器（ＡＤＤＺ）１２及び図６に示した
論理回路（４ＧＰＳ）１４からなる回路ブロック（即
ち、図１において一点鎖線で囲んだ回路ブロック２０と
同一構成の回路ブロック）２０−０，２０−１，…，２
０−７を用いている。
【００７９】尚、図８において、５段目の桁上げ先見回
路（１ＣＬＡ）６−４は、初段の桁上げ先見回路（１Ｃ
ＬＡ）６−０と同様に図４の如く構成され、６段目の桁
上げ先見回路（２ＣＬＡ）６−５は、２段目の桁上げ先
見回路（２ＣＬＡ）６−１と同様に図７の如く構成され
ている。また、３段目及び７段目の桁上げ先見回路（３
ＣＬＡ）６−２，６−６と、４段目及び８段目の桁上げ
先見回路（４ＣＬＡ）６−３，６−７も、前述した一般
式（７）の演算を行うものであり、その回路構成は図４
及び図７から容易に類推することができるため、図示は
省略する。
路（１ＣＬＡ）６−４は、初段の桁上げ先見回路（１Ｃ
ＬＡ）６−０と同様に図４の如く構成され、６段目の桁
上げ先見回路（２ＣＬＡ）６−５は、２段目の桁上げ先
見回路（２ＣＬＡ）６−１と同様に図７の如く構成され
ている。また、３段目及び７段目の桁上げ先見回路（３
ＣＬＡ）６−２，６−６と、４段目及び８段目の桁上げ
先見回路（４ＣＬＡ）６−３，６−７も、前述した一般
式（７）の演算を行うものであり、その回路構成は図４
及び図７から容易に類推することができるため、図示は
省略する。
【００８０】そして、このように構成された第２実施例
の３２ビットＣＬＡ加算器においても、各回路ブロック
２０−０〜２０−７内の４ビット全加算器（ＡＤＤＺ）
１２と、論理回路（４ＧＰＳ）１４にてアンドゲートＡ
Ｎ８〜ＡＮ１０及びイクスクルーシブオアゲートＥＸ４
〜ＥＸ７からなる回路との作用により、下位桁からのキ
ャリー信号ｃ（ｃ-1，ｃ3 ，ｃ7 ，ｃ11，ｃ15，ｃ19，
ｃ23，ｃ27）が確定してから、より早く和信号が生成さ
れる。よって、加算演算に要する時間を短縮することが
できる。
の３２ビットＣＬＡ加算器においても、各回路ブロック
２０−０〜２０−７内の４ビット全加算器（ＡＤＤＺ）
１２と、論理回路（４ＧＰＳ）１４にてアンドゲートＡ
Ｎ８〜ＡＮ１０及びイクスクルーシブオアゲートＥＸ４
〜ＥＸ７からなる回路との作用により、下位桁からのキ
ャリー信号ｃ（ｃ-1，ｃ3 ，ｃ7 ，ｃ11，ｃ15，ｃ19，
ｃ23，ｃ27）が確定してから、より早く和信号が生成さ
れる。よって、加算演算に要する時間を短縮することが
できる。
【００８１】［第３実施例］次に、第３実施例の３２ビ
ットＣＬＡ加算器について、図９を用いて説明する。図
９に示すように、第３実施例の３２ビットＣＬＡ加算器
は、図１０に示した従来の３２ビットＣＬＡ加算器に対
し、加算対象信号ａ31:0 ，ｂ31:0 の上位１６ビットａ
31:16 ，ｂ31:16 が入力される４個の４ビット全加算器
（ＡＤＤ）３０−４〜３０−７及びそれらに対応する各
キャリー生成／伝搬信号生成回路（４ＧＰ）３２−４〜
３２−７からなる４個の回路ブロックに代えて、夫々、
図５に示した４ビット全加算器（ＡＤＤＺ）１２及び図
６に示した論理回路（４ＧＰＳ）１４からなる回路ブロ
ック２０−４〜２０−７を用いている。尚、図９におい
て、符号１０−０，１０−１，…，１０−３は、図１に
おいて一点鎖線で囲んだ回路ブロック１０と同一構成の
回路ブロックである。よって、加算対象信号ａ31:0 ，
ｂ31:0 の下位１６ビットａ15:0 ，ｂ15:0 に対応する
部分については、図１０の従来構成と同じである。
ットＣＬＡ加算器について、図９を用いて説明する。図
９に示すように、第３実施例の３２ビットＣＬＡ加算器
は、図１０に示した従来の３２ビットＣＬＡ加算器に対
し、加算対象信号ａ31:0 ，ｂ31:0 の上位１６ビットａ
31:16 ，ｂ31:16 が入力される４個の４ビット全加算器
（ＡＤＤ）３０−４〜３０−７及びそれらに対応する各
キャリー生成／伝搬信号生成回路（４ＧＰ）３２−４〜
３２−７からなる４個の回路ブロックに代えて、夫々、
図５に示した４ビット全加算器（ＡＤＤＺ）１２及び図
６に示した論理回路（４ＧＰＳ）１４からなる回路ブロ
ック２０−４〜２０−７を用いている。尚、図９におい
て、符号１０−０，１０−１，…，１０−３は、図１に
おいて一点鎖線で囲んだ回路ブロック１０と同一構成の
回路ブロックである。よって、加算対象信号ａ31:0 ，
ｂ31:0 の下位１６ビットａ15:0 ，ｂ15:0 に対応する
部分については、図１０の従来構成と同じである。
【００８２】つまり、４ビット全加算器（ＡＤＤＺ）１
２及び論理回路（４ＧＰＳ）１４からなる回路ブロック
２０を用いた場合の優位性は、前述した如く、下位桁か
らのキャリー信号が確定してから全加算を開始すること
なく和信号を生成するという点にある。そして、この種
のＣＬＡ加算器では、加算対象信号ａ，ｂの上位ビット
に対応するキャリー信号ほど、その生成（確定）が遅れ
る。
２及び論理回路（４ＧＰＳ）１４からなる回路ブロック
２０を用いた場合の優位性は、前述した如く、下位桁か
らのキャリー信号が確定してから全加算を開始すること
なく和信号を生成するという点にある。そして、この種
のＣＬＡ加算器では、加算対象信号ａ，ｂの上位ビット
に対応するキャリー信号ほど、その生成（確定）が遅れ
る。
【００８３】そこで、第３実施例の３２ビットＣＬＡ加
算器では、上述した第２実施例のように８個の回路ブロ
ック１０の全てを回路ブロック２０に置き換えるのでは
なく、加算対象信号ａ31:0，ｂ31:0の上位１６ビットａ
31:16 ，ｂ31:16 に対応する上位４個の回路ブロック１
０だけを、回路ブロック２０に置き換えるようにしてい
る。
算器では、上述した第２実施例のように８個の回路ブロ
ック１０の全てを回路ブロック２０に置き換えるのでは
なく、加算対象信号ａ31:0，ｂ31:0の上位１６ビットａ
31:16 ，ｂ31:16 に対応する上位４個の回路ブロック１
０だけを、回路ブロック２０に置き換えるようにしてい
る。
【００８４】そして、このような第３実施例の３２ビッ
ト加算器によれば、回路ブロック２０を用いることによ
る回路増加分、即ち、図６に示したアンドゲートＡＮ８
〜ＡＮ１０及びイクスクルーシブオアゲートＥＸ４〜Ｅ
Ｘ７からなる回路を追加することによる回路増加分を、
最小限に抑えつつ、加算演算に要する時間を短縮するこ
とができる。
ト加算器によれば、回路ブロック２０を用いることによ
る回路増加分、即ち、図６に示したアンドゲートＡＮ８
〜ＡＮ１０及びイクスクルーシブオアゲートＥＸ４〜Ｅ
Ｘ７からなる回路を追加することによる回路増加分を、
最小限に抑えつつ、加算演算に要する時間を短縮するこ
とができる。
【００８５】尚、上記第３実施例の３２ビットＣＬＡ加
算器では、加算対象信号ａ31:0，ｂ31:0の上位１６ビッ
トａ31:16 ，ｂ31:16 に対応する部分に、回路ブロック
２０を用いたが、回路ブロック２０は、下位桁からのキ
ャリー信号が確定してから全加算を開始すると演算時間
が遅れてしまうこととなる箇所に用いればよく、その適
用箇所は加算器全体の回路構成に応じて適宜選択するこ
とができる。
算器では、加算対象信号ａ31:0，ｂ31:0の上位１６ビッ
トａ31:16 ，ｂ31:16 に対応する部分に、回路ブロック
２０を用いたが、回路ブロック２０は、下位桁からのキ
ャリー信号が確定してから全加算を開始すると演算時間
が遅れてしまうこととなる箇所に用いればよく、その適
用箇所は加算器全体の回路構成に応じて適宜選択するこ
とができる。
【００８６】また、上記第１〜第３実施例の各ＣＬＡ加
算器では、加算対象信号ａ，ｂを４ビット毎のグループ
分けて加算するものであったが、グループ分けするビッ
ト数は任意である。
算器では、加算対象信号ａ，ｂを４ビット毎のグループ
分けて加算するものであったが、グループ分けするビッ
ト数は任意である。
【図１】 第１実施例の８ビットのキャリールックアヘ
ッド加算器を示すブロック図である。
ッド加算器を示すブロック図である。
【図２】 図１における初段の４ビット全加算器（ＡＤ
Ｄ）を表す回路図である。
Ｄ）を表す回路図である。
【図３】 図１における４ビット分のキャリー生成／伝
搬信号生成回路（４ＧＰ）を表す回路図である。
搬信号生成回路（４ＧＰ）を表す回路図である。
【図４】 図１における初段の桁上げ先見回路（１ＣＬ
Ａ）を表す回路図である。
Ａ）を表す回路図である。
【図５】 図１における２段目の４ビット全加算器（Ａ
ＤＤＺ）を表す回路図である。
ＤＤＺ）を表す回路図である。
【図６】 図１における論理回路（４ＧＰＳ）を表す回
路図である。
路図である。
【図７】 図１における２段目の桁上げ先見回路（２Ｃ
ＬＡ）を表す回路図である。
ＬＡ）を表す回路図である。
【図８】 第２実施例の３２ビットのキャリールックア
ヘッド加算器を示すブロック図である。
ヘッド加算器を示すブロック図である。
【図９】 第３実施例の３２ビットのキャリールックア
ヘッド加算器を示すブロック図である。
ヘッド加算器を示すブロック図である。
【図１０】 従来のキャリールックアヘッド加算器を示
すブロック図である。
すブロック図である。
２，３０…４ビット全加算器（ＡＤＤ） ４，３２…４ビット分のキャリー生成／伝搬信号生成回
路（４ＧＰ） ６，３４…桁上げ先見回路（１ＣＬＡ，２ＣＬＡ，３Ｃ
ＬＡ，４ＣＬＡ） １２…４ビット全加算器（ＡＤＤＺ） １４…論理回路（４ＧＰＳ） １０，２０…回路ブロック
路（４ＧＰ） ６，３４…桁上げ先見回路（１ＣＬＡ，２ＣＬＡ，３Ｃ
ＬＡ，４ＣＬＡ） １２…４ビット全加算器（ＡＤＤＺ） １４…論理回路（４ＧＰＳ） １０，２０…回路ブロック
Claims (3)
- 【請求項１】 互いが加算対象である複数ビットの２つ
の加算対象信号を入力し、前記両加算対象信号の各桁の
夫々について、各桁の両ビットの論理積であるキャリー
生成信号と各桁の両ビットの排他的論理和であるキャリ
ー伝搬信号とを生成すると共に、前記両加算対象信号の
最下位桁への桁上がりがないものとして前記両加算対象
信号を加算し、該加算結果を仮の和信号として出力する
複数ビット全加算器と、 該複数ビット全加算器により生成された前記仮の和信号
及び前記キャリー伝搬信号と、前記両加算対象信号の最
下位桁より１つ下位桁からのキャリー信号とを入力し、
前記仮の和信号の各ビットの夫々について、前記キャリ
ー伝搬信号のうち当該仮の和信号のビットに対応するビ
ットの１つ下位のビットから最下位ビットまでの論理積
と前記下位桁からのキャリー信号との論理積と、当該仮
の和信号のビットとの排他的論理和を生成し、該排他的
論理和を、前記両加算対象信号を前記キャリー信号を含
めて加算した和信号として出力する和信号生成回路と、 からなることを特徴とする論理演算回路。 - 【請求項２】 互いが加算対象である複数ビットの２つ
の加算対象信号を所定の複数ビット毎に分けてなるグル
ープ毎に夫々設けられ、対応するグループの前記両加算
対象信号と、該両加算対象信号の最下位桁より１つ下位
桁からのキャリー信号とを入力して、該両加算対象信号
を前記キャリー信号を含めて加算した和信号を生成する
と共に、該両加算対象信号の各桁の夫々について、各桁
の両ビットの論理積であるキャリー生成信号と、各桁の
両ビットの排他的論理和であるキャリー伝搬信号とを生
成する複数の第１演算回路と、 前記グループのうち最下位桁のグループに対応する前記
第１演算回路へ入力される前記キャリー信号と、前記各
第１演算回路により夫々生成された前記キャリー生成信
号及びキャリー伝搬信号とから、前記最下位桁のグルー
プに対応する第１演算回路以外の前記各第１演算回路へ
入力すべき前記キャリー信号を夫々生成し、該生成した
キャリー信号を対応する前記第１演算回路に出力する第
２演算回路と、 を備えたキャリールックアヘッド加算器において、 前記各第１演算回路が、請求項１に記載の論理演算回路
からなること、 を特徴とするキャリールックアヘッド加算器。 - 【請求項３】 互いが加算対象である複数ビットの２つ
の加算対象信号を所定の複数ビット毎に分けてなるグル
ープ毎に夫々設けられ、対応するグループの前記両加算
対象信号と、該両加算対象信号の最下位桁より１つ下位
桁からのキャリー信号とを入力して、該両加算対象信号
を前記キャリー信号を含めて加算した和信号を生成する
と共に、該両加算対象信号の各桁の夫々について、各桁
の両ビットの論理積であるキャリー生成信号と、各桁の
両ビットの排他的論理和であるキャリー伝搬信号とを生
成する複数の第１演算回路と、 前記グループのうち最下位桁のグループに対応する前記
第１演算回路へ入力される前記キャリー信号と、前記各
第１演算回路により夫々生成された前記キャリー生成信
号及びキャリー伝搬信号とから、前記最下位桁のグルー
プに対応する第１演算回路以外の前記各第１演算回路へ
入力すべき前記キャリー信号を夫々生成し、該生成した
キャリー信号を対応する前記第１演算回路に出力する第
２演算回路と、 を備えたキャリールックアヘッド加算器において、 前記複数の第１演算回路のうち所定数の第１演算回路
が、請求項１に記載の論理演算回路からなると共に、 前記複数の第１演算回路のうち他の第１演算回路は、前
記両加算対象信号と前記キャリー信号とを入力として、
前記キャリー生成信号及びキャリー伝搬信号と前記和信
号とを生成する第２の複数ビット全加算器からなり、 前記請求項１に記載の論理演算回路には、前記他の第１
演算回路に入力される加算対象信号よりも上位桁側の加
算対象信号が入力されるように構成されていること、 を特徴とするキャリールックアヘッド加算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8039601A JPH09231055A (ja) | 1996-02-27 | 1996-02-27 | 論理演算回路及びキャリールックアヘッド加算器 |
| US08/806,213 US5877973A (en) | 1996-02-27 | 1997-02-26 | Logic operation circuit and carry look ahead adder |
| FR9702289A FR2745648A1 (fr) | 1996-02-27 | 1997-02-26 | Additionneur a lecture anticipee de report et son circuit d'operations logiques |
| DE19708024A DE19708024A1 (de) | 1996-02-27 | 1997-02-27 | Logische Verknüpfungsschaltung und Parallelübertragsaddierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8039601A JPH09231055A (ja) | 1996-02-27 | 1996-02-27 | 論理演算回路及びキャリールックアヘッド加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231055A true JPH09231055A (ja) | 1997-09-05 |
Family
ID=12557641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8039601A Pending JPH09231055A (ja) | 1996-02-27 | 1996-02-27 | 論理演算回路及びキャリールックアヘッド加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5877973A (ja) |
| JP (1) | JPH09231055A (ja) |
| DE (1) | DE19708024A1 (ja) |
| FR (1) | FR2745648A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508637A (ja) * | 2004-08-04 | 2008-03-21 | インテル コーポレイション | 合計セルと結合されたキャリースキップセルを具備するキャリースキップ加算器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523049B1 (en) | 1999-12-21 | 2003-02-18 | International Business Machines Corporation | Circuit and method for determining greater than or equal to three out of sixty-six |
| DE10050589B4 (de) | 2000-02-18 | 2006-04-06 | Hewlett-Packard Development Co., L.P., Houston | Vorrichtung und Verfahren zur Verwendung beim Durchführen einer Gleitkomma-Multiplizier-Akkumulier-Operation |
| US7299355B2 (en) * | 2001-01-12 | 2007-11-20 | Broadcom Corporation | Fast SHA1 implementation |
| JP3741280B2 (ja) * | 2003-03-03 | 2006-02-01 | 日本テキサス・インスツルメンツ株式会社 | 桁上げ先見回路およびこれを用いた加算回路 |
| KR100513160B1 (ko) * | 2003-10-28 | 2005-09-08 | 한국전자통신연구원 | 감소된 면적을 갖는 캐리 예측 가산기 |
| FR2900252B1 (fr) * | 2006-04-21 | 2008-09-05 | R L Daniel Torno Sarl Sa | Additionneur n bits et procede d'addition correspondant. |
| US8521801B2 (en) | 2008-04-28 | 2013-08-27 | Altera Corporation | Configurable hybrid adder circuitry |
| CN113419704A (zh) * | 2021-07-23 | 2021-09-21 | 北京源启先进微电子有限公司 | 49位加法器及其实现方法、运算电路及芯片 |
| TWI803126B (zh) * | 2021-12-30 | 2023-05-21 | 新唐科技股份有限公司 | 預看進位加法器、安全加法器以及執行預看進位加法的方法 |
| WO2023220537A1 (en) * | 2022-05-11 | 2023-11-16 | Juan Pablo Ramirez | Simple and linear fast adder |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1399200A (fr) * | 1963-06-20 | 1965-05-14 | Philips Nv | Compteur très rapide |
| GB1525893A (en) * | 1976-03-08 | 1978-09-20 | Motorola Inc | Adder for summing bcd operands with precorrected result |
| NL8401308A (nl) * | 1984-04-24 | 1985-11-18 | Philips Nv | Voloptelschakeling. |
| JPS6149233A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 高速デジタル加減算回路 |
| JPS6274129A (ja) * | 1985-09-27 | 1987-04-04 | Daikin Ind Ltd | キヤリ−・ルツク・アヘツド加算器 |
| FR2628232B1 (fr) * | 1988-03-07 | 1994-04-08 | Etat Francais Cnet | Additionneur de type recursif pour calculer la somme de deux operandes |
| JPH056263A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 加算器およびその加算器を用いた絶対値演算回路 |
| JPH0561643A (ja) * | 1991-09-03 | 1993-03-12 | Mitsubishi Electric Corp | キヤリールツクアヘツド加算器 |
| DE69209826T2 (de) * | 1992-05-27 | 1996-08-22 | Sgs Thomson Microelectronics | Schnelle Addierkette |
| JPH0651950A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 加算回路 |
| US5701504A (en) * | 1994-12-28 | 1997-12-23 | Intel Corporation | Apparatus and method for addition based on Kogge-Stone parallel algorithm |
-
1996
- 1996-02-27 JP JP8039601A patent/JPH09231055A/ja active Pending
-
1997
- 1997-02-26 US US08/806,213 patent/US5877973A/en not_active Expired - Fee Related
- 1997-02-26 FR FR9702289A patent/FR2745648A1/fr active Pending
- 1997-02-27 DE DE19708024A patent/DE19708024A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508637A (ja) * | 2004-08-04 | 2008-03-21 | インテル コーポレイション | 合計セルと結合されたキャリースキップセルを具備するキャリースキップ加算器 |
| US7516173B2 (en) | 2004-08-04 | 2009-04-07 | Intel Corporation | Carry-skip adder having merged carry-skip cells with sum cells |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19708024A1 (de) | 1997-08-28 |
| US5877973A (en) | 1999-03-02 |
| FR2745648A1 (fr) | 1997-09-05 |
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