JP2682142B2 - 乗算装置 - Google Patents
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- JP2682142B2 JP2682142B2 JP1151794A JP15179489A JP2682142B2 JP 2682142 B2 JP2682142 B2 JP 2682142B2 JP 1151794 A JP1151794 A JP 1151794A JP 15179489 A JP15179489 A JP 15179489A JP 2682142 B2 JP2682142 B2 JP 2682142B2
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【発明の詳細な説明】 産業上の利用分野 本発明は、LSI化に好適な高速乗算回路に関するもの
である。
である。
従来の技術 被乗算Ｘ、乗数Ｙは、符号桁を含め24桁であり、
（１）、（２）式に示すように表現されているとする。
（１）、（２）式に示すように表現されているとする。
Ｘ＝23X22X21……X2X1X0 （１） Ｙ＝23Y22Y21……Y2Y1Y0 （２） 但し、23＝−X23,23＝−Y23 従来の２ビットブースのリコード方式を用いた並列乗
算器の構成図を、第４図に示す。まず第一に、乗数Ｙ
は、２ビットブースのリコード回路450−461に入力され
る。そしてここで（３）式に従い、12個の乗数リコード
値R0−R11にリコードされる。
算器の構成図を、第４図に示す。まず第一に、乗数Ｙ
は、２ビットブースのリコード回路450−461に入力され
る。そしてここで（３）式に従い、12個の乗数リコード
値R0−R11にリコードされる。
Ri＝−2Y2i+1＋Y2i＋Y2i-1 （３）但し、ｉ＝０−11、Y
-1＝０ すなわち、Riは（４）式に示す値を取る。
-1＝０ すなわち、Riは（４）式に示す値を取る。
−２≦Ri≦２ （４） ２ビットブースのリコード回路を用いることで、乗算
XYは、（５）式のように表現される。
XYは、（５）式のように表現される。
すなわち、（５）式より、部分積数は、２ビットブー
スのリコードを用いることで1/2になることがわかる。
（５）式に示される12個の部分積XRiは、冗長二進数部
分積生成回路401−412に於て、乗数リコード値Ri（ｉ＝
０−11）を使用し生成される。以下に冗長二進数部分積
生成回路401−412について述べる。冗長二進数部分積生
成回路401−412では、乗数リコード値Ri（ｉ−０−11）
に応じて（６）式に示される操作が行われれる。
スのリコードを用いることで1/2になることがわかる。
（５）式に示される12個の部分積XRiは、冗長二進数部
分積生成回路401−412に於て、乗数リコード値Ri（ｉ＝
０−11）を使用し生成される。以下に冗長二進数部分積
生成回路401−412について述べる。冗長二進数部分積生
成回路401−412では、乗数リコード値Ri（ｉ−０−11）
に応じて（６）式に示される操作が行われれる。
（但し、〜は、マイナスであることを示す。） （６）式から、12個の部分積XRiは、各桁が、（−
１、０、１）の３値をとる。この３値を表現するには、
符号つきディジット数を用いることが必要である。ここ
では、符号つきディジット数の一つである冗長二進数を
用いる。いま、冗長二進数RBが、符号桁Rbsと絶対値Rba
を用いて、表１の様にコーディングされている。
１、０、１）の３値をとる。この３値を表現するには、
符号つきディジット数を用いることが必要である。ここ
では、符号つきディジット数の一つである冗長二進数を
用いる。いま、冗長二進数RBが、符号桁Rbsと絶対値Rba
を用いて、表１の様にコーディングされている。
また、乗数リコード値Ri（−２≦Ri≦２）は、符号桁
Rsi、絶対値が１であることを示す桁R1i、絶対値が２で
あることを示す桁R2iを用い、表２のようにコーディン
グされている。
Rsi、絶対値が１であることを示す桁R1i、絶対値が２で
あることを示す桁R2iを用い、表２のようにコーディン
グされている。
この時、部分積XRiのビット列下位よりｋ＋１桁目の
値をPk（ｋ＝０−23）とすると、Pkは符号桁Pskと絶対
値桁Pakを用い、（７）式のように表現される。
値をPk（ｋ＝０−23）とすると、Pkは符号桁Pskと絶対
値桁Pakを用い、（７）式のように表現される。
Psk＝Rsi Pak＝R1i・Xk＋R2i・Xk-1 （７） （７）式の論理図を、第５図に示す。すなわち従来例
に於て、冗長二進数部分積生成回路401−412は、ゲート
段数２段で構成できる。次に、冗長二進数部分積生成回
路401−412から出力される各冗長二進数部分積を用い、
冗長二進数加算回路413−423により、加算を実行する。
冗長二進数加算回路413−423は、任意の２個の冗長二進
数を加算し、１個の冗長二進数結果を出力する回路であ
る。ここで、冗長二進数加算回路413−423の構成につい
て述べる。２個の冗長二進数を、ＭとＮとし、この加算
規則を表３に示す。
に於て、冗長二進数部分積生成回路401−412は、ゲート
段数２段で構成できる。次に、冗長二進数部分積生成回
路401−412から出力される各冗長二進数部分積を用い、
冗長二進数加算回路413−423により、加算を実行する。
冗長二進数加算回路413−423は、任意の２個の冗長二進
数を加算し、１個の冗長二進数結果を出力する回路であ
る。ここで、冗長二進数加算回路413−423の構成につい
て述べる。２個の冗長二進数を、ＭとＮとし、この加算
規則を表３に示す。
表３に於て、Ci,SiはそれぞれMi＋Niを実行したとき
の中間桁上げ、及び中間和であり、Mi＋Ni＝2Ci＋Siの
関係が成り立つ。ここで、表３に於て、Mi＋Ni＝（−
２、０、２）の時は、Ci,Siは一意に決定される。しか
し、Mi＋Ni＝（i,−１）の時は、Ci,Siは一意に決定さ
れず、２通りの場合が存在する。この２つの選択枝のう
ちどちらを選択するかは、１桁下位の加算値（Mi−１＋
Ni−１）の符号により選択される。例えば、Mi＋Ni＝１
の時、１桁下位の加算値（Mi−１＋Ni−１）が正の時、
１桁下位から桁上がりCi-1として０または１の値が上が
ってくる。中間桁上げと中間和を加算し、冗長二進数に
於て桁上がりが上位に伝搬しないようにする為、Siとし
て、０または−１の値を取るような場合を選択する。す
なわち、この例の場合（Ci,Si）＝（1,−１）を選択す
る。他の場合に於いても、同様に桁上げが伝搬しないよ
うに選択すればよい。このように、（Ci,Si）を求め、
次にCi-1＋Siを実行することで加算結果が求まる。
の中間桁上げ、及び中間和であり、Mi＋Ni＝2Ci＋Siの
関係が成り立つ。ここで、表３に於て、Mi＋Ni＝（−
２、０、２）の時は、Ci,Siは一意に決定される。しか
し、Mi＋Ni＝（i,−１）の時は、Ci,Siは一意に決定さ
れず、２通りの場合が存在する。この２つの選択枝のう
ちどちらを選択するかは、１桁下位の加算値（Mi−１＋
Ni−１）の符号により選択される。例えば、Mi＋Ni＝１
の時、１桁下位の加算値（Mi−１＋Ni−１）が正の時、
１桁下位から桁上がりCi-1として０または１の値が上が
ってくる。中間桁上げと中間和を加算し、冗長二進数に
於て桁上がりが上位に伝搬しないようにする為、Siとし
て、０または−１の値を取るような場合を選択する。す
なわち、この例の場合（Ci,Si）＝（1,−１）を選択す
る。他の場合に於いても、同様に桁上げが伝搬しないよ
うに選択すればよい。このように、（Ci,Si）を求め、
次にCi-1＋Siを実行することで加算結果が求まる。
以上のように、冗長二進数加算器は、下位桁の情報
（下位桁の加算値が正か負か）をもとに、その桁の中間
桁上げと中間和を決定するため、桁上がりが高々１桁上
位までしか伸びず、２入力１出力の加算器が実現されて
いる。代表的な冗長二進数加算器の回路を、第６図に示
す。Ms,Nsは、それぞれM,Nの符号桁、Ma,Naは、それぞ
れM,Nの絶対値桁である。Piは、その桁の情報を表す信
号、Riは、その桁からの桁上がりを表す信号である。加
算結果は、符号桁Zs,絶対値桁Zaで出力される。ゲート
段数４段で構成できることがわかる。すなわち、冗長二
進数部分積生成回路401−412から出力される各冗長二進
数部分積は、二進木状に冗長二進数加算回路413−423に
より、加算され、冗長二進数加算段数４段で冗長二進数
中間積Zrbを得る。そして、冗長二進数中間積Zrbは冗長
二進数一二進数変換回路424により二進数に変換され、X
Yの積Ｚを得る。
（下位桁の加算値が正か負か）をもとに、その桁の中間
桁上げと中間和を決定するため、桁上がりが高々１桁上
位までしか伸びず、２入力１出力の加算器が実現されて
いる。代表的な冗長二進数加算器の回路を、第６図に示
す。Ms,Nsは、それぞれM,Nの符号桁、Ma,Naは、それぞ
れM,Nの絶対値桁である。Piは、その桁の情報を表す信
号、Riは、その桁からの桁上がりを表す信号である。加
算結果は、符号桁Zs,絶対値桁Zaで出力される。ゲート
段数４段で構成できることがわかる。すなわち、冗長二
進数部分積生成回路401−412から出力される各冗長二進
数部分積は、二進木状に冗長二進数加算回路413−423に
より、加算され、冗長二進数加算段数４段で冗長二進数
中間積Zrbを得る。そして、冗長二進数中間積Zrbは冗長
二進数一二進数変換回路424により二進数に変換され、X
Yの積Ｚを得る。
発明が解決しようとする課題 従来、２ビットブースのリコード回路を使用し、内部
演算に冗長二進数を用いた従来の乗算回路に於いては、
２ビットブースのリコード回路を使用し、２ビットブー
スを使用しない場合の1/2の冗長二進数部分積を生成
し、これを冗長二進数加算器により、２進木状に加算を
行っていた。すなわち、たとえば乗数の桁数をＮ桁とす
ると、N/2個の冗長二進数部分積が生成され、これらを
２進木状に加算するため、およそlog2（N/2）に比例し
た乗算時間が必要となり、乗数の桁数が多くなると乗算
時間が遅くなるという問題が生じていた。本発明は、か
かる点に鑑み、N/6個の冗長二進数部分積を生成するこ
とで高速な乗算回路を提供することを目的としている。
演算に冗長二進数を用いた従来の乗算回路に於いては、
２ビットブースのリコード回路を使用し、２ビットブー
スを使用しない場合の1/2の冗長二進数部分積を生成
し、これを冗長二進数加算器により、２進木状に加算を
行っていた。すなわち、たとえば乗数の桁数をＮ桁とす
ると、N/2個の冗長二進数部分積が生成され、これらを
２進木状に加算するため、およそlog2（N/2）に比例し
た乗算時間が必要となり、乗数の桁数が多くなると乗算
時間が遅くなるという問題が生じていた。本発明は、か
かる点に鑑み、N/6個の冗長二進数部分積を生成するこ
とで高速な乗算回路を提供することを目的としている。
課題を解決するための手段 本発明は、乗数をビット列２ビットずつの集合に分割
し、該集合を４進符号つきディジット数に変換する２ビ
ットブースのリコード回路と、前記４進符号つきディジ
ット数の値に、被乗数の値を乗じ二進数部分積を生成す
る二進数部分積生成回路を内部に備えた並列乗算回路に
於て、３つの二進数部分積を加算し１つの符号つきディ
ジット数を生成する符号つきディジット数部分積生成回
路を内部に備えたことを特徴とする乗算装置である。
し、該集合を４進符号つきディジット数に変換する２ビ
ットブースのリコード回路と、前記４進符号つきディジ
ット数の値に、被乗数の値を乗じ二進数部分積を生成す
る二進数部分積生成回路を内部に備えた並列乗算回路に
於て、３つの二進数部分積を加算し１つの符号つきディ
ジット数を生成する符号つきディジット数部分積生成回
路を内部に備えたことを特徴とする乗算装置である。
作用 本発明は、前記した構成により、乗数の２ビットブー
スのリコード値と、被乗数から生成される部分積を、前
記部分積の各桁が２進数で表現されるように並列に生成
し、前記部分積を３列ずつの組にし、各組３列の部分積
の各桁それぞれ加算し、１列の冗長二進数部分積列を生
成する冗長二進数部分積生成回路を乗算回路に使用する
ことにより、乗算時間の高速化が図られる。
スのリコード値と、被乗数から生成される部分積を、前
記部分積の各桁が２進数で表現されるように並列に生成
し、前記部分積を３列ずつの組にし、各組３列の部分積
の各桁それぞれ加算し、１列の冗長二進数部分積列を生
成する冗長二進数部分積生成回路を乗算回路に使用する
ことにより、乗算時間の高速化が図られる。
実施例 第１図は、本発明の一実施例における冗長二進数部分
積生成回路の回路図である。冗長二進数部分積生成回路
は、二進数部分積生成回路101、102、103及び二進数部
分積加算回路104により構成される。二進数部分積加算
回路104は、３個の二進数を加算し、１個の冗長二進数
を生成する回路である。まず、二進数部分積生成回路10
1、102、10について述べる。被乗数X,乗数Ｙは、
（１）、（２）式に示す符号桁を最上位に持った24桁の
データであるとする。乗算XYは、２ビットブースのリコ
ード回路を用いることで（５）式に示したように表現で
きる。ここに、（５）式を再び示す。
積生成回路の回路図である。冗長二進数部分積生成回路
は、二進数部分積生成回路101、102、103及び二進数部
分積加算回路104により構成される。二進数部分積加算
回路104は、３個の二進数を加算し、１個の冗長二進数
を生成する回路である。まず、二進数部分積生成回路10
1、102、10について述べる。被乗数X,乗数Ｙは、
（１）、（２）式に示す符号桁を最上位に持った24桁の
データであるとする。乗算XYは、２ビットブースのリコ
ード回路を用いることで（５）式に示したように表現で
きる。ここに、（５）式を再び示す。
本発明では、12個の部分積（XRi）を（８）式に示す
ようにRi＜０の時、XRiはＸ・|Ri|の２の補数をとるこ
とにする。
ようにRi＜０の時、XRiはＸ・|Ri|の２の補数をとるこ
とにする。
（但し、−は論理反転、〜は符号反転） すなわち、（８）式より、二進数部分積XRiの各桁の
値をBpとすると、下位よりｋ＋１桁目の値Bpkは、
（９）式に示されるようになる。
値をBpとすると、下位よりｋ＋１桁目の値Bpkは、
（９）式に示されるようになる。
但し、X-1＝０ すなわち、（９）式より二進数部分積生成回路101、1
02、103は、ゲート段数２段で構成することが出来るこ
とがわかる。なお、（８）式に示される２の補数生成時
に生じる補正項については、次の二進数部分積加算回路
104で加算する。つぎに、二進数部分積加算回路104につ
いて述べる。この回路は、二進数部分積生成回路101、1
02、103の出力を加算し、加算結果を冗長二進数で出力
する回路である。第２図に、３個の二進数部分積を加算
し、冗長二進数を求める方式をXR0＋XR1＋XR2の場合に
ついて示す。ここで、CT0,CT1はそれぞれXR0,XR1の補正
項である。また、XR0,XR1の上位桁は、XR2に合わせて符
号拡張してある。ここで、二進数部分積加算回路104
を、領域201に示される下位よりｋ＋１桁目について示
す。Bpk,Bpk-2,Bpk-4の加算は、次のように２ステップ
で実行される。第１ステップでは、Bpk,Bpk-2,Bpk-4を
全加算器により加算し、中間桁上げCkと中間和Skを生成
する。中間桁上げCkと中間和Skは、（10）式に示す論理
になる。
02、103は、ゲート段数２段で構成することが出来るこ
とがわかる。なお、（８）式に示される２の補数生成時
に生じる補正項については、次の二進数部分積加算回路
104で加算する。つぎに、二進数部分積加算回路104につ
いて述べる。この回路は、二進数部分積生成回路101、1
02、103の出力を加算し、加算結果を冗長二進数で出力
する回路である。第２図に、３個の二進数部分積を加算
し、冗長二進数を求める方式をXR0＋XR1＋XR2の場合に
ついて示す。ここで、CT0,CT1はそれぞれXR0,XR1の補正
項である。また、XR0,XR1の上位桁は、XR2に合わせて符
号拡張してある。ここで、二進数部分積加算回路104
を、領域201に示される下位よりｋ＋１桁目について示
す。Bpk,Bpk-2,Bpk-4の加算は、次のように２ステップ
で実行される。第１ステップでは、Bpk,Bpk-2,Bpk-4を
全加算器により加算し、中間桁上げCkと中間和Skを生成
する。中間桁上げCkと中間和Skは、（10）式に示す論理
になる。
Sk＝BpkBpk-2Bpk-4 Ck＝Bpk・Bpk-2＋Bpk-2・Bpk-4＋Bpk-4・Bpk （10） 第２ステップでは、中間桁上げCk-1と中間和Skの加算
を行う。本発明では、中間桁上げ、中間和のビット列を
それぞれC,Sとすると、中間桁上げＣと中間和Ｓの加算
を、中間桁上げＣと中間和Ｓの２の補数の減算として行
う。これは、（11）式のように示される。
を行う。本発明では、中間桁上げ、中間和のビット列を
それぞれC,Sとすると、中間桁上げＣと中間和Ｓの加算
を、中間桁上げＣと中間和Ｓの２の補数の減算として行
う。これは、（11）式のように示される。
（但し、−は論理反転〜は符号反転を示す） （11）式の結果は、各桁毎に二進数から二進数の減算
となるため、（11）式の各桁は、｛−１、０、１｝の値
を持つ冗長二進数となる。領域201の加算結果をRpkとす
ると、Rpkは、符号桁Rpskと絶対値桁Rpakを用い、（1
2）式に示す論理で表される。
となるため、（11）式の各桁は、｛−１、０、１｝の値
を持つ冗長二進数となる。領域201の加算結果をRpkとす
ると、Rpkは、符号桁Rpskと絶対値桁Rpakを用い、（1
2）式に示す論理で表される。
Rpsk＝Ck-1＋Sk Rpak＝Ck-1Sk （12） よって、第１図に示す二進数部分積加算回路104は、
（10）、（12）式に示される論理で構成され、ゲート段
数４段で構成される。以上より、本発明の第１図に示す
冗長二進数部分積生成回路は、ゲート段数６断で構成で
きる。これは、従来例記載の冗長二進数部分積生成回路
に比べゲート段数も、トランジスタ数も多い。しかし、
冗長二進数部分積数を従来例に比べ、1/3に減少させる
ことができるため、部分積の加算段数が減り、乗算時間
の短縮につながる。第３図に本発明を利用した乗算回路
の構成図を示す。被乗数Ｘ、乗数Ｙは、（１）、（２）
式に示される符号桁を含む24桁のデータである。乗数Ｙ
は、２ビットブースリコード回路310、311、312、313に
入力され、（３）式に従い12個の乗数リコード値R0−R1
1に変換される。そして、乗数リコード値R0−R11は、３
個ずつの組にされ、冗長二進数部分積生成回路301、30
2、303、304に入力され、４個の冗長二進数部分積が生
成される。この４個の冗長二進数部分積は、冗長二進数
加算回路305、306により並列に加算され、さらに冗長二
進数加算回路307により加算され、冗長二進数中間積Zrb
が求まる。そして最後に、冗長二進数一二進数変換回路
308により、Zrbは乗算結果Ｚに変換される。ここで、冗
長二進数加算回路305、306、307及び冗長二進数一二進
数変換回路308は、従来例記載の回路と同じである。こ
こで、冗長二進数部分積生成回路の入力から冗長二進数
中間積Zrbが得られるまでのゲート段数の比較を表５に
示す。
（10）、（12）式に示される論理で構成され、ゲート段
数４段で構成される。以上より、本発明の第１図に示す
冗長二進数部分積生成回路は、ゲート段数６断で構成で
きる。これは、従来例記載の冗長二進数部分積生成回路
に比べゲート段数も、トランジスタ数も多い。しかし、
冗長二進数部分積数を従来例に比べ、1/3に減少させる
ことができるため、部分積の加算段数が減り、乗算時間
の短縮につながる。第３図に本発明を利用した乗算回路
の構成図を示す。被乗数Ｘ、乗数Ｙは、（１）、（２）
式に示される符号桁を含む24桁のデータである。乗数Ｙ
は、２ビットブースリコード回路310、311、312、313に
入力され、（３）式に従い12個の乗数リコード値R0−R1
1に変換される。そして、乗数リコード値R0−R11は、３
個ずつの組にされ、冗長二進数部分積生成回路301、30
2、303、304に入力され、４個の冗長二進数部分積が生
成される。この４個の冗長二進数部分積は、冗長二進数
加算回路305、306により並列に加算され、さらに冗長二
進数加算回路307により加算され、冗長二進数中間積Zrb
が求まる。そして最後に、冗長二進数一二進数変換回路
308により、Zrbは乗算結果Ｚに変換される。ここで、冗
長二進数加算回路305、306、307及び冗長二進数一二進
数変換回路308は、従来例記載の回路と同じである。こ
こで、冗長二進数部分積生成回路の入力から冗長二進数
中間積Zrbが得られるまでのゲート段数の比較を表５に
示す。
表５より従来18ゲート必要だったものが、本発明を利
用すると14ゲートで実現され、乗算実行時間の高速化が
達成されことがわかる。また乗算器全体のTr数の減少も
可能である。以上、本発明について、冗長二進数を例に
挙げて述べてきたが、本発明は、他の符号付きディジッ
ト数に対しても有効で、同様の効果が得られる。
用すると14ゲートで実現され、乗算実行時間の高速化が
達成されことがわかる。また乗算器全体のTr数の減少も
可能である。以上、本発明について、冗長二進数を例に
挙げて述べてきたが、本発明は、他の符号付きディジッ
ト数に対しても有効で、同様の効果が得られる。
発明の効果 以上述べてきたように、本発明によれば、２ビットブ
ースリコード回路を用いた乗算回路に於て、冗長二進数
部分積数を従来例の1/3に減少させることができるため
高速な乗算回路が構成可能となる。
ースリコード回路を用いた乗算回路に於て、冗長二進数
部分積数を従来例の1/3に減少させることができるため
高速な乗算回路が構成可能となる。
第１図は本発明の一実施例における符号付きディジット
数部分積生成回路の回路図、第２図は第１図の二進数部
分積生成回路を実現するためのアルゴリズムを示す図、
第３図は第１図に示す回路を用いた乗算器のブロック
図、第４図は従来の乗算回路のブロック図、第５図は従
来の冗長二進数部分積生成回路の回路図、第６図は従来
の冗長二進数加算回路の回路図である。 101〜103……二進数部分積生成回路、104……二進数部
分積加算回路、301〜304……冗長二進数部分積生成回
路、305〜307……冗長二進加算回路、308……冗長二進
数一二進数変換回路、310〜313……２ビットブースリコ
ード回路。
数部分積生成回路の回路図、第２図は第１図の二進数部
分積生成回路を実現するためのアルゴリズムを示す図、
第３図は第１図に示す回路を用いた乗算器のブロック
図、第４図は従来の乗算回路のブロック図、第５図は従
来の冗長二進数部分積生成回路の回路図、第６図は従来
の冗長二進数加算回路の回路図である。 101〜103……二進数部分積生成回路、104……二進数部
分積加算回路、301〜304……冗長二進数部分積生成回
路、305〜307……冗長二進加算回路、308……冗長二進
数一二進数変換回路、310〜313……２ビットブースリコ
ード回路。
Claims (1)
- 【請求項１】乗数をビット列２ビットずつの集合に分割
し、該集合を４進符号つきディジット数に変換する２ビ
ットブースのリコード回路と、前記４進符号つきディジ
ット数の値に、被乗数の値を乗じ二進数部分積を生成す
る二進数部分積生成回路を内部に備えた並列乗算回路に
於て、３つの二進数部分積を加算し１つの符号つきディ
ジット数を生成する符号つきディジット数部分積生成回
路を内部に備えたことを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151794A JP2682142B2 (ja) | 1989-06-14 | 1989-06-14 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151794A JP2682142B2 (ja) | 1989-06-14 | 1989-06-14 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317737A JPH0317737A (ja) | 1991-01-25 |
| JP2682142B2 true JP2682142B2 (ja) | 1997-11-26 |
Family
ID=15526443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151794A Expired - Lifetime JP2682142B2 (ja) | 1989-06-14 | 1989-06-14 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682142B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2840169B2 (ja) * | 1992-12-28 | 1998-12-24 | 松下電器産業株式会社 | 論理回路の自動設計方法およびその装置 |
| US5903470A (en) * | 1993-02-17 | 1999-05-11 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for automatically designing logic circuit, and multiplier |
| JP2972498B2 (ja) * | 1993-09-02 | 1999-11-08 | 松下電器産業株式会社 | 論理回路の自動設計方法、そのシステム及びその装置並びに乗算器 |
| US7131289B2 (en) * | 2004-06-29 | 2006-11-07 | The Glad Products Company | Container |
-
1989
- 1989-06-14 JP JP1151794A patent/JP2682142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317737A (ja) | 1991-01-25 |
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