KR950015180B1 - 고속연산형 가산기 - Google Patents

Abstract

내용 없음.

Description

고속연산형 가산기

제1도는 종래의 일예에 따른 4비트 전가산기를 설명하는 도면.

제2도는 일반적인 전가산기 회로에서 캐리전파에 소요되는 게이트 단계의 수를 설명하는 도면.

제3도는 일반적으로 룩어헤드 캐리발생기를 가진 4비트 전가산기(이하, 캐리 룩어헤드 가산기라 함)를 설명하는 도면.

제4도는 제3도에 도시된 룩어헤드 캐리발생기의 논리도.

제5도는 본 발명에 따른 고속연산형 가산기를 설명하는 도면.

제6도는 제5도에 도시된 캐리"1" 가산기와 캐리"0" 가산기의 구성을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

50 : 가산기 51,54 : 캐리 "1" 가산기

52,55 : 캐리 "0" 가산기 53,56 : 멀티플렉서

60,71 : 배타화 논리게이트 62,73 : AND 게이트

72 : 인버터 74 : OR 게이트

본 발명은 고속연산형 가산기에 관한 것으로, 특히 가산을 위한 다수의 입력변수의 비트를 소정의 비트군으로 분할하여 동일에 각각 가산하면서 하위비트군에 대한 가산결과(즉, 캐리 발생 유ㆍ무신호)를 이용하여 상위 비트군에 대한 캐리발생 유ㆍ무의 경우에 다른 가산결과를 선택함으로써 병렬가산처리기 고속으로 이루어지도록 한 고속연산형 가산기에 관한 것이다.

주지된 바와 같이, 가산기는 데이터 연산기능을 갖춘 컴퓨터와 같은 데이터처리시스템이라든지 영상신호의 처리에 적용되는 영상신호처리시스템에서 가장 기본적인 연산장치로서 채용되는 바, 점차 데이터처리 속도의 고속화 추세를 고려하여 고속연산이 가능한 가산기가 필수적으로 요구된다.

제1도는 종래의 일예에 따른 4비트 전가산기를 설명하는 도면으로서, 이 4비트 전가산기는 4비트의 가수(加數)와 4비트의 피가수를 가산하는 4비트 구성으로서, 직렬종속접속된 4개의 전가산기(10,12,14,16)를 갖추어 구성된다.

이러한 구성의 4비트 전가산기에 따르면, 가산치(S4)는 입력 (a4,b4)이 그 가산기(16)로 입력되는 즉시 얻어지게 되지만, 입력캐리(C4)는 전단의 캐리(C3)가 그의 정상상태의 값을 얻을 때까지는 그의 최종 정상 상태의 값으로 정착되지 않게 되고, 그와 유사하게 캐리(C3)는 캐리(C2)를 기다려야 하며, 이리하여 캐리(C1)까지 내려가게 된다. 따라서, 캐리가 모든 단계를 통하여 전파된 후에만 최종출력(S4)과 캐리(C5)가 최종 정상상태의 값으로 정착하게 된다.

이와 같이 캐리가 전파하는 데에 관련된 게이트 단계의 수에 대하여 제2도에 도시된 전가산기 회로를 참조하여 설명하면, 그 일반적인 전가산기는 합해져야 할 2개의 입력변수(Ai,Bi)를 논리배타화 처리하는 배타화 OR 게이트(20) 및, 상기 2개의 입력변수(Ai,Bi)를 AND 처리하는 AND 게이트(22)로 이루어진 반가산기와 ; 상기 배타화 OR 게이트(20)의 결과(Pi)와 선행의 캐리(Ci)를 배타화 OR 처리하여 가산치(Si)를 발생하는 배타화 논리게이트(24) 및, 상기 배타화 논리게이트(20)의 출력(Pi)과 선행의 캐리(Ci)를 AND 처리하는 AND 게이트(26)로 이루어진 반가산기 및 ; 상기 AND 게이트(22)의 출력과 상기 AND 게이트(26)의 출력을 OR 처리하여 캐리(Ci+1)를 출력하는 OR 게이트(28)로 구성되는 바, 여기서 상기 Ai, Bi로 표시된 2개의 입력변수는 합해져야 할 2개의 유의비트를 나타내고, 상기 제3의 입력 Ci는 이전의 하위 유의위치(有意位置 : significant position)로부터 올라온 캐리를 나타낸다.

상기한 구성에서 상기 배타화 논리게이트(20)의 출력(Pi)과 AND 게이트(22)의 출력(Gi)은 그들의 각 게이트를 통하여 전파된 후 그들의 정상상태의 값으로 정착하는 바, 상기 Pi와 Gi는 모든 전가산기에 대해 공통적이며 입력 피가수(예컨대, Ai)와 가수 (예컨대, Bi)의 비트에 의해서만 결정된다.

그리고, 상기 입력캐리(Ci)로부터 출력캐리(C(i+1))에 이르는 신호는 AND 게이트와 OR 게이트를 통하여 전파하는데, 이들은 2개의 게이트 단계를 구성하게 된다. 다시 말해서, 예를 들어 병렬가산기에 4개의 전가산기가 있다면, 출력캐리 C5는 C1에서 C5까지 2×4=8 단계의 게이트를 갖게 되므로, 그 가산기의 전체 전파시간은 하나의 반가산기에다 8개의 게이트 단계를 합한 것에 대한 전파시간이 된다. 따라서, 예컨대 N비트의 병렬가산기는 캐리를 완전히 전송하기 위해 그 2N개의 게이트단계를 거치도록 설계된다. 즉, 캐리의 전파시간은 2개의 수를 병렬 덧셈하는 속도에 대한 제한인자(制限因子)가 되는 것이다.

이와 같이 병렬가산기 또는 임의의 조합회로는 항상 그의 출력단자에 어떠한 값을 갖게 되지만, 신호가 입력에서부터 출력으로까지 연결된 게이트를 통하여 전파하는데 충분한 시간이 주어지지 않는다면 그 출력은 정당하지 못할 것이다. 그리고, 모든 다른 산술적 동작이 연속적인 덧셈으로써 구현되므로, 덧셈과 정중소비되는 시간은 매우 심각한 것이 된다.

그에 따라, 캐리전파시간의 단축을 위해 현재에는 룩어헤드(look-ahead) 캐리의 원리가 널리 사용되고 있는 바, 그 룩어헤드 캐리의 원리를 상기 제2도에 도시된 전가산기를 경우로 설명하면, 먼저 2개의 새로운 2치변수(binary variable)를 정의할 경우 상기 Pi=AiBi, 상기 Gi=AiBi로 각각 정의되고, 그 출력의 합과 캐리는 Si=PiCi, (i+1)=Gi+PiCi로 각각 정의된다.

여기서, 상기 Gi는 캐리생성(carry generate)이라고 하여 상기 Ai와 Bi가 다같이 1일 때는 입력캐리에 관계없이 출력캐리를 만들고, 상기 Pi는 Ci에서 C(i+1)로의 캐리의 전파와 관련된 항이므로 캐리전파(carry propagate)라고 한다.

그리고, 제4도에 나타낸 일반적인 룩어헤드 캐리발생기에서의 각 단계의 캐리출력에 대한 부울(Boole)함수를 써서 각 Ci에 대해 앞서의 식들로부터 그의 값을 대입하게 되면 각 출력캐리는,

C2=G1+P1C1,

C3=G2+P2C2=G2+P2(G1+P1C1)=G2+P2G1+P2P1C1,

C4=G3+P3C3=G3+P3G2+P3P2G1+P3P2P1C1,

C5=G4+P4G3=P4P3G2+P4P3P2G1+P4P3P2P1C1

로 구해지게 되고, 각 출력캐리에 대한 부울함수의 적의 합(sum of products) 형식으로 표시되어 있기 때문에 각 함수는 오어게이트(또는 2단계의 NAND)가 뒤따르게 되는 앤드게이트의 한개 단계로 구현가능하다.

이와 같은 룩어헤드 캐리발생기를 갖는 4비트의 병렬가산기(캐리 룩어헤드 가산기)의 구성을 제3도에 도시하였는 바, 그 제3도에 도시된 캐리 룩어헤드 가산기는, 각 가수와 피가수에 대해 캐리생성변수(P1,P2,P3,P4)와 캐리전파변수(G1,G2,G3,G4)의 생성에 배타화 논리게이트(XOR : 31,33,35,37)와 AND 게이트(32,34,36,38)가 제공되고, 각 캐리생성변수(Pi)와 캐리전파변수(Gi) 및 캐리입력(C1)을 기초로 최종캐리(C5)를 생성하는 룩어헤드 캐리발생기(40)와, 이 룩어헤드 캐리발생기(40)의 출력(C2,C3,C4)에 접속되어 가산결과(S1,S2,S3,S4)를 얻기 위해 일단에 캐리생성변수(P1,P2,P3,P4)가 입력되는 배타화 논리게이트(39,41,43,45)가 갖추어진다.

이와 같은 캐리 룩어헤드 가산기에 의하면, 각 합의 출력은 2개의 Exclusive-OR 게이트를 필요로 하는 바, 첫 Exclusive-OR의 출력은 변수 Pi를 생성하고, AND 게이트는 변수 Gi를 발생시킨다. 이와 같이, 모든 P와 G들은 2개의 게이트 단계에서 발생된다. 그리고, 캐리는 룩어헤드 캐리발생기(40)를 통하여 전파되고, 제2의 Exclusive-OR 게이트에 대한 입력으로써 인가된다. 따라서, 그 P와 G의 신호가 그들의 정상상태의 값으로 정착된 후 모든 출력캐리가 게이트의 2개의 단계를 지연하고서 발생되므로, S2에서 S4까지의 출력은 같은 전파지연시간을 갖게 된다.

그에 따라 상술한 캐리 룩어헤드 가산기에 의하면, 캐리의 발생여부를 미리 관측하기 때문에 다른 가산기에 비해 연산속도는 빠르지만, 작은 비트수의 수를 가산하는 경우와 큰 비트 수를 가산하는 경우를 비교하면 큼 비트수의 수를 가산하는 경우에 더 많은 게이트단계와 연산시간이 소요된다는 불리함이 있다.

본 발명은 상기한 종래 기능을 감안하여 이루어진 것이로, 가산될 복수의 입력변수의 복수비트군을 n개의 비트군으로 분할하여 동시에 연산시키면서 하위비트군의 연산이 진행되는 중에 상위비트군에 대해서는 캐리의 유ㆍ무의 경우에 대한 연산을 동시에 연산하고 하위비트군의 연산결과에 따라 미리 계산된 상위비트군의 계산결과를 출력함으로써 고속연산을 실현하도록 된 고속연산형 가산기를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명에 따르면, 가산된 복수의 입력변수의 복수비티군으로부터 분할된 제1비트군에 대한 가산을 수행하여 가산결과 및 그 가산결과에 따른 캐리발생 유ㆍ무에 대한 신호를 출력하는 제1가산수단과, 그 제1가산수단에서의 가산동작과 동시에 상기 분할된 복수비트군중의 제2비트군에 대해 캐리발생 유ㆍ무의 경우에 대한 연산을 각각 수행하는 복수의 가산기로 구성된 제2가산수단, 상기 제1가산수단으로부터 캐리발생 유ㆍ무에 대한 신호를 기초로 상기제2가산수단을 구성하는 복수의 가산기의 가산결과를 선택출력함과 더불어 현재 출력되는 가산결과에 따른 캐리발생 유ㆍ무에 대한 신호를 출력하는 멀티플렉서, 상기 제1가산수단과, 상기 제2가산수단에서의 가산동작과 동시에 상기 분할된 복수비트군중의 제2비트군에 대해 캐리발생 유ㆍ무의 경우에 대한 연산을 각각 수행하는 복수의 가산기로 구성된 제3가산수단 및, 상기 멀티플렉서로부터 제공되는 캐리발생 유ㆍ무에 대한 신호를 기초로 상기 제3가산수단을 구성하는 복수의 가산기의 가산결과를 선택출력하는 멀티플렉서를 구비하여 구성된 고속연산형 가산기가 제공된다.

본 발명의 바람직한 예에 다르면, 상기 제2가산수단과 상기 제3가산수단을 이루는 복수의 가산기는 각각 일단이 하이레벨로 설정돈 캐리 "1" 가산기와 각각 일단이 로우레벨로 설정된 캐리 "0" 가산기로 구성되어 할당된 비트열을 동시에 연산하도록 구성된다.

상기와 같이 구성된 본 발명에 따른 고속연산형 가산기에 의하면, 가산될 복수의 입력변수의 복수비트군을 n개의 비트군으로 분할하고서 하위비트열의 가산결과(즉, 캐리발생 유ㆍ무신호)를 이용하여 상위 비트군에 대한 가산결과를 선택(즉, 캐리가 발생한 경우의 가산결과 및 캐리가 발생하지 않은 경우의 가산결과 중에서 선택)함으로써 병렬가산처리가 고속으로 이루어지게 되므로 연산속도가 더욱 향상된다.

이하, 본 발명에 대해 첨부도면을 참조하여 상세히 설명한다.

제5도는 본 발명에 따른 고속연산형 가산장치의 구성을 나타낸 도면으로서, 50은 각각 소정비트수(예컨대, 22비트)로 이루어진 복수의 입력변수(예컨대, A, B)의 제1비트군(예컨대, 0~7비트)을 가산하여 가산결과(S1)를 출력시킴과 더불어 그 가산결과에 따른 캐리발생 유ㆍ무에 대한 신호(C1)를 로우 또는 하이레벨로 하여 후술하는 멀티플렉서(53)로 인가하는 제1가산기이고, 51과 52는 상기 제1가산기(50)에서 제1비트군에 대한 가산동작이 행해질 때 상기 입력변수(A,B)의 제2비트군(예컨대, 8~14비트)에 대하여 캐리가 발생한 경우 및 캐리가 발생하지 않은 경우에 대한 연산을 각각 수행하는 제2가산수단을 구성하는 가산기이다.

여기서, 상기 가산기(51,52)중의 하나(본 발명에서는 가산기(51)의 가산기는 캐리 "1" 가산기로서, 그 가산기(51)의 일입력단에는 하이레벨로 기설정된 캐리발생신호(Ci)가 입력되고 다른 두개의 입력단에는 상기 복수의 입력변수(예컨대, A,B)의 제2비트군(예컨대, 8~14비트)의 신호가 입력되어 캐리발생의 경우에 대한 가산처리동작을 수행하게 된다. 그리고, 상기 가산기(52)는 캐리 "0" 가산기로서, 그 가산기(52)의 일입력단에는 로우레벨로 기설정된 캐리발생신호(Ci)가 입력되고 다른 두개의 입력단에는 상기 복수의 입력변수(예컨대, A,B)의 제2비트군(예컨대, 8~14비트)의 신호가 입력되어 캐리가 발생되지 않은 경우에 대한 가산처리동작을 수행하게 된다.

53은 상기 제1가산기(50)로부터의 캐리발생 유ㆍ무에 대한 신호(예컨대, 캐리발생시에는 하이레벨의 신호(C1)가 출력되는 반면 캐리가 발생되지 않는 경우에는 로우레벨의 신호(C1)가 출력됨)를 기초로 상기 제2가산수단을 구성하는 복수의 가산기(51,52)의 가산결과를 선택출력함과 더불어 현재 가산기(51,52)에서 출력되는 가산결과에 따른 캐리발생 유ㆍ무에 대한 신호(C2)를 후술하는 멀티플렉서(56)로 인가하는 멀티플렉서로서, 그 멀티플렉서(53)는 상기 제1가산기(50)로부터의 신호(C1)가 하이레벨일 경우에는 상기 가산기(51)의 출력신호 제2비트군에 대한 가산결과(S2)로서 출력시키는 반면에 상기 제1가산기(50)로부터의 신호(C1)가 로우레벨일 경우에는 상기 가산기(52)의 출력신호를 제2비트군에 대한 가산결과(S2)로서 출력시킨다.

또, 54와 55는 상기 제2가산수단의 가산기(51,52)와 유사한 구성을 가지고서 상기 제1가산기(50) 및 제2가산수단의 가산기(51,52)에서 가산동작이 행해질 때 상기 입력변수(A,B)의 제3비트군(예컨대, 15~21비트)에 대하여 캐리가 발생한 경우 및 캐리가 발생하지 않은 경우에 대한 연산을 각각 수행하는 제3가산수단을 구성하는 가산기이다.

여기서, 상기 가산지(54,55)중의 하나(본 발명에서는 가산기(54))의 가산기는 캐리 "1" 가산기로서, 그 가산기(54)의 일입력단에는 하이레벨로 기설정된 캐리발생신호(Ci)가 입력되고 다른 두개의 입력단에는 상기 복수의 입력변수(예컨대, A,B)의 제3비트군(예컨대, 15~21비트)의 신호가 입력되어 캐리발생의 경우에 대한 가산처리동작을 수행하게 된다. 그리고, 상기 가산기(55)는 캐리 "0" 가산기로서, 그 가산기(55)의 일입력단에는 로우레벨로 기설정된 캐리발생신호(Ci)가 입력되고 다른 두개의 입력단에는 상기 복수의 입력변수(예컨대, A,B)의 제3비트군(예컨대, 15~21비트)의 신호가 입려고디어 캐리가 발생되지 않은 경우에 대한 가산처리동작을 수행하게 된다.

그리고, 참조부호 56은 상기 멀티플렉서(53)로부터 제공되는 캐리발생 유ㆍ무에 대한 신호(C2)를 선택신호로하여 상기 제3가산수단을 구성하는 복수의 가산기(54,55)의 가산결과를 선택출력하는 멀티플렉서이다.

여기서, 상기 멀티플렉서(56)는 상기 멀티플렉서(53)로부터의 신호(C2)가 하이레벨일 경우에는 상기 가산기(54)의 출력신호를 제3비트군에 대한 가산결과(S3)로서 출력시키는 반면에 상기 멀티플렉서(53)로부터의 신호(C1)가 로우 레벨일 경우에은 상기 가산기(55)의 출력신호를 제3비트군에 대한 가산결과(S3)로서 출력시킨다.

한편, 상기 가산기(52,55)는 입력캐리(Ci)를 "로우(0)"로 하게 되면 제6a도에 나타낸 바와 같이, 배타화 논리게이트의 특성상 가산될 복수의 입력변수(Ai,Bi)의 가산치(Pi)를 결과치(Si)로서 출력하는 배타화 논리게이트(60)와, 상기 복수의 입력변수(Ai,Bi)를 AND 처리함에 따라 발생된 결과(Gi)를 캐리(C(i+1))로서 출력하는 AND 게이트(62)로 구성될 수 있다.

또한, 상기 가산기(51,54)는 입력캐리(Ci)를 "하이(1)"로 하게 되면 제6b도에 나타낸 바와 같이, 가산될 복수의 입력변수(Ai,Bi)의 가산치(Pi)를 얻는 배타화 논리게이트(71)와, 그 배타화 논리게이트(71)의 출력을 반전시켜 최종적인 결과치(Si)를 얻는 인버터(72), 상기 복수의 입력변수(Ai, Bi)를 AND 처리하는 AND 게이트(73) 및, 그 AND 게이트(73)에 의한 AND 처리결과(Gi)와 상기 배타화 논리게이트(71)의 출력 (Pi)을 OR 처리하여 캐리(C(i+1))를 생성하는 OR 게이트(74)로 구성될 수 있다.

상기와 같이 구성딘 본 발명에 따르면, 각각 복수의 비트군으로 형성된 입력변수(A,B)의 비트군중에서 예컨대 최하위비트군에 대해서는 제1가산기(50)에서,예컨대 중간레벨의 비트군에 대해서는 제2가산수단(51,52)에서, 예컨대 최상위비트군에 대해서는 제3가산수단(54,55)에서 동시에 가산동작을 수행하는 바, 상기 제2가산수단(51,52)에서는 상기 제1가산기(50)에서의 가산결과에 대하여 캐리가 발생되었을 경우 및 캐리가 발생되지 않았을 경우에 대한 가산동작을 수행하게 되고, 상기 제3가산수단(54,55)에서는 상기 제2가산수단(51,52)에서의 가산결과에 대하여 캐리가 발생되었을 경우 및 캐리가 발생되지 않았을 경우에 대한 가산동작을 수행하게 된다. 그에 따라, 멀티플렉서(53)는 상기 제1가산기(50)의 가산결과(S1)에 다른 캐리발생 유ㆍ무신호(C1)를 기초로 상기 제2가산수단(51,52)내의 해당 가산기에서 미리 계산된 가산결과(S2)를 출력시키게됨과 더불어 그 가산결과(S2)에 따른 캐리발생 유ㆍ무선신호(C2)를 후단의 멀티프렉서(56)로 인가하게 되고, 그 멀티플렉서(56)는 그 캐리발생 유ㆍ무신호(C2)를 기초로 상기 제3가산수단(54,55)내의 해당 가산기에서 미리 계산된 가산결과(S3)를 출력시키게 되므로, 최종캐리의 발생을 대기하여 최종의 정상치를 결정하는 종래의 가산방식에 비해 연산속도가 대폭 향상된다.

다시 말해서, 예를 들어 22비트로 각각 형성된 입력변수(A,B)를 가산하는 경우 제1가산기(50)에 8비트(예컨대, 0~7비트), 제2가산수단(51,52)에서 7비트(예컨대, 8~14비트) 및 제3가산수단(54,55)에서 7비트(예컨대, 15~21비트)를 연산하도록 비트군을 할당하면, 병렬처리기법을 이용하여 제1가산기(50)와 제2가산수단의 가산기(51,52) 및 제3가산수단의 가산기(54,55)가 동시에 할당된 비트군에 대한 가산을 개시하게 된다. 그에 따라, 상기 제1가산기(50)에서 최하위비트군에 대한 가산동작에 따른 가산결과(S1)가 구해질 때 상기 제2가산수단의 가산기(51,52)에서는 중간레벨의 비트군에 대한 캐리발생시 및 캐리비발생시의 값(S2)이 구해지게 되고, 상기 제3가산수단의 가산기(54,55)에서는 최상위비트군에 대한 캐리발생시 및 캐리비발생시의 값(S3)이 구해지게 된다.

이와 같은 상태에서, 상기 제1가산기(50)에서의 가산결과(S1)에 따른 캐리의 발생 유ㆍ무를 의미하는 하이레벨 또는 로우레벨의 신호(C1)가 선택신호로서 멀티프렉서(53)에 인가되는 바, 그 멀티플렉서(53)는 상기 신호(C1)가 캐리발생을 의미하는 신호이면 상기 가산기(51)에서 미리 계산된 가산결과(S2)가 출력되도록 하는 반면에 캐리비발생을 의미하는 신호이면 상기 가산기(52)에서 미리 계산된 가산결과(S2)가 출력되도록 한다. 그리고, 현재 선택출력되는 가산기(51 또는 52)에서의 가산결과(S2)에 따른 캐리발생 유ㆍ무를 의미하는 하이레벨 또는 로우레벨의 신호(C2)가 상기 멀티플렉서(53)를 통해 선택신호로서 후단의 멀티 플렉서(56)로 인가된다. 그에 따라, 상기 멀티플렉서(56)는 상기 신호(C2)가 캐리발생을 의미하는 신호이면 상기 가산기(54)에서 미리 계산된 최종 정상치로서의 가산결과(S3)가 출력되도록 하는 반면에 캐리비발생을 의미하는 신호이면 상기 가산기(55)에서 미리 계산된 최종 정상치로서의 가산결과(S3)가 출력되도록 한다.

이와 같이 구성되어 동작하는 본 발명의 고속연산형 가산기는 일반적인 캐리 룩어헤드 가산기가 22비트로 된 복수의 입력변수를 가산하는 경우에 44단계의 게이트를 거치게 되어 21ns의 지연시간이 소요됨에 비해 16게이트단계를 거쳐 11ns의 지연시간만이 소요됨을 알 수 있었고, 또 본 발명에 다른 고속연산형 가산기를 이용하여 승산기를 구현한 경우에 캐리 룩어헤드 기법만을 사용한 종래의 가산기에 의한 승산기의 속도(40MHZ)에 비해 1.5배의 속도(61MHZ)로 연산결과를 얻을 수 있었다.

이상에서 설명한 바와 같은 본 발명에 의하면, 하위비트 가산기의 캐리를 상위비트의 캐리 유ㆍ무를 고려한 가산기의 출력을 선택하는 선택신호로서 사용하여 상위비트에 관한 가산결과를 즉시 선택출력하게 되므로, 연산속도가 상당히 고속화될 뿐만 아니라 그로 인해 컴퓨터 등의 연산기능이라든지 연상신호 처리장치에서의 연산기능이 가일층 고속화될 수 있다.

Claims (4)

1. 가산될 복수의 입력변수의 복수비트군으로부터 분할된 제1비트군에 대한 가산을 수행하여 가산결과 및 그 가산결과에 따른 캐리발생 유ㆍ무에 대한 신호를 출력하는 제1가산수단(50)과, 상기 제1가산수단(50)에서의 가산동작과 동시에 상기 분할된 복수비트군중의 제2비트군에 대해 캐리발생 유ㆍ무의 경우에 대한 연산을 각각 수행하는 복수의 가산기(51,52)로 구성된 제2가산수단, 상기 제1가산수단(50)으로부터의 캐리발생 유ㆍ무에 대한 신호를 기초로 상기 제2가산수단의 가산기(51,52)의 가산결과를 선택출력함과 더불어 현재 출력되는 가산결과에 따른 캐리발생 유ㆍ무에 대한 신호를 출력하는 멀티플렉서(53), 상기 제1가산수단(50)과 상기 제2가산수단에서의 가산동작과 동시에 상기 분할된 복수비트군중의 제3비트군에 대해 캐리발생 유ㆍ무의 경우에 대한 연산을 각각 수행하는 복수의 가산기(54,55)로 구성된 제3가산수단 및, 상기 멀티플렉서(53)로부터 제공되는 캐리발생 유ㆍ무에 대한 신호를 기초로 상기 제3가산수단의 상기 가산기(54,55)의 가산결과를 선택출력하는 멀티플렉서(56)를 구비하여 구성된 것을 특징으로 하는 고속연산형 가산기.
2. 제1항에 있어서, 상기 제2가산수단과 상기 제3가산수단을 이루는 복수의 가산기는 각각 일단이 하이레벨로 설정된 캐리 "1" 가산기(51,54)와 각각 일단이 로우레벨로 설정된 캐리 "0" 가산기(52,55)로 구성되어 할당된 비트열을 동시에 연산하도록 구성된 것을 특징으로 하는 고속연산형 가산기.
3. 제2항에 있어서, 상기 캐리 "0" 가산기(52,55)는 가산된 복수의 입력변수의 가산치(Pi)를 결과치(Si)로서 출력하는 배타화 논리게이트(60)와, 상기 복수의 입력변수를 AND 처리함에 따라 발생된 결과(Gi)를 캐리(C(i+1))로서 출력하는 AND 게이트(62)로 구성된 것을 특징으로 하는 고속연산형 가산기.
4. 제2항에 있어서, 상기 캐리 "1" 가산기(51,54)는 가산될 복수의 입력변수의 가산치(Pi)를 얻는 배타화 논리게이트(71)와, 상기 배타화 논리게이트(71)의 출력(Pi)를 반전시켜 최종적인 결과치(Si)를 얻는 인버터(72), 상기 복수의 입력변수를 AND 처리하는 AND 게이트(73)및, 상기 AND 게이트(73)에 의한 AND 처리결과(Gi와 상기 출력(Pi)을 OR 처리하여 캐리(C(i+1))를 생성하는 OR 게이트(74)로 구성된 것을 특징으로 하는 고속연산형 가산기.