JPH11113078A - 時間多重スイッチ - Google Patents
時間多重スイッチInfo
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- JPH11113078A JPH11113078A JP9275822A JP27582297A JPH11113078A JP H11113078 A JPH11113078 A JP H11113078A JP 9275822 A JP9275822 A JP 9275822A JP 27582297 A JP27582297 A JP 27582297A JP H11113078 A JPH11113078 A JP H11113078A
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- data
- call data
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13167—Redundant apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 フレーム間のＴＳＳＩを保ちながらも通話デ
ータのスイッチングの遅延時間を短縮させる。 【解決手段】 伝送される通話データのフレーム毎に２
つのＳＰＭ２ａ，２ｂに対して交互に通話データの書き
込み及び読み出しを行う時間多重スイッチにおいて、予
め決められた選択条件が入力された場合に、伝送される
通話データの書き込み及び読み出しを行うＳＰＭを２つ
のＳＰＭ２ａ，２ｂのうちいずれか一方に指定する選択
制御ビット及びそれを保持する選択制御メモリ１を設
け、選択制御メモリ１に入力される選択条件にしたがっ
て、シングルバッファ型式の時間多重スイッチとして動
作させたり、ダブルバッファ型式の時間多重スイッチと
して動作させたりする。
ータのスイッチングの遅延時間を短縮させる。 【解決手段】 伝送される通話データのフレーム毎に２
つのＳＰＭ２ａ，２ｂに対して交互に通話データの書き
込み及び読み出しを行う時間多重スイッチにおいて、予
め決められた選択条件が入力された場合に、伝送される
通話データの書き込み及び読み出しを行うＳＰＭを２つ
のＳＰＭ２ａ，２ｂのうちいずれか一方に指定する選択
制御ビット及びそれを保持する選択制御メモリ１を設
け、選択制御メモリ１に入力される選択条件にしたがっ
て、シングルバッファ型式の時間多重スイッチとして動
作させたり、ダブルバッファ型式の時間多重スイッチと
して動作させたりする。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル交換機の
時間多重スイッチに関し、特に、複数のタイムスロット
を必要とするＩＳＤＮ端末及び通常の電話端末が収容さ
れる大規模な局用交換機に用いられる時間多重スイッチ
に関する。
時間多重スイッチに関し、特に、複数のタイムスロット
を必要とするＩＳＤＮ端末及び通常の電話端末が収容さ
れる大規模な局用交換機に用いられる時間多重スイッチ
に関する。
【０００２】
【従来の技術】従来より、デジタル交換機においては、
１つの通話パスが時分割多重されたデジタル信号（ＰＣ
Ｍ信号）のままで時間的に交換が行われている。
１つの通話パスが時分割多重されたデジタル信号（ＰＣ
Ｍ信号）のままで時間的に交換が行われている。
【０００３】また、デジタル交換機におけるデータハイ
ウェイは、タイムスロットの入力機能を有する時間多重
スイッチとよばれる半導体装置からなり、情報ビット列
群の書き込み、記憶及び読み出しを行うことができるメ
モリ素子によりその情報の入れ換えが行われている。
ウェイは、タイムスロットの入力機能を有する時間多重
スイッチとよばれる半導体装置からなり、情報ビット列
群の書き込み、記憶及び読み出しを行うことができるメ
モリ素子によりその情報の入れ換えが行われている。
【０００４】上述した時間多重スイッチは、データハイ
ウェイ上にてデジタル符号化された情報が格納される通
話メモリ（Speech Path Memory：以下、ＳＰＭと称す
る）と、ＳＰＭの書き込み番地を指定する順次書き込み
アドレスカウンタと、ＳＰＭの読み出し番地を指定する
制御メモリ（Speech Path Controll Memory：以下、Ｃ
ＴＬＭと称する）と、順次読み出しアドレスカウンタと
から構成されており、その構成から、シングルバッファ
型式とダブルバッファ型式との２つの型式が用いられて
いる。
ウェイ上にてデジタル符号化された情報が格納される通
話メモリ（Speech Path Memory：以下、ＳＰＭと称す
る）と、ＳＰＭの書き込み番地を指定する順次書き込み
アドレスカウンタと、ＳＰＭの読み出し番地を指定する
制御メモリ（Speech Path Controll Memory：以下、Ｃ
ＴＬＭと称する）と、順次読み出しアドレスカウンタと
から構成されており、その構成から、シングルバッファ
型式とダブルバッファ型式との２つの型式が用いられて
いる。
【０００５】以下に、上述した時間多重スイッチについ
て、シングルバッファ型式とダブルバッファ型式とに分
けて詳細に説明する。
て、シングルバッファ型式とダブルバッファ型式とに分
けて詳細に説明する。
【０００６】図５は、従来のシングルバッファ型式の時
間多重スイッチの一例を示す図であり、（ａ）は構成を
示すブロック図、（ｂ）は動作を説明するための図であ
り、「デジタル交換の基礎用語」〔第７版〕電気通信協
会４４〜４５頁に記載されているものである。
間多重スイッチの一例を示す図であり、（ａ）は構成を
示すブロック図、（ｂ）は動作を説明するための図であ
り、「デジタル交換の基礎用語」〔第７版〕電気通信協
会４４〜４５頁に記載されているものである。
【０００７】本従来例は図５に示すように、デジタル符
号化された情報が格納されるＳＰＭ２と、ＳＰＭ２に通
話データを格納するための順次書き込みアドレスを発生
する順次書き込みアドレスカウンタ４と、ＳＰＭ２に格
納された通話データを読み出すための読み出しアドレス
を指定するＣＴＬＭ３と、ＣＴＬＭ３に対して順次読み
出しアドレスを発生する順次読み出しアドレスカウンタ
５とから構成されている。
号化された情報が格納されるＳＰＭ２と、ＳＰＭ２に通
話データを格納するための順次書き込みアドレスを発生
する順次書き込みアドレスカウンタ４と、ＳＰＭ２に格
納された通話データを読み出すための読み出しアドレス
を指定するＣＴＬＭ３と、ＣＴＬＭ３に対して順次読み
出しアドレスを発生する順次読み出しアドレスカウンタ
５とから構成されている。
【０００８】以下に、上記のように構成されたシングル
バッファ型式の時間多重スイッチの動作について説明す
る。
バッファ型式の時間多重スイッチの動作について説明す
る。
【０００９】ＳＰＭ２のデータ入力端子ＤＩＮには通話
データが供給される。この通話データはｎチャネル多重
のデータハイウェイ上に存在し、１フレームが繰り返し
周期１２５μｓで、ｎチャネル分（１チャネルは通常９
ビット（８ビット＋パリティビット））のデータが多重
され、かつ直列のデータであり、入力端子Ｗａｄｄに供
給される順次書き込みアドレスカウンタ４の出力信号に
応答して、順次アドレス１〜ｎに対応する順番でＳＰＭ
２に書き込まれる。
データが供給される。この通話データはｎチャネル多重
のデータハイウェイ上に存在し、１フレームが繰り返し
周期１２５μｓで、ｎチャネル分（１チャネルは通常９
ビット（８ビット＋パリティビット））のデータが多重
され、かつ直列のデータであり、入力端子Ｗａｄｄに供
給される順次書き込みアドレスカウンタ４の出力信号に
応答して、順次アドレス１〜ｎに対応する順番でＳＰＭ
２に書き込まれる。
【００１０】ＣＴＬＭ３には、順次読み出しアドレスカ
ウンタ５から入力端子Ｒａｄｄに供給される読み出しア
ドレスに応答して、入力タイムスロットと出力タイムス
ロットとの所定の接続関係のデータがＣＰＵ等によりデ
ータ入力端子ＤＩＮに供給され、所定のアドレスが入力
端子Ｗａｄｄに供給されてその指定するメモリ領域に予
め書き込まれている。
ウンタ５から入力端子Ｒａｄｄに供給される読み出しア
ドレスに応答して、入力タイムスロットと出力タイムス
ロットとの所定の接続関係のデータがＣＰＵ等によりデ
ータ入力端子ＤＩＮに供給され、所定のアドレスが入力
端子Ｗａｄｄに供給されてその指定するメモリ領域に予
め書き込まれている。
【００１１】このＣＴＬＭ３の内容で指定されたアドレ
スがＳＰＭ２の入力端子Ｒａｄｄに供給される。このと
き、ＳＰＭ２には、先に順次書き込みアドレスカウンタ
４によって指定されたアドレスのメモリ領域に一旦格納
されているｎチャネルそれぞれの通話データが存在して
おり、これらの通話データが上述の入力端子Ｒａｄｄに
供給されたＣＴＬＭ３からのアドレス指定に従って読み
出し端子ＤＯＵＴから出力側ハイウェイに読み出される
ので、通話データの順序が入れ換えられることになり、
入力ｎチャネルと出力ｎチャネルとの時間軸上のスイッ
チングが実行されることになる。
スがＳＰＭ２の入力端子Ｒａｄｄに供給される。このと
き、ＳＰＭ２には、先に順次書き込みアドレスカウンタ
４によって指定されたアドレスのメモリ領域に一旦格納
されているｎチャネルそれぞれの通話データが存在して
おり、これらの通話データが上述の入力端子Ｒａｄｄに
供給されたＣＴＬＭ３からのアドレス指定に従って読み
出し端子ＤＯＵＴから出力側ハイウェイに読み出される
ので、通話データの順序が入れ換えられることになり、
入力ｎチャネルと出力ｎチャネルとの時間軸上のスイッ
チングが実行されることになる。
【００１２】図５（ｂ）を参照すると、まず、順次書き
込みアドレスカウンタ４から出力された書き込みアドレ
スに従って、通話データがＳＰＭ２内に書き込まれる。
込みアドレスカウンタ４から出力された書き込みアドレ
スに従って、通話データがＳＰＭ２内に書き込まれる。
【００１３】一方、ＣＴＬＭ３から出力される読み出し
アドレスに従って、ＳＰＭ２に書き込まれている通話デ
ータが読み出される。
アドレスに従って、ＳＰＭ２に書き込まれている通話デ
ータが読み出される。
【００１４】上述したＳＰＭ２への通話データの書き込
みとＳＰＭ２からの通話データの読み出しとは、最大で
１タイムスロット分だけずれて行われ、また、ＳＰＭ２
からの通話データの読み出しは、ＣＴＬＭ３から出力さ
れる読み出しアドレスに従ってランダムに行われるの
で、通話データの遅延時間は最大で１フレーム分の１２
５μｓとなる。
みとＳＰＭ２からの通話データの読み出しとは、最大で
１タイムスロット分だけずれて行われ、また、ＳＰＭ２
からの通話データの読み出しは、ＣＴＬＭ３から出力さ
れる読み出しアドレスに従ってランダムに行われるの
で、通話データの遅延時間は最大で１フレーム分の１２
５μｓとなる。
【００１５】図６は、従来のダブルバッファ型式の時間
多重スイッチの一例を示す図であり、（ａ）は構成を示
すブロック図、（ｂ）は動作を説明するための図であ
り、「デジタル交換の基礎用語」〔第７版〕電気通信協
会４４〜４５頁に記載されているものである。
多重スイッチの一例を示す図であり、（ａ）は構成を示
すブロック図、（ｂ）は動作を説明するための図であ
り、「デジタル交換の基礎用語」〔第７版〕電気通信協
会４４〜４５頁に記載されているものである。
【００１６】本従来例は図６に示すように、図５に示し
たシングルバッファ型式のものに比べて、２つのＳＰＭ
２ａ，２ｂが設けられ、さらに、それらの出力にＳＰＭ
２ａ，２ｂから読み出されたデータをタイムスロット単
位で選択的に出力するマルチプレクサ６が接続されてい
る点が異なっており、データハイウェイからの通話デー
タはＳＰＭ２ａ，２ｂのデータ入力端子ＤＩＮにそれぞ
れ供給され、順次書き込みアドレスカウンタ４からのア
ドレスデータは入力端子Ｗａｄｄに、フレーム切り換え
データ（１２５μｓ）がＷ／Ｒに（ＳＰＭ２ｂには極性
反転されて）それぞれ供給されている。さらに、マルチ
プレクサ６には、その制御信号としてフレーム切り換え
データが供給されている。
たシングルバッファ型式のものに比べて、２つのＳＰＭ
２ａ，２ｂが設けられ、さらに、それらの出力にＳＰＭ
２ａ，２ｂから読み出されたデータをタイムスロット単
位で選択的に出力するマルチプレクサ６が接続されてい
る点が異なっており、データハイウェイからの通話デー
タはＳＰＭ２ａ，２ｂのデータ入力端子ＤＩＮにそれぞ
れ供給され、順次書き込みアドレスカウンタ４からのア
ドレスデータは入力端子Ｗａｄｄに、フレーム切り換え
データ（１２５μｓ）がＷ／Ｒに（ＳＰＭ２ｂには極性
反転されて）それぞれ供給されている。さらに、マルチ
プレクサ６には、その制御信号としてフレーム切り換え
データが供給されている。
【００１７】以下に、上記のように構成されたダブルバ
ッファ型式の時間多重スイッチの動作について説明す
る。
ッファ型式の時間多重スイッチの動作について説明す
る。
【００１８】図６（ｂ）に示すように、本形態において
は、ＳＰＭ２ａ，２ｂにおける通話データの書き込みと
読み出しとが交互に切り換えられる。つまり、ｎフレー
ムにおいては、ＳＰＭ２ｂにはｎフレームの通話データ
Ａ1〜Ｄ1が書き込まれており、この通話データは次のｎ
＋１フレームまで保持される。
は、ＳＰＭ２ａ，２ｂにおける通話データの書き込みと
読み出しとが交互に切り換えられる。つまり、ｎフレー
ムにおいては、ＳＰＭ２ｂにはｎフレームの通話データ
Ａ1〜Ｄ1が書き込まれており、この通話データは次のｎ
＋１フレームまで保持される。
【００１９】一方、このｎフレームにおいては、ＳＰＭ
２ｂに対する通話データの書き込み動作と平行して、Ｓ
ＰＭ２ａからの通話データの読み出し動作が行われる。
この場合、ｎ−１フレームにてＳＰＭ２ａに書き込まれ
た通話データＡ0〜Ｄ0が読み出されている。
２ｂに対する通話データの書き込み動作と平行して、Ｓ
ＰＭ２ａからの通話データの読み出し動作が行われる。
この場合、ｎ−１フレームにてＳＰＭ２ａに書き込まれ
た通話データＡ0〜Ｄ0が読み出されている。
【００２０】上述したように、２つのＳＰＭ２ａ，２ｂ
を用いて通話データの書き込み及び読み出しを交互に繰
り返し行うことにより、１フレーム内でＳＰＭ１フレー
ム分の通話データが全て読み出されることになり、次の
フレームにずれ込むことがない。つまり、ハード的にＴ
ＳＳＩ（Time Slot Sequence Integrity：フレーム間の
時間順序保存）が確保されている。
を用いて通話データの書き込み及び読み出しを交互に繰
り返し行うことにより、１フレーム内でＳＰＭ１フレー
ム分の通話データが全て読み出されることになり、次の
フレームにずれ込むことがない。つまり、ハード的にＴ
ＳＳＩ（Time Slot Sequence Integrity：フレーム間の
時間順序保存）が確保されている。
【００２１】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の時間多重スイッチにおいては、以下に記
載するような問題点がある。
たような従来の時間多重スイッチにおいては、以下に記
載するような問題点がある。
【００２２】（１）従来のシングルバッファ型式の多重
スイッチにおいて 通話データの遅延時間は最大で１フレーム分と短いもの
であるが、ＳＰＭからの通話データの読み出しは、ＣＴ
ＬＭから出力される読み出しアドレスに従ってランダム
に行わているため、フレーム間におけるＴＳＳＩを保つ
ことができなくなる虞れがある。
スイッチにおいて 通話データの遅延時間は最大で１フレーム分と短いもの
であるが、ＳＰＭからの通話データの読み出しは、ＣＴ
ＬＭから出力される読み出しアドレスに従ってランダム
に行わているため、フレーム間におけるＴＳＳＩを保つ
ことができなくなる虞れがある。
【００２３】具体的には、図５（ｂ）に示すものにおい
て、Ａ1〜Ｄ1からなるフレームのＳＰＭに対する書き込
み及び読み出しを行う場合、例えばＳＰＭからＣ1を読
み出そうとした際に、Ｃ1がまだＳＰＭに書き込まれて
いないと、その前のフレーム（前回にＳＰＭに書き込ま
れた）のＣ0が読み出されてしまういう現象が生じる。
て、Ａ1〜Ｄ1からなるフレームのＳＰＭに対する書き込
み及び読み出しを行う場合、例えばＳＰＭからＣ1を読
み出そうとした際に、Ｃ1がまだＳＰＭに書き込まれて
いないと、その前のフレーム（前回にＳＰＭに書き込ま
れた）のＣ0が読み出されてしまういう現象が生じる。
【００２４】そのため、ＳＰＭに書き込まれたフレーム
順に通話データを読み出すことができなくなる虞れがあ
る。
順に通話データを読み出すことができなくなる虞れがあ
る。
【００２５】これは、音声を通話データとする電話回線
においては大きな支障はないが、データ伝送等において
は、伝送されるフレームの順番を保証する必要があるた
め、誤ったデータが伝送されてしまう虞れがある。
においては大きな支障はないが、データ伝送等において
は、伝送されるフレームの順番を保証する必要があるた
め、誤ったデータが伝送されてしまう虞れがある。
【００２６】（２）従来のダブルバッファ型式の多重ス
イッチにおいて ２つのＳＰＭを用いて通話データの書き込み及び読み出
しを交互に繰り返し行うことにより、１フレーム内でＳ
ＰＭ１フレーム分の通話データを全て読み出しているた
め、フレーム間におけるＴＳＳＩを保つことはできる
が、通話データは１度ＳＰＭ内に格納され、その前に書
き込まれたフレームの通話データの読み出しが終了して
からＳＰＭから読み出されるため、通話データの遅延時
間は少なくとも１フレーム分、最大で２フレーム分とシ
ングルバッファ型式の２倍となってしまうという問題点
がある。
イッチにおいて ２つのＳＰＭを用いて通話データの書き込み及び読み出
しを交互に繰り返し行うことにより、１フレーム内でＳ
ＰＭ１フレーム分の通話データを全て読み出しているた
め、フレーム間におけるＴＳＳＩを保つことはできる
が、通話データは１度ＳＰＭ内に格納され、その前に書
き込まれたフレームの通話データの読み出しが終了して
からＳＰＭから読み出されるため、通話データの遅延時
間は少なくとも１フレーム分、最大で２フレーム分とシ
ングルバッファ型式の２倍となってしまうという問題点
がある。
【００２７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、フレーム間
のＴＳＳＩを保ちながらも通話データのスイッチングの
遅延時間を短縮させることができる時間多重スイッチを
提供することを目的とする。
する問題点に鑑みてなされたものであって、フレーム間
のＴＳＳＩを保ちながらも通話データのスイッチングの
遅延時間を短縮させることができる時間多重スイッチを
提供することを目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、データハイウェイ上にてデジタル符号化さ
れた通話データが格納される２つの通話メモリと、該通
話メモリに前記通話データを格納するための書き込みア
ドレスを指定する順次書き込みアドレスカウンタと、前
記通話メモリに格納された通話データを読み出すための
読み出しアドレスを指定する制御メモリとを有し、前記
通話データのフレーム毎に前記２つの通話メモリに対し
て交互に前記通話データの書き込み及び読み出しを行う
時間多重スイッチにおいて、予め決められた選択条件が
入力された場合に、前記通話データの書き込み及び読み
出しを行う通話メモリを２つの通話メモリのうちいずれ
か一方に指定する選択制御ビットを有することを特徴と
する。
に本発明は、データハイウェイ上にてデジタル符号化さ
れた通話データが格納される２つの通話メモリと、該通
話メモリに前記通話データを格納するための書き込みア
ドレスを指定する順次書き込みアドレスカウンタと、前
記通話メモリに格納された通話データを読み出すための
読み出しアドレスを指定する制御メモリとを有し、前記
通話データのフレーム毎に前記２つの通話メモリに対し
て交互に前記通話データの書き込み及び読み出しを行う
時間多重スイッチにおいて、予め決められた選択条件が
入力された場合に、前記通話データの書き込み及び読み
出しを行う通話メモリを２つの通話メモリのうちいずれ
か一方に指定する選択制御ビットを有することを特徴と
する。
【００２９】また、前記選択条件が入力されなくなった
場合、再び、前記通話データのフレーム毎に前記２つの
通話メモリに対して交互に前記通話データの書き込み及
び読み出しを行うことを特徴とする。
場合、再び、前記通話データのフレーム毎に前記２つの
通話メモリに対して交互に前記通話データの書き込み及
び読み出しを行うことを特徴とする。
【００３０】また、前記２つの通話メモリから読み出さ
れた通話データをタイムスロット単位で選択的に出力す
るマルチプレクサを有することを特徴とする。
れた通話データをタイムスロット単位で選択的に出力す
るマルチプレクサを有することを特徴とする。
【００３１】また、前記選択条件は、前記通話データが
予め決められたデータである場合のみに入力されること
を特徴とする。
予め決められたデータである場合のみに入力されること
を特徴とする。
【００３２】また、前記選択条件は、前記通話データの
１タイムスロット毎に付加されていることを特徴とす
る。
１タイムスロット毎に付加されていることを特徴とす
る。
【００３３】また、前記選択制御ビットにて前記２つの
通話メモリに対する通話データの書き込み制御が行わ
れ、前記制御メモリにて前記２つの通話メモリからの通
話データの読み出し制御が行われることを特徴とする。
通話メモリに対する通話データの書き込み制御が行わ
れ、前記制御メモリにて前記２つの通話メモリからの通
話データの読み出し制御が行われることを特徴とする。
【００３４】また、データハイウェイ上にてデジタル符
号化された通話データが格納される２つの通話メモリ
と、該通話メモリに前記通話データを格納するための書
き込みアドレスを指定する順次書き込みアドレスカウン
タと、前記通話メモリに格納された通話データを読み出
すための読み出しアドレスを指定する制御メモリとを有
し、前記通話データのフレーム毎に前記２つの通話メモ
リに対して交互に前記通話データの書き込み及び読み出
しを行う時間多重スイッチにおいて、前記通話メモリに
対する通話データの書き込み及び読み出し制御を行うと
ともに、予め決められた選択条件が入力された場合に、
前記通話データの書き込み及び読み出しを行う通話メモ
リを２つの通話メモリのうちいずれか一方に指定する選
択制御ビットを保持する選択制御メモリを有することを
特徴とする。
号化された通話データが格納される２つの通話メモリ
と、該通話メモリに前記通話データを格納するための書
き込みアドレスを指定する順次書き込みアドレスカウン
タと、前記通話メモリに格納された通話データを読み出
すための読み出しアドレスを指定する制御メモリとを有
し、前記通話データのフレーム毎に前記２つの通話メモ
リに対して交互に前記通話データの書き込み及び読み出
しを行う時間多重スイッチにおいて、前記通話メモリに
対する通話データの書き込み及び読み出し制御を行うと
ともに、予め決められた選択条件が入力された場合に、
前記通話データの書き込み及び読み出しを行う通話メモ
リを２つの通話メモリのうちいずれか一方に指定する選
択制御ビットを保持する選択制御メモリを有することを
特徴とする。
【００３５】（作用）上記のように構成された本発明に
おいては、選択制御ビットに予め決められた選択条件が
入力された場合は、２つの通話メモリのうち、いずれか
一方の通話メモリのみに対して通話データの書き込み及
び読み出しが行われ（シングルバッファ動作）、それ以
外の場合は、通話データのフレーム毎に２つの通話メモ
リに対して交互に通話データの書き込み及び読み出しが
行われる（ダブルバッファ動作）。
おいては、選択制御ビットに予め決められた選択条件が
入力された場合は、２つの通話メモリのうち、いずれか
一方の通話メモリのみに対して通話データの書き込み及
び読み出しが行われ（シングルバッファ動作）、それ以
外の場合は、通話データのフレーム毎に２つの通話メモ
リに対して交互に通話データの書き込み及び読み出しが
行われる（ダブルバッファ動作）。
【００３６】このように、選択制御メモリに入力される
選択条件にしたがって、シングルバッファ型式の時間多
重スイッチとして動作したり、ダブルバッファ型式の時
間多重スイッチとして動作したりするので、通話データ
が音声等の伝送される順番が問われないものである場合
のみに、上記選択条件を入力すれば、フレーム間のＴＳ
ＳＩを保つことが要求されるものにおいてＴＳＳＩを保
ちながらも全体の通話データの遅延時間が短縮される。
選択条件にしたがって、シングルバッファ型式の時間多
重スイッチとして動作したり、ダブルバッファ型式の時
間多重スイッチとして動作したりするので、通話データ
が音声等の伝送される順番が問われないものである場合
のみに、上記選択条件を入力すれば、フレーム間のＴＳ
ＳＩを保つことが要求されるものにおいてＴＳＳＩを保
ちながらも全体の通話データの遅延時間が短縮される。
【００３７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３８】（第１の実施の形態）図１は、本発明の時
間多重スイッチの第１の実施の形態を示す図である。
間多重スイッチの第１の実施の形態を示す図である。
【００３９】本形態は図１に示すように、データハイウ
ェイ上にてデジタル符号化された情報が格納されるＳＰ
Ｍ２ａ，２ｂと、ＳＰＭ２ａ，２ｂに通話データを格納
するための書き込みアドレスを発生する順次書き込みア
ドレスカウンタ４と、ＳＰＭ２ａ，２ｂに格納された通
話データを読み出すための読み出しアドレスを指定する
ＣＴＬＭ３と、ＣＴＬＭ３に対して順次読み出しアドレ
スを発生する順次読み出しアドレスカウンタ５と、予め
決められた条件が入力された場合に通話データの書き込
み及び読み出しを行うＳＰＭをＳＰＭ２ａ，２ｂのいず
れか一方に指定する選択制御メモリ１と、ＳＰＭ２ａ，
２ｂのデータ出力端子ＤＯＵＴから出力される通話デー
タが入力され、外部から入力されるフレーム切り換えデ
ータとＣＴＬＭ３から出力されるデータとの論理和に従
って、ＳＰＭ２ａ，２ｂのデータ出力端子ＤＯＵＴから
出力される通話データのうちいずれか一方をタイムスロ
ット単位で選択的に出力するマルチプレクサ６ｃと、Ｓ
ＰＭ２ａ，２ｂにおける通話データの書き込み及び読み
出し状態をそれぞれ選択するマルチプレクサ６ａ，６ｂ
とから主に構成されている。また、選択制御メモリ１及
びＣＴＬＭ３には、選択制御メモリ１によるＳＰＭ２
ａ，２ｂの指定を制御するための選択制御ビット１ビッ
トの信号が入力される。なお、この１ビットの信号は、
通話データの１タイムスロット毎に付加されている。
ェイ上にてデジタル符号化された情報が格納されるＳＰ
Ｍ２ａ，２ｂと、ＳＰＭ２ａ，２ｂに通話データを格納
するための書き込みアドレスを発生する順次書き込みア
ドレスカウンタ４と、ＳＰＭ２ａ，２ｂに格納された通
話データを読み出すための読み出しアドレスを指定する
ＣＴＬＭ３と、ＣＴＬＭ３に対して順次読み出しアドレ
スを発生する順次読み出しアドレスカウンタ５と、予め
決められた条件が入力された場合に通話データの書き込
み及び読み出しを行うＳＰＭをＳＰＭ２ａ，２ｂのいず
れか一方に指定する選択制御メモリ１と、ＳＰＭ２ａ，
２ｂのデータ出力端子ＤＯＵＴから出力される通話デー
タが入力され、外部から入力されるフレーム切り換えデ
ータとＣＴＬＭ３から出力されるデータとの論理和に従
って、ＳＰＭ２ａ，２ｂのデータ出力端子ＤＯＵＴから
出力される通話データのうちいずれか一方をタイムスロ
ット単位で選択的に出力するマルチプレクサ６ｃと、Ｓ
ＰＭ２ａ，２ｂにおける通話データの書き込み及び読み
出し状態をそれぞれ選択するマルチプレクサ６ａ，６ｂ
とから主に構成されている。また、選択制御メモリ１及
びＣＴＬＭ３には、選択制御メモリ１によるＳＰＭ２
ａ，２ｂの指定を制御するための選択制御ビット１ビッ
トの信号が入力される。なお、この１ビットの信号は、
通話データの１タイムスロット毎に付加されている。
【００４０】以下に、上記のように構成された時間多重
スイッチの動作について説明する。
スイッチの動作について説明する。
【００４１】まず、選択制御メモリ１及びＣＴＬＭ３に
入力される選択制御ビット１ビットの信号が“Ｌ”であ
る場合は、選択制御メモリ１から“Ｌ”信号が出力され
るとともに、ＣＴＬＭ３から出力される選択制御ビット
１ビットの信号が“Ｌ”となり、マルチプレクサ６ａ，
６ｂの選択入力が“Ｌ”となるので、マルチプレクサ６
ａ，６ｂからは、フレーム切り換えデータがそのまま出
力され（マルチプレクサ６ｂにおいては反転されたも
の）、それにより、ＳＰＭ２ａ，２ｂにおける通話デー
タの書き込みと読み出しとが交互に切り換えられて、上
述したダブルバッファ型式の時間多重スイッチとして動
作する。
入力される選択制御ビット１ビットの信号が“Ｌ”であ
る場合は、選択制御メモリ１から“Ｌ”信号が出力され
るとともに、ＣＴＬＭ３から出力される選択制御ビット
１ビットの信号が“Ｌ”となり、マルチプレクサ６ａ，
６ｂの選択入力が“Ｌ”となるので、マルチプレクサ６
ａ，６ｂからは、フレーム切り換えデータがそのまま出
力され（マルチプレクサ６ｂにおいては反転されたも
の）、それにより、ＳＰＭ２ａ，２ｂにおける通話デー
タの書き込みと読み出しとが交互に切り換えられて、上
述したダブルバッファ型式の時間多重スイッチとして動
作する。
【００４２】一方、選択制御メモリ１及びＣＴＬＭ３に
入力される選択制御ビット１ビットの信号が“Ｈ”であ
る場合は、選択制御メモリ１から“Ｈ”信号が出力され
るとともに、ＣＴＬＭ３から出力される選択制御ビット
１ビットの信号が“Ｈ”となり、マルチプレクサ６ａ，
６ｂの選択入力が“Ｈ”となるので、マルチプレクサ６
ａ，６ｂから“Ｌ”信号がそれぞれ出力され、それによ
り、ＳＰＭ２ａが書き込み及び読み出し状態に強制的に
設定される。
入力される選択制御ビット１ビットの信号が“Ｈ”であ
る場合は、選択制御メモリ１から“Ｈ”信号が出力され
るとともに、ＣＴＬＭ３から出力される選択制御ビット
１ビットの信号が“Ｈ”となり、マルチプレクサ６ａ，
６ｂの選択入力が“Ｈ”となるので、マルチプレクサ６
ａ，６ｂから“Ｌ”信号がそれぞれ出力され、それによ
り、ＳＰＭ２ａが書き込み及び読み出し状態に強制的に
設定される。
【００４３】また、ＣＴＬＭ３から出力される選択制御
ビット１ビットの信号が“Ｈ”となると、ＯＲゲート７
の出力が“Ｈ”となり、マルチプレクサ６ｃの選択信号
が“Ｈ”となるので、マルチプレクサ６ｃからは、ＳＰ
Ｍ２ａから出力された通話データのみが出力される。
ビット１ビットの信号が“Ｈ”となると、ＯＲゲート７
の出力が“Ｈ”となり、マルチプレクサ６ｃの選択信号
が“Ｈ”となるので、マルチプレクサ６ｃからは、ＳＰ
Ｍ２ａから出力された通話データのみが出力される。
【００４４】これにより、上述した選択制御ビット１ビ
ットの信号が“Ｈ”の場合は、通話データの書き込み及
び読み出しがＳＰＭ２ａのみにおいて行われ、本形態が
シングルバッファ型式の時間多重スイッチとして動作す
る。また、選択制御ビット１ビットの信号が“Ｌ”の場
合は、通話データの書き込み及び読み出しがＳＰＭ２
ａ，２ｂにおいて交互に行われ、ダブルバッファ型式の
時間多重スイッチとして動作する。そのため、選択制御
メモリ１によるＳＰＭ２ａ，２ｂの指定を制御するため
の選択制御ビット１ビットの信号を、通話データが音声
等の伝送される順番が問われないものである場合のみに
“Ｈ”となるように設定すれば、フレーム間のＴＳＳＩ
を保つことが要求されるものにおいてＴＳＳＩを保ちな
がらも全体の通話データの遅延時間を短縮させることが
できる。
ットの信号が“Ｈ”の場合は、通話データの書き込み及
び読み出しがＳＰＭ２ａのみにおいて行われ、本形態が
シングルバッファ型式の時間多重スイッチとして動作す
る。また、選択制御ビット１ビットの信号が“Ｌ”の場
合は、通話データの書き込み及び読み出しがＳＰＭ２
ａ，２ｂにおいて交互に行われ、ダブルバッファ型式の
時間多重スイッチとして動作する。そのため、選択制御
メモリ１によるＳＰＭ２ａ，２ｂの指定を制御するため
の選択制御ビット１ビットの信号を、通話データが音声
等の伝送される順番が問われないものである場合のみに
“Ｈ”となるように設定すれば、フレーム間のＴＳＳＩ
を保つことが要求されるものにおいてＴＳＳＩを保ちな
がらも全体の通話データの遅延時間を短縮させることが
できる。
【００４５】本形態においては、回路構成が比較的簡単
なものとなり、それにより、データの書き込み及び読み
出しのタイミング制御が容易となる。
なものとなり、それにより、データの書き込み及び読み
出しのタイミング制御が容易となる。
【００４６】上述した実施の形態においては、ＣＴＬＭ
として、２ポートを有し、ＳＰＭ２ａ，２ｂの指定を制
御するための信号（選択制御ビット）が１ビット入力さ
れるものについて示したが、本発明はこれに限られず、
その他に、４ポートを具備し、ＳＰＭ２ａ，２ｂの指定
を制御するための信号（選択制御ビット）が２ビット入
力されるＣＴＬＭを有するものや、１ポートを具備し、
ＳＰＭ２ａ，２ｂの指定を制御するための信号（選択制
御ビット）が２ビット入力されるＣＴＬＭを有するもの
や、ＣＴＬＭにはＳＰＭ２ａ，２ｂの指定を制御するた
めの信号が入力されないもの等が考えられる。
として、２ポートを有し、ＳＰＭ２ａ，２ｂの指定を制
御するための信号（選択制御ビット）が１ビット入力さ
れるものについて示したが、本発明はこれに限られず、
その他に、４ポートを具備し、ＳＰＭ２ａ，２ｂの指定
を制御するための信号（選択制御ビット）が２ビット入
力されるＣＴＬＭを有するものや、１ポートを具備し、
ＳＰＭ２ａ，２ｂの指定を制御するための信号（選択制
御ビット）が２ビット入力されるＣＴＬＭを有するもの
や、ＣＴＬＭにはＳＰＭ２ａ，２ｂの指定を制御するた
めの信号が入力されないもの等が考えられる。
【００４７】（第２の実施の形態）図２は、本発明の時
間多重スイッチの第２の実施の形態を示す図であり、４
ポートを具備し、ＳＰＭの指定を制御するための信号
（選択制御ビット）が２ビット入力されるＣＴＬＭを有
する例を示す。
間多重スイッチの第２の実施の形態を示す図であり、４
ポートを具備し、ＳＰＭの指定を制御するための信号
（選択制御ビット）が２ビット入力されるＣＴＬＭを有
する例を示す。
【００４８】本形態は図２に示すように、図１に示した
ものに対して、ＣＴＬＭ１３内に選択制御メモリの機能
が内蔵されて構成されており、そのためにポートが２ポ
ート増設されている。
ものに対して、ＣＴＬＭ１３内に選択制御メモリの機能
が内蔵されて構成されており、そのためにポートが２ポ
ート増設されている。
【００４９】上述したように本形態においては、ＣＴＬ
Ｍ１３内に選択制御メモリの機能が内蔵されているの
で、使用するＲＡＭの数を削減することができる。
Ｍ１３内に選択制御メモリの機能が内蔵されているの
で、使用するＲＡＭの数を削減することができる。
【００５０】（第３の実施の形態）図３は、本発明の時
間多重スイッチの第３の実施の形態を示す図であり、１
ポートを具備し、ＳＰＭの指定を制御するための信号
（選択制御ビット）が２ビット入力されるＣＴＬＭを有
する例を示す。
間多重スイッチの第３の実施の形態を示す図であり、１
ポートを具備し、ＳＰＭの指定を制御するための信号
（選択制御ビット）が２ビット入力されるＣＴＬＭを有
する例を示す。
【００５１】本形態は図３に示すように、図１に示した
ものに対して、ＣＴＬＭ２３に入力される信号をマルチ
プレクサ９ａ，９ｂによって多重化し、それによりポー
ト数を１ポートとしたものである。
ものに対して、ＣＴＬＭ２３に入力される信号をマルチ
プレクサ９ａ，９ｂによって多重化し、それによりポー
ト数を１ポートとしたものである。
【００５２】上述したように本形態においては、ＣＴＬ
Ｍ２３に入力される信号がマルチプレクサ９ａ，９ｂに
よって多重化され、多重化された信号を用いて、データ
の書き込み及び読み出し、並びに通話データの書き込み
及び読み出しを行う通話メモリの選択が行われるので、
使用するＲＡＭの数が減少し、全体のチップサイズの小
型化が図られる。
Ｍ２３に入力される信号がマルチプレクサ９ａ，９ｂに
よって多重化され、多重化された信号を用いて、データ
の書き込み及び読み出し、並びに通話データの書き込み
及び読み出しを行う通話メモリの選択が行われるので、
使用するＲＡＭの数が減少し、全体のチップサイズの小
型化が図られる。
【００５３】（第４の実施の形態）図４は、本発明の時
間多重スイッチの第４の実施の形態を示す図であり、２
ポートを具備し、ＳＰＭの指定を制御するための信号が
入力されないＣＴＬＭを有する例を示す。
間多重スイッチの第４の実施の形態を示す図であり、２
ポートを具備し、ＳＰＭの指定を制御するための信号が
入力されないＣＴＬＭを有する例を示す。
【００５４】本形態は図４に示すように、図１に示した
ものに対して、ＳＰＭ２ａ，２ｂの指定を制御するため
の信号がＣＴＬＭ３３には入力されず、選択制御メモリ
１から出力される信号をマルチプレクサ６ａ，６ｂの選
択信号として共通して用いるものである。
ものに対して、ＳＰＭ２ａ，２ｂの指定を制御するため
の信号がＣＴＬＭ３３には入力されず、選択制御メモリ
１から出力される信号をマルチプレクサ６ａ，６ｂの選
択信号として共通して用いるものである。
【００５５】本形態においては、回路構成が比較的簡単
なものとなり、それにより、データの書き込み及び読み
出しのタイミング制御が容易となる。また、上述したよ
うに、ＳＰＭ２ａ，２ｂの指定を制御するための信号が
ＣＴＬＭ３３に入力されないので、ＣＴＬＭ３３の最適
化を図ることが可能となる。
なものとなり、それにより、データの書き込み及び読み
出しのタイミング制御が容易となる。また、上述したよ
うに、ＳＰＭ２ａ，２ｂの指定を制御するための信号が
ＣＴＬＭ３３に入力されないので、ＣＴＬＭ３３の最適
化を図ることが可能となる。
【００５６】
【発明の効果】以上説明したように本発明においては、
伝送される通話データのフレーム毎に２つの通話メモリ
に対して交互に通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、予め決められた選択条件
が入力された場合に、伝送される通話データの書き込み
及び読み出しを行う通話メモリを２つの通話メモリのう
ちいずれか一方に指定する選択制御ビット及びそれを保
持する選択制御メモリを設けたため、選択制御メモリに
入力される選択条件にしたがって、シングルバッファ型
式の時間多重スイッチとして動作したり、ダブルバッフ
ァ型式の時間多重スイッチとして動作したりする。
伝送される通話データのフレーム毎に２つの通話メモリ
に対して交互に通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、予め決められた選択条件
が入力された場合に、伝送される通話データの書き込み
及び読み出しを行う通話メモリを２つの通話メモリのう
ちいずれか一方に指定する選択制御ビット及びそれを保
持する選択制御メモリを設けたため、選択制御メモリに
入力される選択条件にしたがって、シングルバッファ型
式の時間多重スイッチとして動作したり、ダブルバッフ
ァ型式の時間多重スイッチとして動作したりする。
【００５７】そのため、通話データが音声等の伝送され
る順番が問われないものである場合のみに、上記選択条
件を入力すれば、フレーム間のＴＳＳＩを保つことが要
求されるものにおいてＴＳＳＩを保ちながらも全体の通
話データの遅延時間を短縮させることができる。
る順番が問われないものである場合のみに、上記選択条
件を入力すれば、フレーム間のＴＳＳＩを保つことが要
求されるものにおいてＴＳＳＩを保ちながらも全体の通
話データの遅延時間を短縮させることができる。
【図１】本発明の時間多重スイッチの第１の実施の形態
を示す図である。
を示す図である。
【図２】本発明の時間多重スイッチの第２の実施の形態
を示す図である。
を示す図である。
【図３】本発明の時間多重スイッチの第３の実施の形態
を示す図である。
を示す図である。
【図４】本発明の時間多重スイッチの第４の実施の形態
を示す図である。
を示す図である。
【図５】従来のシングルバッファ型式の時間多重スイッ
チの一例を示す図であり、（ａ）は構成を示すブロック
図、（ｂ）は動作を説明するための図である。
チの一例を示す図であり、（ａ）は構成を示すブロック
図、（ｂ）は動作を説明するための図である。
【図６】従来のダブルバッファ型式の時間多重スイッチ
の一例を示す図であり、（ａ）は構成を示すブロック
図、（ｂ）は動作を説明するための図である。
の一例を示す図であり、（ａ）は構成を示すブロック
図、（ｂ）は動作を説明するための図である。
１ 選択制御メモリ ２ａ，２ｂ ＳＰＭ ３，１３，２３，３３ ＣＴＬＭ ４ 順次書き込みアドレスカウンタ ５ 順次読み出しアドレスカウンタ ６ａ〜６ｃ，９ａ，９ｂ マルチプレクサ ７，７ａ，７ｂ ＯＲゲート ８ａ，８ｂ インバータ
Claims (7)
- 【請求項１】 データハイウェイ上にてデジタル符号化
された通話データが格納される２つの通話メモリと、該
通話メモリに前記通話データを格納するための書き込み
アドレスを指定する順次書き込みアドレスカウンタと、
前記通話メモリに格納された通話データを読み出すため
の読み出しアドレスを指定する制御メモリとを有し、前
記通話データのフレーム毎に前記２つの通話メモリに対
して交互に前記通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、予め決められた選択条件
が入力された場合に、前記通話データの書き込み及び読
み出しを行う通話メモリを２つの通話メモリのうちいず
れか一方に指定する選択制御ビットを有することを特徴
とする時間多重スイッチ。 - 【請求項２】 請求項１に記載の時間多重スイッチにお
いて、 前記選択条件が入力されなくなった場合、再び、前記通
話データのフレーム毎に前記２つの通話メモリに対して
交互に前記通話データの書き込み及び読み出しを行うこ
とを特徴とする時間多重スイッチ。 - 【請求項３】 請求項１または請求項２に記載の時間多
重スイッチにおいて、 前記２つの通話メモリから読み出された通話データをタ
イムスロット単位で選択的に出力するマルチプレクサを
有することを特徴とする時間多重スイッチ。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
時間多重スイッチにおいて、 前記選択条件は、前記通話データが予め決められたデー
タである場合のみに入力されることを特徴とする時間多
重スイッチ。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
時間多重スイッチにおいて、 前記選択条件は、前記通話データの１タイムスロット毎
に付加されていることを特徴とする時間多重スイッチ。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
時間多重スイッチにおいて、 前記選択制御ビットにて前記２つの通話メモリに対する
通話データの書き込み制御が行われ、 前記制御メモリにて前記２つの通話メモリからの通話デ
ータの読み出し制御が行われることを特徴とする時間多
重スイッチ。 - 【請求項７】 データハイウェイ上にてデジタル符号化
された通話データが格納される２つの通話メモリと、該
通話メモリに前記通話データを格納するための書き込み
アドレスを指定する順次書き込みアドレスカウンタと、
前記通話メモリに格納された通話データを読み出すため
の読み出しアドレスを指定する制御メモリとを有し、前
記通話データのフレーム毎に前記２つの通話メモリに対
して交互に前記通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、 前記通話メモリに対する通話データの書き込み及び読み
出し制御を行うとともに、予め決められた選択条件が入
力された場合に、前記通話データの書き込み及び読み出
しを行う通話メモリを２つの通話メモリのうちいずれか
一方に指定する選択制御ビットを保持する選択制御メモ
リを有することを特徴とする時間多重スイッチ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275822A JPH11113078A (ja) | 1997-10-08 | 1997-10-08 | 時間多重スイッチ |
| CN98120132A CN1215291A (zh) | 1997-10-08 | 1998-10-07 | 具有单缓冲器和双缓冲器能力的时分复用开关 |
| KR1019980041996A KR19990036939A (ko) | 1997-10-08 | 1998-10-08 | 단일 버퍼형과 이중 버퍼형으로써 작동 가능한 시간 다중 스위치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275822A JPH11113078A (ja) | 1997-10-08 | 1997-10-08 | 時間多重スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11113078A true JPH11113078A (ja) | 1999-04-23 |
Family
ID=17560915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9275822A Pending JPH11113078A (ja) | 1997-10-08 | 1997-10-08 | 時間多重スイッチ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11113078A (ja) |
| KR (1) | KR19990036939A (ja) |
| CN (1) | CN1215291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103297186A (zh) * | 2012-02-29 | 2013-09-11 | 富士通株式会社 | 数据传送设备、数据传送***和数据传送方法 |
-
1997
- 1997-10-08 JP JP9275822A patent/JPH11113078A/ja active Pending
-
1998
- 1998-10-07 CN CN98120132A patent/CN1215291A/zh active Pending
- 1998-10-08 KR KR1019980041996A patent/KR19990036939A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103297186A (zh) * | 2012-02-29 | 2013-09-11 | 富士通株式会社 | 数据传送设备、数据传送***和数据传送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1215291A (zh) | 1999-04-28 |
| KR19990036939A (ko) | 1999-05-25 |
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