JPS6251897A - 時分割通話路 - Google Patents
時分割通話路Info
- Publication number
- JPS6251897A JPS6251897A JP19178085A JP19178085A JPS6251897A JP S6251897 A JPS6251897 A JP S6251897A JP 19178085 A JP19178085 A JP 19178085A JP 19178085 A JP19178085 A JP 19178085A JP S6251897 A JPS6251897 A JP S6251897A
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- Japan
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- holding memory
- address
- memory
- acm
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割通話路に関し、特に保持メモリを冗長
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
本発明は、時分割通話路を構成する保持メモリを冗長に
したり、保持メモリを高速動作させることなく、通話路
の効率を100%に向上させるため、保持メモリの読み
出しアドレスと書き込みアドレスとを比較する回路を設
けて5保持メモリの内容を書き替えたいアドレスと保持
メモリの読み出しアドレスとが一致したとき、同じタイ
ミングで書き替えを行うことにより、交換できないタイ
ムスロットを皆無にした。
したり、保持メモリを高速動作させることなく、通話路
の効率を100%に向上させるため、保持メモリの読み
出しアドレスと書き込みアドレスとを比較する回路を設
けて5保持メモリの内容を書き替えたいアドレスと保持
メモリの読み出しアドレスとが一致したとき、同じタイ
ミングで書き替えを行うことにより、交換できないタイ
ムスロットを皆無にした。
ディジタル交換機におけるディジタル通話路の基本は、
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書込み。
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書込み。
記憶、読出しができるメモリ素子により、入替えが行わ
れる。しかし、時間スイッチのみで大容量のディジタル
通話路を構成するには、動作速度に制限があるため、交
換機能を拡大してハイウェイ相互間のタイムスロットの
乗換えが必要となる。
れる。しかし、時間スイッチのみで大容量のディジタル
通話路を構成するには、動作速度に制限があるため、交
換機能を拡大してハイウェイ相互間のタイムスロットの
乗換えが必要となる。
第4図は、従来の時分割通話路の構成図である。
第4図において、IHWは入力データハイウェイ、SP
Mは通話路メモリ、OHWは出力データハイウェイ、S
IRは通話路メモリ入力レジスタ、S○Rは通話路メモ
リ出力レジスタ、5ADRは通話路メモリ・アドレスレ
ジスタ、5EL−1,5EL−2はセレクタ、AHWは
保持メモリ入力ハイウエイ、AIRは保持メモリ入力レ
ジスタ、ACMは保持メモリ、AADRは保持メモリ・
アドレスレジスタ、CTRはカウンタ、AIARは保持
メモリ・アドレス入力レジスタ、AAHWは保持メモリ
・アドレス入力ハイウェイである。また、通話路メモリ
SPM中のDi、DO,WE、ADは、入出力端子であ
って、それぞれデータ入力、データ出力、ライトイネー
ブル、およびアドレス入力の各端子である。また、保持
メモリACM中のDI、Do、WE、ADは入出力端子
であり、それぞれデータ入力、データ出力、ライトイネ
ーブル、およびアドレス入力の各端子である。
Mは通話路メモリ、OHWは出力データハイウェイ、S
IRは通話路メモリ入力レジスタ、S○Rは通話路メモ
リ出力レジスタ、5ADRは通話路メモリ・アドレスレ
ジスタ、5EL−1,5EL−2はセレクタ、AHWは
保持メモリ入力ハイウエイ、AIRは保持メモリ入力レ
ジスタ、ACMは保持メモリ、AADRは保持メモリ・
アドレスレジスタ、CTRはカウンタ、AIARは保持
メモリ・アドレス入力レジスタ、AAHWは保持メモリ
・アドレス入力ハイウェイである。また、通話路メモリ
SPM中のDi、DO,WE、ADは、入出力端子であ
って、それぞれデータ入力、データ出力、ライトイネー
ブル、およびアドレス入力の各端子である。また、保持
メモリACM中のDI、Do、WE、ADは入出力端子
であり、それぞれデータ入力、データ出力、ライトイネ
ーブル、およびアドレス入力の各端子である。
第5図は、第4図における保持メモリ関連のタイミング
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウエイIHW上のデータが、カウ
ンタCTRの指示に基づき、通話路メモリSPMに順次
書き込まれ、交換の順序を決定する保持メモリACMの
内容に基づき、通話路メモリSPMの内容がランダムに
読み出され、出力データハイウェイ○HWに送出される
。
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウエイIHW上のデータが、カウ
ンタCTRの指示に基づき、通話路メモリSPMに順次
書き込まれ、交換の順序を決定する保持メモリACMの
内容に基づき、通話路メモリSPMの内容がランダムに
読み出され、出力データハイウェイ○HWに送出される
。
次に、第4図および第5図を用いて、交換の順序を決定
する保持メモリACMの動作原理を説明する。
する保持メモリACMの動作原理を説明する。
保持メモリACMのアドレスiには、出力データハイウ
ェイOHWのタイムスロット番号iに交換接続したいデ
ータのある通話路メモリSPMのアドレスが保存されて
いる。カウンタCTRの出力は、セレクタ5EL−2で
選択された後、保持メモリ・アドレスレジスタAADR
にラッチされ。
ェイOHWのタイムスロット番号iに交換接続したいデ
ータのある通話路メモリSPMのアドレスが保存されて
いる。カウンタCTRの出力は、セレクタ5EL−2で
選択された後、保持メモリ・アドレスレジスタAADR
にラッチされ。
この保持メモリ・アドレスレジスタAADRの内容に基
づき、保持メモリACMの内容は順次読み出される。ま
た、通話路の交換の順序を変更したい場合には、第5図
に示すように、カウンタCTRの値のtz Onのタイ
ムスロットを使用せず、保持メモリ・アドレス入力ハイ
ウェイAAHWより保持メモリの変更したいアドレスを
入力し、保持メモリ・アドレス入力レジスタAIARに
ラッチし、さらにセレクタ5EL−2で第5図のタイミ
ングにより選択し、保持メモリ・アドレスレジスタAA
DRにラッチし、また変更したい保持メモリACMの内
容は、保持メモリ入力ハイウェイAHWより保持メモリ
入力レジスタAIRにラッチする。
づき、保持メモリACMの内容は順次読み出される。ま
た、通話路の交換の順序を変更したい場合には、第5図
に示すように、カウンタCTRの値のtz Onのタイ
ムスロットを使用せず、保持メモリ・アドレス入力ハイ
ウェイAAHWより保持メモリの変更したいアドレスを
入力し、保持メモリ・アドレス入力レジスタAIARに
ラッチし、さらにセレクタ5EL−2で第5図のタイミ
ングにより選択し、保持メモリ・アドレスレジスタAA
DRにラッチし、また変更したい保持メモリACMの内
容は、保持メモリ入力ハイウェイAHWより保持メモリ
入力レジスタAIRにラッチする。
さらに、第5図のタイミングでライトイネーブル信号W
E−Hを入力し、保持メモリACMの内容の変更を行う
。保持メモリACMの変更は、入出力データハイウェイ
の1フレームに1回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
WE−HをHレベルにすることにより、変更は行われな
い。
E−Hを入力し、保持メモリACMの内容の変更を行う
。保持メモリACMの変更は、入出力データハイウェイ
の1フレームに1回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
WE−HをHレベルにすることにより、変更は行われな
い。
このように、任意のタイムスロットを使用して保持メモ
リACMの内容の書き替えを行うことができるが(ここ
では、タイムスロットIt OJjを用いる)、シかし
、第4図の構成を用いる場合、タイムスロットの0′”
は、保持メモリACMの書き替えを行うため、交換接続
が行えない。つまり、第5図に示すカウンタCTRの値
が# OHのタイミングでは、セレクタ5EL−2を切
換えることによりアドレス入力レジスタAA I Rの
アドレスにあるいはQがアドレスレジスタAADRにラ
ッチされ、保持メモリACMの内容が変更されるので、
そのタイミングでは、保持メモリACMのデータ出力端
子DOから通話路メモリSPMにアドレスを送出できず
、従って、タイムスロットの入替えはできない。そこで
、従来、この対策として、保持メモリACMの動作速度
を2倍に上げ、1タイムスロツトの前半で読み出しを行
い、後半で必要ならば書き込みを行う方法が考えられて
いるが。
リACMの内容の書き替えを行うことができるが(ここ
では、タイムスロットIt OJjを用いる)、シかし
、第4図の構成を用いる場合、タイムスロットの0′”
は、保持メモリACMの書き替えを行うため、交換接続
が行えない。つまり、第5図に示すカウンタCTRの値
が# OHのタイミングでは、セレクタ5EL−2を切
換えることによりアドレス入力レジスタAA I Rの
アドレスにあるいはQがアドレスレジスタAADRにラ
ッチされ、保持メモリACMの内容が変更されるので、
そのタイミングでは、保持メモリACMのデータ出力端
子DOから通話路メモリSPMにアドレスを送出できず
、従って、タイムスロットの入替えはできない。そこで
、従来、この対策として、保持メモリACMの動作速度
を2倍に上げ、1タイムスロツトの前半で読み出しを行
い、後半で必要ならば書き込みを行う方法が考えられて
いるが。
保持メモリACMの高速動作が必要となる。
本発明の目的は、このような従来の問題を解決し、保持
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を100%にすることが
できる時分割通話路を提供することにある。
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を100%にすることが
できる時分割通話路を提供することにある。
上記目的を達成するため、本発明の時分割通話路は、デ
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。
本発明では、1フレーム内に交換できないタイムスロッ
トを持ったり、高速で読み書きしたりせずに、保持メモ
リACMの書き替えたいアドレスと保持メモリACMの
読み出しアドレスを比較する回路を設けることにより、
保持メモリACMの書き込みタイミングを書き込みたい
アドレスの読み出しタイミングに同期して行い、全ての
カウンタCTRの値でタイムスロットの交換を可能にし
て、100%の効率を実現する。
トを持ったり、高速で読み書きしたりせずに、保持メモ
リACMの書き替えたいアドレスと保持メモリACMの
読み出しアドレスを比較する回路を設けることにより、
保持メモリACMの書き込みタイミングを書き込みたい
アドレスの読み出しタイミングに同期して行い、全ての
カウンタCTRの値でタイムスロットの交換を可能にし
て、100%の効率を実現する。
以下、本発明の実施例を、図面により詳細に説明する。
第1図は5本発明の一実施例を示す時分割通話路の構成
図である。第1図において、第4図と異なる点は、比較
回路MDを設け、保持メモリACMのライトイネーブル
端子WE−Hへの入力を上記比較回路MDの出力とする
ことである。
図である。第1図において、第4図と異なる点は、比較
回路MDを設け、保持メモリACMのライトイネーブル
端子WE−Hへの入力を上記比較回路MDの出力とする
ことである。
この比較回路MDへの入力は、内容変更のためのアドレ
ス入力レジスタAIARの出力とカウンタCTRの出力
が接続される。その他の記号は、第4図に示した記号を
同じであり、構成も変わらない。なお、従来、保持メモ
リACMに設けられていたセレクタ5EL−2は除去さ
れる。
ス入力レジスタAIARの出力とカウンタCTRの出力
が接続される。その他の記号は、第4図に示した記号を
同じであり、構成も変わらない。なお、従来、保持メモ
リACMに設けられていたセレクタ5EL−2は除去さ
れる。
第2図は、第1図における比較回路の一例を示す構成図
である。ここでは、8ビツトの場合の比較回路を示して
おり、EX−1〜EX−8は排他的論理和ゲート、AN
D−1は論理積ゲートである。
である。ここでは、8ビツトの場合の比較回路を示して
おり、EX−1〜EX−8は排他的論理和ゲート、AN
D−1は論理積ゲートである。
第3図は、第1図において、保持メモリACMのアドレ
スkにデータaを書き込む場合の動作タイムチャートで
ある。第1図、第2図の動作を。
スkにデータaを書き込む場合の動作タイムチャートで
ある。第1図、第2図の動作を。
第3図のタイムチャートにより説明する。
通常では、保持メモリACMの内容を変更する場合、1
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリACMの内容変更のために用いたが
1本発明では、内容を変更するアドレスとカウンタCT
Rの値が一致したときに保持メモリACMへの書き替え
を行うことにより、交換動作と保持メモリACMの内容
書き替え動作とを両方同時に行えるようにする。すなわ
ち、保持メモリACMのアドレスにの内容にaデータa
を書き込む場合、カウンタCTRの値がkになるタイミ
ング、つまり保持メモリACMのアドレスにの読み出し
タイミングにおいて、保持メモリACMへの書き込みを
行う。具体的には、第1図に示すように、カウンタCT
Rの出力と保持メモリ・アドレス入力レジスタAIAR
の出力を比較し、一致を検出して出力を与える比較回路
MDを設ける。
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリACMの内容変更のために用いたが
1本発明では、内容を変更するアドレスとカウンタCT
Rの値が一致したときに保持メモリACMへの書き替え
を行うことにより、交換動作と保持メモリACMの内容
書き替え動作とを両方同時に行えるようにする。すなわ
ち、保持メモリACMのアドレスにの内容にaデータa
を書き込む場合、カウンタCTRの値がkになるタイミ
ング、つまり保持メモリACMのアドレスにの読み出し
タイミングにおいて、保持メモリACMへの書き込みを
行う。具体的には、第1図に示すように、カウンタCT
Rの出力と保持メモリ・アドレス入力レジスタAIAR
の出力を比較し、一致を検出して出力を与える比較回路
MDを設ける。
第2図では、8ビツトの場合の比較回路MDが示されて
おり、保持メモリアドレス入力レジスタAIARの出力
と、カウンタCTRの出力とが、8ビツト全てにわたっ
て一致した場合に1、It HII倍信号送出する。こ
のl# Hgg倍信号基に保持メモリACMの書き込み
許可信号WE−Hを生成する。
おり、保持メモリアドレス入力レジスタAIARの出力
と、カウンタCTRの出力とが、8ビツト全てにわたっ
て一致した場合に1、It HII倍信号送出する。こ
のl# Hgg倍信号基に保持メモリACMの書き込み
許可信号WE−Hを生成する。
第3図においては、保持メモリACMのアドレスにの内
容をデータaに変更する場合の動作が示されている。あ
らかじめ、保持メモリデータ入力レジスタAIRには、
書き込みたいデータaを、また保持メモリアドレス入力
レジスタAIARには、書き替えたいアドレスkを、そ
れぞれlフレームにわたり設定しておく。1フレーム中
のカウンタCTRの値がkになったタイミングで、比較
回路MDが一致を検出してWE−H信号を発生し、保持
メモリACMへの書き込みが行われる。
容をデータaに変更する場合の動作が示されている。あ
らかじめ、保持メモリデータ入力レジスタAIRには、
書き込みたいデータaを、また保持メモリアドレス入力
レジスタAIARには、書き替えたいアドレスkを、そ
れぞれlフレームにわたり設定しておく。1フレーム中
のカウンタCTRの値がkになったタイミングで、比較
回路MDが一致を検出してWE−H信号を発生し、保持
メモリACMへの書き込みが行われる。
このように、本実施例においては、保持メモリACMへ
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、1フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って、時分割通話路のスループットは拡大される。
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、1フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って、時分割通話路のスループットは拡大される。
本発明では、超高速のディジタル信号を交換接続する高
速ディジタル通話路に適用した場合に適用すると、通話
路の効率が格段に向上する。
速ディジタル通話路に適用した場合に適用すると、通話
路の効率が格段に向上する。
以上説明したように、本発明によれば、簡単な比較回路
を設けるだけで、1フレーム中に交換できないタイムス
ロットが生じなくなるため、通話路の効率を100%に
向上させることが可能となる。
を設けるだけで、1フレーム中に交換できないタイムス
ロットが生じなくなるため、通話路の効率を100%に
向上させることが可能となる。
第1図は本発明の一実施例を示す時分割通話路の構成図
、第2図は第1図における比較回路の詳細構成図、第3
図は第1図の動作タイムチャート、第4図は従来の時分
割通話路の構成図、第5図は第4図の動作タイムチャー
トである。 IHW:入力データハイウェイ、○HW:出力データハ
イウエイ、SPM:通話路メモリ、SIR:通話路メモ
リ入力ハイウエイ、5ADR:通話路メモリ・アドレス
レジスタ、SEL:セレクタ、AHW:保持メモリ入力
ハイウェイ、ACM:保持メモリ、AADR:保持メモ
リ・アドレスレジスタ、CTR:カウンタ、AAHW:
保持メモリ・アドレス入力ハイウェイ、AIAR:保持
メモリ・アドレス入力レジスタ、MD:比較回路。 EX−1〜8:排他的論理和ゲート、AND:論理積ゲ
ート。
、第2図は第1図における比較回路の詳細構成図、第3
図は第1図の動作タイムチャート、第4図は従来の時分
割通話路の構成図、第5図は第4図の動作タイムチャー
トである。 IHW:入力データハイウェイ、○HW:出力データハ
イウエイ、SPM:通話路メモリ、SIR:通話路メモ
リ入力ハイウエイ、5ADR:通話路メモリ・アドレス
レジスタ、SEL:セレクタ、AHW:保持メモリ入力
ハイウェイ、ACM:保持メモリ、AADR:保持メモ
リ・アドレスレジスタ、CTR:カウンタ、AAHW:
保持メモリ・アドレス入力ハイウェイ、AIAR:保持
メモリ・アドレス入力レジスタ、MD:比較回路。 EX−1〜8:排他的論理和ゲート、AND:論理積ゲ
ート。
Claims (1)
- (1)データを書き込み、かつ読み出す通話路メモリと
、該データの交換順序を決定する保持メモリと、該通話
路メモリへの書き込み順序、および該保持メモリからの
読み出し順序を指示するカウンタとを備えた時分割通話
路において、上記保持メモリの読み出しアドレスと書き
込みアドレスとを比較する比較手段を有し、該比較手段
のアドレス一致出力により、上記保持メモリの任意のア
ドレスの内容の書き替えを、該保持メモリの同一アドレ
スの読み出しタイミングに同期して行うことを特徴とす
る時分割通話路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19178085A JPS6251897A (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19178085A JPS6251897A (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6251897A true JPS6251897A (ja) | 1987-03-06 |
Family
ID=16280411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19178085A Pending JPS6251897A (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6251897A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07257594A (ja) * | 1994-03-18 | 1995-10-09 | Okura Ind Co Ltd | プラスチック製ごみ袋 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61280194A (ja) * | 1985-06-05 | 1986-12-10 | Fujitsu Ltd | 保持メモリ制御方式 |
-
1985
- 1985-08-30 JP JP19178085A patent/JPS6251897A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61280194A (ja) * | 1985-06-05 | 1986-12-10 | Fujitsu Ltd | 保持メモリ制御方式 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07257594A (ja) * | 1994-03-18 | 1995-10-09 | Okura Ind Co Ltd | プラスチック製ごみ袋 |
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