JPS6251897A - 時分割通話路 - Google Patents
時分割通話路Info
- Publication number
- JPS6251897A JPS6251897A JP19178085A JP19178085A JPS6251897A JP S6251897 A JPS6251897 A JP S6251897A JP 19178085 A JP19178085 A JP 19178085A JP 19178085 A JP19178085 A JP 19178085A JP S6251897 A JPS6251897 A JP S6251897A
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- Japan
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- holding memory
- address
- memory
- acm
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割通話路に関し、特に保持メモリを冗長
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
本発明は、時分割通話路を構成する保持メモリを冗長に
したり、保持メモリを高速動作させることなく、通話路
の効率を１００％に向上させるため、保持メモリの読み
出しアドレスと書き込みアドレスとを比較する回路を設
けて５保持メモリの内容を書き替えたいアドレスと保持
メモリの読み出しアドレスとが一致したとき、同じタイ
ミングで書き替えを行うことにより、交換できないタイ
ムスロットを皆無にした。
したり、保持メモリを高速動作させることなく、通話路
の効率を１００％に向上させるため、保持メモリの読み
出しアドレスと書き込みアドレスとを比較する回路を設
けて５保持メモリの内容を書き替えたいアドレスと保持
メモリの読み出しアドレスとが一致したとき、同じタイ
ミングで書き替えを行うことにより、交換できないタイ
ムスロットを皆無にした。
ディジタル交換機におけるディジタル通話路の基本は、
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書込み。
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書込み。
記憶、読出しができるメモリ素子により、入替えが行わ
れる。しかし、時間スイッチのみで大容量のディジタル
通話路を構成するには、動作速度に制限があるため、交
換機能を拡大してハイウェイ相互間のタイムスロットの
乗換えが必要となる。
れる。しかし、時間スイッチのみで大容量のディジタル
通話路を構成するには、動作速度に制限があるため、交
換機能を拡大してハイウェイ相互間のタイムスロットの
乗換えが必要となる。
第４図は、従来の時分割通話路の構成図である。
第４図において、ＩＨＷは入力データハイウェイ、ＳＰ
Ｍは通話路メモリ、ＯＨＷは出力データハイウェイ、Ｓ
ＩＲは通話路メモリ入力レジスタ、Ｓ○Ｒは通話路メモ
リ出力レジスタ、５ＡＤＲは通話路メモリ・アドレスレ
ジスタ、５ＥＬ−１，５ＥＬ−２はセレクタ、ＡＨＷは
保持メモリ入力ハイウエイ、ＡＩＲは保持メモリ入力レ
ジスタ、ＡＣＭは保持メモリ、ＡＡＤＲは保持メモリ・
アドレスレジスタ、ＣＴＲはカウンタ、ＡＩＡＲは保持
メモリ・アドレス入力レジスタ、ＡＡＨＷは保持メモリ
・アドレス入力ハイウェイである。また、通話路メモリ
ＳＰＭ中のＤｉ、ＤＯ，ＷＥ、ＡＤは、入出力端子であ
って、それぞれデータ入力、データ出力、ライトイネー
ブル、およびアドレス入力の各端子である。また、保持
メモリＡＣＭ中のＤＩ、Ｄｏ、ＷＥ、ＡＤは入出力端子
であり、それぞれデータ入力、データ出力、ライトイネ
ーブル、およびアドレス入力の各端子である。
Ｍは通話路メモリ、ＯＨＷは出力データハイウェイ、Ｓ
ＩＲは通話路メモリ入力レジスタ、Ｓ○Ｒは通話路メモ
リ出力レジスタ、５ＡＤＲは通話路メモリ・アドレスレ
ジスタ、５ＥＬ−１，５ＥＬ−２はセレクタ、ＡＨＷは
保持メモリ入力ハイウエイ、ＡＩＲは保持メモリ入力レ
ジスタ、ＡＣＭは保持メモリ、ＡＡＤＲは保持メモリ・
アドレスレジスタ、ＣＴＲはカウンタ、ＡＩＡＲは保持
メモリ・アドレス入力レジスタ、ＡＡＨＷは保持メモリ
・アドレス入力ハイウェイである。また、通話路メモリ
ＳＰＭ中のＤｉ、ＤＯ，ＷＥ、ＡＤは、入出力端子であ
って、それぞれデータ入力、データ出力、ライトイネー
ブル、およびアドレス入力の各端子である。また、保持
メモリＡＣＭ中のＤＩ、Ｄｏ、ＷＥ、ＡＤは入出力端子
であり、それぞれデータ入力、データ出力、ライトイネ
ーブル、およびアドレス入力の各端子である。
第５図は、第４図における保持メモリ関連のタイミング
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウエイＩＨＷ上のデータが、カウ
ンタＣＴＲの指示に基づき、通話路メモリＳＰＭに順次
書き込まれ、交換の順序を決定する保持メモリＡＣＭの
内容に基づき、通話路メモリＳＰＭの内容がランダムに
読み出され、出力データハイウェイ○ＨＷに送出される
。
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウエイＩＨＷ上のデータが、カウ
ンタＣＴＲの指示に基づき、通話路メモリＳＰＭに順次
書き込まれ、交換の順序を決定する保持メモリＡＣＭの
内容に基づき、通話路メモリＳＰＭの内容がランダムに
読み出され、出力データハイウェイ○ＨＷに送出される
。
次に、第４図および第５図を用いて、交換の順序を決定
する保持メモリＡＣＭの動作原理を説明する。
する保持メモリＡＣＭの動作原理を説明する。
保持メモリＡＣＭのアドレスｉには、出力データハイウ
ェイＯＨＷのタイムスロット番号ｉに交換接続したいデ
ータのある通話路メモリＳＰＭのアドレスが保存されて
いる。カウンタＣＴＲの出力は、セレクタ５ＥＬ−２で
選択された後、保持メモリ・アドレスレジスタＡＡＤＲ
にラッチされ。
ェイＯＨＷのタイムスロット番号ｉに交換接続したいデ
ータのある通話路メモリＳＰＭのアドレスが保存されて
いる。カウンタＣＴＲの出力は、セレクタ５ＥＬ−２で
選択された後、保持メモリ・アドレスレジスタＡＡＤＲ
にラッチされ。
この保持メモリ・アドレスレジスタＡＡＤＲの内容に基
づき、保持メモリＡＣＭの内容は順次読み出される。ま
た、通話路の交換の順序を変更したい場合には、第５図
に示すように、カウンタＣＴＲの値のｔｚ Ｏｎのタイ
ムスロットを使用せず、保持メモリ・アドレス入力ハイ
ウェイＡＡＨＷより保持メモリの変更したいアドレスを
入力し、保持メモリ・アドレス入力レジスタＡＩＡＲに
ラッチし、さらにセレクタ５ＥＬ−２で第５図のタイミ
ングにより選択し、保持メモリ・アドレスレジスタＡＡ
ＤＲにラッチし、また変更したい保持メモリＡＣＭの内
容は、保持メモリ入力ハイウェイＡＨＷより保持メモリ
入力レジスタＡＩＲにラッチする。
づき、保持メモリＡＣＭの内容は順次読み出される。ま
た、通話路の交換の順序を変更したい場合には、第５図
に示すように、カウンタＣＴＲの値のｔｚ Ｏｎのタイ
ムスロットを使用せず、保持メモリ・アドレス入力ハイ
ウェイＡＡＨＷより保持メモリの変更したいアドレスを
入力し、保持メモリ・アドレス入力レジスタＡＩＡＲに
ラッチし、さらにセレクタ５ＥＬ−２で第５図のタイミ
ングにより選択し、保持メモリ・アドレスレジスタＡＡ
ＤＲにラッチし、また変更したい保持メモリＡＣＭの内
容は、保持メモリ入力ハイウェイＡＨＷより保持メモリ
入力レジスタＡＩＲにラッチする。
さらに、第５図のタイミングでライトイネーブル信号Ｗ
Ｅ−Ｈを入力し、保持メモリＡＣＭの内容の変更を行う
。保持メモリＡＣＭの変更は、入出力データハイウェイ
の１フレームに１回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
ＷＥ−ＨをＨレベルにすることにより、変更は行われな
い。
Ｅ−Ｈを入力し、保持メモリＡＣＭの内容の変更を行う
。保持メモリＡＣＭの変更は、入出力データハイウェイ
の１フレームに１回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
ＷＥ−ＨをＨレベルにすることにより、変更は行われな
い。
このように、任意のタイムスロットを使用して保持メモ
リＡＣＭの内容の書き替えを行うことができるが（ここ
では、タイムスロットＩｔ ＯＪｊを用いる）、シかし
、第４図の構成を用いる場合、タイムスロットの０′”
は、保持メモリＡＣＭの書き替えを行うため、交換接続
が行えない。つまり、第５図に示すカウンタＣＴＲの値
が＃ ＯＨのタイミングでは、セレクタ５ＥＬ−２を切
換えることによりアドレス入力レジスタＡＡ Ｉ Ｒの
アドレスにあるいはＱがアドレスレジスタＡＡＤＲにラ
ッチされ、保持メモリＡＣＭの内容が変更されるので、
そのタイミングでは、保持メモリＡＣＭのデータ出力端
子ＤＯから通話路メモリＳＰＭにアドレスを送出できず
、従って、タイムスロットの入替えはできない。そこで
、従来、この対策として、保持メモリＡＣＭの動作速度
を２倍に上げ、１タイムスロツトの前半で読み出しを行
い、後半で必要ならば書き込みを行う方法が考えられて
いるが。
リＡＣＭの内容の書き替えを行うことができるが（ここ
では、タイムスロットＩｔ ＯＪｊを用いる）、シかし
、第４図の構成を用いる場合、タイムスロットの０′”
は、保持メモリＡＣＭの書き替えを行うため、交換接続
が行えない。つまり、第５図に示すカウンタＣＴＲの値
が＃ ＯＨのタイミングでは、セレクタ５ＥＬ−２を切
換えることによりアドレス入力レジスタＡＡ Ｉ Ｒの
アドレスにあるいはＱがアドレスレジスタＡＡＤＲにラ
ッチされ、保持メモリＡＣＭの内容が変更されるので、
そのタイミングでは、保持メモリＡＣＭのデータ出力端
子ＤＯから通話路メモリＳＰＭにアドレスを送出できず
、従って、タイムスロットの入替えはできない。そこで
、従来、この対策として、保持メモリＡＣＭの動作速度
を２倍に上げ、１タイムスロツトの前半で読み出しを行
い、後半で必要ならば書き込みを行う方法が考えられて
いるが。
保持メモリＡＣＭの高速動作が必要となる。
本発明の目的は、このような従来の問題を解決し、保持
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を１００％にすることが
できる時分割通話路を提供することにある。
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を１００％にすることが
できる時分割通話路を提供することにある。
上記目的を達成するため、本発明の時分割通話路は、デ
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。
本発明では、１フレーム内に交換できないタイムスロッ
トを持ったり、高速で読み書きしたりせずに、保持メモ
リＡＣＭの書き替えたいアドレスと保持メモリＡＣＭの
読み出しアドレスを比較する回路を設けることにより、
保持メモリＡＣＭの書き込みタイミングを書き込みたい
アドレスの読み出しタイミングに同期して行い、全ての
カウンタＣＴＲの値でタイムスロットの交換を可能にし
て、１００％の効率を実現する。
トを持ったり、高速で読み書きしたりせずに、保持メモ
リＡＣＭの書き替えたいアドレスと保持メモリＡＣＭの
読み出しアドレスを比較する回路を設けることにより、
保持メモリＡＣＭの書き込みタイミングを書き込みたい
アドレスの読み出しタイミングに同期して行い、全ての
カウンタＣＴＲの値でタイムスロットの交換を可能にし
て、１００％の効率を実現する。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は５本発明の一実施例を示す時分割通話路の構成
図である。第１図において、第４図と異なる点は、比較
回路ＭＤを設け、保持メモリＡＣＭのライトイネーブル
端子ＷＥ−Ｈへの入力を上記比較回路ＭＤの出力とする
ことである。
図である。第１図において、第４図と異なる点は、比較
回路ＭＤを設け、保持メモリＡＣＭのライトイネーブル
端子ＷＥ−Ｈへの入力を上記比較回路ＭＤの出力とする
ことである。
この比較回路ＭＤへの入力は、内容変更のためのアドレ
ス入力レジスタＡＩＡＲの出力とカウンタＣＴＲの出力
が接続される。その他の記号は、第４図に示した記号を
同じであり、構成も変わらない。なお、従来、保持メモ
リＡＣＭに設けられていたセレクタ５ＥＬ−２は除去さ
れる。
ス入力レジスタＡＩＡＲの出力とカウンタＣＴＲの出力
が接続される。その他の記号は、第４図に示した記号を
同じであり、構成も変わらない。なお、従来、保持メモ
リＡＣＭに設けられていたセレクタ５ＥＬ−２は除去さ
れる。
第２図は、第１図における比較回路の一例を示す構成図
である。ここでは、８ビツトの場合の比較回路を示して
おり、ＥＸ−１〜ＥＸ−８は排他的論理和ゲート、ＡＮ
Ｄ−１は論理積ゲートである。
である。ここでは、８ビツトの場合の比較回路を示して
おり、ＥＸ−１〜ＥＸ−８は排他的論理和ゲート、ＡＮ
Ｄ−１は論理積ゲートである。
第３図は、第１図において、保持メモリＡＣＭのアドレ
スｋにデータａを書き込む場合の動作タイムチャートで
ある。第１図、第２図の動作を。
スｋにデータａを書き込む場合の動作タイムチャートで
ある。第１図、第２図の動作を。
第３図のタイムチャートにより説明する。
通常では、保持メモリＡＣＭの内容を変更する場合、１
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリＡＣＭの内容変更のために用いたが
１本発明では、内容を変更するアドレスとカウンタＣＴ
Ｒの値が一致したときに保持メモリＡＣＭへの書き替え
を行うことにより、交換動作と保持メモリＡＣＭの内容
書き替え動作とを両方同時に行えるようにする。すなわ
ち、保持メモリＡＣＭのアドレスにの内容にａデータａ
を書き込む場合、カウンタＣＴＲの値がｋになるタイミ
ング、つまり保持メモリＡＣＭのアドレスにの読み出し
タイミングにおいて、保持メモリＡＣＭへの書き込みを
行う。具体的には、第１図に示すように、カウンタＣＴ
Ｒの出力と保持メモリ・アドレス入力レジスタＡＩＡＲ
の出力を比較し、一致を検出して出力を与える比較回路
ＭＤを設ける。
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリＡＣＭの内容変更のために用いたが
１本発明では、内容を変更するアドレスとカウンタＣＴ
Ｒの値が一致したときに保持メモリＡＣＭへの書き替え
を行うことにより、交換動作と保持メモリＡＣＭの内容
書き替え動作とを両方同時に行えるようにする。すなわ
ち、保持メモリＡＣＭのアドレスにの内容にａデータａ
を書き込む場合、カウンタＣＴＲの値がｋになるタイミ
ング、つまり保持メモリＡＣＭのアドレスにの読み出し
タイミングにおいて、保持メモリＡＣＭへの書き込みを
行う。具体的には、第１図に示すように、カウンタＣＴ
Ｒの出力と保持メモリ・アドレス入力レジスタＡＩＡＲ
の出力を比較し、一致を検出して出力を与える比較回路
ＭＤを設ける。
第２図では、８ビツトの場合の比較回路ＭＤが示されて
おり、保持メモリアドレス入力レジスタＡＩＡＲの出力
と、カウンタＣＴＲの出力とが、８ビツト全てにわたっ
て一致した場合に１、Ｉｔ ＨＩＩ倍信号送出する。こ
のｌ＃ Ｈｇｇ倍信号基に保持メモリＡＣＭの書き込み
許可信号ＷＥ−Ｈを生成する。
おり、保持メモリアドレス入力レジスタＡＩＡＲの出力
と、カウンタＣＴＲの出力とが、８ビツト全てにわたっ
て一致した場合に１、Ｉｔ ＨＩＩ倍信号送出する。こ
のｌ＃ Ｈｇｇ倍信号基に保持メモリＡＣＭの書き込み
許可信号ＷＥ−Ｈを生成する。
第３図においては、保持メモリＡＣＭのアドレスにの内
容をデータａに変更する場合の動作が示されている。あ
らかじめ、保持メモリデータ入力レジスタＡＩＲには、
書き込みたいデータａを、また保持メモリアドレス入力
レジスタＡＩＡＲには、書き替えたいアドレスｋを、そ
れぞれｌフレームにわたり設定しておく。１フレーム中
のカウンタＣＴＲの値がｋになったタイミングで、比較
回路ＭＤが一致を検出してＷＥ−Ｈ信号を発生し、保持
メモリＡＣＭへの書き込みが行われる。
容をデータａに変更する場合の動作が示されている。あ
らかじめ、保持メモリデータ入力レジスタＡＩＲには、
書き込みたいデータａを、また保持メモリアドレス入力
レジスタＡＩＡＲには、書き替えたいアドレスｋを、そ
れぞれｌフレームにわたり設定しておく。１フレーム中
のカウンタＣＴＲの値がｋになったタイミングで、比較
回路ＭＤが一致を検出してＷＥ−Ｈ信号を発生し、保持
メモリＡＣＭへの書き込みが行われる。
このように、本実施例においては、保持メモリＡＣＭへ
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、１フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って、時分割通話路のスループットは拡大される。
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、１フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って、時分割通話路のスループットは拡大される。
本発明では、超高速のディジタル信号を交換接続する高
速ディジタル通話路に適用した場合に適用すると、通話
路の効率が格段に向上する。
速ディジタル通話路に適用した場合に適用すると、通話
路の効率が格段に向上する。
以上説明したように、本発明によれば、簡単な比較回路
を設けるだけで、１フレーム中に交換できないタイムス
ロットが生じなくなるため、通話路の効率を１００％に
向上させることが可能となる。
を設けるだけで、１フレーム中に交換できないタイムス
ロットが生じなくなるため、通話路の効率を１００％に
向上させることが可能となる。
第１図は本発明の一実施例を示す時分割通話路の構成図
、第２図は第１図における比較回路の詳細構成図、第３
図は第１図の動作タイムチャート、第４図は従来の時分
割通話路の構成図、第５図は第４図の動作タイムチャー
トである。 ＩＨＷ：入力データハイウェイ、○ＨＷ：出力データハ
イウエイ、ＳＰＭ：通話路メモリ、ＳＩＲ：通話路メモ
リ入力ハイウエイ、５ＡＤＲ：通話路メモリ・アドレス
レジスタ、ＳＥＬ：セレクタ、ＡＨＷ：保持メモリ入力
ハイウェイ、ＡＣＭ：保持メモリ、ＡＡＤＲ：保持メモ
リ・アドレスレジスタ、ＣＴＲ：カウンタ、ＡＡＨＷ：
保持メモリ・アドレス入力ハイウェイ、ＡＩＡＲ：保持
メモリ・アドレス入力レジスタ、ＭＤ：比較回路。 ＥＸ−１〜８：排他的論理和ゲート、ＡＮＤ：論理積ゲ
ート。
、第２図は第１図における比較回路の詳細構成図、第３
図は第１図の動作タイムチャート、第４図は従来の時分
割通話路の構成図、第５図は第４図の動作タイムチャー
トである。 ＩＨＷ：入力データハイウェイ、○ＨＷ：出力データハ
イウエイ、ＳＰＭ：通話路メモリ、ＳＩＲ：通話路メモ
リ入力ハイウエイ、５ＡＤＲ：通話路メモリ・アドレス
レジスタ、ＳＥＬ：セレクタ、ＡＨＷ：保持メモリ入力
ハイウェイ、ＡＣＭ：保持メモリ、ＡＡＤＲ：保持メモ
リ・アドレスレジスタ、ＣＴＲ：カウンタ、ＡＡＨＷ：
保持メモリ・アドレス入力ハイウェイ、ＡＩＡＲ：保持
メモリ・アドレス入力レジスタ、ＭＤ：比較回路。 ＥＸ−１〜８：排他的論理和ゲート、ＡＮＤ：論理積ゲ
ート。
Claims (1)
- （１）データを書き込み、かつ読み出す通話路メモリと
、該データの交換順序を決定する保持メモリと、該通話
路メモリへの書き込み順序、および該保持メモリからの
読み出し順序を指示するカウンタとを備えた時分割通話
路において、上記保持メモリの読み出しアドレスと書き
込みアドレスとを比較する比較手段を有し、該比較手段
のアドレス一致出力により、上記保持メモリの任意のア
ドレスの内容の書き替えを、該保持メモリの同一アドレ
スの読み出しタイミングに同期して行うことを特徴とす
る時分割通話路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19178085A JPS6251897A (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19178085A JPS6251897A (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251897A true JPS6251897A (ja) | 1987-03-06 |
Family
ID=16280411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19178085A Pending JPS6251897A (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07257594A (ja) * | 1994-03-18 | 1995-10-09 | Okura Ind Co Ltd | プラスチック製ごみ袋 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280194A (ja) * | 1985-06-05 | 1986-12-10 | Fujitsu Ltd | 保持メモリ制御方式 |
-
1985
- 1985-08-30 JP JP19178085A patent/JPS6251897A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280194A (ja) * | 1985-06-05 | 1986-12-10 | Fujitsu Ltd | 保持メモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07257594A (ja) * | 1994-03-18 | 1995-10-09 | Okura Ind Co Ltd | プラスチック製ごみ袋 |
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