JPH11113078A - Time multiplex switch - Google Patents
Time multiplex switchInfo
- Publication number
- JPH11113078A JPH11113078A JP9275822A JP27582297A JPH11113078A JP H11113078 A JPH11113078 A JP H11113078A JP 9275822 A JP9275822 A JP 9275822A JP 27582297 A JP27582297 A JP 27582297A JP H11113078 A JPH11113078 A JP H11113078A
- Authority
- JP
- Japan
- Prior art keywords
- call
- data
- call data
- memory
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13167—Redundant apparatus
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デジタル交換機の
時間多重スイッチに関し、特に、複数のタイムスロット
を必要とするＩＳＤＮ端末及び通常の電話端末が収容さ
れる大規模な局用交換機に用いられる時間多重スイッチ
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time multiplex switch for a digital exchange, and more particularly to a time multiplex switch used for a large-scale office exchange accommodating an ISDN terminal requiring a plurality of time slots and an ordinary telephone terminal. Related to multiple switches.
【０００２】[0002]
【従来の技術】従来より、デジタル交換機においては、
１つの通話パスが時分割多重されたデジタル信号（ＰＣ
Ｍ信号）のままで時間的に交換が行われている。2. Description of the Related Art Conventionally, in digital exchanges,
One signal path is time-division multiplexed digital signal (PC
(M signal) is exchanged temporally.
【０００３】また、デジタル交換機におけるデータハイ
ウェイは、タイムスロットの入力機能を有する時間多重
スイッチとよばれる半導体装置からなり、情報ビット列
群の書き込み、記憶及び読み出しを行うことができるメ
モリ素子によりその情報の入れ換えが行われている。A data highway in a digital exchange is composed of a semiconductor device called a time multiplex switch having a function of inputting a time slot, and a memory element capable of writing, storing, and reading out a group of information bits stores the information. The replacement has been made.
【０００４】上述した時間多重スイッチは、データハイ
ウェイ上にてデジタル符号化された情報が格納される通
話メモリ（Speech Path Memory：以下、ＳＰＭと称す
る）と、ＳＰＭの書き込み番地を指定する順次書き込み
アドレスカウンタと、ＳＰＭの読み出し番地を指定する
制御メモリ（Speech Path Controll Memory：以下、Ｃ
ＴＬＭと称する）と、順次読み出しアドレスカウンタと
から構成されており、その構成から、シングルバッファ
型式とダブルバッファ型式との２つの型式が用いられて
いる。The above-described time multiplexing switch includes a speech memory (Speech Path Memory: hereinafter referred to as SPM) in which digitally encoded information is stored on a data highway, and a sequential write address for designating a write address of the SPM. A counter and a control memory (Speech Path Control Memory) for designating an SPM read address
TLM) and a sequential read address counter, and from that configuration, two types, a single buffer type and a double buffer type, are used.
【０００５】以下に、上述した時間多重スイッチについ
て、シングルバッファ型式とダブルバッファ型式とに分
けて詳細に説明する。Hereinafter, the above-described time multiplex switch will be described in detail for a single buffer type and a double buffer type.
【０００６】図５は、従来のシングルバッファ型式の時
間多重スイッチの一例を示す図であり、（ａ）は構成を
示すブロック図、（ｂ）は動作を説明するための図であ
り、「デジタル交換の基礎用語」〔第７版〕電気通信協
会４４〜４５頁に記載されているものである。FIGS. 5A and 5B are diagrams showing an example of a conventional single-buffer type time multiplexing switch. FIG. 5A is a block diagram showing the configuration, and FIG. 5B is a diagram for explaining the operation. Basic Terms of Exchange "[7th edition] Telecommunications Association, pp. 44-45.
【０００７】本従来例は図５に示すように、デジタル符
号化された情報が格納されるＳＰＭ２と、ＳＰＭ２に通
話データを格納するための順次書き込みアドレスを発生
する順次書き込みアドレスカウンタ４と、ＳＰＭ２に格
納された通話データを読み出すための読み出しアドレス
を指定するＣＴＬＭ３と、ＣＴＬＭ３に対して順次読み
出しアドレスを発生する順次読み出しアドレスカウンタ
５とから構成されている。In this conventional example, as shown in FIG. 5, an SPM 2 in which digitally encoded information is stored, a sequential write address counter 4 for generating a sequential write address for storing speech data in the SPM 2, and an SPM 2 And a sequential read address counter 5 for sequentially generating a read address for the CTLM 3.
【０００８】以下に、上記のように構成されたシングル
バッファ型式の時間多重スイッチの動作について説明す
る。The operation of the single-buffer time multiplex switch configured as described above will be described below.
【０００９】ＳＰＭ２のデータ入力端子ＤＩＮには通話
データが供給される。この通話データはｎチャネル多重
のデータハイウェイ上に存在し、１フレームが繰り返し
周期１２５μｓで、ｎチャネル分（１チャネルは通常９
ビット（８ビット＋パリティビット））のデータが多重
され、かつ直列のデータであり、入力端子Ｗａｄｄに供
給される順次書き込みアドレスカウンタ４の出力信号に
応答して、順次アドレス１〜ｎに対応する順番でＳＰＭ
２に書き込まれる。[0009] Communication data is supplied to a data input terminal DIN of the SPM 2. This call data exists on an n-channel multiplexed data highway, and one frame has a repetition period of 125 μs and is equivalent to n channels (one channel is usually 9 channels).
Bit (8 bits + parity bit)) is multiplexed and serial data, and sequentially corresponds to addresses 1 to n in response to the output signal of the sequential write address counter 4 supplied to the input terminal Wadd. SPM in order
2 is written.
【００１０】ＣＴＬＭ３には、順次読み出しアドレスカ
ウンタ５から入力端子Ｒａｄｄに供給される読み出しア
ドレスに応答して、入力タイムスロットと出力タイムス
ロットとの所定の接続関係のデータがＣＰＵ等によりデ
ータ入力端子ＤＩＮに供給され、所定のアドレスが入力
端子Ｗａｄｄに供給されてその指定するメモリ領域に予
め書き込まれている。In response to the read address sequentially supplied from the read address counter 5 to the input terminal Radd, the data of a predetermined connection relationship between the input time slot and the output time slot is stored in the CTLM 3 by the CPU or the like by the data input terminal DIN. , And a predetermined address is supplied to the input terminal Wadd and written in the specified memory area in advance.
【００１１】このＣＴＬＭ３の内容で指定されたアドレ
スがＳＰＭ２の入力端子Ｒａｄｄに供給される。このと
き、ＳＰＭ２には、先に順次書き込みアドレスカウンタ
４によって指定されたアドレスのメモリ領域に一旦格納
されているｎチャネルそれぞれの通話データが存在して
おり、これらの通話データが上述の入力端子Ｒａｄｄに
供給されたＣＴＬＭ３からのアドレス指定に従って読み
出し端子ＤＯＵＴから出力側ハイウェイに読み出される
ので、通話データの順序が入れ換えられることになり、
入力ｎチャネルと出力ｎチャネルとの時間軸上のスイッ
チングが実行されることになる。The address specified by the contents of the CTLM3 is supplied to the input terminal Radd of the SPM2. At this time, the SPM 2 contains the call data of each of the n channels temporarily stored in the memory area of the address sequentially specified by the write address counter 4 in advance, and these call data are stored in the input terminal Radd. Is read from the read terminal DOUT to the output side highway in accordance with the address designation from the CTLM3 supplied to the terminal, so that the order of the call data is changed,
Switching on the time axis between the input n-channel and the output n-channel is executed.
【００１２】図５（ｂ）を参照すると、まず、順次書き
込みアドレスカウンタ４から出力された書き込みアドレ
スに従って、通話データがＳＰＭ２内に書き込まれる。Referring to FIG. 5B, first, the call data is written into the SPM 2 in accordance with the write addresses sequentially output from the write address counter 4.
【００１３】一方、ＣＴＬＭ３から出力される読み出し
アドレスに従って、ＳＰＭ２に書き込まれている通話デ
ータが読み出される。On the other hand, the call data written in the SPM 2 is read according to the read address output from the CTLM 3.
【００１４】上述したＳＰＭ２への通話データの書き込
みとＳＰＭ２からの通話データの読み出しとは、最大で
１タイムスロット分だけずれて行われ、また、ＳＰＭ２
からの通話データの読み出しは、ＣＴＬＭ３から出力さ
れる読み出しアドレスに従ってランダムに行われるの
で、通話データの遅延時間は最大で１フレーム分の１２
５μｓとなる。The above-described writing of the call data into the SPM 2 and the reading of the call data from the SPM 2 are performed with a shift of at most one time slot.
Is read at random according to the read address output from the CTLM3, so that the delay time of the call data is up to 12 frames / frame.
5 μs.
【００１５】図６は、従来のダブルバッファ型式の時間
多重スイッチの一例を示す図であり、（ａ）は構成を示
すブロック図、（ｂ）は動作を説明するための図であ
り、「デジタル交換の基礎用語」〔第７版〕電気通信協
会４４〜４５頁に記載されているものである。FIGS. 6A and 6B are diagrams showing an example of a conventional double-buffer type time multiplexing switch. FIG. 6A is a block diagram showing the configuration, and FIG. 6B is a diagram for explaining the operation. Basic Terms of Exchange "[7th edition] Telecommunications Association, pp. 44-45.
【００１６】本従来例は図６に示すように、図５に示し
たシングルバッファ型式のものに比べて、２つのＳＰＭ
２ａ，２ｂが設けられ、さらに、それらの出力にＳＰＭ
２ａ，２ｂから読み出されたデータをタイムスロット単
位で選択的に出力するマルチプレクサ６が接続されてい
る点が異なっており、データハイウェイからの通話デー
タはＳＰＭ２ａ，２ｂのデータ入力端子ＤＩＮにそれぞ
れ供給され、順次書き込みアドレスカウンタ４からのア
ドレスデータは入力端子Ｗａｄｄに、フレーム切り換え
データ（１２５μｓ）がＷ／Ｒに（ＳＰＭ２ｂには極性
反転されて）それぞれ供給されている。さらに、マルチ
プレクサ６には、その制御信号としてフレーム切り換え
データが供給されている。As shown in FIG. 6, this conventional example has two SPMs compared to the single buffer type shown in FIG.
2a and 2b are provided, and the SPM
The difference is that a multiplexer 6 for selectively outputting the data read from the memory 2a and 2b in units of time slots is connected, and the communication data from the data highway is supplied to the data input terminals DIN of the SPMs 2a and 2b, respectively. The address data from the write address counter 4 is sequentially supplied to the input terminal Wadd, and the frame switching data (125 μs) is supplied to the W / R (the polarity is inverted for the SPM 2b). Further, the multiplexer 6 is supplied with frame switching data as a control signal.
【００１７】以下に、上記のように構成されたダブルバ
ッファ型式の時間多重スイッチの動作について説明す
る。The operation of the double buffer type time multiplex switch configured as described above will be described below.
【００１８】図６（ｂ）に示すように、本形態において
は、ＳＰＭ２ａ，２ｂにおける通話データの書き込みと
読み出しとが交互に切り換えられる。つまり、ｎフレー
ムにおいては、ＳＰＭ２ｂにはｎフレームの通話データ
Ａ1〜Ｄ1が書き込まれており、この通話データは次のｎ
＋１フレームまで保持される。As shown in FIG. 6B, in the present embodiment, writing and reading of call data in the SPMs 2a and 2b are alternately switched. That is, in the n frames, the communication data A 1 to D 1 of the n frames are written in the SPM 2 b, and this communication data is
It is held up to +1 frame.
【００１９】一方、このｎフレームにおいては、ＳＰＭ
２ｂに対する通話データの書き込み動作と平行して、Ｓ
ＰＭ２ａからの通話データの読み出し動作が行われる。
この場合、ｎ−１フレームにてＳＰＭ２ａに書き込まれ
た通話データＡ0〜Ｄ0が読み出されている。On the other hand, in this n frame, the SPM
In parallel with the operation of writing the call data to 2b, S
The operation of reading the call data from the PM 2a is performed.
In this case, call data A 0 to D 0 written in SPM2a at n-1 frame is read.
【００２０】上述したように、２つのＳＰＭ２ａ，２ｂ
を用いて通話データの書き込み及び読み出しを交互に繰
り返し行うことにより、１フレーム内でＳＰＭ１フレー
ム分の通話データが全て読み出されることになり、次の
フレームにずれ込むことがない。つまり、ハード的にＴ
ＳＳＩ（Time Slot Sequence Integrity：フレーム間の
時間順序保存）が確保されている。As described above, the two SPMs 2a and 2b
, The writing and reading of the call data are alternately and repeatedly performed, so that all the call data for one frame of SPM is read in one frame, and there is no shift to the next frame. In other words, T
SSI (Time Slot Sequence Integrity: preservation of time order between frames) is ensured.
【００２１】[0021]
【発明が解決しようとする課題】しかしながら、上述し
たような従来の時間多重スイッチにおいては、以下に記
載するような問題点がある。However, the conventional time multiplexing switch as described above has the following problems.
【００２２】（１）従来のシングルバッファ型式の多重
スイッチにおいて 通話データの遅延時間は最大で１フレーム分と短いもの
であるが、ＳＰＭからの通話データの読み出しは、ＣＴ
ＬＭから出力される読み出しアドレスに従ってランダム
に行わているため、フレーム間におけるＴＳＳＩを保つ
ことができなくなる虞れがある。(1) In a conventional single-buffer type multiplex switch, the delay time of speech data is as short as one frame at the maximum, but the speech data is read from the SPM by CT.
Since the random access is performed according to the read address output from the LM, the TSSI between frames may not be maintained.
【００２３】具体的には、図５（ｂ）に示すものにおい
て、Ａ1〜Ｄ1からなるフレームのＳＰＭに対する書き込
み及び読み出しを行う場合、例えばＳＰＭからＣ1を読
み出そうとした際に、Ｃ1がまだＳＰＭに書き込まれて
いないと、その前のフレーム（前回にＳＰＭに書き込ま
れた）のＣ0が読み出されてしまういう現象が生じる。Specifically, in the case shown in FIG. 5B, when writing and reading of the frame consisting of A 1 to D 1 to and from the SPM, for example, when reading C 1 from the SPM, If not written in C 1 still SPM, phenomenon occurs say that C 0 will be read in the previous frame (written in SPM last time).
【００２４】そのため、ＳＰＭに書き込まれたフレーム
順に通話データを読み出すことができなくなる虞れがあ
る。For this reason, there is a possibility that call data cannot be read out in the order of frames written in the SPM.
【００２５】これは、音声を通話データとする電話回線
においては大きな支障はないが、データ伝送等において
は、伝送されるフレームの順番を保証する必要があるた
め、誤ったデータが伝送されてしまう虞れがある。This does not cause a great problem in a telephone line using voice as communication data, but in data transmission or the like, erroneous data is transmitted because the order of transmitted frames must be guaranteed. There is a fear.
【００２６】（２）従来のダブルバッファ型式の多重ス
イッチにおいて ２つのＳＰＭを用いて通話データの書き込み及び読み出
しを交互に繰り返し行うことにより、１フレーム内でＳ
ＰＭ１フレーム分の通話データを全て読み出しているた
め、フレーム間におけるＴＳＳＩを保つことはできる
が、通話データは１度ＳＰＭ内に格納され、その前に書
き込まれたフレームの通話データの読み出しが終了して
からＳＰＭから読み出されるため、通話データの遅延時
間は少なくとも１フレーム分、最大で２フレーム分とシ
ングルバッファ型式の２倍となってしまうという問題点
がある。(2) In a conventional double-buffer type multiplex switch, writing and reading of call data are alternately repeated using two SPMs, so that S
Since all communication data for one frame of PM is read, the TSSI between frames can be maintained, but the communication data is stored once in the SPM, and the reading of the communication data of the previously written frame is completed. Since the data is read from the SPM later, there is a problem that the delay time of the communication data is at least one frame and at most two frames, which is twice that of the single buffer type.
【００２７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、フレーム間
のＴＳＳＩを保ちながらも通話データのスイッチングの
遅延時間を短縮させることができる時間多重スイッチを
提供することを目的とする。The present invention has been made in view of the above-mentioned problems of the conventional technology, and has been made in consideration of the above-described problem, and can reduce the switching data switching delay time while maintaining the TSSI between frames. It is an object to provide a multiplex switch.
【００２８】[0028]
【課題を解決するための手段】上記目的を達成するため
に本発明は、データハイウェイ上にてデジタル符号化さ
れた通話データが格納される２つの通話メモリと、該通
話メモリに前記通話データを格納するための書き込みア
ドレスを指定する順次書き込みアドレスカウンタと、前
記通話メモリに格納された通話データを読み出すための
読み出しアドレスを指定する制御メモリとを有し、前記
通話データのフレーム毎に前記２つの通話メモリに対し
て交互に前記通話データの書き込み及び読み出しを行う
時間多重スイッチにおいて、予め決められた選択条件が
入力された場合に、前記通話データの書き込み及び読み
出しを行う通話メモリを２つの通話メモリのうちいずれ
か一方に指定する選択制御ビットを有することを特徴と
する。In order to achieve the above object, the present invention provides two call memories for storing call data digitally encoded on a data highway, and stores the call data in the call memory. A sequential write address counter for designating a write address for storage; and a control memory for designating a read address for reading the call data stored in the call memory. In a time multiplexing switch for alternately writing and reading the call data to and from the call memory, when a predetermined selection condition is input, the call memory for writing and reading the call data is replaced with two call memories. And a selection control bit for designating any one of them.
【００２９】また、前記選択条件が入力されなくなった
場合、再び、前記通話データのフレーム毎に前記２つの
通話メモリに対して交互に前記通話データの書き込み及
び読み出しを行うことを特徴とする。Further, when the selection condition is no longer input, the writing and reading of the call data are alternately performed on the two call memories for each frame of the call data.
【００３０】また、前記２つの通話メモリから読み出さ
れた通話データをタイムスロット単位で選択的に出力す
るマルチプレクサを有することを特徴とする。Further, the present invention is characterized in that it has a multiplexer for selectively outputting call data read from the two call memories in units of time slots.
【００３１】また、前記選択条件は、前記通話データが
予め決められたデータである場合のみに入力されること
を特徴とする。Further, the selection condition is input only when the call data is predetermined data.
【００３２】また、前記選択条件は、前記通話データの
１タイムスロット毎に付加されていることを特徴とす
る。Further, the selection condition is added for each time slot of the call data.
【００３３】また、前記選択制御ビットにて前記２つの
通話メモリに対する通話データの書き込み制御が行わ
れ、前記制御メモリにて前記２つの通話メモリからの通
話データの読み出し制御が行われることを特徴とする。Further, writing control of call data to the two call memories is performed by the selection control bit, and reading control of call data from the two call memories is performed by the control memory. I do.
【００３４】また、データハイウェイ上にてデジタル符
号化された通話データが格納される２つの通話メモリ
と、該通話メモリに前記通話データを格納するための書
き込みアドレスを指定する順次書き込みアドレスカウン
タと、前記通話メモリに格納された通話データを読み出
すための読み出しアドレスを指定する制御メモリとを有
し、前記通話データのフレーム毎に前記２つの通話メモ
リに対して交互に前記通話データの書き込み及び読み出
しを行う時間多重スイッチにおいて、前記通話メモリに
対する通話データの書き込み及び読み出し制御を行うと
ともに、予め決められた選択条件が入力された場合に、
前記通話データの書き込み及び読み出しを行う通話メモ
リを２つの通話メモリのうちいずれか一方に指定する選
択制御ビットを保持する選択制御メモリを有することを
特徴とする。Also, two call memories for storing call data digitally encoded on the data highway, a sequential write address counter for designating a write address for storing the call data in the call memory, And a control memory for designating a read address for reading the call data stored in the call memory, and alternately writing and reading the call data to and from the two call memories for each frame of the call data. In the time multiplexing switch to perform, while controlling the writing and reading of call data to the call memory, when a predetermined selection condition is input,
The communication apparatus further comprises a selection control memory for holding a selection control bit for designating one of two communication memories as a communication memory for writing and reading the communication data.
【００３５】（作用）上記のように構成された本発明に
おいては、選択制御ビットに予め決められた選択条件が
入力された場合は、２つの通話メモリのうち、いずれか
一方の通話メモリのみに対して通話データの書き込み及
び読み出しが行われ（シングルバッファ動作）、それ以
外の場合は、通話データのフレーム毎に２つの通話メモ
リに対して交互に通話データの書き込み及び読み出しが
行われる（ダブルバッファ動作）。(Operation) In the present invention configured as described above, when a predetermined selection condition is input to the selection control bit, only one of the two call memories is used. On the other hand, writing and reading of call data are performed (single buffer operation). In other cases, writing and reading of call data are alternately performed on two call memories for each frame of the call data (double buffer). motion).
【００３６】このように、選択制御メモリに入力される
選択条件にしたがって、シングルバッファ型式の時間多
重スイッチとして動作したり、ダブルバッファ型式の時
間多重スイッチとして動作したりするので、通話データ
が音声等の伝送される順番が問われないものである場合
のみに、上記選択条件を入力すれば、フレーム間のＴＳ
ＳＩを保つことが要求されるものにおいてＴＳＳＩを保
ちながらも全体の通話データの遅延時間が短縮される。As described above, according to the selection condition input to the selection control memory, the operation as a single buffer type time multiplex switch or the operation as a double buffer type time multiplex switch is performed. If the above selection condition is input only when the transmission order of the
The delay time of the entire communication data can be reduced while maintaining the TSSI in a case where the SI is required to be maintained.
【００３７】[0037]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３８】（第１の実施の形態）図１は、本発明の時
間多重スイッチの第１の実施の形態を示す図である。(First Embodiment) FIG. 1 is a diagram showing a time multiplex switch according to a first embodiment of the present invention.
【００３９】本形態は図１に示すように、データハイウ
ェイ上にてデジタル符号化された情報が格納されるＳＰ
Ｍ２ａ，２ｂと、ＳＰＭ２ａ，２ｂに通話データを格納
するための書き込みアドレスを発生する順次書き込みア
ドレスカウンタ４と、ＳＰＭ２ａ，２ｂに格納された通
話データを読み出すための読み出しアドレスを指定する
ＣＴＬＭ３と、ＣＴＬＭ３に対して順次読み出しアドレ
スを発生する順次読み出しアドレスカウンタ５と、予め
決められた条件が入力された場合に通話データの書き込
み及び読み出しを行うＳＰＭをＳＰＭ２ａ，２ｂのいず
れか一方に指定する選択制御メモリ１と、ＳＰＭ２ａ，
２ｂのデータ出力端子ＤＯＵＴから出力される通話デー
タが入力され、外部から入力されるフレーム切り換えデ
ータとＣＴＬＭ３から出力されるデータとの論理和に従
って、ＳＰＭ２ａ，２ｂのデータ出力端子ＤＯＵＴから
出力される通話データのうちいずれか一方をタイムスロ
ット単位で選択的に出力するマルチプレクサ６ｃと、Ｓ
ＰＭ２ａ，２ｂにおける通話データの書き込み及び読み
出し状態をそれぞれ選択するマルチプレクサ６ａ，６ｂ
とから主に構成されている。また、選択制御メモリ１及
びＣＴＬＭ３には、選択制御メモリ１によるＳＰＭ２
ａ，２ｂの指定を制御するための選択制御ビット１ビッ
トの信号が入力される。なお、この１ビットの信号は、
通話データの１タイムスロット毎に付加されている。In the present embodiment, as shown in FIG. 1, an SP in which digitally encoded information is stored on a data highway is stored.
M2a, 2b, a sequential write address counter 4 for generating a write address for storing call data in the SPMs 2a, 2b, a CTLM3 for specifying a read address for reading the call data stored in the SPMs 2a, 2b, and a CTLM3. A sequential read address counter 5 for sequentially generating read addresses, and a selection control memory for designating one of the SPMs 2a and 2b as an SPM for writing and reading call data when a predetermined condition is input. 1, SPM2a,
Call data output from the data output terminal DOUT of the SPMs 2a and 2b is input according to the logical sum of frame switching data input from the outside and data output from the CTLM3. A multiplexer 6c for selectively outputting one of the data in units of time slots;
Multiplexers 6a and 6b for selecting the write and read states of call data in PMs 2a and 2b, respectively.
It is mainly composed of The selection control memory 1 and the CTLM 3 include the SPM 2 by the selection control memory 1.
A 1-bit selection control bit signal for controlling designation of a and 2b is input. The 1-bit signal is
It is added for each time slot of the call data.
【００４０】以下に、上記のように構成された時間多重
スイッチの動作について説明する。Hereinafter, the operation of the time multiplex switch configured as described above will be described.
【００４１】まず、選択制御メモリ１及びＣＴＬＭ３に
入力される選択制御ビット１ビットの信号が“Ｌ”であ
る場合は、選択制御メモリ１から“Ｌ”信号が出力され
るとともに、ＣＴＬＭ３から出力される選択制御ビット
１ビットの信号が“Ｌ”となり、マルチプレクサ６ａ，
６ｂの選択入力が“Ｌ”となるので、マルチプレクサ６
ａ，６ｂからは、フレーム切り換えデータがそのまま出
力され（マルチプレクサ６ｂにおいては反転されたも
の）、それにより、ＳＰＭ２ａ，２ｂにおける通話デー
タの書き込みと読み出しとが交互に切り換えられて、上
述したダブルバッファ型式の時間多重スイッチとして動
作する。First, when the signal of one bit of the selection control bit input to the selection control memory 1 and the CTLM 3 is “L”, the “L” signal is output from the selection control memory 1 and also output from the CTLM 3. The signal of one selection control bit becomes "L", and the multiplexers 6a,
6b becomes "L", so that the multiplexer 6b
a, 6b outputs frame switching data as it is (inverted in the multiplexer 6b), whereby writing and reading of call data in the SPMs 2a, 2b are alternately switched, and the above-described double buffer type is used. Operates as a time multiplexing switch.
【００４２】一方、選択制御メモリ１及びＣＴＬＭ３に
入力される選択制御ビット１ビットの信号が“Ｈ”であ
る場合は、選択制御メモリ１から“Ｈ”信号が出力され
るとともに、ＣＴＬＭ３から出力される選択制御ビット
１ビットの信号が“Ｈ”となり、マルチプレクサ６ａ，
６ｂの選択入力が“Ｈ”となるので、マルチプレクサ６
ａ，６ｂから“Ｌ”信号がそれぞれ出力され、それによ
り、ＳＰＭ２ａが書き込み及び読み出し状態に強制的に
設定される。On the other hand, when the 1-bit signal of the selection control bit input to the selection control memory 1 and the CTLM 3 is “H”, the “H” signal is output from the selection control memory 1 and also output from the CTLM 3. The signal of one selection control bit becomes "H", and the multiplexer 6a,
6b becomes "H", so that the multiplexer 6b
The “L” signal is output from each of the “a” and “6b”, thereby forcibly setting the SPM 2a to the write and read states.
【００４３】また、ＣＴＬＭ３から出力される選択制御
ビット１ビットの信号が“Ｈ”となると、ＯＲゲート７
の出力が“Ｈ”となり、マルチプレクサ６ｃの選択信号
が“Ｈ”となるので、マルチプレクサ６ｃからは、ＳＰ
Ｍ２ａから出力された通話データのみが出力される。When the 1-bit selection control bit signal output from the CTLM 3 becomes "H", the OR gate 7
Becomes "H" and the selection signal of the multiplexer 6c becomes "H".
Only the call data output from M2a is output.
【００４４】これにより、上述した選択制御ビット１ビ
ットの信号が“Ｈ”の場合は、通話データの書き込み及
び読み出しがＳＰＭ２ａのみにおいて行われ、本形態が
シングルバッファ型式の時間多重スイッチとして動作す
る。また、選択制御ビット１ビットの信号が“Ｌ”の場
合は、通話データの書き込み及び読み出しがＳＰＭ２
ａ，２ｂにおいて交互に行われ、ダブルバッファ型式の
時間多重スイッチとして動作する。そのため、選択制御
メモリ１によるＳＰＭ２ａ，２ｂの指定を制御するため
の選択制御ビット１ビットの信号を、通話データが音声
等の伝送される順番が問われないものである場合のみに
“Ｈ”となるように設定すれば、フレーム間のＴＳＳＩ
を保つことが要求されるものにおいてＴＳＳＩを保ちな
がらも全体の通話データの遅延時間を短縮させることが
できる。Thus, when the 1-bit selection control bit signal is "H", writing and reading of call data are performed only in the SPM 2a, and the present embodiment operates as a single buffer type time multiplex switch. When the signal of one bit of the selection control bit is “L”, writing and reading of the call data are performed by the SPM2.
The operations are alternately performed at a and 2b, and operate as a double buffer type time multiplex switch. Therefore, the signal of one bit of the selection control bit for controlling the designation of the SPMs 2a and 2b by the selection control memory 1 is set to "H" only when the communication data is transmitted in any order. So that the TSSI between frames
, It is possible to reduce the delay time of the entire call data while maintaining the TSSI.
【００４５】本形態においては、回路構成が比較的簡単
なものとなり、それにより、データの書き込み及び読み
出しのタイミング制御が容易となる。In the present embodiment, the circuit configuration is relatively simple, thereby facilitating data write and read timing control.
【００４６】上述した実施の形態においては、ＣＴＬＭ
として、２ポートを有し、ＳＰＭ２ａ，２ｂの指定を制
御するための信号（選択制御ビット）が１ビット入力さ
れるものについて示したが、本発明はこれに限られず、
その他に、４ポートを具備し、ＳＰＭ２ａ，２ｂの指定
を制御するための信号（選択制御ビット）が２ビット入
力されるＣＴＬＭを有するものや、１ポートを具備し、
ＳＰＭ２ａ，２ｂの指定を制御するための信号（選択制
御ビット）が２ビット入力されるＣＴＬＭを有するもの
や、ＣＴＬＭにはＳＰＭ２ａ，２ｂの指定を制御するた
めの信号が入力されないもの等が考えられる。In the above embodiment, the CTLM
In the above description, there is shown a two-port type in which one bit of a signal (selection control bit) for controlling the designation of the SPMs 2a and 2b is input, but the present invention is not limited to this.
In addition, a CTLM having four ports and a CTLM to which two bits of a signal (selection control bit) for controlling the designation of the SPMs 2a and 2b are provided,
A signal having a CTLM in which a signal (selection control bit) for controlling the designation of the SPMs 2a and 2b is input in two bits, a signal in which a signal for controlling the designation of the SPMs 2a and 2b is not input to the CTLM, and the like can be considered. .
【００４７】（第２の実施の形態）図２は、本発明の時
間多重スイッチの第２の実施の形態を示す図であり、４
ポートを具備し、ＳＰＭの指定を制御するための信号
（選択制御ビット）が２ビット入力されるＣＴＬＭを有
する例を示す。(Second Embodiment) FIG. 2 is a diagram showing a time multiplex switch according to a second embodiment of the present invention.
An example is shown in which a port has a CTLM to which two bits of a signal (selection control bit) for controlling SPM designation are input.
【００４８】本形態は図２に示すように、図１に示した
ものに対して、ＣＴＬＭ１３内に選択制御メモリの機能
が内蔵されて構成されており、そのためにポートが２ポ
ート増設されている。In the present embodiment, as shown in FIG. 2, a function of a selection control memory is built in the CTLM 13 with respect to the one shown in FIG. 1, so that two ports are added. .
【００４９】上述したように本形態においては、ＣＴＬ
Ｍ１３内に選択制御メモリの機能が内蔵されているの
で、使用するＲＡＭの数を削減することができる。As described above, in the present embodiment, the CTL
Since the function of the selection control memory is built in M13, the number of RAMs used can be reduced.
【００５０】（第３の実施の形態）図３は、本発明の時
間多重スイッチの第３の実施の形態を示す図であり、１
ポートを具備し、ＳＰＭの指定を制御するための信号
（選択制御ビット）が２ビット入力されるＣＴＬＭを有
する例を示す。(Third Embodiment) FIG. 3 is a diagram showing a time multiplex switch according to a third embodiment of the present invention.
An example is shown in which a port has a CTLM to which two bits of a signal (selection control bit) for controlling SPM designation are input.
【００５１】本形態は図３に示すように、図１に示した
ものに対して、ＣＴＬＭ２３に入力される信号をマルチ
プレクサ９ａ，９ｂによって多重化し、それによりポー
ト数を１ポートとしたものである。In this embodiment, as shown in FIG. 3, the signal input to the CTLM 23 is multiplexed by the multiplexers 9a and 9b with respect to the signal shown in FIG. 1, thereby reducing the number of ports to one port. .
【００５２】上述したように本形態においては、ＣＴＬ
Ｍ２３に入力される信号がマルチプレクサ９ａ，９ｂに
よって多重化され、多重化された信号を用いて、データ
の書き込み及び読み出し、並びに通話データの書き込み
及び読み出しを行う通話メモリの選択が行われるので、
使用するＲＡＭの数が減少し、全体のチップサイズの小
型化が図られる。As described above, in this embodiment, the CTL
The signals input to M23 are multiplexed by the multiplexers 9a and 9b, and the multiplexed signals are used to write and read data and to select a call memory for writing and reading call data.
The number of RAMs used is reduced, and the overall chip size is reduced.
【００５３】（第４の実施の形態）図４は、本発明の時
間多重スイッチの第４の実施の形態を示す図であり、２
ポートを具備し、ＳＰＭの指定を制御するための信号が
入力されないＣＴＬＭを有する例を示す。(Fourth Embodiment) FIG. 4 is a diagram showing a time multiplex switch according to a fourth embodiment of the present invention.
An example is shown in which a port has a CTLM to which a signal for controlling designation of an SPM is not input.
【００５４】本形態は図４に示すように、図１に示した
ものに対して、ＳＰＭ２ａ，２ｂの指定を制御するため
の信号がＣＴＬＭ３３には入力されず、選択制御メモリ
１から出力される信号をマルチプレクサ６ａ，６ｂの選
択信号として共通して用いるものである。In this embodiment, as shown in FIG. 4, a signal for controlling the designation of the SPMs 2a and 2b is not input to the CTLM 33 but is output from the selection control memory 1 with respect to the one shown in FIG. The signal is commonly used as a selection signal for the multiplexers 6a and 6b.
【００５５】本形態においては、回路構成が比較的簡単
なものとなり、それにより、データの書き込み及び読み
出しのタイミング制御が容易となる。また、上述したよ
うに、ＳＰＭ２ａ，２ｂの指定を制御するための信号が
ＣＴＬＭ３３に入力されないので、ＣＴＬＭ３３の最適
化を図ることが可能となる。In the present embodiment, the circuit configuration is relatively simple, which makes it easy to control the timing of writing and reading data. Further, as described above, since a signal for controlling the designation of the SPMs 2a and 2b is not input to the CTLM 33, it is possible to optimize the CTLM 33.
【００５６】[0056]
【発明の効果】以上説明したように本発明においては、
伝送される通話データのフレーム毎に２つの通話メモリ
に対して交互に通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、予め決められた選択条件
が入力された場合に、伝送される通話データの書き込み
及び読み出しを行う通話メモリを２つの通話メモリのう
ちいずれか一方に指定する選択制御ビット及びそれを保
持する選択制御メモリを設けたため、選択制御メモリに
入力される選択条件にしたがって、シングルバッファ型
式の時間多重スイッチとして動作したり、ダブルバッフ
ァ型式の時間多重スイッチとして動作したりする。As described above, in the present invention,
In a time multiplexing switch for alternately writing and reading call data to and from two call memories for each frame of the call data to be transmitted, when a predetermined selection condition is input, the transmission data Since a selection control bit for designating a communication memory for writing and reading to one of the two communication memories and a selection control memory for holding the selection control bit are provided, a single buffer type is selected according to a selection condition input to the selection control memory. Or as a double buffer type time multiplexing switch.
【００５７】そのため、通話データが音声等の伝送され
る順番が問われないものである場合のみに、上記選択条
件を入力すれば、フレーム間のＴＳＳＩを保つことが要
求されるものにおいてＴＳＳＩを保ちながらも全体の通
話データの遅延時間を短縮させることができる。[0057] Therefore, if the above selection condition is input only when the communication data does not matter in the order in which voice or the like is transmitted, the TSSI is maintained in the case where the TSSI between frames is required to be maintained. However, the delay time of the entire call data can be reduced.
【図１】本発明の時間多重スイッチの第１の実施の形態
を示す図である。FIG. 1 is a diagram showing a time multiplex switch according to a first embodiment of the present invention.
【図２】本発明の時間多重スイッチの第２の実施の形態
を示す図である。FIG. 2 is a diagram illustrating a time multiplex switch according to a second embodiment of the present invention.
【図３】本発明の時間多重スイッチの第３の実施の形態
を示す図である。FIG. 3 is a diagram showing a time multiplex switch according to a third embodiment of the present invention.
【図４】本発明の時間多重スイッチの第４の実施の形態
を示す図である。FIG. 4 is a diagram illustrating a time multiplex switch according to a fourth embodiment of the present invention.
【図５】従来のシングルバッファ型式の時間多重スイッ
チの一例を示す図であり、（ａ）は構成を示すブロック
図、（ｂ）は動作を説明するための図である。5A and 5B are diagrams illustrating an example of a conventional single-buffer type time multiplex switch, in which FIG. 5A is a block diagram illustrating a configuration, and FIG. 5B is a diagram illustrating an operation.
【図６】従来のダブルバッファ型式の時間多重スイッチ
の一例を示す図であり、（ａ）は構成を示すブロック
図、（ｂ）は動作を説明するための図である。6A and 6B are diagrams showing an example of a conventional double buffer type time multiplexing switch, wherein FIG. 6A is a block diagram showing a configuration, and FIG. 6B is a diagram for explaining operation.
１ 選択制御メモリ ２ａ，２ｂ ＳＰＭ ３，１３，２３，３３ ＣＴＬＭ ４ 順次書き込みアドレスカウンタ ５ 順次読み出しアドレスカウンタ ６ａ〜６ｃ，９ａ，９ｂ マルチプレクサ ７，７ａ，７ｂ ＯＲゲート ８ａ，８ｂ インバータ 1 Selection Control Memory 2a, 2b SPM 3, 13, 23, 33 CTLM 4 Sequential Write Address Counter 5 Sequential Read Address Counter 6a-6c, 9a, 9b Multiplexer 7, 7a, 7b OR Gate 8a, 8b Inverter
Claims (7)
された通話データが格納される２つの通話メモリと、該
通話メモリに前記通話データを格納するための書き込み
アドレスを指定する順次書き込みアドレスカウンタと、
前記通話メモリに格納された通話データを読み出すため
の読み出しアドレスを指定する制御メモリとを有し、前
記通話データのフレーム毎に前記２つの通話メモリに対
して交互に前記通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、予め決められた選択条件
が入力された場合に、前記通話データの書き込み及び読
み出しを行う通話メモリを２つの通話メモリのうちいず
れか一方に指定する選択制御ビットを有することを特徴
とする時間多重スイッチ。1. Two call memories for storing call data digitally encoded on a data highway, a sequential write address counter for designating a write address for storing the call data in the call memory,
And a control memory for designating a read address for reading the call data stored in the call memory, and alternately writing and reading the call data to and from the two call memories for each frame of the call data. In the time multiplexing switch, when a predetermined selection condition is input, a selection control bit for designating one of two communication memories as a communication memory for writing and reading the communication data is provided. Characterized time multiplex switch.
いて、 前記選択条件が入力されなくなった場合、再び、前記通
話データのフレーム毎に前記２つの通話メモリに対して
交互に前記通話データの書き込み及び読み出しを行うこ
とを特徴とする時間多重スイッチ。2. The time multiplexing switch according to claim 1, wherein, when the selection condition is no longer input, the communication data is alternately written to the two communication memories for each frame of the communication data. And a read-out operation.
重スイッチにおいて、 前記２つの通話メモリから読み出された通話データをタ
イムスロット単位で選択的に出力するマルチプレクサを
有することを特徴とする時間多重スイッチ。3. The time multiplex switch according to claim 1, further comprising a multiplexer for selectively outputting call data read from said two call memories in time slot units. Time multiplex switch.
時間多重スイッチにおいて、 前記選択条件は、前記通話データが予め決められたデー
タである場合のみに入力されることを特徴とする時間多
重スイッチ。4. The time multiplex switch according to claim 1, wherein the selection condition is input only when the call data is predetermined data. Time multiplex switch.
時間多重スイッチにおいて、 前記選択条件は、前記通話データの１タイムスロット毎
に付加されていることを特徴とする時間多重スイッチ。5. The time multiplex switch according to claim 1, wherein the selection condition is added for each time slot of the call data.
時間多重スイッチにおいて、 前記選択制御ビットにて前記２つの通話メモリに対する
通話データの書き込み制御が行われ、 前記制御メモリにて前記２つの通話メモリからの通話デ
ータの読み出し制御が行われることを特徴とする時間多
重スイッチ。6. The time multiplex switch according to claim 1, wherein writing control of call data to the two call memories is performed by the selection control bit, and the control memory stores the call data. A time multiplexing switch wherein reading control of call data from two call memories is performed.
された通話データが格納される２つの通話メモリと、該
通話メモリに前記通話データを格納するための書き込み
アドレスを指定する順次書き込みアドレスカウンタと、
前記通話メモリに格納された通話データを読み出すため
の読み出しアドレスを指定する制御メモリとを有し、前
記通話データのフレーム毎に前記２つの通話メモリに対
して交互に前記通話データの書き込み及び読み出しを行
う時間多重スイッチにおいて、 前記通話メモリに対する通話データの書き込み及び読み
出し制御を行うとともに、予め決められた選択条件が入
力された場合に、前記通話データの書き込み及び読み出
しを行う通話メモリを２つの通話メモリのうちいずれか
一方に指定する選択制御ビットを保持する選択制御メモ
リを有することを特徴とする時間多重スイッチ。7. A call memory for storing call data digitally encoded on a data highway, a sequential write address counter for designating a write address for storing the call data in the call memory,
And a control memory for designating a read address for reading the call data stored in the call memory, and alternately writing and reading the call data to and from the two call memories for each frame of the call data. A time multiplexing switch that performs write / read control of call data to / from the call memory and, when a predetermined selection condition is input, writes and reads the call data into two call memories. A time multiplexing switch having a selection control memory for holding a selection control bit designated to any one of the above.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275822A JPH11113078A (en) | 1997-10-08 | 1997-10-08 | Time multiplex switch |
| CN98120132A CN1215291A (en) | 1997-10-08 | 1998-10-07 | Time division multiplexting switch with single and double buffer ability |
| KR1019980041996A KR19990036939A (en) | 1997-10-08 | 1998-10-08 | Time-Multiple Switches Operate as Single- and Double-Buffered Types |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275822A JPH11113078A (en) | 1997-10-08 | 1997-10-08 | Time multiplex switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11113078A true JPH11113078A (en) | 1999-04-23 |
Family
ID=17560915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9275822A Pending JPH11113078A (en) | 1997-10-08 | 1997-10-08 | Time multiplex switch |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11113078A (en) |
| KR (1) | KR19990036939A (en) |
| CN (1) | CN1215291A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103297186A (en) * | 2012-02-29 | 2013-09-11 | 富士通株式会社 | Data transmission apparatus, data transmission system and data transmission method |
-
1997
- 1997-10-08 JP JP9275822A patent/JPH11113078A/en active Pending
-
1998
- 1998-10-07 CN CN98120132A patent/CN1215291A/en active Pending
- 1998-10-08 KR KR1019980041996A patent/KR19990036939A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103297186A (en) * | 2012-02-29 | 2013-09-11 | 富士通株式会社 | Data transmission apparatus, data transmission system and data transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036939A (en) | 1999-05-25 |
| CN1215291A (en) | 1999-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4771420A (en) | Time slot interchange digital switched matrix | |
| US5351238A (en) | Method of controlling a frame phase of a time-division switch and frame phase variable time-division switch | |
| US4833670A (en) | Cross-point bit-switch for communication | |
| JPH11113078A (en) | Time multiplex switch | |
| EP0503560B1 (en) | Switch coupled between input and output ports in communication system | |
| RU2180992C2 (en) | Single-bit resolution switch | |
| KR100298851B1 (en) | Apparatus and method for power saving of time-space switch | |
| JP3034548B2 (en) | Time switch | |
| US4081610A (en) | Fast access antiphase control memory for digital data switches | |
| JPH0445698A (en) | Channel synchronous exchange of signal information | |
| JP3028036B2 (en) | Channel configuration method | |
| JPS6346899A (en) | Time-sharing speech path | |
| JPS6219120B2 (en) | ||
| JPH07193844A (en) | Time switch | |
| JPH0783513B2 (en) | Semiconductor memory device | |
| JP2555934B2 (en) | Time switch | |
| JPH0278398A (en) | Time slot replacement circuit | |
| JPS61245693A (en) | Duplex structure time division switch | |
| JPH0683511B2 (en) | Time division exchange method | |
| JPH04124995A (en) | Two-port memory and its basic memory cell, and serial-parallel converter and time switch using same | |
| JPH0417597B2 (en) | ||
| JPS63220695A (en) | Half-fixed line housing system in time division line switching system | |
| JPH0514983A (en) | Time division channel switch | |
| JPS6251897A (en) | Time division channel | |
| JPH04156197A (en) | Multi-port tsw element |