CN1215291A - 具有单缓冲器和双缓冲器能力的时分复用开关 - Google Patents

Abstract

在一时分复用开关中,包括第一和第二话音路径寄存器(1a,1b);一写地址计数器(2),用于连续产生一写地址(WA),并将该写地址传送给第一和第二话音路径寄存器;一控制寄存器(4,4’,4”,4’”),用于随机产生一读地址(RA2),并将该读地址传送给第一和第二话音路径寄存器;一个操作控制电路(5,7a,7b,8),在第一状态对第一和第二话音路径寄存器两者进行操作,在第二状态仅对第一话音路径寄存器进行操作。

Description

具有单缓冲器和双缓冲器能力的时分复用开关

本发明涉及一种具有大规模数字交换设备的时分复用开关，其兼容需要大量时隙的综合业务数字网(ISDN)终端和公共电话终端。

在一数字交换设备中，关于一话音路径的时分复用数字信号(脉冲码调制信号)是在一时间基础上转换的。

时分复用开关还提供在数字交换设备的数据高速通路上。该时分复用开关被分成单缓冲器类型和双缓冲器类型两种。

现有技术的单缓冲器类型时分复用开关是由一单话音路径寄存器、一针对话音路径寄存器完成连续写操作的写地址计数器、一针对话音路径寄存器完成随机读操作的控制寄存器所构成的。后面会对此作详细解释。

在现有技术的单缓冲器类型时分复用开关中，尽管话音数据的延迟时间很小，但由于对话音路径寄存器的读操作是由控制寄存器的读地址所随机执行的，因此，几乎不可能在帧间维持时隙序列完整性。尤其是当要求一序列帧的数据被传送时，错误的数据有可能被传送。

现有技术的双缓冲器类型时分复用开关除了单缓冲器类型时分复用开关所包含的元件外，还包括一附加话音路径寄存器和一个复用器。也就是说，写操作是对两个话音路径寄存器之一进行，而读操作是通过复用器的选择而对另一话音路径寄存器进行的。

可是，在现有技术的双缓冲器类型时分复用开关中，通过话音路径寄存器的数据延迟时间很大，例如，对一帧是125μs，对两帧是250μs。也就是说，在双缓冲器类型时分复用开关中的延迟时间是单缓冲器类型时分复用开关中的两倍。

本发明目的是要提供一种时分复用开关，使之具有对诸如话音的数据减少延迟时间和维持帧间数据的时隙序列完整性。

根据本发明，在时分复用开关中，包括第一和第二话音路径寄存器、用于连续产生写地址并将之传送给第一和第二话音路径寄存器的写地址寄存器、用于随机产生读地址并将之传送给第一和第二话音路径寄存器的控制寄存器，和一个在第一状态对第一和第二话音路径寄存器进行操作、在第二状态仅对第一话音路径寄存器进行操作的控制电路。

通过以下的论述、与现有技术的比较和参照附图，本发明将更清楚地被理解。其中：

图1A是一个现有技术的单缓冲器类型时分复用开关；

图1B是解释图1A所示单缓冲器类型时分复用开关操作的方块图；

图2A是一个现有技术的双缓冲器类型时分复用开关；

图2B和2C解释图2A所示双缓冲器类型时分复用开关操作的方块图；

图3是根据本发明的时分复用开关第一个实施例的主电路块图；

图4是根据本发明的时分复用开关第二个实施例的主电路块图；

图5是根据本发明的时分复用开关第三个实施例的主电路块图；而

图6是根据本发明的时分复用开关第四个实施例的主电路块图。

在对优选实施例进行描述之前，首先参照图1A、1B、2A和2B对现有技术的时分复用开关进行解释。

在演示现有技术单缓冲器类型时分复用开关的图1A中，参考数字1表示一话音路径寄存器(SPM)，用于在一输入数据高速通路中输入数字数据IN和在一输出数据高速通路中输出数字数据OUT。

当写地址计数器2提供给话音路径寄存器1的输入端W_odd一个写地址WA时，数字数据IN的每一信道都被写入话音路径寄存器1的相应位中。因此，在话音路径寄存器中产生一连续写操作。例如，数字数据IN在输入数据高速通路上，其中每一信道均由8位的数据和一个校验位形成的“n”信道被复用为具有125微秒的一帧。因此，数字数据IN的每一信道数据被顺序写入话音路径寄存器中指定地址为“0”，“1”,…“n-1”的位置。

另一方面，读地址计数器3产生一个连续的读地址RA1，并将之传送给控制寄存器4，而控制寄存器4根据内容将此连续的读地址RA1转换成随机的读地址RA2。因此，在话音路径寄存器1中产生一个随机的读操作。

更详细地，在控制寄存器4中，由中央处理单元(CPU)预先写入一个输入时隙和输出时隙的关系量。也就是说，当CPU向控制寄存器4提供一个写地址WA0时，相应地有一个读地址RA0被写入控制寄存器4中由写地址WA0所指定的位置。因此，当读地址计数器3向控制寄存器4提供一个读地址RA1，而控制寄存器4向输入终端R_add提供一个读地址RA2时，从话音路径寄存器1中相应位置的数据就被读到输出数据高速通路上。

因此，一序列的“n”输入信道能被转换成一序列的“n”输出信道。

图1A所示单缓冲器类型时分复用开关的操作参照图1B来解释。在此，假定“3”,“2”,“0”和“1”已被预先分别写入控制寄存器4中由地址“0”,“1”,“2”和“3”所指定的位置。

首先，对应于时隙“0”,“1”,“2”和“3”的话音数据A0,B0,C0和D0被根据写地址计数器2的内容由输入数据高速通路顺序写入话音路径寄存器1中。

另一方面，对应于输出时隙“0”,“1”,“2”和“3”话音数据D0,C0,A1和B1被由话音路径寄存器1读入到输出数据高速通路。此时，话音路径寄存器2的写定时和读定时之差就取决于最大的时隙。而且，由于读操作是由控制寄存器4的读地址RA2来执行的，通过话音路径寄存器1的话音数据延迟时间就等同于一帧的最大延迟，即125μs。

在图1A所示的单缓冲器类型时分复用开关中，尽管话音数据的延迟时间很小，但由于对话音路径寄存器1的读操作是由控制寄存器4的读地址RA2随机执行的，因此，几乎不可能维持帧间时隙序列完整性。例如，如图1B所示，若一帧是由话音数据A0,B0,C0和D0所形成，而另一帧是由话音数据A1,B1,C1和D1所形成，则在话音路径寄存器1的时隙“3”(或地址“3”)时，有可能在话音数据D1被写入之前对话音数据D0执行一个读操作。因此，不可能按照帧的顺序来读取话音数据。尤其是当数据被严格要求按照帧间顺序而不是话音数据传送时，错误数据就可能被传送了。

图2A演示了现有技术的双缓冲器类型时分复用开关。其中，不象图1A中只有一个话音路径寄存器1，而是有两个话音路径寄存器1a和1b，并在图1A的基础上增加了一个复用器5。话音路径寄存器1a和1b及复用器5由一个频率为8KHz的帧信号来切换。例如，若帧信号是在第一状态，则对话音路径寄存器1a进行写操作，而对话音路径寄存器1b进行读操作，而复用器5选择话音路寄存器1b。另一方面，若帧信号是在第二状态，则对话音路径寄存器1b进行写操作，而对话音路径寄存器1a进行读操作，而复用器5选择话音路寄存器1a。

图2A所示双缓冲器类型时分复用开关的操作参照图2B和2C来解释。在此，假定“3”,“2”,“0”和“1”已被预先分别写入控制寄存器4中由地址“0”,“1”,“2”和“3”所指定的位置。

图2B演示了当帧信号处于第一状态时的一个例子。也就是说，对应于输出时隙“0”,“1”,“2”和“3”的话音数据D0,C0,A0和B0从话音路径寄存器1b读入到输出数据通路，而对应于输入时隙“0”,“1”,“2”和“3”的话音数据A1,B1,C1和D1从输入数据通路写入到话音路径寄存器1a。

图2C演示了当帧信号处于第二状态时的一个例子。也就是说，对应于输出时隙“0”,“1”,“2”和“3”的话音数据D1,C1,A1和B1由话音路径寄存器1a读入到输出数据通路，而对应于输入时隙“0”,“1”,“2”和“3”的话音数据A2,B2,C2和D2由输入数据通路写入到话音路径寄存器1b。

图2B和2C所示的状态交替重复，于是所有一帧话音数据都能从话音路径寄存器1a和1b读到输出数据通路。因此，帧间的时隙序列完整性可得到保证。

可是，在图2A所示双缓冲器类型时分复用开关中，通过话音路径寄存器1a和1b的延迟时间很大，例如，对一帧是125μs，对两帧是250μs。也就是说，在图2A所示双缓冲器类型时分复用开关中的延迟时间是图1A所示单缓冲器类型时分复用开关中的两倍。

图3演示了根据本发明的时分复用开关的第一个实施例，图1A所示单缓冲器类型时分复用开关和图2A所示双缓冲器类型时分复用开关，通过与来自CPU的选择控制位SCB所一致的时隙控制。而且，图2A中的控制寄存器4被更改为控制寄存器4’，它能根据写地址WA0来存储选择控制位SCB。更进一步地，提供了一个选择控制寄存器6，用于根据读地址RA0来存贮选择控制位SCB。

当根据写地址计数器2的写地址WA从选择控制寄存器6读入一个选择控制位SCB1时，该选择控制位SCB1会控制一个复用器7a，进而控制话音路径寄存器1a的写操作。另一方面，当根据读地址RA1从控制寄存器4’读入一个选择控制位SCB2时，该选择控制位SCB2会控制一个复用器7b，进而通过或门电路8控制复用器5和话音路径寄存器1a的读操作。

以下对图3所示时分复用开关的操作给以解释。

当由选择控制寄存器6所读取的选择控制位SCB1和选择控制位SCB2都是“0”时，复用器7a和7b都选择帧信号。因此，话音路径寄存器1a和话音路径寄存器1b的读写操作都会交替执行。而且，由于帧信号通过或门电路8，复用器5选择话音路径寄存器1a和1b之一来进行读操作。因此，双缓冲器类型时分复用开关得以实现。

另一方面，当由选择控制寄存器6所读取的选择控制位SCB1和选择控制位SCB2都是“1”时，复用器7a和7b都选择“0”。因此，话音路径寄存器1a被强迫处于写/读状态。而且，由于选择控制信号SCB2通过或门电路8，复用器5总选择话音路径寄存1a。

因此，单缓冲器类型时分复用开关得以实现。

图4演示了根据本发明的时分复用开关的第二个实施例，图3中的控制寄存器4’被更改为控制寄存器4”，其中引入了图3中的选择控制寄存器6。于是，写地址WA0和读地址、选择控制位SCB都被提供给控制寄存器4”的端口1；而通过接收读地址RA1，读地址RA2和选择控制位SCB2被从控制寄存器4”的端口2读出。另一方面，读地址RA0和选择控制位SCB被提供给控制寄存器4”的端口3，同时，通过接收写地址WA，选择控制位SBC1被从控制寄存器4”的端口4读出。

由于图3中的选择控制寄存器6在图4中被省略，因此，相对于图3来说，图4中的时分复用开关的硬件得以简化。

图5演示了根据本发明的时分复用开关的第三个实施例，图4中的控制寄存器4”被更改为控制寄存器4，它只有一个单一的写/读终端。于是提供了由CPU控制的复用器9a和9b。当复用器9b选择写地址WA0时，复用器9a将读地址RA0和选择控制位SCB(=SCB2)进行复合，并写入控制寄存器4。当复用器9b选择读地址RA0时，复用器9a选择选择控制位SCB(=SCB1)，并写入控制寄存器4。当复用器9b选择写地址WA时，则从控制寄存器4中读入选择控制位SCB1。当复用器9b选择读地址RA1时，则从控制寄存器4中读入读地址RA2和选择控制位SCB2。因此，相对于图4来说，图5中的时分复用开关的硬件得以简化。

图6演示了根据本发明的时分复用开关的第四个实施例，图3中的控制寄存器4’被图2A中的控制寄存器4所取代，而写地址WA和读地址RA2通过复用器13被提供给选择控制寄存器6的读地址终端R_add。复用器13由写地址计数器2控制。

在图6中，由选择控制寄存器6读取的选择控制位SCB1一起被提供给复用器7a和7b，而通过或门电路8提供给复用器5。因此，数据的写和读时间可被简化。而且，既然图6中的控制寄存器4不要求来自CPU的选择控制位SCB，相对于图3的控制寄存器4’来说，控制寄存器4得以简化。因此，相对于图3来说，图6中的时分复用开关的硬件得以简化。

综上所述，依据一定的选择条件，根据本发明的时分复用开关能当作一单缓冲器类型或一双缓冲器类型时分复用开关来操作。若传送不需要帧间时隙序列完整性的话音数据，则选择单缓冲器类型，于是话音数据的延迟时间被减少。另一方面，若传送要求帧间时隙序列完整性的数据，则选择双缓冲器类型，尽管这样会增大数据的延迟时间。

Claims (7)

1．一种时分复用开关，包括

第一和第二话音路径寄存器(1a,1b)；

一写地址计数器(2)，与所述的第一和第二话音路径寄存器相连结，用于连续产生一写地址(WA)和传送所述的写地址到所述的第一和第二话音路径寄存器；

一控制寄存器(4,4’,4”,4)，与所述的第一和第二话音路径寄存器相连结，用于随机产生一读地址(RA2)和传送所述的读地址到所述的第一和第二话音路径寄存器；和

一个操作控制电路(5,7a,7b,8)，与所述的第一和第二话音路径寄存器相连结，以便在第一状态对所述的第一和第二话音路径寄存器进行操作，在第二状态仅对所述的第一话音路径寄存器进行操作。

2．如权利要求1所述的开关，所述的第一和第二话音路径寄存器在每一帧中交替执行一写操作和一读操作。

3．如权利要求1所述的开关，所述的第一和第二状态之一是为数据的每一时隙所指定的。

4．如权利要求1所述的开关，进一步包括：

一第一控制选择位产生电路(6,4”,4)，与所述的写地址计数器和所述的操作控制电路相连结，用于根据所述的写地址产生一第一选择控制位信号(SCB1)，并将之传送给所述的操作控制电路，由此，所述的第一话音路径寄存器被迫处于写操作状态；和

一第二控制选择位产生电路(6,4”,4)，与所述的操作控制电路相连结，用于根据所述的读地址(RA1)产生一第二选择控制位信号(SCB2)，并将之传送给所述的操作控制电路，由此，所述的第一话音路径寄存器被迫处于读操作状态，并且，只有从所述的第一话音路径寄存器读出的数据是有效的。

5．如权利要求4所述的开关，所述的第一控制选择位产生电路包括一选择控制寄存器6，所述的控制寄存器合并了所述的第二选择控制位产生电路。

6．如权利要求4所述的开关，所述的控制寄存器合并了所述的第一和第二控制选择位产生电路。

7．如权利要求4所述的开关，进一步包括：

一选择控制寄存器，合并了所述的第一和第二选择控制位产生电路；和

一复用器(13)，与所述的写地址计数器、所述的控制寄存器和所述的选择控制寄存器相连结，用于选择所述的写地址和所述的读地址之一，并传送所述的写地址和所述的读地址之一到所述的选择控制寄存器。

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