KR100546213B1 - 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 - Google Patents
컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 Download PDFInfo
- Publication number
- KR100546213B1 KR100546213B1 KR1020030088283A KR20030088283A KR100546213B1 KR 100546213 B1 KR100546213 B1 KR 100546213B1 KR 1020030088283 A KR1020030088283 A KR 1020030088283A KR 20030088283 A KR20030088283 A KR 20030088283A KR 100546213 B1 KR100546213 B1 KR 100546213B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- pulse width
- column address
- address selection
- signals
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
Description
Claims (13)
- 클럭을 서로 다른 시간으로 지연시킨 후 상기 클럭의 주파수와 상기 서로 다른 시간으로 지연된 클럭의 주파수를 각각 비교하여 동작 주파수 대역을 추출하고, 그 추출 결과에 따라 다수의 모드 신호를 출력하는 주파수 검출 회로; 및다수의 제어 신호에 기초하여 컬럼 어드레스 선택 신호를 생성하고, 상기 다수의 모드 신호에 응답하여, 상기 컬럼 어드레스 선택 신호의 펄스 폭을 선택적으로 변경하여 출력하는 컬럼 어드레스 선택 신호 생성 회로를 포함하고,상기 주파수 검출 회로는,상기 클럭을 서로 다른 다수의 시간으로 지연시키는 다수의 지연 수단;상기 클럭과 상기 다수의 지연 수단의 출력 신호들을 각각 비교하여 다수의 검출 신호를 생성하는 다수의 플립플롭; 및상기 다수의 검출 신호를 각각 인코딩하여 상기 다수의 모드 신호를 각각 생성하는 다수의 인코딩 수단을 포함하고,상기 다수의 모드 신호는 서로 다른 주파수 대역을 각각 나타내고, 상기 추출 결과에 따라 상기 다수의 모드 신호 중 어느 하나가 인에이블 될 때, 상기 클럭의 주파수가 상기 인에이블된 하나에 대응하는 주파수 대역에 포함되는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 삭제
- 제 1 항에 있어서, 상기 다수의 지연 수단은,상기 클럭이 목표로 하는 동작 주파수 영역 중에서 가장 빠른 주파수를 가질 때, 상기 클럭의 tCK(한 주기)와 근접한 지연 시간을 갖는 제 1 지연 수단; 및상기 제 1 지연 수단보다 긴 지연 시간을 각각 갖는 다수의 제 2 지연 수단들을 포함하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 1 항에 있어서,상기 다수의 플립플롭 각각은, 포지티브 에지 트리거드 플립플롭인 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 1 항에 있어서,상기 다수의 플립플롭 각각은, 상기 클럭의 tCK(한 주기)보다 상기 다수의 지연 수단 중 대응하는 지연 수단의 지연 시간이 짧으면, 상기 다수의 검출신호 중 하나를 하이 상태로 출력하고, 상기 클럭의 tCK보다 상기 대응하는 지연 수단의 지연 시간이 길면 상기 다수의 검출신호 중 하나를 로우 상태로 출력하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 1 항에 있어서, 상기 다수의 인코딩 수단 각각은,상기 다수의 검출신호를 수신하는 NAND 게이트; 및상기 NAND 게이트의 출력 신호를 반전시키는 인버터로 구성되는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 1 항에 있어서, 상기 컬럼 어드레스 선택 신호 생성 회로는,상기 다수의 제어 신호에 응답하여, 펄스 신호를 생성하는 펄스 생성부;상기 펄스 신호를 래치하고, 그 래치된 신호를 출력하는 래치;상기 다수의 모드 신호에 따라 조절되는 지연 시간 동안, 상기 래치된 신호를 지연시키고, 그 지연된 신호를 출력하는 펄스 폭 조절부; 및상기 래치된 신호와 상기 지연된 신호에 응답하여, 상기 칼럼 어드레스 선택 신호를 출력하는 논리 수단을 포함하고,상기 펄스 폭 조절부의 상기 지연 시간이 증가할 때, 상기 칼럼 어드레스 선택 신호의 펄스 폭이 증가하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 7 항에 있어서, 상기 컬럼 어드레스 선택 신호 생성 회로는, 상기 펄스 생성부에 의해 생성된 상기 펄스 신호를 지연시키기 위한 다수의 지연 수단을 더 포함하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 7 항에 있어서, 상기 펄스 생성부는,제 1 제어 신호 및 제 2 제어 신호를 논리 조합하는 NAND 게이트; 및상기 NAND 게이트의 출력 신호와 제 3 및 제 4 제어 신호를 논리 조합하여, 상기 펄스 신호를 생성하는 NOR 게이트로 구성된 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 7 항에 있어서,상기 펄스 폭 조절부는,상기 래치의 출력 단자에 직렬로 연결되고, 각각이 입력되는 신호를 지연시켜 출력하는 다수의 지연 수단; 및상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 모드 신호에 따라 각각 구동되어 상기 래치된 신호의 지연 경로를 설정하기 위한 스위칭 수단으로 구성되고,상기 다수의 지연 수단 중 하나는 상기 래치된 신호를 수신하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 10 항에 있어서, 상기 스위칭 수단은,상기 다수의 모드 신호를 각각 반전시키기 위한 다수의 인버터; 및상기 다수의 모드 신호 및 상기 다수의 인버터의 출력 신호에 따라 응답하여, 구동되는 다수의 전달 게이트로 구성된 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 제 7 항에 있어서, 상기 논리 수단은,상기 래치된 신호와 상기 지연된 신호를 논리 조합하는 NAND 게이트; 및상기 NAND 게이트의 출력 단자에 직렬로 연결되고, 상기 NAND 게이트의 출력 신호를 반전 및 버퍼링하여, 상기 칼럼 어드레스 선택 신호를 출력하는 다수의 인버터들을 포함하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
- 클럭을 서로 다른 다수의 시간으로 지연시키기 위한 다수의 지연 수단;상기 클럭과 상기 다수의 지연 수단의 출력 신호를 각각 비교하여 다수의 검출 신호를 생성하기 위한 다수의 플립플롭;상기 다수의 검출 신호를 각각 인코딩하여 다수의 모드 신호를 각각 생성하기 위한 다수의 인코딩 수단;다수의 제어 신호에 따라 펄스를 생성하기 위한 펄스 생성부;상기 펄스 신호를 래치하고, 그 래치된 신호를 출력하는 래치;상기 다수의 모드 신호에 따라 조절되는 지연 시간 동안, 상기 래치된 신호를 지연시키고, 그 지연된 신호를 출력하는 펄스 폭 조절부; 및상기 래치된 신호와 상기 지연된 신호에 응답하여, 상기 칼럼 어드레스 선택 신호를 출력하는 논리 수단을 포함하고,상기 펄스 폭 조절부의 상기 지연 시간이 증가할 때, 상기 칼럼 어드레스 선택 신호의 펄스 폭이 증가하고,상기 다수의 모드 신호는 서로 다른 주파수 대역을 각각 나타내고, 상기 추출 결과에 따라 상기 다수의 모드 신호 중 어느 하나가 인에이블 될 때, 상기 클럭의 주파수가 상기 인에이블된 하나에 대응하는 주파수 대역에 포함되는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030088283A KR100546213B1 (ko) | 2003-12-05 | 2003-12-05 | 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 |
US10/882,600 US7030671B2 (en) | 2003-12-05 | 2004-06-30 | Circuit for controlling pulse width |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030088283A KR100546213B1 (ko) | 2003-12-05 | 2003-12-05 | 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050055228A KR20050055228A (ko) | 2005-06-13 |
KR100546213B1 true KR100546213B1 (ko) | 2006-01-24 |
Family
ID=34632121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030088283A KR100546213B1 (ko) | 2003-12-05 | 2003-12-05 | 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7030671B2 (ko) |
KR (1) | KR100546213B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100821573B1 (ko) * | 2006-04-05 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 선택신호 생성장치 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546215B1 (ko) * | 2003-12-05 | 2006-01-24 | 주식회사 하이닉스반도체 | 펄스 폭 제어 회로 |
KR100567532B1 (ko) * | 2003-12-10 | 2006-04-03 | 주식회사 하이닉스반도체 | 펄스 폭 제어 회로 및 그 방법 |
KR100709438B1 (ko) * | 2004-09-20 | 2007-04-18 | 주식회사 하이닉스반도체 | 내부 클럭 발생 장치 |
KR100599762B1 (ko) * | 2004-12-13 | 2006-07-12 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그 구동 방법 |
US7576580B2 (en) * | 2005-04-27 | 2009-08-18 | University Of Connecticut | Energy efficient clock deskew systems and methods |
US7250800B2 (en) | 2005-07-12 | 2007-07-31 | Hewlett-Packard Development Company, L.P. | Clock pulse width control circuit |
KR100812600B1 (ko) * | 2005-09-29 | 2008-03-13 | 주식회사 하이닉스반도체 | 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자 |
JP4871636B2 (ja) * | 2006-04-28 | 2012-02-08 | エルピーダメモリ株式会社 | 波形幅調整回路 |
KR100706836B1 (ko) * | 2006-06-07 | 2007-04-13 | 주식회사 하이닉스반도체 | 펄스 발생 장치 및 방법 |
TWI323409B (en) | 2006-09-08 | 2010-04-11 | Nanya Technology Corp | Apparatus and related method for controlling switch module in memory by detecting operating frequency of specific signal in memory |
TWI305651B (en) * | 2006-09-11 | 2009-01-21 | Nanya Technology Corp | Latency counter having frequency detector and latency counting method thereof |
KR100915811B1 (ko) * | 2006-12-07 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 |
KR100875672B1 (ko) | 2006-12-27 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로 |
KR100863533B1 (ko) * | 2007-03-29 | 2008-10-15 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 구동방법 |
KR100948080B1 (ko) * | 2008-06-30 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
US8822954B2 (en) * | 2008-10-23 | 2014-09-02 | Intematix Corporation | Phosphor based authentication system |
US8253463B1 (en) * | 2010-03-10 | 2012-08-28 | Altera Corporation | Pulse width control circuitry |
KR102472946B1 (ko) | 2016-02-26 | 2022-12-05 | 에스케이하이닉스 주식회사 | 신호 복원 회로 |
CN106130519A (zh) * | 2016-07-28 | 2016-11-16 | 北方电子研究院安徽有限公司 | 一种小型化触发脉冲控制器电路 |
US10074493B2 (en) * | 2016-11-21 | 2018-09-11 | Aeroflex Colorado Springs Inc. | Radiation-hardened break before make circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000004529A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 펄스 발생장치 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3444975B2 (ja) * | 1994-07-18 | 2003-09-08 | 富士通株式会社 | パルス幅伸長回路 |
JPH1069769A (ja) * | 1996-08-29 | 1998-03-10 | Fujitsu Ltd | 半導体集積回路 |
US6901528B2 (en) * | 2002-06-25 | 2005-05-31 | Lsi Logic Corporation | Minimum latency propagation of variable pulse width signals across clock domains with variable frequencies |
-
2003
- 2003-12-05 KR KR1020030088283A patent/KR100546213B1/ko active IP Right Grant
-
2004
- 2004-06-30 US US10/882,600 patent/US7030671B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000004529A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 펄스 발생장치 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100821573B1 (ko) * | 2006-04-05 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 선택신호 생성장치 |
Also Published As
Publication number | Publication date |
---|---|
US20050122148A1 (en) | 2005-06-09 |
KR20050055228A (ko) | 2005-06-13 |
US7030671B2 (en) | 2006-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100546213B1 (ko) | 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 | |
US6181174B1 (en) | Semiconductor integrated circuit device | |
JP4190662B2 (ja) | 半導体装置及びタイミング制御回路 | |
US6259288B1 (en) | Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit | |
US7512033B2 (en) | Apparatus and method for controlling clock signal in semiconductor memory device | |
KR20030002131A (ko) | 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자 | |
US7230466B2 (en) | Data strobe signal generating circuit and data strobe signal generating method | |
KR100377840B1 (ko) | 반도체 기억 장치 | |
KR100625296B1 (ko) | 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법 | |
US20010048331A1 (en) | Semiconductor integrated circuit and delayed clock signal generation method | |
JPH10208469A (ja) | 半導体メモリ装置 | |
JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
KR20000020260A (ko) | 외부 클럭 신호를 가지는 동기형 반도체 메모리 장치 | |
US6771558B2 (en) | Semiconductor memory device | |
US20030085748A1 (en) | Clock generator to control a pules width according to input voltage level in semiconductor memory device | |
US7154316B2 (en) | Circuit for controlling pulse width | |
EP1366495B1 (en) | High speed signal path and method | |
KR20040016389A (ko) | 반도체 기억 장치 및 그 제어 방법 | |
US6118730A (en) | Phase comparator with improved comparison precision and synchronous semiconductor memory device employing the same | |
US8068383B2 (en) | Semiconductor integrated circuit having address control circuit | |
KR100518543B1 (ko) | 프리차지 회로를 제어하는 프리차지 제어회로, 이를구비하는 반도체 메모리장치 및 프리차지 회로를제어하는 프리차지 제어신호를 생성하는 방법 | |
US7099228B2 (en) | Semiconductor memory device | |
KR100632611B1 (ko) | 반도체 메모리 장치의 명령 디코더 | |
US6285606B1 (en) | Semiconductor memory device | |
KR100536598B1 (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20131223 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20141218 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20151221 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20161125 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20171220 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20181219 Year of fee payment: 14 |