KR100546213B1 - 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로 - Google Patents

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Abstract

본 발명은 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로에 관한 것으로, 클럭을 서로 다른 시간으로 지연시킨 후 클럭의 주파수와 서로 다른 시간으로 지연된 클럭의 주파수를 각각 비교하여 동작 주파수 대역을 추출하고, 그 추출 결과에 따라 다수의 모드 신호를 출력하는 주파수 검출 회로; 및 다수의 제어 신호에 기초하여 컬럼 어드레스 선택 신호를 생성하고, 다수의 모드 신호에 응답하여, 컬럼 어드레스 선택 신호의 펄스 폭을 선택적으로 변경하여 출력하는 컬럼 어드레스 선택 신호 생성 회로를 포함한다.
yi, 펄스 폭, 주파수 검출 회로, 동작 주파수

Description

컬럼 어드레스 선택 신호의 펄스 폭 제어 회로{Circuit for controlling a pulse width of column address selection signal}
도 1은 본 발명의 일 실시 예에 컬럼 어드레스 선택 신호의 따른 펄스 폭 제어 회로의 구성도.
도 2는 도 1의 주파수 검출 회로의 회로도.
도 3은 도 2의 주파수 검출 회로의 동작을 설명하기 위한 타이밍도.
도 4(a) 및 도 4(b)는 본 발명의 일 실시 예에 따른 펄스 생성 회로도.
도 5은 도 4(b)의 펄스 폭 조절부의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : DLL 블럭 110 : 주파수 검출 회로
200 : 컬럼 어드레스 선택 신호 생성 회로
210 : 펄스 폭 조절부
본 발명은 펄스 폭 제어 회로에 관한 것으로, 특히 컬럼 어드레스 선택 신호(column address selection signal)의 펄스 폭 제어 회로에 관한 것이다.
최근에 그래픽 분야등에서 고속 DRAM이나 DDR이 사용되고 있다. 이러한 소자에서 펄스 폭, 특히 컬럼 어드레스 선택 신호(column address selection signal)의 펄스 폭은 소자의 동작에 큰 영향을 미친다.
저주파(low frequency)에서 고주파(high frequency)까지 다양한 영역에서 동작하는 그래픽용 DRAM은 동작 주파수 영역이 매우 광범위하기 때문에 여러가지 문제점이 발생되는데, 특히 컬럼 어드레스 선택 신호의 경우 각각의 동작 주파수에 알맞은 펄스 폭을 가져야만 DRAM 데이터의 안정된 읽고, 쓰기가 가능하다. 따라서, 동작 주파수에 따라 그에 적절한 컬럼 어드레스 선택 신호의 펄스 폭을 조절하는 것은 매우 중요하며, 기존에는 이러한 컬럼 어드레스 선택 신호의 펄스 폭을 미리 일정한 값으로 설정하여 조절하거나, 외부 클럭을 기준으로 조절한다.
컬럼 어드레스 선택 신호의 펄스 폭을 일정한 값으로 설정하는 방법은 tCK에 관계없이, 즉 주파수에 관계없이 일정한 폭의 펄스를 생성하는 방법이다. 그러나, 펄스 폭을 조절하기 위한 기준을 어디에 두어야 하는가에 따라 문제가 발생한다. 즉, 저주파에 설정한다면 고주파 동작에서 tCCD나 tWTR에서 문제가 발생하여 동작 페일을 일으킨다. 이와 반대로 고주파에 설정한다면 펄스 폭이 너무 좁아지기 때문에 tWR이 나빠져 DRAM 셀에 데이터를 충분히 써 넣을 수 없게 된다.
또한, 컬럼 어드레스 선택 신호를 외부 클럭을 기준으로 조절하는 방법은 공 정(process), 전압(voltage), 온도(temperature)의 변화에 강해 고주파에서는 비교적 안정적이지만, 외부 클럭의 펄스 폭에 비해 절반 정도의 좁은 펄스 폭을 갖는다. 이는 DDR2 DRAM의 경우 DDR1과는 다르게 tCCD는 2tCK를 유지하기 때문에 컬럼 어드레스 선택 신호의 펄스 폭을 외부 클럭의 절반 수준보다 더 크게 가져가(최고 2배까지) 동작 마진을 높일 수 있는 장점을 살리지 못하게 된다. 또한, 저주파에서는 외부 클럭을 기준으로 컬럼 어드레스 선택 신호를 조절하기 때문에 컬럼 어드레스 선택 신호의 펄스 폭이 너무 커져 정상 동작이나 테스트시 문제가 된다.
본 발명의 목적은 동작 주파수에 따라 가변적인 펄스 폭을 생성함으로써 상기의 문제점을 해결할 수 있는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 지연 고정 루프(Delay Locked Loop; DLL)내에 주파수 검출 회로를 설치하고, 이를 이용하여 동작 주파수를 구분하여 그에 알맞는 최적의 펄스 폭을 설정하여 DRAM의 안정적 동작에 기여할 수 있는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로를 제공하는 데 있다.
본 발명에서는 DLL내에 클럭 검출기를 설치하고, 외부 클럭을 입력하여 외부 클럭의 tCK와 소정 시간 지연시킨 외부 클럭의 tCK를 비교하여 동작 주파수를 검출한 후 각각 다른 주파수 영역을 나타내는 하이 모드 신호(HIGH), 미들 모드 신호(MID), 로우 모드 신호(LOW) 및 테스트 모드 신호(TM)등의 신호를 출력하여 펄 스 생성 회로의 펄스 폭 조절부에 입력시킨다. 이때, 출력 신호의 개수는 증가 또는 감소시킬 수 있다. 이들 신호를 입력한 펄스 생성 회로는 각 모드에 할당된 지연 경로를 통해 최적화된 펄스 폭을 갖는 컬럼 어드레스 선택 신호를 출력한다.
한편, 주파수 검출 회로는 검출하고자 하는 주파수(tCK) 영역을 나누고, 그 영역의 개수만큼 지연 수단을 구성한다. 이때, 지연 수단은 구분하고자 하는 tCK와 동일한 지연 시간을 갖도록 구성한다. 그리고, 외부 클럭과 지연 수단을 거친 외부 클럭을 포지티브 에지 트리거드 플립플롭에 인가한 후 그 값을 비교하여 출력한다.
본 발명의 일면에 따른 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로는, 클럭을 서로 다른 시간으로 지연시킨 후 클럭의 주파수와 서로 다른 시간으로 지연된 클럭의 주파수를 각각 비교하여 동작 주파수 대역을 추출하고, 그 추출 결과에 따라 다수의 모드 신호를 출력하는 주파수 검출 회로; 및 다수의 제어 신호에 기초하여 컬럼 어드레스 선택 신호를 생성하고, 다수의 모드 신호에 응답하여, 컬럼 어드레스 선택 신호의 펄스 폭을 선택적으로 변경하여 출력하는 컬럼 어드레스 선택 신호 생성 회로를 포함한다. 주파수 검출 회로는, 클럭을 서로 다른 다수의 시간으로 지연시키는 다수의 지연 수단; 클럭과 다수의 지연 수단의 출력 신호들을 각각 비교하여 다수의 검출 신호를 생성하는 다수의 플립플롭; 및 다수의 검출 신호를 각각 인코딩하여 다수의 모드 신호를 각각 생성하는 다수의 인코딩 수단을 포함한다. 바람직하게, 다수의 모드 신호는 서로 다른 주파수 대역을 각각 나타내고, 추출 결과에 따라 다수의 모드 신호 중 어느 하나가 인에이블 될 때, 클럭의 주파수가 인에이블된 하나에 대응하는 주파수 대역에 포함된다.
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한편, 본 발명의 다른 일면에 따른 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로는, 클럭을 서로 다른 다수의 시간으로 지연시키기 위한 다수의 지연 수단; 클럭과 다수의 지연 수단의 출력 신호를 각각 비교하여 다수의 검출 신호를 생성하기 위한 다수의 플립플롭; 다수의 검출 신호를 각각 인코딩하여 다수의 모드 신호를 각각 생성하기 위한 다수의 인코딩 수단; 다수의 제어 신호에 따라 펄스를 생성하기 위한 펄스 생성부; 펄스 신호를 래치하고, 그 래치된 신호를 출력하는 래치; 다수의 모드 신호에 따라 조절되는 지연 시간 동안, 래치된 신호를 지연시키고, 그 지연된 신호를 출력하는 펄스 폭 조절부; 및 래치된 신호와 지연된 신호에 응답하여, 칼럼 어드레스 선택 신호를 출력하는 논리 수단을 포함한다. 바람직하게, 펄스 폭 조절부의 지연 시간이 증가할 때, 칼럼 어드레스 선택 신호의 펄스 폭이 증가한다. 또, 다수의 모드 신호는 서로 다른 주파수 대역을 각각 나타내고, 추출 결과에 따라 다수의 모드 신호 중 어느 하나가 인에이블 될 때, 클럭의 주파수가 인에이블된 하나에 대응하는 주파수 대역에 포함된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로의 블럭도이다.
도시된 바와 같이 DLL 블럭(100) 내에 주파수 검출 회로(tCK detector)(110)를 설치하고, 클럭(CLK)을 주파수 검출 회로(110)에 인가한다. 주파수 검출 회로(110)는 클럭(CLK)의 tCK(즉, 클럭(CLK)의 1주기)와 서로 다른 지연 시간으로 설정된 다수의 지연 수단을 거친 클럭(CLK)의 tCK를 각각 비교하여 동작 주파수 대역을 추출한 후 디코딩하여 동작 주파수 대역에 따라 다수의 신호를 출력한다. 예를들어 하이(HIGH), 미들(MID), 로우(LOW) 및 테스트 모드(TM)등의 주파수 대역을 나타내는 다수의 모드 신호를 출력한다. 여기서, 하이 모드 신호(HIGH)는 가장 높은 제 1 주파수 대역, 미들 모드 신호(MID)는 하이 모드 신호(HIGH)보다 낮은 제 2 주파수 대역, 로우 모드 신호(LOW)는 미들 모드 신호(MID)보다 낮은 제 3 주파수 대역, 테스트 모드 신호(TM)는 로우 모드 신호(LOW)보다 낮은 제 4 주파수 대역을 나타낸다. 한편, 테스트 모드 신호(TM)는 주로 100㎒ 이하의 저주파에서 실시되는 테스트 모드를 나타내므로, 이에 따른 컬럼 어드레스 선택 신호는 가장 큰 펄스 폭을 갖는다. 그러나, 테스트 모드 신호(TM)를 반드시 테스트 모드에서만 사용하지 않고 저주파 검출용으로 사용해도 무방하다. 또한, 본 예에서는 네가지 동작 모드만을 나타냈지만, 원하는 동작 주파수 대역의 개수에 따라 주파수 검출 회로(110)내의 지연단의 개수를 조절함으로써 모드 수를 더 늘이거나 줄일 수 있다.
주파수 검출 회로(110)를 통해 출력된 하이 모드 신호(HIGH), 미들 모드 신호(MID), 로우 모드 신호(LOW), 테스트 모드 신호(TM)등의 네가지 모드 신호는 각 각 주파수 대역 정보를 가지고, 컬럼 어드레스 선택 신호 생성 회로(200)내의 펄스 폭 조절부(210)에 입력된다. 펄스 폭 조절부(210)에 입력된 다양한 모드 신호들은 각각 고유의 지연 시간을 가지며, 그에 따라 적정한 펄스 폭을 가지고 있어 동작 주파수 대역에 따른 최적화된 펄스 폭을 갖는 컬럼 어드레스 선택 신호(yi)가 출력된다.
도 2는 본 발명에 따른 주파수 검출 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 지연 수단(111)은 클럭(CLK)의 tCK보다 짧은 지연 시간을 갖도록 설정되고, 제 2 및 제 3 지연 수단(112 및 113)는 클럭(CLK)의 tCK보다 긴 지연 시간을 갖도록 설정되는데, 제 2 지연 수단(112)는 제 3 지연 수단(113)의 지연 시간보다 짧은 지연 시간을 갖도록 설정된다. 예를들어, 클럭(CLK)의 tCK가 3ns라고 가정할 경우 제 1 지연 수단(111)은 2ns의 지연 시간을 갖도록 설정하고, 제 2 및 제 3 지연 수단(112 및 113)은 각각 4ns 및 10ns의 지연 시간을 갖도록 설정한다. 제 1 플립플롭(114)은 클럭(CLK)과 제 1 지연 수단(111)을 통해 지연된 클럭(CLK)을 비교하고, 제 2 플립플롭(115)은 클럭(CLK)과 제 2 지연 수단(112)을 통해 지연된 클럭(CLK)을 비교하며, 제 3 플립플롭(116)은 클럭(CLK)과 제 3 지연 수단(113)을 통해 지연된 클럭(CLK)을 비교한다. 이때, 제 1 내지 제 3 플립플롭(114 내지 116)은 각각 포지티브 에지 트리거드(positive edge triggered) 플립플롭이다. 제 1 플립플롭(114)의 출력 신호는 제 1 및 제 2 인버터(I111 및 I112)를 통해 제 1 검출 신호(dtct<0>)가 되고, 제 2 플립플롭(115)의 출력 신호는 제 3 및 제 4 인버터(I113 및 I114)를 통해 제 2 검출 신호(dtct<1>)가 되며, 제 3 플립플롭(116)의 출력 신호는 제 5 및 제 6 인버터(I115 및 I116)를 통해 제 3 검출 신호(dtct<2>)가 된다. 제 1 NAND 게이트(117)는 제 1 검출 신호의 반전 신호(dtctz<0>), 제 2 검출 신호의 반전 신호(dtctz<1>) 및 제 3 검출 신호의 반전 신호(dtctz<2>)를 입력하여 논리 조합하고, 제 7 인버터(I117)는 제 1 NAND 게이트(117)의 출력 신호를 반전시켜 하이 모드 신호(HIGH)를 출력한다. 제 2 NAND 게이트(118)는 제 1 검출 신호(dtct<0>), 제 2 검출 신호의 반전 신호(dtctz<1>) 및 제 3 검출 신호의 반전 신호(dtctz<2>)를 입력하여 논리 조합하고, 제 8 인버터(I118)는 제 2 NAND 게이트(118)의 출력 신호를 반전시켜 미들 모드 신호(MID)를 출력한다. 제 3 NAND 게이트(119)는 제 1 검출 신호(dtct<0>), 제 2 검출 신호(dtct<1>) 및 제 3 검출 신호의 반전 신호(dtctz<2>)를 입력하여 논리 조합하고, 제 9 인버터(I119)는 제 3 NAND 게이트(119)의 출력 신호를 반전시켜 로우 모드 신호(LOW)를 출력한다. 제 4 NAND 게이트(120)는 제 1 검출 신호(dtct<0>), 제 2 검출 신호(dtct<1>) 및 제 3 검출 신호(dtct<2>)를 입력하여 논리 조합하고, 제 10 인버터(I120)는 제 4 NAND 게이트(120)의 출력 신호를 반전시켜 테스트 모드 신호(TM)를 출력한다.
본 실시 예에서 하이 모드 신호(HIGH)는 2㎱의 지연을 기준으로 tCK가 2㎱이하, 즉 500㎒ 이상의 동작 주파수를 검출한 신호이다. 미들 모드 신호(MID)는 2㎱의 지연과 4㎱의 지연을 기준으로 tCK가 2㎱ 이상에서 4㎱ 이하, 즉 500㎒ 이하에 서 250㎒ 이상의 동작 주파수를 검출한 신호이다. 로우 모드 신호(LOW)는 4㎱의 지연과 10㎱ 지연을 기준으로 tCK가 4㎱ 이상에서 10㎱ 이하, 즉 250㎒ 이하에서 100㎒ 이상의 동작 주파수를 검출한 신호이다. 테스트 모드 신호(TM)는 10㎱ 지연을 기준으로 tCK가 10ns 이상, 즉 100㎒ 이하의 동작 주파수를 검출한 신호이다. 본 실시 예에서는 네가지 모드를 나타내었지만, 구분하고자 하는 동작 주파수 대역수에 따라 주파수 검출 회로의 지연 수단의 개수을 조절함으로써 모드 수를 더 늘리거나 줄일 수 있다.
상기한 바와 같은 본 발명에 따른 주파수 검출 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 도 3은 본 발명에 따른 주파수 검출 회로의 동작 원리를 설명하기 위한 타이밍도로서, 본 발명에 따른 주파수 검출 회로는 클럭(CLK)의 tCK(주파수)보다 주파수 검출 회로의 지연 수단의 지연 시간이 짧으면 플립플롭의 출력은 항상 하이 상태가 되고, 클럭(CLK)의 tCK(주파수)보다 지연 수단의 지연 시간이 길면 플립플롭의 출력은 항상 로우 상태가 되는 것을 이용한다.
한편, 주파수 검출 회로에 클럭(CLK)이 3㎱의 tCK로 인가되고, 제 1 지연 수단(111)이 2㎱의 지연 시간, 제 2 지연 수단(112)이 4㎱의 지연 시간, 제 3 지연 수단(113)이 10㎱의 지연 시간을 갖도록 설정된다. 따라서, 클럭(CLK)의 tCK보다 짧은 지연 시간을 갖는 제 1 지연 수단(111)의 출력 신호는 클럭(CLK)의 라이징 에지(rising edge)에서 하이 상태가 되며, 클럭(CLK)의 tCK보다 긴 지연 시간을 갖는 제 2 및 제 3 지연 수단(112 및 113)의 출력 신호는 클럭(CLK)의 라이징 에지(rising edge)에서 로우 상태가 된다.
제 1 플립플롭(114)은 클럭(CLK)과 제 1 지연 수단(111)의 출력 신호를 입력하고, 클럭(CLK)의 라이징 에지에서 제 1 지연 수단(111)의 출력 신호를 검출하여 하이 상태의 신호를 출력한다. 제 2 플립플롭(115)은 클럭(CLK)과 제 2 지연 수단(112)의 출력 신호를 입력하고, 클럭(CLK)의 라이징 에지에서 제 2 지연 수단(112)의 출력 신호를 검출하여 로우 상태의 신호를 출력한다. 제 3 플립플롭(116)은 클럭(CLK)과 제 3 지연 수단(113)의 출력 신호를 입력하고, 클럭(CLK)의 라이징 에지에서 제 3 지연 수단(113)의 출력 신호를 검출하여 로우 상태의 신호를 출력한다.
하이 상태로 출력된 제 1 플립플롭(114)의 출력 신호는 제 1 및 제 2 인버터(I111 및 I112)를 통해 제 1 검출 신호(dtct<0>)가 된다. 로우 상태로 출력된 제 2 플립플롭(115)의 출력 신호는 제 3 및 제 4 인버터(I113 및 I114)를 통해 제 2 검출 신호(dtct<1>)가 된다. 로우 상태로 출력된 제 3 플립플롭(116)의 출력 신호는 제 5 및 제 6 인버터(I115 및 I116)를 통해 제 3 검출 신호(dtct<2>)가 된다.
제 1 NAND 게이트(117)는 로우 상태의 제 1 검출 신호의 반전 신호(dtctz<0>), 하이 상태의 제 2 검출 신호의 반전 신호(dtctz<1>) 및 하이 상태의 제 3 검출 신호의 반전 신호(dtctz<2>)를 입력하여 논리 조합하여 하이 상태의 신호를 출력하고, 제 7 인버터(I117)는 하이 상태의 제 1 NAND 게이트(117)의 출력 신호를 반전시켜 로우 상태의 하이 모드 신호(HIGH)를 출력한다. 제 2 NAND 게이트(118)는 하이 상태의 제 1 검출 신호(dtct<0>), 하이 상태의 제 2 검출 신호의 반전 신호(dtctz<1>) 및 하이 상태의 제 3 검출 신호의 반전 신호(dtctz<2>)를 입력하여 논리 조합하여 로우 상태의 신호를 출력하고, 제 8 인버터(I118)는 로우 상태의 제 2 NAND 게이트(118)의 출력 신호를 반전시켜 하이 상태의(즉, 인에이블 된) 미들 모드 신호(MID)를 출력한다. 제 3 NAND 게이트(119)는 하이 상태의 제 1 검출 신호(dtct<0>), 로우 상태의 제 2 검출 신호(dtct<1>) 및 하이 상태의 제 3 검출 신호의 반전 신호(dtctz<2>)를 입력하여 논리 조합하여 하이 상태의 신호를 출력하고, 제 9 인버터(I119)는 하이 상태의 제 3 NAND 게이트(119)의 출력 신호를 반전시켜 로우 상태의 로우 모드 신호(LOW)를 출력한다. 제 4 NAND 게이트(120)는 하이 상태의 제 1 검출 신호(dtct<0>), 로우 상태의 제 2 검출 신호(dtct<1>) 및 로우 상태의 제 3 검출 신호(dtct<2>)를 입력하여 논리 조합하여 하이 상태의 신호를 출력하고, 제 10 인버터(I120)는 하이 상태의 제 4 NAND 게이트(120)의 출력 신호를 반전시켜 로우 상태의 테스트 모드 신호(TM)를 출력한다.
도 4(a) 및 도 4(b)는 본 발명에 따른 컬럼 어드레스 선택 신호 생성 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 인버터(I201)는 읽기 컬럼 펄스(casp6_rd)를 반전시키고, 제 2 인버터(I202)는 제 1 인버터(I201)의 출력을 반전시킨다. 그리고, 제 3 인버터(I203)는 쓰기 컬럼 펄스(casp6_wt)를 반전시키고, 제 4 인버터(I204)는 제 3 인버터(I203)의 출력을 반전시킨다. 또한, 제 1 NAND 게이트(201)는 내부 컬럼 억세스 펄스(icasp6)와 컬럼 활성화 펄스(cast12x)를 입력하여 논리 조합하며, 제 5 인버터(I205)는 제 1 NAND 게이트(201)의 출력을 반전시킨다. NOR 게이트(202)는 제 2, 제 4 및 제 5 인버터(I202, I204 및 I205)의 출력을 입력하여 논리 조합한다. NOR 게이트(202)의 출력 펄스(S201)는 다수의 스위치(SW201 내지 SW204)에 의해 선택적으로 동작되는 다수의 지연 수단(203, 204 및 205)에 의해 지연 시간이 결정된다. 제 2 NAND 게이트(206) 및 제 3 NAND 게이트(207)로 구성된 래치(208)는 NOR 게이트(202)의 출력 펄스(S201)와 펄스 폭 조절부(210)의 출력 신호(yi_width)를 래치한다. 여기서, 제 2 NAND 게이트(206)는 NOR 게이트(202)의 출력 펄스(S201)와 제 3 NAND 게이트(207)의 출력 신호(S203)를 입력하고, 제 3 NAND 게이트(207)는 제 2 NAND 게이트(206)의 출력 신호(S202), 펄스 폭 조절부(210)의 출력 신호(yi_width) 및 파워업 신호(pwrup)를 입력한다. 펄스 폭 조절부(210)는 주파수 검출 회로(110)로부터 출력된 다수의 모드 신호, 즉 하이 모드 신호(HIGH), 미들 모드 신호(MID), 로우 모드 신호(LOW) 및 테스트 모드 신호(TM)를 입력하여 각 모드 신호에 따른 고유의 지연 시간에 따라 래치(208)의 출력 신호(S202)(즉, 래치된 신호)를 지연시켜 펄스 폭이 조절된 출력 펄스(yi_width)를 생성한다. 제 4 NAND 게이트(209)는 래치(208)의 출력 신호(S202)와 펄스 폭 조절부(210)의 출력 신호(yi_width)를 입력하여 논리 조합한다. 제 6 내지 제 8 인버터(I206 내지 I208)는 제 4 NAND 게이트(209)의 출력 신호를 반전 및 버퍼링시켜 컬럼 어드레스 선택 신호(yi)를 출력한다.
상기와 같이 구성되는 본 발명에 따른 컬럼 어드레스 신호 생성 회로의 구동 방법을 설명하면 다음과 같다.
읽기 컬럼 펄스(casp16_rd) 또는 쓰기 컬럼 펄스(casp6_wt)가 하이 상태의 펄스로 인가되거나 내부 컬럼 억세스 펄스(icasp6) 및 컬럼 활성화 펄스(cast12x)가 동시에 하이 상태의 펄스로 인가되면 NOR 게이트(202)는 이들을 논리 조합하여 로우 상태의 펄스(S201)를 출력한다. 로우 상태를 유지하는 NOR 게이트(202)의 출력 펄스(S201)는 래치(208)의 제 2 NAND 게이트(206)에 입력되고, 제 2 NAND 게이트(206)는 하이 상태의 출력 신호(S202)를 출력한다. 하이 상태를 유지하는 제 2 NAND 게이트(206)의 출력 신호(S202)는 제 3 NAND 게이트(207) 및 펄스 폭 조절부(210)에 입력된다. 펄스 폭 조절부(210)는 래치(208)의 출력 신호(S202)를 입력하면, 주파수 검출 회로(110)으로부터 입력된 다수의 모드 신호에 따라 해당 경로를 설정한다. 따라서, 모드 신호에 따라 알맞은 지연 시간을 거쳐 폭이 조절된 출력 신호(yi_width)가 출력된다. 그리고, 래치(208)의 출력 신호(S202)와 펄스 폭 조절부(210)의 출력 신호(yi_width)는 제 4 NAND 게이트(209)에 입력되고, 제 4 NAND 게이트(209)은 이들을 논리 조합하여 로우 상태의 펄스를 출력한다. 로우 상태를 유지하는 제 4 NAND 게이트(209)의 출력 펄스는 제 6 내지 제 8 인버터(I206 내지 I208)를 통해 하이 상태의 컬럼 어드레스 선택 신호(yi)를 출력한다. 한편, 펄스 폭 조절부(210)의 출력 펄스는 제 2 NAND 게이트(206)의 출력 신호(S202) 및 파워업 신호(pwrup)와 함께 제 3 NAND 게이트(207)에 입력되어 논리 조합되고, 제 3 NAND 게이트(207)의 출력 신호(S203)는 제 2 NAND 게이트(206)에 입력된다.
도 5은 도 4(b)의 펄스 폭 조절부의 회로도이다.
본 발명에 따른 펄스 폭 조절부는 직렬로 접속되어 입력 신호(IN)을 지연시키는 다수의 지연 수단(211 내지 214)과 각각의 모드 신호 및 인버터(I211 내지 I214)에 의해 반전된 각각의 모드 신호에 따라 구동되어 지연 경로를 설정하는 다수의 스위칭 수단으로서의 전달 게이트(T211 내지 T214), 및 각각의 지연 수단(211 내지 214)를 통해 지연된 신호를 반전시키는 인버터(I215)로 구성된다.
상기와 같이 구성되는 펄스 폭 조절부는 모드 신호에 따라 지연 경로를 결정하여 출력 신호(out)를 출력한다. 예를들어, 클럭 검출 회로(110)로부터 출력된 모드 신호중 미들 모드 신호(MID)만이 하이 상태로 인가되고, 나머지 모드 신호들은 로우 상태로 인가된다면, 하이 상태로 인가된(즉, 인에이블 된) 미들 모드 신호(MID) 및 제 2 인버터(I212)에 의해 로우 상태로 반전된 신호에 제 2 전달 게이트(T212)가 턴온된다. 따라서, 입력 신호(IN)는 제 1 및 제 2 지연 수단(211 및 212)를 통해 지연되며, 이 지연 신호가 인버터(I215)를 통해 반전되어 출력 신호(out)로서 출력된다. 이렇게 낮은 주파수를 검출하는 모드 신호일수록 지연 시간이 길어지며, 그에 따라 펄스 폭은 증가한다.
상술한 바와 같이 DLL 블럭내에 주파수 검출기를 설치하고, 이를 통해 외부 클럭의 동작 주파수를 구분하여 그에 알맞는 최적의 펄스 폭을 설정함으로써 동작 주파수에 따라 가변적인 폭을 갖는 펄스를 생성할 수 있다. 따라서, 다양한 동작 주파수를 지원하는 고속 동작 그래픽용 DRAM 이외에 고속화되는 DDR2나 DDR3 차세대 범용 DRAM에서 적용할 수 있다.

Claims (13)

  1. 클럭을 서로 다른 시간으로 지연시킨 후 상기 클럭의 주파수와 상기 서로 다른 시간으로 지연된 클럭의 주파수를 각각 비교하여 동작 주파수 대역을 추출하고, 그 추출 결과에 따라 다수의 모드 신호를 출력하는 주파수 검출 회로; 및
    다수의 제어 신호에 기초하여 컬럼 어드레스 선택 신호를 생성하고, 상기 다수의 모드 신호에 응답하여, 상기 컬럼 어드레스 선택 신호의 펄스 폭을 선택적으로 변경하여 출력하는 컬럼 어드레스 선택 신호 생성 회로를 포함하고,
    상기 주파수 검출 회로는,
    상기 클럭을 서로 다른 다수의 시간으로 지연시키는 다수의 지연 수단;
    상기 클럭과 상기 다수의 지연 수단의 출력 신호들을 각각 비교하여 다수의 검출 신호를 생성하는 다수의 플립플롭; 및
    상기 다수의 검출 신호를 각각 인코딩하여 상기 다수의 모드 신호를 각각 생성하는 다수의 인코딩 수단을 포함하고,
    상기 다수의 모드 신호는 서로 다른 주파수 대역을 각각 나타내고, 상기 추출 결과에 따라 상기 다수의 모드 신호 중 어느 하나가 인에이블 될 때, 상기 클럭의 주파수가 상기 인에이블된 하나에 대응하는 주파수 대역에 포함되는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 다수의 지연 수단은,
    상기 클럭이 목표로 하는 동작 주파수 영역 중에서 가장 빠른 주파수를 가질 때, 상기 클럭의 tCK(한 주기)와 근접한 지연 시간을 갖는 제 1 지연 수단; 및
    상기 제 1 지연 수단보다 긴 지연 시간을 각각 갖는 다수의 제 2 지연 수단들을 포함하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  4. 제 1 항에 있어서,
    상기 다수의 플립플롭 각각은, 포지티브 에지 트리거드 플립플롭인 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  5. 제 1 항에 있어서,
    상기 다수의 플립플롭 각각은, 상기 클럭의 tCK(한 주기)보다 상기 다수의 지연 수단 중 대응하는 지연 수단의 지연 시간이 짧으면, 상기 다수의 검출신호 중 하나를 하이 상태로 출력하고, 상기 클럭의 tCK보다 상기 대응하는 지연 수단의 지연 시간이 길면 상기 다수의 검출신호 중 하나를 로우 상태로 출력하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  6. 제 1 항에 있어서, 상기 다수의 인코딩 수단 각각은,
    상기 다수의 검출신호를 수신하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전시키는 인버터로 구성되는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  7. 제 1 항에 있어서, 상기 컬럼 어드레스 선택 신호 생성 회로는,
    상기 다수의 제어 신호에 응답하여, 펄스 신호를 생성하는 펄스 생성부;
    상기 펄스 신호를 래치하고, 그 래치된 신호를 출력하는 래치;
    상기 다수의 모드 신호에 따라 조절되는 지연 시간 동안, 상기 래치된 신호를 지연시키고, 그 지연된 신호를 출력하는 펄스 폭 조절부; 및
    상기 래치된 신호와 상기 지연된 신호에 응답하여, 상기 칼럼 어드레스 선택 신호를 출력하는 논리 수단을 포함하고,
    상기 펄스 폭 조절부의 상기 지연 시간이 증가할 때, 상기 칼럼 어드레스 선택 신호의 펄스 폭이 증가하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  8. 제 7 항에 있어서, 상기 컬럼 어드레스 선택 신호 생성 회로는, 상기 펄스 생성부에 의해 생성된 상기 펄스 신호를 지연시키기 위한 다수의 지연 수단을 더 포함하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  9. 제 7 항에 있어서, 상기 펄스 생성부는,
    제 1 제어 신호 및 제 2 제어 신호를 논리 조합하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호와 제 3 및 제 4 제어 신호를 논리 조합하여, 상기 펄스 신호를 생성하는 NOR 게이트로 구성된 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  10. 제 7 항에 있어서,
    상기 펄스 폭 조절부는,
    상기 래치의 출력 단자에 직렬로 연결되고, 각각이 입력되는 신호를 지연시켜 출력하는 다수의 지연 수단; 및
    상기 다수의 지연 수단의 출력 단자에 각각 접속되며, 상기 다수의 모드 신호에 따라 각각 구동되어 상기 래치된 신호의 지연 경로를 설정하기 위한 스위칭 수단으로 구성되고,
    상기 다수의 지연 수단 중 하나는 상기 래치된 신호를 수신하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  11. 제 10 항에 있어서, 상기 스위칭 수단은,
    상기 다수의 모드 신호를 각각 반전시키기 위한 다수의 인버터; 및
    상기 다수의 모드 신호 및 상기 다수의 인버터의 출력 신호에 따라 응답하여, 구동되는 다수의 전달 게이트로 구성된 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  12. 제 7 항에 있어서, 상기 논리 수단은,
    상기 래치된 신호와 상기 지연된 신호를 논리 조합하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 단자에 직렬로 연결되고, 상기 NAND 게이트의 출력 신호를 반전 및 버퍼링하여, 상기 칼럼 어드레스 선택 신호를 출력하는 다수의 인버터들을 포함하는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
  13. 클럭을 서로 다른 다수의 시간으로 지연시키기 위한 다수의 지연 수단;
    상기 클럭과 상기 다수의 지연 수단의 출력 신호를 각각 비교하여 다수의 검출 신호를 생성하기 위한 다수의 플립플롭;
    상기 다수의 검출 신호를 각각 인코딩하여 다수의 모드 신호를 각각 생성하기 위한 다수의 인코딩 수단;
    다수의 제어 신호에 따라 펄스를 생성하기 위한 펄스 생성부;
    상기 펄스 신호를 래치하고, 그 래치된 신호를 출력하는 래치;
    상기 다수의 모드 신호에 따라 조절되는 지연 시간 동안, 상기 래치된 신호를 지연시키고, 그 지연된 신호를 출력하는 펄스 폭 조절부; 및
    상기 래치된 신호와 상기 지연된 신호에 응답하여, 상기 칼럼 어드레스 선택 신호를 출력하는 논리 수단을 포함하고,
    상기 펄스 폭 조절부의 상기 지연 시간이 증가할 때, 상기 칼럼 어드레스 선택 신호의 펄스 폭이 증가하고,
    상기 다수의 모드 신호는 서로 다른 주파수 대역을 각각 나타내고, 상기 추출 결과에 따라 상기 다수의 모드 신호 중 어느 하나가 인에이블 될 때, 상기 클럭의 주파수가 상기 인에이블된 하나에 대응하는 주파수 대역에 포함되는 컬럼 어드레스 선택 신호의 펄스 폭 제어 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821573B1 (ko) * 2006-04-05 2008-04-15 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 생성장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546215B1 (ko) * 2003-12-05 2006-01-24 주식회사 하이닉스반도체 펄스 폭 제어 회로
KR100567532B1 (ko) * 2003-12-10 2006-04-03 주식회사 하이닉스반도체 펄스 폭 제어 회로 및 그 방법
KR100709438B1 (ko) * 2004-09-20 2007-04-18 주식회사 하이닉스반도체 내부 클럭 발생 장치
KR100599762B1 (ko) * 2004-12-13 2006-07-12 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
US7576580B2 (en) * 2005-04-27 2009-08-18 University Of Connecticut Energy efficient clock deskew systems and methods
US7250800B2 (en) 2005-07-12 2007-07-31 Hewlett-Packard Development Company, L.P. Clock pulse width control circuit
KR100812600B1 (ko) * 2005-09-29 2008-03-13 주식회사 하이닉스반도체 주파수가 다른 복수의 클럭을 사용하는 반도체메모리소자
JP4871636B2 (ja) * 2006-04-28 2012-02-08 エルピーダメモリ株式会社 波形幅調整回路
KR100706836B1 (ko) * 2006-06-07 2007-04-13 주식회사 하이닉스반도체 펄스 발생 장치 및 방법
TWI323409B (en) 2006-09-08 2010-04-11 Nanya Technology Corp Apparatus and related method for controlling switch module in memory by detecting operating frequency of specific signal in memory
TWI305651B (en) * 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
KR100915811B1 (ko) * 2006-12-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로
KR100875672B1 (ko) 2006-12-27 2008-12-26 주식회사 하이닉스반도체 반도체 메모리 소자의 컬럼 어드레스 인에이블 신호생성회로
KR100863533B1 (ko) * 2007-03-29 2008-10-15 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
KR100948080B1 (ko) * 2008-06-30 2010-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
US8822954B2 (en) * 2008-10-23 2014-09-02 Intematix Corporation Phosphor based authentication system
US8253463B1 (en) * 2010-03-10 2012-08-28 Altera Corporation Pulse width control circuitry
KR102472946B1 (ko) 2016-02-26 2022-12-05 에스케이하이닉스 주식회사 신호 복원 회로
CN106130519A (zh) * 2016-07-28 2016-11-16 北方电子研究院安徽有限公司 一种小型化触发脉冲控制器电路
US10074493B2 (en) * 2016-11-21 2018-09-11 Aeroflex Colorado Springs Inc. Radiation-hardened break before make circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004529A (ko) * 1998-06-30 2000-01-25 김영환 펄스 발생장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3444975B2 (ja) * 1994-07-18 2003-09-08 富士通株式会社 パルス幅伸長回路
JPH1069769A (ja) * 1996-08-29 1998-03-10 Fujitsu Ltd 半導体集積回路
US6901528B2 (en) * 2002-06-25 2005-05-31 Lsi Logic Corporation Minimum latency propagation of variable pulse width signals across clock domains with variable frequencies

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004529A (ko) * 1998-06-30 2000-01-25 김영환 펄스 발생장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821573B1 (ko) * 2006-04-05 2008-04-15 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 생성장치

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