JP2000011647A - 半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置 - Google Patents

半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置

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Kuninori Kawabata
邦範 川畑
Masato Matsumiya
正人 松宮
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聡 江渡
Yuichi Uzawa
裕一 鵜澤
Toru Koga
徹 古賀
Akira Kikutake
陽 菊竹
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】コラム選択線を活性化した後にデータバスアン
プ又はを活性化する必要がある半導体記憶装置に関し、
データバスアンプを活性化するデータバスアンプ・イネ
ーブル信号の発生タイミングに大きなマージンを持たせ
る必要がないようにし、高速化を図る。 【解決手段】コラムデコーダ１４によるコラムの選択を
検出してリードデータバスアンプ・イネーブル信号ＲＤ
ＢＥ又はライトデータバスアンプ・イネーブル信号ＷＤ
ＢＥを発生させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コラム選択線を活
性化した後にデータバスアンプを活性化する必要がある
半導体記憶装置、及び、このような半導体記憶装置にお
けるデータバスアンプ活性化方法に関する。
【０００２】例えば、シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＳＤＲＡＭという）
は、１００ＭＨｚ以上のクロックに同期して動作するこ
とが要求されている。このため、データバスアンプの活
性化を効率良く行う必要がある。
【０００３】
【従来の技術】図２５は従来のＳＤＲＡＭの一例の要部
の概念図である。図２５中、１はメモリセルが配列され
たメモリセルアレイ、２はワード線の選択を行うワード
デコーダ、３、４はセンスアンプが配列されたセンスア
ンプ列、５はコラム選択信号ＣＬを出力してコラムの選
択を行うコラム選択回路をなすコラムデコーダである。
【０００４】また、ＤＢ０はセンスアンプ列３に対応し
て設けられているデータバス、ＤＢ１はセンスアンプ列
４に対応して設けられているデータバス、６はデータバ
スＤＢ０に対応して設けられているデータバスアンプ、
７はデータバスＤＢ１に対応して設けられているデータ
バスアンプである。
【０００５】また、８はコラム基幹信号ＣＥＰを発生す
るコラム基幹信号発生回路、９はコラム基幹信号ＣＥＰ
をタイミング信号としてコラムアドレス信号のプリデコ
ードを行い、コラムアドレス・プリデコード信号をコラ
ムデコーダ５に出力するコラムアドレス・プリデコーダ
である。
【０００６】また、１０はコラム基幹信号ＣＥＰを入力
してデータバスアンプ６、７を活性化するためのデータ
バスアンプ・イネーブル信号ＤＢＥを発生するデータバ
スアンプ・イネーブル信号発生回路である。
【０００７】このように構成されたＳＤＲＡＭにおいて
は、コラム基幹信号発生回路８がコラム基幹信号ＣＥＰ
を発生すると、コラムアドレス・プリデコーダ９はコラ
ムアドレス信号のプリデコードを行い、コラムアドレス
・プリデコーダ９からコラムアドレス・プリデコード信
号が出力されると、コラムデコーダ５はコラムアドレス
・プリデコード信号をデコードしてコラム選択信号ＣＬ
を出力してコラムの選択を行う。
【０００８】また、同じく、コラム基幹信号発生回路８
がコラム基幹信号ＣＥＰを発生すると、データバスアン
プ・イネーブル信号発生回路１０はデータバスアンプ・
イネーブル信号ＤＢＥを発生し、データバスアンプ６、
７が活性化される。
【０００９】ここに、コラム選択信号ＣＬにより選択さ
れたコラムから読み出されたリードデータがデータバス
アンプ６、７で十分に増幅できる程度までデータバスＤ
Ｂ０、ＤＢ１の電位が変化してからデータバスアンプ・
イネーブル信号ＤＢＥを発生させる必要がある。図２６
（Ａ）はコラム選択信号ＣＬ及びデータバスアンプ・イ
ネーブル信号ＤＢＥの目標とする発生タイミングを示し
ている。
【００１０】そこで、このＳＤＲＡＭにおいては、デー
タバスアンプ・イネーブル信号発生回路１０内に設けら
れるタイミング調整回路によってデータバスアンプ・イ
ネーブル信号ＤＢＥの発生タイミングが調整されてい
た。
【００１１】
【発明が解決しようとする課題】このＳＤＲＡＭにおい
ては、コラム基幹信号発生回路８からコラムを選択する
までの信号経路Ａと、コラム基幹信号発生回路８からデ
ータバスアンプ６、７を活性化させるまでの信号経路Ｂ
とを異にしているが、製造プロセスのばらつき等によ
り、これら信号経路Ａ、Ｂの遅延時間が変わってしまう
場合がある。
【００１２】最悪の場合、図２６（Ｂ）に示すようにデ
ータバスアンプ・イネーブル信号ＤＢＥの発生がコラム
選択信号ＣＬの発生よりも先になってしまい、誤データ
を読み出してしまう可能性がある。
【００１３】このため、データバスアンプ・イネーブル
信号ＤＢＥの発生タイミングに大きなマージンを持たせ
る必要があり、結果的に動作周波数を制限し、高速クロ
ックに同期して動作させることができないという問題点
があった。
【００１４】本発明は、かかる点に鑑み、データバスに
対応して設けられているデータバスアンプを活性化する
データバスアンプ・イネーブル信号の発生タイミングに
大きなマージンを持たせる必要がないようにし、高速化
を図ることができるようにした半導体記憶装置における
データバスアンプ活性化方法及び半導体記憶装置を提供
することを目的とする。
【００１５】
【課題を解決するための手段】本発明中、第１の発明
は、メモリセルアレイと、メモリセルアレイのコラムの
選択を行うコラム選択回路と、コラム選択回路が選択し
たコラムから出力されるリードデータをリードデータバ
スアンプに伝送するリードデータバスと、ライトデータ
バスアンプから出力されるライトデータをコラム選択回
路が選択したコラムに伝送するライトデータバスとを有
する半導体記憶装置におけるデータバスアンプ活性化方
法であって、コラム選択回路によるコラムの選択を検出
してリードデータバスアンプ又はライトデータバスアン
プを活性化するというものである。
【００１６】第１の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを別々に設けるとし
ている半導体記憶装置を対象とするものであるが、第１
の発明においては、コラム選択回路によるコラムの選択
を検出してリードデータバスアンプ又はライトデータバ
スアンプを活性化するとしている。
【００１７】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【００１８】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
【００１９】本発明中、第２の発明は、メモリセルアレ
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送し、
又は、ライトデータバスアンプから出力されるライトデ
ータをコラム選択回路が選択したコラムに伝送するデー
タバスとを有する半導体記憶装置におけるデータバスア
ンプ活性化方法であって、コラム選択回路によるコラム
の選択を検出してリードデータバスアンプ又はライトデ
ータバスアンプを活性化するというものである。
【００２０】第２の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを兼用するとしてい
る半導体記憶装置を対象とするものであるが、第２の発
明においては、コラム選択回路によるコラムの選択を検
出してリードデータバスアンプ又はライトデータバスア
ンプを活性化するとしている。
【００２１】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【００２２】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するためのライ
トデータバスアンプ・イネーブル信号の発生タイミング
に大きなマージンを持たせる必要がなくなる。
【００２３】本発明中、第３の発明は、メモリセルアレ
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送する
リードデータバスと、ライトデータバスアンプから出力
されるライトデータをコラム選択回路が選択したコラム
に伝送するライトデータバスとを有する半導体記憶装置
において、コラム選択回路によるコラムの選択を検出し
てリードデータバスアンプ又はライトデータバスアンプ
を活性化するコラム選択検出・データバスアンプ活性化
回路を備えるというものである。
【００２４】第３の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを別々に設ける半導
体記憶装置であるが、第３の発明によれば、コラム選択
回路によるコラムの選択を検出してリードデータバスア
ンプ又はライトデータバスアンプを活性化するコラム選
択検出・データバスアンプ活性化回路を備えるとしてい
る。
【００２５】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【００２６】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
【００２７】本発明中、第４の発明は、メモリセルアレ
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送し、
又は、ライトデータバスアンプから出力されるライトデ
ータをコラム選択回路が選択したコラムに伝送するデー
タバスとを有する半導体記憶装置において、コラム選択
回路によるコラムの選択を検出してリードデータバスア
ンプ又はライトデータバスアンプを活性化するコラム選
択検出・データバスアンプ活性化回路を備えるというも
のである。
【００２８】第４の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを兼用する半導体記
憶装置であるが、第４の発明によれば、コラム選択回路
によるコラムの選択を検出してリードデータバスアンプ
又はライトデータバスアンプを活性化するコラム選択検
出・データバスアンプ活性化回路を備えるとしている。
【００２９】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【００３０】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
【００３１】
【発明の実施の形態】以下、図１〜図２４を参照して、
本発明の半導体記憶装置におけるデータバスアンプ活性
化方法及び半導体記憶装置の第１実施形態〜第４実施形
態について、本発明をＳＤＲＡＭにおけるデータバスア
ンプ活性化方法及びＳＤＲＡＭに適用した場合を例にし
て説明する。
【００３２】第１実施形態・・図１〜図１０ 図１は本発明の半導体記憶装置の第１実施形態の要部の
概念図である。図１中、１１はメモリセルが配列された
メモリセルアレイ、１２はワード線の選択を行うワード
デコーダ、１３はセンスアンプが配列されたセンスアン
プ列である。
【００３３】また、１４はコラム選択信号ＣＬ０〜ＣＬ
３を出力して選択すべきコラムの選択を行うコラム選択
回路をなすコラムデコーダ、ＲＤＢはセンスアンプ列１
３に対応して設けられているリードデータバス、ＷＤＢ
はセンスアンプ列１３に対応して設けれているライトデ
ータバスである。
【００３４】また、１５はリードデータバスＲＤＢに出
力されたリードデータの増幅を行うリードデータバスア
ンプ（ＳＢ）、１６はライトデータをライトデータバス
ＷＤＢに出力するライトデータバスアンプ（ＷＡ）であ
る。
【００３５】また、ＲＤＺはリード時であるか否かを表
示する状態表示信号であり、リード時である場合にはＨ
レベル、非リード時である場合にはＬレベルとされるも
のである。また、ＷＴＺはライト時であるか否かを表示
する状態表示信号であり、ライト時である場合にはＨレ
ベル、非ライト時である場合にはＬレベルとされるもの
である。
【００３６】また、１７は状態表示信号ＲＤＺ、ＷＴＺ
及びコラム選択信号ＣＬ０〜ＣＬ３を入力してコラムデ
コーダ１４によるコラムの選択が行われたことを検出す
るコラム選択検出回路、ＤＳはコラム選択検出回路１７
から出力されるコラム選択検出信号である。
【００３７】また、１８はコラム選択検出信号ＤＳを入
力してアンプ・イネーブル基幹信号をなすデータバスア
ンプ・イネーブル信号ＤＢＥを出力するデータバスアン
プ・イネーブル信号発生回路である。
【００３８】また、１９は状態表示信号ＲＤＺ及びデー
タバスアンプ・イネーブル信号ＤＢＥを入力してリード
データバスアンプ１５を活性化するためのリードデータ
バスアンプ・イネーブル信号ＲＤＢＥを発生するリード
データバスアンプ・イネーブル信号発生回路（ＥＲ）で
ある。
【００３９】また、２０は状態表示信号ＷＴＺ及びデー
タバスアンプ・イネーブル信号ＤＢＥを入力してライト
データバスアンプ１６を活性化するためのライトデータ
バスアンプ・イネーブル信号ＷＤＢＥを発生するライト
データバスアンプ・イネーブル信号発生回路（ＥＷ）で
ある。
【００４０】ここに、コラム選択検出回路１７と、デー
タバスアンプ・イネーブル信号発生回路１８と、リード
データバスアンプ・イネーブル信号発生回路１９と、ラ
イトデータバスアンプ・イネーブル信号発生回路２０と
で、コラムデコーダ１４によるコラムの選択を検出して
リードデータバスアンプ１５又はライトデータバスアン
プ１６を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
【００４１】また、データバスアンプ・イネーブル信号
発生回路１８と、リードデータバスアンプ・イネーブル
信号発生回路１９と、ライトデータバスアンプ・イネー
ブル信号発生回路２０とで、リードデータバスアンプ１
５又はライトデータバスアンプ１６を活性化するデータ
バスアンプ活性化回路が構成されている。
【００４２】図２はコラム選択検出回路１７の構成を示
す回路図である。図２中、２１は状態表示信号ＲＤＺ、
ＷＴＺをＮＯＲ処理するＮＯＲ回路、２２はＮＯＲ回路
２１の出力を反転してコラム選択検出回路イネーブル信
号ＤＥを出力するインバータ、２３、２４はコラム選択
検出回路イネーブル信号ＤＥによりオン、オフが制御さ
れるｎＭＯＳトランジスタである。
【００４３】また、２５−０〜２５−３はそれぞれコラ
ム選択信号ＣＬ０〜ＣＬ３によりオン、オフが制御され
るｎＭＯＳトランジスタであり、これらｎＭＯＳトラン
ジスタ２５−０〜２５−３は、ドレインをノード２６に
接続され、ソースをｎＭＯＳトランジスタ２３のドレイ
ンに接続され、ゲートをそれぞれコラム選択信号ＣＬ０
〜ＣＬ３が出力されるコラム選択線に接続されており、
これらｎＭＯＳトランジスタ２５−０〜２５−３でワイ
ヤード・オア回路が構成されている。
【００４４】また、２７は抵抗素子として機能させるｐ
ＭＯＳトランジスタであり、このｐＭＯＳトランジスタ
２７は、ソースをＶＣＣ電源線２８に接続され、ゲート
を接地され、ドレインをノード２６に接続され、ノード
２６にコラム選択信号ＣＬ０〜ＣＬ３のいずれかの発生
を検出してなるコラム選択信号発生検出信号ＣＬＥを得
ることができるようにされている。
【００４５】また、２９はコラム選択信号発生検出信号
ＣＬＥを反転して反転コラム選択信号発生検出信号／Ｃ
ＬＥを出力するインバータ、３０はｎＭＯＳトランジス
タ２４により活性化され、コラム選択信号発生検出信号
ＣＬＥ及び反転コラム選択発生検出信号／ＣＬＥを入力
してコラム選択検出信号ＤＳを出力するオペアンプであ
る。
【００４６】図３はコラム選択検出回路１７の動作を示
す波形図であり、状態表示信号ＲＤＺ＝Ｌレベル、状態
表示信号ＷＴＺ＝Ｌレベルの場合には、コラム選択検出
回路イネーブル信号ＤＥ＝Ｌレベル、ｎＭＯＳトランジ
スタ２３＝ＯＦＦ、ｎＭＯＳトランジスタ２４＝ＯＦＦ
となるので、コラム選択検出回路１７は非活性状態とな
る。
【００４７】これに対して、状態表示信号ＲＤＺ、ＷＴ
ＺのいずれかがＨレベルになると、コラム選択検出回路
イネーブル信号ＤＥ＝Ｈレベル、ｎＭＯＳトランジスタ
２３＝ＯＮ、ｎＭＯＳトランジスタ２４＝ＯＮとなるの
で、コラム選択検出回路１７は活性状態となる。
【００４８】この状態で、コラム選択信号ＣＬ０〜ＣＬ
３のうち、いずれかのコラム選択信号ＣＬｉがＨレベル
となると、ｎＭＯＳトランジスタ２５−ｉがオンとな
り、コラム選択信号発生検出信号ＣＬＥ＝Ｌレベル、反
転コラム選択信号発生検出信号／ＣＬＥ＝Ｈレベル、コ
ラム選択検出信号ＤＳ＝Ｈレベルとなる。
【００４９】このように、コラム選択検出回路１７にお
いては、リード時又はライト時において、コラム選択信
号ＣＬ０〜ＣＬ３のいずれかがＨレベルになると、コラ
ム選択検出信号ＤＳがＨレベルとなり、その後、Ｈレベ
ルとなったコラム選択信号ＣＬｉがＬレベルになると、
コラム選択検出信号ＤＳはＬレベルとなる。
【００５０】図４はデータバスアンプ・イネーブル信号
発生回路１８の第１構成例を示す回路図である。図４
中、３２はコラム選択検出信号ＤＳを遅延する遅延時間
を調整可能とされた可変遅延回路、３３はコラム選択検
出信号ＤＳと可変遅延回路３２の出力とをＮＡＮＤ処理
するＮＡＮＤ回路である。
【００５１】また、３４はＮＡＮＤ回路３３の出力を遅
延する遅延時間を調整可能とされた可変遅延回路、３５
はＮＡＮＤ回路３３の出力と可変遅延回路３４の出力と
をＮＡＮＤ処理してデータバスアンプ・イネーブル信号
ＤＢＥを出力するＮＡＮＤ回路である。
【００５２】図５はリードデータバスアンプ・イネーブ
ル信号発生回路１８の第１構成例の動作を示す波形図で
あり、この例では、データバスアンプ・イネーブル信号
ＤＢＥは、コラム選択検出信号ＤＳが発生した時から可
変遅延回路３２及びＮＡＮＤ回路３３、３５の合計遅延
時間だけ遅延して発生し、その後、コラム選択検出信号
ＤＳが消滅した時からＮＡＮＤ回路３３、可変遅延回路
３４及びＮＡＮＤ回路３５の合計遅延時間だけ遅延して
消滅する。
【００５３】即ち、この例では、データバスアンプ・イ
ネーブル信号ＤＢＥの発生タイミングは、コラム選択検
出信号ＤＳの発生タイミングを基準として決定され、デ
ータバスアンプ・イネーブル信号ＤＢＥの消滅タイミン
グは、コラム選択検出信号ＤＳの消滅タイミングを基準
として決定されることになる。
【００５４】したがって、可変遅延回路３２の遅延時間
を調整することにより、データバスアンプ・イネーブル
信号ＤＢＥの発生タイミングを調整することができ、可
変遅延回路３４の遅延時間を調整することにより、デー
タバスアンプ・イネーブル信号ＤＢＥの消滅タイミング
を調整することができる。
【００５５】図６はデータバスアンプ・イネーブル信号
発生回路１８の第２構成例を示す回路図である。図６
中、３７はコラム選択検出信号ＤＳを遅延する遅延時間
を調整可能とされた可変遅延回路、３８はコラム選択検
出信号ＤＳと可変遅延回路３７の出力とをＮＡＮＤ処理
するＮＡＮＤ回路である。
【００５６】また、３９は第１の入力端子をＮＡＮＤ回
路３８の出力端子に接続され、データバスアンプ・イネ
ーブル信号ＤＢＥを出力するＮＯＲ回路、４０はデータ
バスアンプ・イネーブル信号ＤＢＥを反転するインバー
タである。
【００５７】また、４１はデータバスアンプ・イネーブ
ル信号ＤＢＥを反転遅延する遅延時間を調整可能とされ
た可変反転遅延回路、４２はインバータ４０の出力と可
変反転遅延回路４１の出力とをＮＯＲ処理するＮＯＲ回
路であり、ＮＯＲ回路４２の出力端子は、ＮＯＲ回路３
９の第２の入力端子に接続されている。
【００５８】図７はデータバスアンプ・イネーブル信号
発生回路１８の第２構成例の動作を示す波形図であり、
この例では、データバスアンプ・イネーブル信号ＤＢＥ
は、コラム選択検出信号ＤＳが発生した時から可変遅延
回路３７、ＮＡＮＤ回路３８及びＮＯＲ回路３９の合計
遅延時間だけ遅延して発生し、その後、可変遅延回路４
１及びＮＯＲ回路４２、３９の合計遅延時間だけ遅延し
て消滅する。
【００５９】即ち、この例では、データバスアンプ・イ
ネーブル信号ＤＢＥの発生及び消滅タイミングは、コラ
ム選択検出信号ＤＳの発生タイミングを基準として決定
されることになる。
【００６０】したがって、可変遅延回路３７の遅延時間
を調整することにより、データバスアンプ・イネーブル
信号ＤＢＥの発生タイミングを調整することができ、可
変遅延回路４１の遅延時間を調整することにより、デー
タバスアンプ・イネーブル信号ＤＢＥの消滅タイミング
を調整することができる。
【００６１】図８はリードデータバスアンプ・イネーブ
ル信号発生回路１９及びライトデータバスアンプ・イネ
ーブル信号発生回路２０の構成を示す回路図である。図
８中、リードデータバスアンプ・イネーブル信号発生回
路１９において、４４は状態表示信号ＲＤＺとデータバ
スアンプ・イネーブル信号ＤＢＥとをＮＡＮＤ処理する
ＮＡＮＤ回路、４５はＮＡＮＤ回路４４の出力を反転し
てリードデータバスアンプ・イネーブル信号ＲＤＢＥを
発生するインバータである。
【００６２】また、ライトデータバスアンプ・イネーブ
ル信号発生回路２０において、４６は状態表示信号ＷＴ
Ｚとデータバスアンプ・イネーブル信号ＤＢＥとをＮＡ
ＮＤ処理するＮＡＮＤ回路、４７はＮＡＮＤ回路４６の
出力を反転してライトデータバスアンプ・イネーブル信
号ＷＤＢＥを発生するインバータである。
【００６３】図９はリードデータバスアンプ・イネーブ
ル信号発生回路１９及びライトデータバスアンプ・イネ
ーブル信号発生回路２０の動作を示す波形図である。こ
の例では、リードデータバスアンプ・イネーブル信号Ｒ
ＤＢＥは、状態表示信号ＲＤＺ＝Ｈレベルの状態（リー
ド時）において、データバスアンプ・イネーブル信号Ｄ
ＢＥが発生すると発生し、その後、データバスアンプ・
イネーブル信号ＤＢＥが消滅するとリードデータバスア
ンプ・イネーブル信号ＲＤＢＥも消滅する。
【００６４】したがって、データバスアンプ・イネーブ
ル信号発生回路１８として第１構成例を使用する場合に
は、リードデータバスアンプ・イネーブル信号ＲＤＢＥ
の発生タイミングは、コラム選択検出信号ＤＳの発生タ
イミングを基準として決定され、リードデータバスアン
プ・イネーブル信号ＲＤＢＥの消滅タイミングは、コラ
ム選択検出信号ＤＳの消滅タイミングを基準として決定
されることになる。
【００６５】また、データバスアンプ・イネーブル信号
発生回路１８として第２構成例を使用する場合には、リ
ードデータバスアンプ・イネーブル信号ＲＤＢＥの発生
及び消滅タイミングは、コラム選択検出信号ＤＳが発生
タイミングを基準として決定されることになる。
【００６６】また、ライトデータバスアンプ・イネーブ
ル信号ＷＤＢＥは、状態表示信号ＷＴＺ＝Ｈレベルの状
態（ライト時）において、データバスアンプ・イネーブ
ル信号ＤＢＥが発生すると発生し、その後、データバス
アンプ・イネーブル信号ＤＢＥが消滅すると消滅する。
【００６７】したがって、データバスアンプ・イネーブ
ル信号発生回路１８として第１構成例を使用する場合に
は、ライトデータバスアンプ・イネーブル信号ＷＤＢＥ
の発生タイミングは、コラム選択検出信号ＤＳの発生タ
イミングを基準として決定され、ライトデータバスアン
プ・イネーブル信号ＷＤＢＥの消滅タイミングは、コラ
ム選択検出信号ＤＳの消滅タイミングを基準として決定
されることになる。
【００６８】また、データバスアンプ・イネーブル信号
発生回路１８として第２構成例を使用する場合には、ラ
イトデータバスアンプ・イネーブル信号ＷＤＢＥの発生
及び消滅タイミングは、コラム選択検出信号ＤＳの発生
タイミングを基準として決定されることになる。
【００６９】図１０は本発明の半導体記憶装置の第１実
施形態の動作を説明するための波形図であり、本発明の
半導体記憶装置の第１実施形態においては、状態表示信
号ＲＤＺ＝Ｈレベルの状態（リード時）において、コラ
ム選択信号ＣＬ０〜ＣＬ３のうち、いずれかのコラム選
択信号ＣＬｉが発生すると、コラム選択検出信号ＤＳが
発生し、この結果、データバスアンプ・イネーブル信号
ＤＢＥが発生し、リードデータバスアンプ・イネーブル
信号ＲＤＢＥが発生する。
【００７０】また、状態表示信号ＷＴＺ＝Ｈレベルの状
態（ライト時）において、コラム選択信号ＣＬ０〜ＣＬ
３のうち、いずれかのコラム選択信号ＣＬｉが発生する
と、コラム選択検出信号ＤＳが発生し、この結果、デー
タバスアンプ・イネーブル信号ＤＢＥが発生し、ライト
データバスアンプ・イネーブル信号ＷＤＢＥが発生す
る。
【００７１】このように、本発明の半導体記憶装置の第
１実施形態においては、コラムデコーダ１４によるコラ
ムの選択を検出してリードデータバスアンプ・イネーブ
ル信号ＲＤＢＥ又はライトデータバスアンプ・イネーブ
ル信号ＷＤＢＥを発生させるようにしているので、リー
ドデータバスアンプ・イネーブル信号ＲＤＢＥ及びライ
トデータバスアンプ・イネーブル信号ＷＤＢＥは、コラ
ム選択信号ＣＬ０〜ＣＬ３のいずれかが発生する前に発
生することはなくなり、どのような場合であっても、コ
ラム選択信号ＣＬ０〜ＣＬ３のいずれかが発生した後に
発生することになる。
【００７２】したがって、本発明の半導体記憶装置の第
１実施形態によれば、リードデータバスアンプ・イネー
ブル信号ＲＤＢＥ及びライトデータバスアンプ・イネー
ブル信号ＷＤＢＥの発生タイミングに大きなマージンを
持たせる必要がなくなるので、リードデータ用のリード
データバスＲＤＢとライトデータ用のライトデータバス
ＷＤＢとを別々に設けるＳＤＲＡＭについて高速化を図
ることができる。
【００７３】また、本発明の半導体記憶装置の第１実施
形態においては、コラムデコーダ１４とコラム選択検出
回路１７とをメモリセルアレイ１１を挟んで配置するよ
うにしている。したがって、コラム選択線の活性化が最
も遅い点でコラム選択信号の発生を検出することができ
るので、コラム選択線での遅延を考える必要がなくな
り、タイミング設計を容易に行うことができる。
【００７４】第２実施形態・・図１１〜図１３ 図１１は本発明の半導体記憶装置の第２実施形態の要部
の概念図である。図１１中、５０、５１はメモリブロッ
ク、Ｂ１はメモリブロック５０を選択するためのメモリ
ブロック選択信号、Ｂ２はメモリブロック５１を選択す
るためのメモリブロック選択信号である。
【００７５】メモリブロック５０において、５２はメモ
リセルが配列されたメモリセルアレイ、５３はワード線
の選択を行うワードデコーダ、５４はセンスアンプが配
列されたセンスアンプ列である。
【００７６】また、５５はコラム選択信号ＣＬ０１〜Ｃ
Ｌ３１を出力して選択すべきコラムの選択を行うコラム
選択回路をなすコラムデコーダ、ＲＤＢ１はセンスアン
プ列５４に対応して設けられているリードデータ専用の
リードデータバス、ＷＤＢ１はセンスアンプ列５４に対
応して設けられているライトデータ専用のライトデータ
バスである。
【００７７】また、５６はリードデータバスＲＤＢ１に
出力されたリードデータの増幅を行うリードデータバス
アンプ（ＳＢ）、５７はライトデータをライトデータバ
スＷＤＢ１に出力するライトデータバスアンプ（ＷＡ）
である。
【００７８】また、ＲＤＺはリード時であるか否かを表
示する状態表示信号であり、リード時である場合にはＨ
レベル、非リード時である場合にはＬレベルとされるも
のである。また、ＷＴＺはライト時であるか否かを表示
する状態表示信号であり、ライト時である場合にはＨレ
ベル、非ライト時である場合にはＬレベルとされるもの
である。
【００７９】また、５８は状態表示信号ＲＤＺ、ＷＴＺ
及びコラム選択信号ＣＬ０１〜ＣＬ３１を入力してコラ
ムデコーダ５５によるコラムの選択が行われたことを検
出するコラム選択検出回路、ＤＳ１はコラム選択検出回
路５８から出力されるコラム選択検出信号、５９はコラ
ム選択検出信号ＤＳ１を入力してデータバスアンプ・イ
ネーブル基幹信号をなすデータバスアンプ・イネーブル
信号ＤＢＥ１を出力するデータバスアンプ・イネーブル
信号発生回路である。
【００８０】また、６０は状態表示信号ＲＤＺ及びデー
タバスアンプ・イネーブル信号ＤＢＥ１を入力してリー
ドデータバスアンプ５６を活性化するためのリードデー
タバスアンプ・イネーブル信号ＲＤＢＥ１を発生するリ
ードデータバスアンプ・イネーブル信号発生回路（Ｅ
Ｒ）である。
【００８１】また、６１は状態表示信号ＷＴＺ及びデー
タバスアンプ・イネーブル信号ＤＢＥ１を入力してライ
トデータバスアンプ５７を活性化するためのライトデー
タバスアンプ・イネーブル信号ＷＤＢＥ１を発生するラ
イトデータバスアンプ・イネーブル信号発生回路（Ｅ
Ｗ）である。
【００８２】また、メモリブロック５１において、６２
はメモリセルが配列されたメモリセルアレイ、６３はワ
ード線の選択を行うワードデコーダ、６４はセンスアン
プが配列されたセンスアンプ列である。
【００８３】また、６５はコラム選択信号ＣＬ０２〜Ｃ
Ｌ３２を出力して選択すべきコラムの選択を行うコラム
選択回路をなすコラムデコーダ、ＲＤＢ２はセンスアン
プ列６４に対応して設けられているリードデータ専用の
リードデータバス、ＷＤＢ２はセンスアンプ列６４に対
応して設けられているライトデータ専用のライトデータ
バスである。
【００８４】また、６６はリードデータバスＲＤＢ２に
出力されたリードデータの増幅を行うリードデータバス
アンプ（ＳＢ）、６７はライトデータをライトデータバ
スＷＤＢ２に出力するライトデータバスアンプ（ＷＡ）
である。
【００８５】また、６８は状態表示信号ＲＤＺ、ＷＴＺ
及びコラム選択信号ＣＬ０２〜ＣＬ３２を入力してコラ
ムデコーダ６５によるコラムの選択が行われたことを検
出するコラム選択検出回路、ＤＳ２はコラム選択検出回
路６８から出力されるコラム選択検出信号、６９はコラ
ム選択検出信号ＤＳ２を入力してデータバスアンプ・イ
ネーブル基幹信号をなすデータバスアンプ・イネーブル
信号ＤＢＥ２を出力するデータバスアンプ・イネーブル
信号発生回路である。
【００８６】また、７０は状態表示信号ＲＤＺ及びデー
タバスアンプ・イネーブル信号ＤＢＥ２を入力してリー
ドデータバスアンプ６６を活性化するためのリードデー
タバスアンプ・イネーブル信号ＲＤＢＥ２を発生するリ
ードデータバスアンプ・イネーブル信号発生回路（Ｅ
Ｒ）である。
【００８７】また、７１は状態表示信号ＷＴＺ及びデー
タバスアンプ・イネーブル信号ＤＢＥ２を入力してライ
トデータバスアンプ６７を活性化するためのライトデー
タバスアンプ・イネーブル信号ＷＤＢＥ２を発生するラ
イトデータバスアンプ・イネーブル信号発生回路（Ｅ
Ｗ）である。
【００８８】なお、コラム選択検出回路５８と、データ
バスアンプ・イネーブル信号発生回路５９と、リードデ
ータバスアンプ・イネーブル信号発生回路６０と、ライ
トデータバスアンプ・イネーブル信号発生回路６１と
で、コラムデコーダ５５によるコラムの選択を検出して
リードデータバスアンプ５６及びライトデータバスアン
プ５７を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
【００８９】また、データバスアンプ・イネーブル信号
発生回路５９と、リードデータバスアンプ・イネーブル
信号発生回路６０と、ライトデータバスアンプ・イネー
ブル信号発生回路６１とで、リードデータバスアンプ５
６及びライトデータバスアンプ５７を活性化するデータ
バスアンプ活性化回路が構成されている。
【００９０】また、コラム選択検出回路６８と、データ
バスアンプ・イネーブル信号発生回路６９と、リードデ
ータバスアンプ・イネーブル信号発生回路７０と、ライ
トデータバスアンプ・イネーブル信号発生回路７１と
で、コラムデコーダ６５によるコラムの選択を検出して
リードデータバスアンプ６６及びライトデータバスアン
プ６７を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
【００９１】また、データバスアンプ・イネーブル信号
発生回路６９と、リードデータバスアンプ・イネーブル
信号発生回路７０と、ライトデータバスアンプ・イネー
ブル信号発生回路７１とで、リードデータバスアンプ６
６及びライトデータバスアンプ６７を活性化するデータ
バスアンプ活性化回路が構成されている。
【００９２】ここに、メモリセルアレイ５２、６２、ワ
ードデコーダ５３、６３、センスアンプ列５４、６４、
コラムデコーダ５５、６５、リードデータバスアンプ５
６、６６及びライトデータバスアンプ５７、６７は、そ
れぞれ、本発明の半導体記憶装置の第１実施形態が備え
るメモリセルアレイ１１、ワードデコーダ１２、センス
アンプ列１３、コラムデコーダ１４、リードデータバス
アンプ１５及びライトデータバスアンプ１６と同様に構
成されている。
【００９３】また、データバスアンプ・イネーブル信号
発生回路５９、６９、リードデータバスアンプ・イネー
ブル信号発生回路６０、７０及びライトデータバスアン
プ・イネーブル信号発生回路６１、７１は、それぞれ、
本発明の半導体記憶装置の第１実施形態が備えるデータ
バスアンプ・イネーブル信号発生回路１８、リードデー
タバスアンプ・イネーブル信号発生回路１９及びライト
データバスアンプ・イネーブル信号発生回路２０と同様
に構成されている。
【００９４】図１２はコラム選択検出回路５８の構成を
示す回路図である。図１２中、７３はメモリブロック選
択信号Ｂ１によりオン、オフが制御されるｎＭＯＳトラ
ンジスタ、７４は状態表示信号ＲＤＺ、ＷＴＺをＮＯＲ
処理するＮＯＲ回路、７５はＮＯＲ回路７４の出力を反
転してコラム選択検出回路イネーブル信号ＤＥ１を出力
するインバータ、７６、７７はコラム選択検出回路イネ
ーブル信号ＤＥ１によりオン、オフが制御されるｎＭＯ
Ｓトランジスタである。
【００９５】また、７８−０〜７８−３はそれぞれコラ
ム選択信号ＣＬ０１〜ＣＬ３２によりオン、オフが制御
されるｎＭＯＳトランジスタであり、これらｎＭＯＳト
ランジスタ７８−０〜７８−３は、ドレインをノード７
９に接続され、ソースをｎＭＯＳトランジスタ７６のド
レインに接続され、ゲートをそれぞれコラム選択信号Ｃ
Ｌ０１〜ＣＬ３１が出力されるコラム選択線に接続され
ており、これらｎＭＯＳトランジスタ７８−０〜７８−
３でワイヤード・オア回路が構成されている。
【００９６】また、８０は抵抗素子として機能させるｐ
ＭＯＳトランジスタであり、このｐＭＯＳトランジスタ
８０は、ソースをＶＣＣ電源線８１に接続され、ゲート
を接地され、ドレインをノード７９に接続され、ノード
７９にコラム選択信号ＣＬ０１〜ＣＬ３１のいずれかの
発生を検出してなるコラム選択信号発生検出信号ＣＬＥ
１を得ることができるようにされている。
【００９７】また、８２はコラム選択信号発生検出信号
ＣＬＥ１を反転して反転コラム選択信号発生検出信号／
ＣＬＥ１を出力するインバータ、８３はｎＭＯＳトラン
ジスタ７７により活性化され、コラム選択信号発生検出
信号ＣＬＥ１及び反転コラム選択検出信号／ＣＬＥ１を
入力してコラム選択検出信号ＤＳ１を出力するオペアン
プである。
【００９８】このように、コラム選択検出回路５８は、
メモリブロック選択信号Ｂ１によりオン、オフが制御さ
れるｎＭＯＳトランジスタ７３を設けている点を除き、
本発明の半導体記憶装置の第１実施形態が備えるコラム
選択検出回路１７と同様に構成されているので、メモリ
ブロック選択信号Ｂ１＝Ｈレベル、ｎＭＯＳトランジス
タ７３＝ＯＮとされる場合には、コラム選択検出回路１
７と同様に動作することになる。
【００９９】図１３はコラム選択検出回路６８の構成を
示す回路図である。図１３中、８５はメモリブロック選
択信号Ｂ２によりオン、オフが制御されるｎＭＯＳトラ
ンジスタ、８６は状態表示信号ＲＤＺ、ＷＴＺをＮＯＲ
処理するＮＯＲ回路、８７はＮＯＲ回路８６の出力を反
転してコラム選択検出回路イネーブル信号ＤＥ２を出力
するインバータ、８８、８９はコラム選択検出回路イネ
ーブル信号ＤＥ２によりオン、オフが制御されるｎＭＯ
Ｓトランジスタである。
【０１００】また、９０−０〜９０−３はそれぞれコラ
ム選択信号ＣＬ０２〜ＣＬ３２によりオン、オフが制御
されるｎＭＯＳトランジスタであり、これらｎＭＯＳト
ランジスタ９０−０〜９０−３は、ドレインをノード９
１に接続され、ソースをｎＭＯＳトランジスタ８８のド
レインに接続され、ゲートをそれぞれコラム選択信号Ｃ
Ｌ０２〜ＣＬ３２が出力されるコラム選択線に接続され
ており、これらｎＭＯＳトランジスタ９０−０〜９０−
３でワイヤード・オア回路が構成されている。
【０１０１】また、９２は抵抗素子として機能させるｐ
ＭＯＳトランジスタであり、このｐＭＯＳトランジスタ
９２は、ソースをＶＣＣ電源線９３に接続され、ゲート
を接地され、ドレインをノード９１に接続され、ノード
９１にコラム選択信号ＣＬ０２〜ＣＬ３２のいずれかの
発生を検出してなるコラム選択信号発生検出信号ＣＬＥ
２を得ることができるようにされている。
【０１０２】また、９４はコラム選択信号発生検出信号
ＣＬＥ２を反転して反転コラム選択信号発生検出信号／
ＣＬＥ２を出力するインバータ、９５はｎＭＯＳトラン
ジスタ８９により活性化され、コラム選択信号発生検出
信号ＣＬＥ２及び反転コラム選択信号発生検出信号／Ｃ
ＬＥ２を入力してコラム選択検出信号ＤＳ２を出力する
オペアンプである。
【０１０３】このように、コラム選択検出回路６８は、
メモリブロック選択信号Ｂ２によりオン、オフが制御さ
れるｎＭＯＳトランジスタ８５を設けている点を除き、
本発明の半導体記憶装置の第１実施形態が備えるコラム
選択検出回路１７と同様に構成されているので、メモリ
ブロック選択信号Ｂ２＝Ｈレベル、ｎＭＯＳトランジス
タ８５＝ＯＮとされる場合には、コラム選択検出回路１
７と同様に動作することになる。
【０１０４】このように構成された本発明の半導体記憶
装置の第２実施形態においては、メモリブロック５０が
選択された場合には、メモリブロック５０は、本発明の
半導体記憶装置の第１実施形態と同様に動作し、コラム
デコーダ５５によるコラムの選択を検出してリードデー
タバスアンプ・イネーブル信号ＲＤＢＥ１又はライトデ
ータバスアンプ・イネーブル信号ＷＤＢＥ１を発生す
る。
【０１０５】この結果、リードデータバスアンプ・イネ
ーブル信号ＲＤＢＥ１又はライトデータバスアンプ・イ
ネーブル信号ＷＤＢＥ１は、コラム選択信号ＣＬ０１〜
ＣＬ３１のいずれかが発生される前に発生されることは
なくなり、どのような場合であっても、コラム選択信号
ＣＬ０１〜ＣＬ３１のいずれかが発生された後に発生さ
れることになる。
【０１０６】また、メモリブロック５１が選択された場
合には、メモリブロック５１は、本発明の半導体記憶装
置の第１実施形態と同様に動作し、コラムデコーダ６５
によるコラムの選択を検出してリードデータバスアンプ
・イネーブル信号ＲＤＢＥ２又はライトデータバスアン
プ・イネーブル信号ＷＤＢＥ２を発生する。
【０１０７】この結果、リードデータバスアンプ・イネ
ーブル信号ＲＤＢＥ２又はライトデータバスアンプ・イ
ネーブル信号ＷＤＢＥ２は、コラム選択信号ＣＬ０２〜
ＣＬ３２のいずれかが発生される前に発生されることは
なくなり、どのような場合であっても、コラム選択信号
ＣＬ０２〜ＣＬ３２のいずれかが発生された後に発生さ
れることになる。
【０１０８】したがって、本発明の半導体記憶装置の第
２実施形態によれば、リードデータバスアンプ・イネー
ブル信号ＲＤＢＥ１、ＲＤＢＥ２及びライトデータバス
アンプ・イネーブル信号ＷＤＢＥ１、ＷＤＢＥ２の発生
タイミングに大きなマージンを持たせる必要がなくなる
ので、リードデータ用のリードデータバスＲＤＢ１、Ｒ
ＤＢ２とライトデータ用のライトデータバスＷＤＢ１、
ＷＤＢ２とを別々に設ける２個のメモリブロック５０、
５１を有するＳＤＲＡＭについて高速化を図ることがで
きる。
【０１０９】また、本発明の半導体記憶装置の第２実施
形態においては、コラムデコーダ５５とコラム選択検出
回路５８とをメモリセルアレイ５２を挟んで配置すると
共に、コラムデコーダ６５とコラム選択検出回路６８と
をメモリセルアレイ６２を挟んで配置するようにしてい
る。したがって、コラム選択線の活性化が最も遅い点で
コラム選択信号の発生を検出することができるので、コ
ラム選択線での遅延を考える必要がなくなり、タイミン
グ設計を容易に行うことができる。
【０１１０】第３実施形態・・図１４〜図２３ 図１４は本発明の半導体記憶装置の第３実施形態の要部
の概念図であり、本発明の半導体記憶装置の第３実施形
態は、本発明の半導体記憶装置の第１実施形態が備える
データバスアンプ・イネーブル信号発生回路１８を設け
ず、この代わりに、本発明の半導体記憶装置の第１実施
形態が備えるリードデータバスアンプ・イネーブル信号
発生回路１９及びライトデータバスアンプ・イネーブル
信号発生回路２０と回路構成の異なるリードデータバス
アンプ・イネーブル信号発生回路９７及びライトデータ
バスアンプ・イネーブル信号発生回路９８を設けるよう
にし、その他については、本発明の半導体記憶装置の第
１実施形態と同様に構成したものである。
【０１１１】図１５はリードデータバスアンプ・イネー
ブル信号発生回路９７の第１構成例を示す回路図であ
る。図１５中、１００は状態表示信号ＲＤＺとコラム選
択検出信号ＤＳとをＮＡＮＤ処理するＮＡＮＤ回路、１
０１はＮＡＮＤ回路１００の出力を反転するインバータ
である。
【０１１２】また、１０２はインバータ１０１の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、１
０３はインバータ１０１の出力と可変遅延回路１０２の
出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
【０１１３】また、１０４はＮＡＮＤ回路１０３の出力
を遅延する遅延時間を調整可能とされた可変遅延回路、
１０５はＮＡＮＤ回路１０３の出力と可変遅延回路１０
４の出力とをＮＡＮＤ処理して、リードデータバスアン
プ・イネーブル信号ＲＤＢＥを出力するＮＡＮＤ回路で
ある。
【０１１４】図１６はリードデータバスアンプ・イネー
ブル信号発生回路９７の第１構成例の動作を示す波形図
である。この例では、リードデータバスアンプ・イネー
ブル信号ＲＤＢＥは、コラム選択検出信号ＤＳが発生し
た時からＮＡＮＤ回路１００、インバータ１０１、可変
遅延回路１０２及びＮＡＮＤ回路１０３、１０５の合計
遅延時間だけ遅延して発生し、その後、コラム選択検出
信号ＤＳが消滅した時からＮＡＮＤ回路１００、インバ
ータ１０１、ＮＡＮＤ回路１０３、可変遅延回路１０４
及びＮＡＮＤ回路１０５の合計遅延時間だけ遅延して消
滅する。
【０１１５】即ち、この例では、リードデータバスアン
プ・イネーブル信号ＲＤＢＥの発生タイミングは、コラ
ム選択検出信号ＤＳの発生タイミングを基準として決定
され、リードデータバスアンプ・イネーブル信号ＲＤＢ
Ｅの消滅タイミングは、コラム選択検出信号ＤＳの消滅
タイミングを基準として決定されることになる。
【０１１６】したがって、可変遅延回路１０２の遅延時
間を調整することにより、リードデータバスアンプ・イ
ネーブル信号ＲＤＢＥの発生タイミングを調整すること
ができ、可変遅延回路１０４の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号ＲＤ
ＢＥの消滅タイミングを調整することができる。
【０１１７】図１７はリードデータバスアンプ・イネー
ブル信号発生回路９７の第２構成例を示す回路図であ
る。図１７中、１０７は状態表示信号ＲＤＺとコラム選
択検出信号ＤＳとをＮＡＮＤ処理するＮＡＮＤ回路、１
０８はＮＡＮＤ回路１０７の出力を反転するインバータ
である。
【０１１８】また、１０９はインバータ１０８の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、１
１０はインバータ１０８の出力と可変遅延回路１０９の
出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
【０１１９】また、１１１は第１の入力端子をＮＡＮＤ
回路１１０の出力端子に接続され、リードデータバスア
ンプ・イネーブル信号ＲＤＢＥを出力するＮＯＲ回路、
１１２はリードデータバスアンプ・イネーブル信号ＲＤ
ＢＥを反転するインバータである。
【０１２０】また、１１３はリードデータバスアンプ・
イネーブル信号ＲＤＢＥを反転遅延する遅延時間を調整
可能とされた可変反転遅延回路、１１４はインバータ１
１２の出力と可変反転遅延回路１１３の出力とをＮＯＲ
処理するＮＯＲ回路であり、ＮＯＲ回路１１４の出力端
子は、ＮＯＲ回路１１１の第２の入力端子に接続されて
いる。
【０１２１】図１８はリードデータバスアンプ・イネー
ブル信号発生回路９７の第２構成例の動作を示す波形図
であり、この例では、リードデータバスアンプ・イネー
ブル信号ＲＤＢＥは、コラム選択検出信号ＤＳが発生し
た時からＮＡＮＤ回路１０７、インバータ１０８、可変
遅延回路１０９、ＮＡＮＤ回路１１０及びＮＯＲ回路１
１１の合計遅延時間だけ遅延して発生し、その後、更
に、可変遅延回路１１３及びＮＯＲ回路１１４、１１１
の合計遅延時間だけ遅延して消滅する。
【０１２２】即ち、この例では、リードデータバスアン
プ・イネーブル信号ＲＤＢＥの発生及び消滅タイミング
は、コラム選択検出信号ＤＳの発生タイミングを基準と
して決定されることになる。
【０１２３】したがって、可変遅延回路１０９の遅延時
間を調整することにより、リードデータバスアンプ・イ
ネーブル信号ＲＤＢＥの発生タイミングを調整すること
ができ、可変遅延回路１１３の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号ＲＤ
ＢＥの消滅タイミングを調整することができる。
【０１２４】図１９はライトデータバスアンプ・イネー
ブル信号発生回路９８の第１構成例を示す回路図であ
る。図１９中、１１４は状態表示信号ＷＴＺとコラム選
択検出信号ＤＳとをＮＡＮＤ処理するＮＡＮＤ回路、１
１５はＮＡＮＤ回路１１４の出力を反転するインバータ
である。
【０１２５】また、１１６はインバータ１１５の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、１
１７はインバータ１１５の出力と可変遅延回路１１６の
出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
【０１２６】また、１１８はＮＡＮＤ回路１１７の出力
を遅延する遅延時間を調整可能とされた可変遅延回路、
１１９はＮＡＮＤ回路１１７の出力と可変遅延回路１１
８の出力とをＮＡＮＤ処理して、ライトデータバスアン
プ・イネーブル信号ＷＤＢＥを出力するＮＡＮＤ回路で
ある。
【０１２７】図２０はライトデータバスアンプ・イネー
ブル信号発生回路９８の第１構成例の動作を示す波形図
である。この例では、ライトデータバスアンプ・イネー
ブル信号ＷＤＢＥは、コラム選択検出信号ＤＳが発生し
た時からＮＡＮＤ回路１１４、インバータ１１５、可変
遅延回路１１６及びＮＡＮＤ回路１１７、１１９の合計
遅延時間だけ遅延して発生し、その後、コラム選択検出
信号ＤＳが消滅した時からＮＡＮＤ回路１１４、インバ
ータ１１５、ＮＡＮＤ回路１１７、可変遅延回路１１８
及びＮＡＮＤ回路１１９の合計遅延時間だけ遅延して消
滅する。
【０１２８】即ち、この例では、ライトデータバスアン
プ・イネーブル信号ＷＤＢＥの発生タイミングは、コラ
ム選択検出信号ＤＳの発生タイミングを基準として決定
され、ライトデータバスアンプ・イネーブル信号ＷＤＢ
Ｅの消滅タイミングは、コラム選択検出信号ＤＳの消滅
タイミングを基準として決定されることになる。
【０１２９】したがって、可変遅延回路１１６の遅延時
間を調整することにより、ライトデータバスアンプ・イ
ネーブル信号ＷＤＢＥの発生タイミングを調整すること
ができ、可変遅延回路１１８の遅延時間を調整すること
により、ライトデータバスアンプ・イネーブル信号ＷＤ
ＢＥの消滅タイミングを調整することができる。
【０１３０】図２１はライトデータバスアンプ・イネー
ブル信号発生回路９８の第２構成例を示す回路図であ
る。図２１中、１２１は状態表示信号ＷＴＺとコラム選
択検出信号ＤＳとをＮＡＮＤ処理するＮＡＮＤ回路、１
２２はＮＡＮＤ回路１２１の出力を反転するインバータ
である。
【０１３１】また、１２３はインバータ１２２の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、１
２４はインバータ１２２の出力と可変遅延回路１２３の
出力とをＮＡＮＤ処理するＮＡＮＤ回路である。
【０１３２】また、１２５は第１の入力端子をＮＡＮＤ
回路１２４の出力端子に接続され、ライトデータバスア
ンプ・イネーブル信号ＷＤＢＥを出力するＮＯＲ回路、
１２６はライトデータバスアンプ・イネーブル信号ＷＤ
ＢＥを反転するインバータである。
【０１３３】また、１２７はライトデータバスアンプ・
イネーブル信号ＷＤＢＥを反転遅延する遅延時間を調整
可能とされた可変反転遅延回路、１２８はインバータ１
２６の出力と可変反転遅延回路１２７の出力とをＮＯＲ
処理するＮＯＲ回路であり、ＮＯＲ回路１２８の出力端
子は、ＮＯＲ回路１２５の第２の入力端子に接続されて
いる。
【０１３４】図２２はライトデータバスアンプ・イネー
ブル信号発生回路９８の第２構成例の動作を示す波形図
である。この例では、ライトデータバスアンプ・イネー
ブル信号ＷＤＢＥは、コラム選択検出信号ＤＳが発生し
た時からＮＡＮＤ回路１２１、インバータ１２２、可変
遅延回路１２３、ＮＡＮＤ回路１２４及びＮＯＲ回路１
２５の合計遅延時間だけ遅延して発生し、その後、更
に、可変遅延回路１２７及びＮＯＲ回路１２８、１２５
の合計遅延時間だけ遅延して消滅する。
【０１３５】即ち、この例では、ライトデータバスアン
プ・イネーブル信号ＷＤＢＥの発生及び消滅タイミング
は、コラム選択検出信号ＤＳの発生タイミングを基準と
して決定されることになる。
【０１３６】したがって、可変遅延回路１２３の遅延時
間を調整することにより、ライトデータバスアンプ・イ
ネーブル信号ＷＤＢＥの発生タイミングを調整すること
ができ、可変遅延回路１２７の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号ＲＤ
ＢＥの消滅タイミングを調整することができる。
【０１３７】図２３は本発明の半導体記憶装置の第３実
施形態の動作を説明するための波形図であり、本発明の
半導体記憶装置の第３実施形態においては、状態表示信
号ＲＤＺ＝Ｈレベルの状態（リード時）において、コラ
ム選択信号ＣＬ０〜ＣＬ３のうち、いずれかのコラム選
択信号ＣＬｉが発生すると、コラム選択検出信号ＤＳが
発生し、リードデータバスアンプ・イネーブル信号ＲＤ
ＢＥが発生する。
【０１３８】また、状態表示信号ＷＴＺ＝Ｈレベルの状
態（ライト時）において、コラム選択信号ＣＬ０〜ＣＬ
３のうち、いずれかのコラム選択信号ＣＬｉが発生する
と、コラム選択検出信号ＤＳが発生し、ライトデータバ
スアンプ・イネーブル信号ＷＤＢＥが発生する。
【０１３９】このように、本発明の半導体記憶装置の第
３実施形態においては、コラムデコーダ１４によるコラ
ムの選択を検出してリードデータバスアンプ・イネーブ
ル信号ＲＤＢＥ又はライトデータバスアンプ・イネーブ
ル信号ＷＤＢＥを発生させるようにしているので、リー
ドデータバスアンプ・イネーブル信号ＲＤＢＥ及びライ
トデータバスアンプ・イネーブル信号ＷＤＢＥは、コラ
ム選択信号ＣＬ０〜ＣＬ３のいずれかが発生する前に発
生することはなくなり、どのような場合であっても、コ
ラム選択信号ＣＬ０〜ＣＬ３のいずれかが発生した後に
発生することになる。
【０１４０】したがって、本発明の半導体記憶装置の第
３実施形態によれば、リードデータバスアンプ・イネー
ブル信号ＲＤＢＥ及びライトデータバスアンプ・イネー
ブル信号ＷＤＢＥの発生タイミングに大きなマージンを
持たせる必要がなくなるので、リードデータ用のリード
データバスＲＤＢとライトデータ用のライトデータバス
ＷＤＢとを別々に設けるＳＤＲＡＭについて高速化を図
ることができる。
【０１４１】また、本発明の半導体記憶装置の第３実施
形態によれば、リードデータバスアンプ・イネーブル信
号ＲＤＢＥの発生及び消滅タイミング並びにライトデー
タバスアンプ・イネーブル信号ＷＤＢＥの発生及び消滅
タイミングをそれぞれ別々に調整することができる。
【０１４２】また、本発明の半導体記憶装置の第３実施
形態においては、コラムデコーダ１４とコラム選択検出
回路１７とをメモリセルアレイ１１を挟んで配置するよ
うにしている。したがって、コラム選択線の活性化が最
も遅い点でコラム選択信号の発生を検出することができ
るので、コラム選択線での遅延を考える必要がなくな
り、タイミング設計を容易に行うことができる。
【０１４３】第４実施形態・・図２４ 図２４は本発明の半導体記憶装置の第４実施形態の要部
の概念図であり、本発明の半導体記憶装置の第４実施形
態は、本発明の半導体記憶装置の第２実施形態が備える
メモリブロック５０、５１と回路構成の異なるメモリブ
ロック１３０、１３１を設け、その他については、本発
明の半導体記憶装置の第２実施形態と同様に構成したも
のである。
【０１４４】メモリブロック１３０は、メモリブロック
５０が備えるデータバスアンプ・イネーブル信号発生回
路５９を備えず、この代わりに、メモリブロック５０が
備えるリードデータバスアンプ・イネーブル信号発生回
路６０及びライトデータバスアンプ・イネーブル信号発
生回路６１と回路構成の異なるリードデータバスアンプ
・イネーブル信号発生回路１３２及びライトデータバス
アンプ・イネーブル信号発生回路１３３を備え、その他
については、メモリブロック５０と同様に構成したもの
である。
【０１４５】また、メモリブロック１３１は、メモリブ
ロック５１が備えるデータバスアンプ・イネーブル信号
発生回路６９を備えず、この代わりに、メモリブロック
５１が備えるリードデータバスアンプ・イネーブル信号
発生回路７０及びライトデータバスアンプ・イネーブル
信号発生回路７１と回路構成の異なるリードデータバス
アンプ・イネーブル信号発生回路１３４及びライトデー
タバスアンプ・イネーブル信号発生回路１３５を備え、
その他については、メモリブロック５１と同様に構成し
たものである。
【０１４６】ここに、リードデータバスアンプ・イネー
ブル信号発生回路１３２、１３４は本発明の半導体記憶
装置の第３実施形態が備えるリードデータバスアンプ・
イネーブル信号発生回路９７と同様に構成されたもので
あり、ライトデータバスアンプ・イネーブル信号発生回
路１３３、１３５は、本発明の半導体記憶装置の第３実
施形態が備えるライトデータバスアンプ・イネーブル信
号発生回路９８と同様に構成されたものである。
【０１４７】このように構成された本発明の半導体記憶
装置の第４実施形態においては、メモリブロック１３０
が選択された場合には、メモリブロック１３０は、本発
明の半導体記憶装置の第３実施形態と同様に動作し、コ
ラムデコーダ５５によるコラムの選択を検出してリード
データバスアンプ・イネーブル信号ＲＤＢＥ１又はライ
トデータバスアンプ・イネーブル信号ＷＤＢＥ１を発生
する。
【０１４８】この結果、リードデータバスアンプ・イネ
ーブル信号ＲＤＢＥ１又はライトデータバスアンプ・イ
ネーブル信号ＷＤＢＥ１は、コラム選択信号ＣＬ０１〜
ＣＬ３１のいずれかが発生する前に発生することはなく
なり、どのような場合であっても、コラム選択信号ＣＬ
０１〜ＣＬ３１のいずれかが発生した後に発生すること
になる。
【０１４９】また、メモリブロック１３１が選択された
場合には、メモリブロック１３１は、本発明の半導体記
憶装置の第３実施形態と同様に動作し、コラムデコーダ
６５によるコラムの選択を検出してリードデータバスア
ンプ・イネーブル信号ＲＤＢＥ２又はライトデータバス
アンプ・イネーブル信号ＷＤＢＥ２を発生する。
【０１５０】この結果、リードデータバスアンプ・イネ
ーブル信号ＲＤＢＥ２及びライトデータバスアンプ・イ
ネーブル信号ＷＤＢＥ２は、コラム選択信号ＣＬ０２〜
ＣＬ３２のいずれかが発生する前に発生することはなく
なり、どのような場合であっても、コラム選択信号ＣＬ
０２〜ＣＬ３２のいずれかが発生した後に発生すること
になる。
【０１５１】したがって、本発明の半導体記憶装置の第
４実施形態によれば、リードデータバスアンプ・イネー
ブル信号ＲＤＢＥ１、ＲＤＢＥ２及びライトデータバス
アンプ・イネーブル信号ＷＤＢＥ１、ＷＤＢＥ２の発生
タイミングに大きなマージンを持たせる必要がなくなる
ので、リードデータ用のリードデータバスＲＤＢ１、Ｒ
ＤＢ２とライトデータ用のライトデータバスＷＤＢ１、
ＷＤＢ２とを別々に設ける２個のメモリブロック１３
０、１３１を有するＳＤＲＡＭについて高速化を図るこ
とができる。
【０１５２】また、本発明の半導体記憶装置の第４実施
形態によれば、リードデータバスアンプ・イネーブル信
号ＲＤＢＥ１の発生及び消滅タイミング、リードデータ
バスアンプ・イネーブル信号ＲＤＢＥ２の発生及び消滅
タイミング、ライトデータバスアンプ・イネーブル信号
ＷＤＢＥ１の発生及び消滅タイミング並びにライトデー
タバスアンプ・イネーブル信号ＷＤＢＥ２の発生及び消
滅タイミングをそれぞれ別々に調整することができる。
【０１５３】また、本発明の半導体記憶装置の第４実施
形態においては、コラムデコーダ５５とコラム選択検出
回路５８とをメモリセルアレイ５２を挟んで配置すると
共に、コラムデコーダ６５とコラム選択検出回路６８と
をメモリセルアレイ６２を挟んで配置するようにしてい
る。したがって、コラム選択線の活性化が最も遅い点で
コラム選択信号の発生を検出することができるので、コ
ラム選択線での遅延を考える必要がなくなり、タイミン
グ設計を容易に行うことができる。
【０１５４】なお、本発明の半導体記憶装置の第１実施
形態〜第４実施形態においては、リードデータバスとラ
イトデータバスとを別々に設けるＳＤＲＡＭについて説
明したが、本発明は、リードデータ及びライトデータに
兼用されるデータバスを設けるＳＤＲＡＭについても適
用することができる。
【０１５５】また、本発明の半導体記憶装置の第１実施
形態〜第４実施形態においては、本発明をＳＤＲＡＭに
適用した場合について説明したが、本発明は、コラム選
択回路と、データの伝送を行うためのデータバスとを備
える半導体記憶装置に広く適用することができる。
【０１５６】
【発明の効果】以上のように、本発明中、第１の発明に
よれば、リードデータ用のデータバスとライトデータ用
のデータバスとを別々に設ける半導体記憶装置につい
て、コラム選択回路によるコラムの選択を検出してリー
ドデータバスアンプ又はライトデータバスアンプを活性
化するとしたことにより、どのような場合であっても、
リードデータバスアンプ・イネーブル信号及びライトデ
ータバスアンプ・イネーブル信号をコラム選択信号が発
生された後に発生させることができ、リードデータバス
アンプ・イネーブル信号及びライトデータバスアンプ・
イネーブル信号の発生タイミングに大きなマージンを持
たせる必要がなくなるので、高速化を図ることができ
る。
【０１５７】また、本発明中、第２の発明によれば、リ
ードデータ用のデータバスとライトデータ用のデータバ
スとを兼用する半導体記憶装置について、コラム選択回
路によるコラムの選択を検出してリードデータバスアン
プ又はライトデータバスアンプを活性化するとしたこと
により、どのような場合であっても、リードデータバス
アンプ・イネーブル信号及びライトデータバスアンプ・
イネーブル信号をコラム選択信号が発生された後に発生
させることができ、リードデータバスアンプ・イネーブ
ル信号及びライトデータバスアンプ・イネーブル信号の
発生タイミングに大きなマージンを持たせる必要がなく
なるので、高速化を図ることができる。
【０１５８】また、本発明中、第３の発明によれば、リ
ードデータ用のデータバスとライトデータ用のデータバ
スとを別々に設ける半導体記憶装置について、コラム選
択回路によるコラムの選択を検出してリードデータバス
アンプ又はライトデータバスアンプを活性化するコラム
選択検出・データバスアンプ活性化回路を備えるとした
ことにより、どのような場合であっても、リードデータ
バスアンプ・イネーブル信号及びライトデータバスアン
プ・イネーブル信号をコラム選択信号が発生された後に
発生させることができ、リードデータバスアンプ・イネ
ーブル信号及びライトデータバスアンプ・イネーブル信
号の発生タイミングに大きなマージンを持たせる必要が
なくなるので、高速化を図ることができる。
【０１５９】また、本発明中、第４の発明によれば、リ
ードデータ用のデータバスとライトデータ用のデータバ
スとを兼用する半導体記憶装置について、コラム選択回
路によるコラムの選択を検出してリードデータバスアン
プ又はライトデータバスアンプを活性化するコラム選択
検出データバスアンプ活性化回路を備えるとしたことに
より、どのような場合であっても、リードデータバスア
ンプ・イネーブル信号及びライトデータバスアンプ・イ
ネーブル信号をコラム選択信号が発生された後に発生さ
せることができ、リードデータバスアンプ・イネーブル
信号及びライトデータバスアンプ・イネーブル信号の発
生タイミングに大きなマージンを持たせる必要がなくな
るので、高速化を図ることができる。
【図面の簡単な説明】
【図１】図１は本発明の半導体記憶装置の第１実施形態
の要部の概念図である。
【図２】本発明の半導体記憶装置の第１実施形態が備え
るコラム選択検出回路の構成を示す回路図である。
【図３】本発明の半導体記憶装置の第１実施形態が備え
るコラム選択検出回路の動作を示す波形図である。
【図４】本発明の半導体記憶装置の第１実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第１構
成例を示す回路図である。
【図５】本発明の半導体記憶装置の第１実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第１構
成例の動作を示す波形図である。
【図６】本発明の半導体記憶装置の第１実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第２構
成例を示す回路図である。
【図７】本発明の半導体記憶装置の第１実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第２構
成例の動作を示す波形図である。
【図８】本発明の半導体記憶装置の第１実施形態が備え
るリードデータバスアンプ・イネーブル信号発生回路及
びライトデータバスアンプ・イネーブル信号発生回路の
構成を示す回路図である。
【図９】本発明の半導体記憶装置の第１実施形態が備え
るリードデータバスアンプ・イネーブル信号発生回路及
びライトデータバスアンプ・イネーブル信号発生回路の
動作を示す波形図である。
【図１０】本発明の半導体記憶装置の第１実施形態の動
作を説明するための波形図である。
【図１１】本発明の半導体記憶装置の第２実施形態の要
部の概念図である。
【図１２】本発明の半導体記憶装置の第２実施形態が備
えるコラム選択検出回路の構成を示す回路図である。
【図１３】本発明の半導体記憶装置の第２実施形態が備
えるコラム選択検出回路の構成を示す回路図である。
【図１４】本発明の半導体記憶装置の第３実施形態の要
部の概念図である。
【図１５】本発明の半導体記憶装置の第３実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第１構成例を示す回路図である。
【図１６】本発明の半導体記憶装置の第３実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第１構成例の動作を示す波形図である。
【図１７】本発明の半導体記憶装置の第３実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第２構成例を示す回路図である。
【図１８】本発明の半導体記憶装置の第３実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第２構成例の動作を示す波形図である。
【図１９】本発明の半導体記憶装置の第３実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第１構成例を示す回路図である。
【図２０】本発明の半導体記憶装置の第３実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第１構成例の動作を示す波形図である。
【図２１】本発明の半導体記憶装置の第３実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第２構成例を示す回路図である。
【図２２】本発明の半導体記憶装置の第３実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第２構成例の動作を示す波形図である。
【図２３】本発明の半導体記憶装置の第３実施形態の動
作を説明するための波形図である。
【図２４】本発明の半導体記憶装置の第４実施形態の要
部の概念図である。
【図２５】従来のＳＤＲＡＭ（シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ）の一例の要部の概
念図である。
【図２６】図２５に示す従来のＳＤＲＡＭが有する問題
点を説明するための波形図である。
【符号の説明】
ＣＬ０〜ＣＬ３ コラム選択信号 ＤＳ コラム選択検出信号 ＤＢＥ データバスアンプ・イネーブル信号 ＲＤＢＥ リードデータバスアンプ・イネーブル信号 ＷＤＢＥ ライトデータバスアンプ・イネーブル信号
フロントページの続き (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鵜澤 裕一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 菊竹 陽 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 AA07 BA61 BA64 CA02 5B024 AA15 BA21 BA29 CA07

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】メモリセルアレイと、前記メモリセルアレ
    イのコラムの選択を行うコラム選択回路と、前記コラム
    選択回路が選択したコラムから出力されるリードデータ
    をリードデータバスアンプに伝送するリードデータバス
    と、ライトデータバスアンプから出力されるライトデー
    タを前記コラム選択回路が選択したコラムに伝送するラ
    イトデータバスとを有する半導体記憶装置におけるデー
    タバスアンプ活性化方法であって、 前記コラム選択回路によるコラムの選択を検出して前記
    リードデータバスアンプ又は前記ライトデータバスアン
    プを活性化することを特徴とする半導体記憶装置におけ
    るデータバスアンプ活性化方法。
  2. 【請求項２】メモリセルアレイと、前記メモリセルアレ
    イのコラムの選択を行うコラム選択回路と、前記コラム
    選択回路が選択したコラムから出力されるリードデータ
    をリードデータバスアンプに伝送し、又は、ライトデー
    タバスアンプから出力されるライトデータを前記コラム
    選択回路が選択したコラムに伝送するデータバスとを有
    する半導体記憶装置におけるデータバスアンプ活性化方
    法であって、 前記コラム選択回路によるコラムの選択を検出して前記
    リードデータバスアンプ又は前記ライトデータバスアン
    プを活性化することを特徴とする半導体記憶装置におけ
    るデータバスアンプ活性化方法。
  3. 【請求項３】メモリセルアレイと、前記メモリセルアレ
    イのコラムの選択を行うコラム選択回路と、前記コラム
    選択回路が選択したコラムから出力されるリードデータ
    をリードデータバスアンプに伝送するリードデータバス
    と、ライトデータバスアンプから出力されるライトデー
    タを前記コラム選択回路が選択したコラムに伝送するラ
    イトデータバスとを有する半導体記憶装置において、 前記コラム選択回路によるコラムの選択を検出して前記
    リードデータバスアンプ又は前記ライトデータバスアン
    プを活性化するコラム選択検出・データバスアンプ活性
    化回路を備えていることを特徴とする半導体記憶装置。
  4. 【請求項４】メモリセルアレイと、前記メモリセルアレ
    イのコラムの選択を行うコラム選択回路と、前記コラム
    選択回路が選択したコラムから出力されるリードデータ
    をリードデータバスアンプに伝送し、又は、ライトデー
    タバスアンプから出力されるライトデータを前記コラム
    選択回路が選択したコラムに伝送するデータバスとを有
    する半導体記憶装置において、 前記コラム選択回路によるコラムの選択を検出して前記
    リードデータバスアンプ又は前記ライトデータバスアン
    プを活性化するコラム選択検出・データバスアンプ活性
    化回路を備えていることを特徴とする半導体記憶装置。
  5. 【請求項５】前記コラム選択検出・データバスアンプ活
    性化回路は、前記コラム選択回路によるコラムの選択を
    検出してコラム選択検出信号を出力するコラム選択検出
    回路と、リード時に前記コラム選択検出信号が出力され
    たときは前記リードデータバスアンプを活性化するリー
    ドデータバスアンプ・イネーブル信号を出力し、ライト
    時に前記コラム選択検出信号が出力されたときは前記ラ
    イトデータバスアンプを活性化するライトデータバスア
    ンプ・イネーブル信号を発生するデータバスアンプ活性
    化回路とを備えていることを特徴とする請求項３又は４
    記載の半導体記憶装置。
  6. 【請求項６】前記コラム選択検出回路は、コラム選択線
    のレベルをオア処理するワイヤード・オア回路を備えて
    いることを特徴とする請求項５記載の半導体記憶装置。
  7. 【請求項７】前記データバスアンプ活性化回路は、前記
    コラム選択検出信号を入力してデータバスアンプ・イネ
    ーブル基幹信号を発生するデータバスアンプ・イネーブ
    ル基幹信号発生回路と、リード時に前記データバスアン
    プ・イネーブル基幹信号が発生されたときは前記リード
    データバスアンプ・イネーブル信号を発生するリードデ
    ータバスアンプ・イネーブル信号発生回路と、ライト時
    に前記データバスアンプ・イネーブル基幹信号が発生さ
    れたときは前記ライトデータバスアンプ・イネーブル信
    号を発生するライトデータバスアンプ・イネーブル信号
    発生回路とを備えていることを特徴とする請求項５又は
    ６記載の半導体記憶装置。
  8. 【請求項８】前記データバスアンプ・イネーブル基幹信
    号発生回路は、前記コラム選択検出信号の発生タイミン
    グを基準として前記データバスアンプ・イネーブル基幹
    信号の発生タイミングが決定されるように構成されてい
    ることを特徴とする請求項７記載の半導体記憶装置。
  9. 【請求項９】前記データバスアンプ・イネーブル基幹信
    号発生回路は、前記データバスアンプ・イネーブル基幹
    信号の発生タイミングを調整することができるタイミン
    グ調整回路を備えていることを特徴とする請求項８記載
    の半導体記憶装置。
  10. 【請求項１０】前記データバスアンプ・イネーブル基幹
    信号発生回路は、前記コラム選択検出信号の消滅タイミ
    ングを基準として前記データバスアンプ・イネーブル基
    幹信号の消滅タイミングが決定されるように構成されて
    いることを特徴とする請求項７記載の半導体記憶装置。
  11. 【請求項１１】前記データバスアンプ・イネーブル基幹
    信号発生回路は、前記データバスアンプ・イネーブル信
    号の消滅タイミングを調整することができるタイミング
    調整回路を備えていることを特徴とする請求項１０記載
    の半導体記憶装置。
  12. 【請求項１２】前記データバスアンプ・イネーブル基幹
    信号発生回路は、前記コラム選択検出信号の発生タイミ
    ングを基準として前記データバスアンプ・イネーブル基
    幹信号の消滅タイミングが決定されるように構成されて
    いることを特徴とする請求項７記載の半導体記憶装置。
  13. 【請求項１３】前記データバスアンプ・イネーブル基幹
    信号発生回路は、前記データバスアンプ・イネーブル基
    幹信号の消滅タイミングを調整することができるタイミ
    ング調整回路を備えていることを特徴とする請求項１２
    記載の半導体記憶装置。
  14. 【請求項１４】前記データバスアンプ・イネーブル基幹
    信号発生回路は、前記コラム選択検出信号を遅延する第
    １の可変遅延回路と、前記コラム選択検出信号と前記第
    １の可変遅延回路の出力とをＮＡＮＤ処理する第１のＮ
    ＡＮＤ回路と、前記第１のＮＡＮＤ回路の出力を遅延す
    る第２の可変遅延回路と、前記第１のＮＡＮＤ回路の出
    力と前記第２の可変遅延回路の出力とをＮＡＮＤ処理し
    て前記データバスアンプ・イネーブル基幹信号を出力す
    る第２のＮＡＮＤ回路とを備えていることを特徴とする
    請求項７記載の半導体記憶装置。
  15. 【請求項１５】前記データバスアンプ・イネーブル基幹
    信号発生回路は、前記コラム選択検出信号を遅延する可
    変遅延回路と、前記コラム選択検出信号と前記可変遅延
    回路の出力とをＮＡＮＤ処理するＮＡＮＤ回路と、一方
    の入力端子を前記ＮＡＮＤ回路の出力端子に接続し、前
    記データバスアンプ・イネーブル基幹信号を出力する第
    １のＮＯＲ回路と、前記データバスアンプ・イネーブル
    基幹信号を反転するインバータと、前記データバスアン
    プ・イネーブル基幹信号を反転遅延する可変反転遅延回
    路と、出力端子を前記第１のＮＯＲ回路の他方の入力端
    子に接続し、前記インバータの出力と前記可変反転遅延
    回路の出力とをＮＯＲ処理する第２のＮＯＲ回路とを備
    えていることを特徴とする請求項７記載の半導体記憶装
    置。
  16. 【請求項１６】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、リード時であるか否かを示す第１の
    状態表示信号と前記データバスアンプ・イネーブル基幹
    信号とを論理処理する第１の論理回路を備えて構成さ
    れ、 前記ライトデータバスアンプ・イネーブル信号発生回路
    は、ライト時であるか否かを示す第２の状態表示信号と
    前記データバスアンプ・イネーブル基幹信号とを論理処
    理する第２の論理回路を備えて構成されていることを特
    徴とする請求項７、８、９、１０、１１、１２、１３、
    １４又は１５記載の半導体記憶装置。
  17. 【請求項１７】前記第１の論理回路は、前記第１の状態
    表示信号と前記データバスアンプ・イネーブル基幹信号
    とをＡＮＤ処理する第１のＡＮＤ回路を備えて構成さ
    れ、 前記第２の論理回路は、前記第２の状態表示信号と前記
    データバスアンプ・イネーブル基幹信号とをＡＮＤ処理
    する第２のＡＮＤ回路を備えて構成されていることを特
    徴とする請求項１６記載の半導体記憶装置。
  18. 【請求項１８】前記データバスアンプ活性化回路は、リ
    ード時に前記コラム選択検出信号が発生されたときは前
    記リードデータバスアンプ・イネーブル信号を発生する
    リードデータバスアンプ・イネーブル信号発生回路と、
    ライト時に前記コラム選択検出信号が発生されたときは
    前記ライトデータバスアンプ・イネーブル信号を発生す
    るライトデータバスアンプ・イネーブル信号発生回路と
    を備えていることを特徴とする請求項５又は６記載の半
    導体記憶装置。
  19. 【請求項１９】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、前記コラム選択検出信号の発生タイ
    ミングを基準として前記リードデータバスアンプ・イネ
    ーブル信号の発生タイミングが決定されるように構成さ
    れていることを特徴とする請求項１８記載の半導体記憶
    装置。
  20. 【請求項２０】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、前記リードデータバスアンプ・イネ
    ーブル信号の発生タイミングを調整することができるタ
    イミング調整回路を備えていることを特徴とする請求項
    １９記載の半導体記憶装置。
  21. 【請求項２１】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、前記コラム選択検出信号の消滅タイ
    ミングを基準として前記リードデータバスアンプ・イネ
    ーブル信号の消滅タイミングが決定されるように構成さ
    れていることを特徴とする請求項１８記載の半導体記憶
    装置。
  22. 【請求項２２】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、前記リードデータバスアンプ・イネ
    ーブル信号の消滅タイミングを調整することができるタ
    イミング調整回路を備えていることを特徴とする請求項
    ２１記載の半導体記憶装置。
  23. 【請求項２３】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、前記コラム選択検出信号の発生タイ
    ミングを基準として前記リードデータバスアンプ・イネ
    ーブル信号の消滅タイミングが決定されるように構成さ
    れていることを特徴とする請求項１８記載の半導体記憶
    装置。
  24. 【請求項２４】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、前記リードデータバスアンプ・イネ
    ーブル信号の消滅タイミングを調整することができるタ
    イミング調整回路を備えていることを特徴とする請求項
    ２３記載の半導体記憶装置。
  25. 【請求項２５】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、リード時であるか否かを示す第１の
    状態表示信号と前記コラム選択検出信号とをＡＮＤ処理
    するＡＮＤ回路と、前記ＡＮＤ回路の出力を遅延する第
    １の可変遅延回路と、前記ＡＮＤ回路の出力と前記第１
    の可変遅延回路の出力とをＮＡＮＤ処理する第１のＮＡ
    ＮＤ回路と、前記第１のＮＡＮＤ回路の出力を遅延する
    第２の可変遅延回路と、前記第１のＮＡＮＤ回路の出力
    と前記第２の可変遅延回路の出力とをＮＡＮＤ処理して
    前記リードデータバスアンプ・イネーブル信号を出力す
    る第２のＮＡＮＤ回路とを備えていることを特徴とする
    請求項１８記載の半導体記憶装置。
  26. 【請求項２６】前記リードデータバスアンプ・イネーブ
    ル信号発生回路は、リード時であるか否かを示す第１の
    状態表示信号と前記コラム選択検出信号とをＡＮＤ処理
    するＡＮＤ回路と、前記ＡＮＤ回路の出力を遅延する可
    変遅延回路と、前記ＡＮＤ回路の出力と前記可変遅延回
    路の出力とをＮＡＮＤ処理するＮＡＮＤ回路と、一方の
    入力端子を前記ＮＡＮＤ回路の出力端子に接続し、前記
    リードデータバスアンプ・イネーブル信号を出力する第
    １のＮＯＲ回路と、前記リードデータバスアンプ・イネ
    ーブル信号を反転するインバータと、前記リードデータ
    バスアンプ・イネーブル信号を反転遅延する可変反転遅
    延回路と、出力端子を前記第１のＮＯＲ回路の他方の入
    力端子に接続し、前記インバータの出力と前記可変反転
    遅延回路の出力とをＮＯＲ処理する第２のＮＯＲ回路と
    を備えていることを特徴とする請求項１８記載の半導体
    記憶装置。
  27. 【請求項２７】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、前記コラム選択検出信号の発生タイ
    ミングを基準として前記ライトデータバスアンプ・イネ
    ーブル信号の発生タイミングが決定されるように構成さ
    れていることを特徴とする請求項１８記載の半導体記憶
    装置。
  28. 【請求項２８】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、前記ライトデータバスアンプ・イネ
    ーブル信号の発生タイミングを調整することができるタ
    イミング調整回路を備えていることを特徴とする請求項
    ２７記載の半導体記憶装置。
  29. 【請求項２９】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、前記コラム選択検出信号の消滅タイ
    ミングを基準として前記ライトデータバスアンプ・イネ
    ーブル信号の消滅タイミングが決定されるように構成さ
    れていることを特徴とする請求項１８記載の半導体記憶
    装置。
  30. 【請求項３０】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、前記ライトデータバスアンプ・イネ
    ーブル信号の消滅タイミングを調整することができるタ
    イミング調整回路を備えていることを特徴とする請求項
    ２９記載の半導体記憶装置。
  31. 【請求項３１】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、前記コラム選択検出信号の発生タイ
    ミングを基準として前記ライトデータバスアンプ・イネ
    ーブル信号の消滅タイミングが決定されるように構成さ
    れていることを特徴とする請求項１８記載の半導体記憶
    装置。
  32. 【請求項３２】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、前記ライトデータバスアンプ・イネ
    ーブル信号の消滅タイミングを調整することができるタ
    イミング調整回路を備えていることを特徴とする請求項
    ３１記載の半導体記憶装置。
  33. 【請求項３３】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、ライト時であるか否かを示す第２の
    状態表示信号と前記コラム選択検出信号とをＡＮＤ処理
    するＡＮＤ回路と、前記ＡＮＤ回路の出力を遅延する第
    １の可変遅延回路と、前記ＡＮＤ回路の出力と前記第１
    の可変遅延回路の出力とをＮＡＮＤ処理する第１のＮＡ
    ＮＤ回路と、前記第１のＮＡＮＤ回路の出力を遅延する
    第２の可変遅延回路と、前記第１のＮＡＮＤ回路の出力
    と前記第２の可変遅延回路の出力とをＮＡＮＤ処理して
    前記ライトデータバスアンプ・イネーブル信号を出力す
    る第２のＮＡＮＤ回路とを備えていることを特徴とする
    請求項１８記載の半導体記憶装置。
  34. 【請求項３４】前記ライトデータバスアンプ・イネーブ
    ル信号発生回路は、ライト時であるか否かを示す第２の
    状態表示信号と前記コラム選択検出信号とをＡＮＤ処理
    するＡＮＤ回路と、前記ＡＮＤ回路の出力を遅延する可
    変遅延回路と、前記ＡＮＤ回路の出力と前記可変遅延回
    路の出力とをＮＡＮＤ処理するＮＡＮＤ回路と、一方の
    入力端子を前記ＮＡＮＤ回路の出力端子に接続し、前記
    ライトデータバスアンプ・イネーブル信号を出力する第
    １のＮＯＲ回路と、前記ライトデータバスアンプ・イネ
    ーブル信号を反転するインバータと、前記ライトデータ
    バスアンプ・イネーブル信号を反転遅延する可変反転遅
    延回路と、出力端子を前記第１のＮＯＲ回路の他方の入
    力端子に接続し、前記インバータの出力と前記可変反転
    遅延回路の出力とをＮＯＲ処理する第２のＮＯＲ回路と
    を備えていることを特徴とする請求項１８記載の半導体
    記憶装置。
  35. 【請求項３５】前記コラム選択回路と前記コラム選択検
    出回路とを前記メモリセルアレイを挟んで配置している
    ことを特徴とする請求項３〜３４のいずれか一項に記載
    の半導体記憶装置。
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