JP2000011647A - 半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置 - Google Patents
半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置Info
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Abstract
(57)【要約】
【課題】コラム選択線を活性化した後にデータバスアン
プ又はを活性化する必要がある半導体記憶装置に関し、
データバスアンプを活性化するデータバスアンプ・イネ
ーブル信号の発生タイミングに大きなマージンを持たせ
る必要がないようにし、高速化を図る。 【解決手段】コラムデコーダ14によるコラムの選択を
検出してリードデータバスアンプ・イネーブル信号RD
BE又はライトデータバスアンプ・イネーブル信号WD
BEを発生させる。
プ又はを活性化する必要がある半導体記憶装置に関し、
データバスアンプを活性化するデータバスアンプ・イネ
ーブル信号の発生タイミングに大きなマージンを持たせ
る必要がないようにし、高速化を図る。 【解決手段】コラムデコーダ14によるコラムの選択を
検出してリードデータバスアンプ・イネーブル信号RD
BE又はライトデータバスアンプ・イネーブル信号WD
BEを発生させる。
Description
【0001】
【発明の属する技術分野】本発明は、コラム選択線を活
性化した後にデータバスアンプを活性化する必要がある
半導体記憶装置、及び、このような半導体記憶装置にお
けるデータバスアンプ活性化方法に関する。
性化した後にデータバスアンプを活性化する必要がある
半導体記憶装置、及び、このような半導体記憶装置にお
けるデータバスアンプ活性化方法に関する。
【0002】例えば、シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ(以下、SDRAMという)
は、100MHz以上のクロックに同期して動作するこ
とが要求されている。このため、データバスアンプの活
性化を効率良く行う必要がある。
ンダム・アクセス・メモリ(以下、SDRAMという)
は、100MHz以上のクロックに同期して動作するこ
とが要求されている。このため、データバスアンプの活
性化を効率良く行う必要がある。
【0003】
【従来の技術】図25は従来のSDRAMの一例の要部
の概念図である。図25中、1はメモリセルが配列され
たメモリセルアレイ、2はワード線の選択を行うワード
デコーダ、3、4はセンスアンプが配列されたセンスア
ンプ列、5はコラム選択信号CLを出力してコラムの選
択を行うコラム選択回路をなすコラムデコーダである。
の概念図である。図25中、1はメモリセルが配列され
たメモリセルアレイ、2はワード線の選択を行うワード
デコーダ、3、4はセンスアンプが配列されたセンスア
ンプ列、5はコラム選択信号CLを出力してコラムの選
択を行うコラム選択回路をなすコラムデコーダである。
【0004】また、DB0はセンスアンプ列3に対応し
て設けられているデータバス、DB1はセンスアンプ列
4に対応して設けられているデータバス、6はデータバ
スDB0に対応して設けられているデータバスアンプ、
7はデータバスDB1に対応して設けられているデータ
バスアンプである。
て設けられているデータバス、DB1はセンスアンプ列
4に対応して設けられているデータバス、6はデータバ
スDB0に対応して設けられているデータバスアンプ、
7はデータバスDB1に対応して設けられているデータ
バスアンプである。
【0005】また、8はコラム基幹信号CEPを発生す
るコラム基幹信号発生回路、9はコラム基幹信号CEP
をタイミング信号としてコラムアドレス信号のプリデコ
ードを行い、コラムアドレス・プリデコード信号をコラ
ムデコーダ5に出力するコラムアドレス・プリデコーダ
である。
るコラム基幹信号発生回路、9はコラム基幹信号CEP
をタイミング信号としてコラムアドレス信号のプリデコ
ードを行い、コラムアドレス・プリデコード信号をコラ
ムデコーダ5に出力するコラムアドレス・プリデコーダ
である。
【0006】また、10はコラム基幹信号CEPを入力
してデータバスアンプ6、7を活性化するためのデータ
バスアンプ・イネーブル信号DBEを発生するデータバ
スアンプ・イネーブル信号発生回路である。
してデータバスアンプ6、7を活性化するためのデータ
バスアンプ・イネーブル信号DBEを発生するデータバ
スアンプ・イネーブル信号発生回路である。
【0007】このように構成されたSDRAMにおいて
は、コラム基幹信号発生回路8がコラム基幹信号CEP
を発生すると、コラムアドレス・プリデコーダ9はコラ
ムアドレス信号のプリデコードを行い、コラムアドレス
・プリデコーダ9からコラムアドレス・プリデコード信
号が出力されると、コラムデコーダ5はコラムアドレス
・プリデコード信号をデコードしてコラム選択信号CL
を出力してコラムの選択を行う。
は、コラム基幹信号発生回路8がコラム基幹信号CEP
を発生すると、コラムアドレス・プリデコーダ9はコラ
ムアドレス信号のプリデコードを行い、コラムアドレス
・プリデコーダ9からコラムアドレス・プリデコード信
号が出力されると、コラムデコーダ5はコラムアドレス
・プリデコード信号をデコードしてコラム選択信号CL
を出力してコラムの選択を行う。
【0008】また、同じく、コラム基幹信号発生回路8
がコラム基幹信号CEPを発生すると、データバスアン
プ・イネーブル信号発生回路10はデータバスアンプ・
イネーブル信号DBEを発生し、データバスアンプ6、
7が活性化される。
がコラム基幹信号CEPを発生すると、データバスアン
プ・イネーブル信号発生回路10はデータバスアンプ・
イネーブル信号DBEを発生し、データバスアンプ6、
7が活性化される。
【0009】ここに、コラム選択信号CLにより選択さ
れたコラムから読み出されたリードデータがデータバス
アンプ6、7で十分に増幅できる程度までデータバスD
B0、DB1の電位が変化してからデータバスアンプ・
イネーブル信号DBEを発生させる必要がある。図26
(A)はコラム選択信号CL及びデータバスアンプ・イ
ネーブル信号DBEの目標とする発生タイミングを示し
ている。
れたコラムから読み出されたリードデータがデータバス
アンプ6、7で十分に増幅できる程度までデータバスD
B0、DB1の電位が変化してからデータバスアンプ・
イネーブル信号DBEを発生させる必要がある。図26
(A)はコラム選択信号CL及びデータバスアンプ・イ
ネーブル信号DBEの目標とする発生タイミングを示し
ている。
【0010】そこで、このSDRAMにおいては、デー
タバスアンプ・イネーブル信号発生回路10内に設けら
れるタイミング調整回路によってデータバスアンプ・イ
ネーブル信号DBEの発生タイミングが調整されてい
た。
タバスアンプ・イネーブル信号発生回路10内に設けら
れるタイミング調整回路によってデータバスアンプ・イ
ネーブル信号DBEの発生タイミングが調整されてい
た。
【0011】
【発明が解決しようとする課題】このSDRAMにおい
ては、コラム基幹信号発生回路8からコラムを選択する
までの信号経路Aと、コラム基幹信号発生回路8からデ
ータバスアンプ6、7を活性化させるまでの信号経路B
とを異にしているが、製造プロセスのばらつき等によ
り、これら信号経路A、Bの遅延時間が変わってしまう
場合がある。
ては、コラム基幹信号発生回路8からコラムを選択する
までの信号経路Aと、コラム基幹信号発生回路8からデ
ータバスアンプ6、7を活性化させるまでの信号経路B
とを異にしているが、製造プロセスのばらつき等によ
り、これら信号経路A、Bの遅延時間が変わってしまう
場合がある。
【0012】最悪の場合、図26(B)に示すようにデ
ータバスアンプ・イネーブル信号DBEの発生がコラム
選択信号CLの発生よりも先になってしまい、誤データ
を読み出してしまう可能性がある。
ータバスアンプ・イネーブル信号DBEの発生がコラム
選択信号CLの発生よりも先になってしまい、誤データ
を読み出してしまう可能性がある。
【0013】このため、データバスアンプ・イネーブル
信号DBEの発生タイミングに大きなマージンを持たせ
る必要があり、結果的に動作周波数を制限し、高速クロ
ックに同期して動作させることができないという問題点
があった。
信号DBEの発生タイミングに大きなマージンを持たせ
る必要があり、結果的に動作周波数を制限し、高速クロ
ックに同期して動作させることができないという問題点
があった。
【0014】本発明は、かかる点に鑑み、データバスに
対応して設けられているデータバスアンプを活性化する
データバスアンプ・イネーブル信号の発生タイミングに
大きなマージンを持たせる必要がないようにし、高速化
を図ることができるようにした半導体記憶装置における
データバスアンプ活性化方法及び半導体記憶装置を提供
することを目的とする。
対応して設けられているデータバスアンプを活性化する
データバスアンプ・イネーブル信号の発生タイミングに
大きなマージンを持たせる必要がないようにし、高速化
を図ることができるようにした半導体記憶装置における
データバスアンプ活性化方法及び半導体記憶装置を提供
することを目的とする。
【0015】
【課題を解決するための手段】本発明中、第1の発明
は、メモリセルアレイと、メモリセルアレイのコラムの
選択を行うコラム選択回路と、コラム選択回路が選択し
たコラムから出力されるリードデータをリードデータバ
スアンプに伝送するリードデータバスと、ライトデータ
バスアンプから出力されるライトデータをコラム選択回
路が選択したコラムに伝送するライトデータバスとを有
する半導体記憶装置におけるデータバスアンプ活性化方
法であって、コラム選択回路によるコラムの選択を検出
してリードデータバスアンプ又はライトデータバスアン
プを活性化するというものである。
は、メモリセルアレイと、メモリセルアレイのコラムの
選択を行うコラム選択回路と、コラム選択回路が選択し
たコラムから出力されるリードデータをリードデータバ
スアンプに伝送するリードデータバスと、ライトデータ
バスアンプから出力されるライトデータをコラム選択回
路が選択したコラムに伝送するライトデータバスとを有
する半導体記憶装置におけるデータバスアンプ活性化方
法であって、コラム選択回路によるコラムの選択を検出
してリードデータバスアンプ又はライトデータバスアン
プを活性化するというものである。
【0016】第1の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを別々に設けるとし
ている半導体記憶装置を対象とするものであるが、第1
の発明においては、コラム選択回路によるコラムの選択
を検出してリードデータバスアンプ又はライトデータバ
スアンプを活性化するとしている。
スとライトデータ用のデータバスとを別々に設けるとし
ている半導体記憶装置を対象とするものであるが、第1
の発明においては、コラム選択回路によるコラムの選択
を検出してリードデータバスアンプ又はライトデータバ
スアンプを活性化するとしている。
【0017】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【0018】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
【0019】本発明中、第2の発明は、メモリセルアレ
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送し、
又は、ライトデータバスアンプから出力されるライトデ
ータをコラム選択回路が選択したコラムに伝送するデー
タバスとを有する半導体記憶装置におけるデータバスア
ンプ活性化方法であって、コラム選択回路によるコラム
の選択を検出してリードデータバスアンプ又はライトデ
ータバスアンプを活性化するというものである。
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送し、
又は、ライトデータバスアンプから出力されるライトデ
ータをコラム選択回路が選択したコラムに伝送するデー
タバスとを有する半導体記憶装置におけるデータバスア
ンプ活性化方法であって、コラム選択回路によるコラム
の選択を検出してリードデータバスアンプ又はライトデ
ータバスアンプを活性化するというものである。
【0020】第2の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを兼用するとしてい
る半導体記憶装置を対象とするものであるが、第2の発
明においては、コラム選択回路によるコラムの選択を検
出してリードデータバスアンプ又はライトデータバスア
ンプを活性化するとしている。
スとライトデータ用のデータバスとを兼用するとしてい
る半導体記憶装置を対象とするものであるが、第2の発
明においては、コラム選択回路によるコラムの選択を検
出してリードデータバスアンプ又はライトデータバスア
ンプを活性化するとしている。
【0021】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【0022】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するためのライ
トデータバスアンプ・イネーブル信号の発生タイミング
に大きなマージンを持たせる必要がなくなる。
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するためのライ
トデータバスアンプ・イネーブル信号の発生タイミング
に大きなマージンを持たせる必要がなくなる。
【0023】本発明中、第3の発明は、メモリセルアレ
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送する
リードデータバスと、ライトデータバスアンプから出力
されるライトデータをコラム選択回路が選択したコラム
に伝送するライトデータバスとを有する半導体記憶装置
において、コラム選択回路によるコラムの選択を検出し
てリードデータバスアンプ又はライトデータバスアンプ
を活性化するコラム選択検出・データバスアンプ活性化
回路を備えるというものである。
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送する
リードデータバスと、ライトデータバスアンプから出力
されるライトデータをコラム選択回路が選択したコラム
に伝送するライトデータバスとを有する半導体記憶装置
において、コラム選択回路によるコラムの選択を検出し
てリードデータバスアンプ又はライトデータバスアンプ
を活性化するコラム選択検出・データバスアンプ活性化
回路を備えるというものである。
【0024】第3の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを別々に設ける半導
体記憶装置であるが、第3の発明によれば、コラム選択
回路によるコラムの選択を検出してリードデータバスア
ンプ又はライトデータバスアンプを活性化するコラム選
択検出・データバスアンプ活性化回路を備えるとしてい
る。
スとライトデータ用のデータバスとを別々に設ける半導
体記憶装置であるが、第3の発明によれば、コラム選択
回路によるコラムの選択を検出してリードデータバスア
ンプ又はライトデータバスアンプを活性化するコラム選
択検出・データバスアンプ活性化回路を備えるとしてい
る。
【0025】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【0026】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
【0027】本発明中、第4の発明は、メモリセルアレ
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送し、
又は、ライトデータバスアンプから出力されるライトデ
ータをコラム選択回路が選択したコラムに伝送するデー
タバスとを有する半導体記憶装置において、コラム選択
回路によるコラムの選択を検出してリードデータバスア
ンプ又はライトデータバスアンプを活性化するコラム選
択検出・データバスアンプ活性化回路を備えるというも
のである。
イと、メモリセルアレイのコラムの選択を行うコラム選
択回路と、コラム選択回路が選択したコラムから出力さ
れるリードデータをリードデータバスアンプに伝送し、
又は、ライトデータバスアンプから出力されるライトデ
ータをコラム選択回路が選択したコラムに伝送するデー
タバスとを有する半導体記憶装置において、コラム選択
回路によるコラムの選択を検出してリードデータバスア
ンプ又はライトデータバスアンプを活性化するコラム選
択検出・データバスアンプ活性化回路を備えるというも
のである。
【0028】第4の発明は、リードデータ用のデータバ
スとライトデータ用のデータバスとを兼用する半導体記
憶装置であるが、第4の発明によれば、コラム選択回路
によるコラムの選択を検出してリードデータバスアンプ
又はライトデータバスアンプを活性化するコラム選択検
出・データバスアンプ活性化回路を備えるとしている。
スとライトデータ用のデータバスとを兼用する半導体記
憶装置であるが、第4の発明によれば、コラム選択回路
によるコラムの選択を検出してリードデータバスアンプ
又はライトデータバスアンプを活性化するコラム選択検
出・データバスアンプ活性化回路を備えるとしている。
【0029】この結果、リードデータバスアンプを活性
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
化するためのリードデータバスアンプ・イネーブル信号
及びライトデータバスアンプを活性化するためのライト
データバスアンプ・イネーブル信号は、コラム選択信号
が発生される前に発生することはなくなり、どのような
場合であっても、コラム選択信号が発生した後に発生す
ることになる。
【0030】したがって、リードデータバスアンプを活
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
性化するためのリードデータバスアンプ・イネーブル信
号又はライトデータバスアンプを活性化するライトデー
タバスアンプ・イネーブル信号の発生タイミングに大き
なマージンを持たせる必要がなくなる。
【0031】
【発明の実施の形態】以下、図1〜図24を参照して、
本発明の半導体記憶装置におけるデータバスアンプ活性
化方法及び半導体記憶装置の第1実施形態〜第4実施形
態について、本発明をSDRAMにおけるデータバスア
ンプ活性化方法及びSDRAMに適用した場合を例にし
て説明する。
本発明の半導体記憶装置におけるデータバスアンプ活性
化方法及び半導体記憶装置の第1実施形態〜第4実施形
態について、本発明をSDRAMにおけるデータバスア
ンプ活性化方法及びSDRAMに適用した場合を例にし
て説明する。
【0032】第1実施形態・・図1〜図10 図1は本発明の半導体記憶装置の第1実施形態の要部の
概念図である。図1中、11はメモリセルが配列された
メモリセルアレイ、12はワード線の選択を行うワード
デコーダ、13はセンスアンプが配列されたセンスアン
プ列である。
概念図である。図1中、11はメモリセルが配列された
メモリセルアレイ、12はワード線の選択を行うワード
デコーダ、13はセンスアンプが配列されたセンスアン
プ列である。
【0033】また、14はコラム選択信号CL0〜CL
3を出力して選択すべきコラムの選択を行うコラム選択
回路をなすコラムデコーダ、RDBはセンスアンプ列1
3に対応して設けられているリードデータバス、WDB
はセンスアンプ列13に対応して設けれているライトデ
ータバスである。
3を出力して選択すべきコラムの選択を行うコラム選択
回路をなすコラムデコーダ、RDBはセンスアンプ列1
3に対応して設けられているリードデータバス、WDB
はセンスアンプ列13に対応して設けれているライトデ
ータバスである。
【0034】また、15はリードデータバスRDBに出
力されたリードデータの増幅を行うリードデータバスア
ンプ(SB)、16はライトデータをライトデータバス
WDBに出力するライトデータバスアンプ(WA)であ
る。
力されたリードデータの増幅を行うリードデータバスア
ンプ(SB)、16はライトデータをライトデータバス
WDBに出力するライトデータバスアンプ(WA)であ
る。
【0035】また、RDZはリード時であるか否かを表
示する状態表示信号であり、リード時である場合にはH
レベル、非リード時である場合にはLレベルとされるも
のである。また、WTZはライト時であるか否かを表示
する状態表示信号であり、ライト時である場合にはHレ
ベル、非ライト時である場合にはLレベルとされるもの
である。
示する状態表示信号であり、リード時である場合にはH
レベル、非リード時である場合にはLレベルとされるも
のである。また、WTZはライト時であるか否かを表示
する状態表示信号であり、ライト時である場合にはHレ
ベル、非ライト時である場合にはLレベルとされるもの
である。
【0036】また、17は状態表示信号RDZ、WTZ
及びコラム選択信号CL0〜CL3を入力してコラムデ
コーダ14によるコラムの選択が行われたことを検出す
るコラム選択検出回路、DSはコラム選択検出回路17
から出力されるコラム選択検出信号である。
及びコラム選択信号CL0〜CL3を入力してコラムデ
コーダ14によるコラムの選択が行われたことを検出す
るコラム選択検出回路、DSはコラム選択検出回路17
から出力されるコラム選択検出信号である。
【0037】また、18はコラム選択検出信号DSを入
力してアンプ・イネーブル基幹信号をなすデータバスア
ンプ・イネーブル信号DBEを出力するデータバスアン
プ・イネーブル信号発生回路である。
力してアンプ・イネーブル基幹信号をなすデータバスア
ンプ・イネーブル信号DBEを出力するデータバスアン
プ・イネーブル信号発生回路である。
【0038】また、19は状態表示信号RDZ及びデー
タバスアンプ・イネーブル信号DBEを入力してリード
データバスアンプ15を活性化するためのリードデータ
バスアンプ・イネーブル信号RDBEを発生するリード
データバスアンプ・イネーブル信号発生回路(ER)で
ある。
タバスアンプ・イネーブル信号DBEを入力してリード
データバスアンプ15を活性化するためのリードデータ
バスアンプ・イネーブル信号RDBEを発生するリード
データバスアンプ・イネーブル信号発生回路(ER)で
ある。
【0039】また、20は状態表示信号WTZ及びデー
タバスアンプ・イネーブル信号DBEを入力してライト
データバスアンプ16を活性化するためのライトデータ
バスアンプ・イネーブル信号WDBEを発生するライト
データバスアンプ・イネーブル信号発生回路(EW)で
ある。
タバスアンプ・イネーブル信号DBEを入力してライト
データバスアンプ16を活性化するためのライトデータ
バスアンプ・イネーブル信号WDBEを発生するライト
データバスアンプ・イネーブル信号発生回路(EW)で
ある。
【0040】ここに、コラム選択検出回路17と、デー
タバスアンプ・イネーブル信号発生回路18と、リード
データバスアンプ・イネーブル信号発生回路19と、ラ
イトデータバスアンプ・イネーブル信号発生回路20と
で、コラムデコーダ14によるコラムの選択を検出して
リードデータバスアンプ15又はライトデータバスアン
プ16を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
タバスアンプ・イネーブル信号発生回路18と、リード
データバスアンプ・イネーブル信号発生回路19と、ラ
イトデータバスアンプ・イネーブル信号発生回路20と
で、コラムデコーダ14によるコラムの選択を検出して
リードデータバスアンプ15又はライトデータバスアン
プ16を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
【0041】また、データバスアンプ・イネーブル信号
発生回路18と、リードデータバスアンプ・イネーブル
信号発生回路19と、ライトデータバスアンプ・イネー
ブル信号発生回路20とで、リードデータバスアンプ1
5又はライトデータバスアンプ16を活性化するデータ
バスアンプ活性化回路が構成されている。
発生回路18と、リードデータバスアンプ・イネーブル
信号発生回路19と、ライトデータバスアンプ・イネー
ブル信号発生回路20とで、リードデータバスアンプ1
5又はライトデータバスアンプ16を活性化するデータ
バスアンプ活性化回路が構成されている。
【0042】図2はコラム選択検出回路17の構成を示
す回路図である。図2中、21は状態表示信号RDZ、
WTZをNOR処理するNOR回路、22はNOR回路
21の出力を反転してコラム選択検出回路イネーブル信
号DEを出力するインバータ、23、24はコラム選択
検出回路イネーブル信号DEによりオン、オフが制御さ
れるnMOSトランジスタである。
す回路図である。図2中、21は状態表示信号RDZ、
WTZをNOR処理するNOR回路、22はNOR回路
21の出力を反転してコラム選択検出回路イネーブル信
号DEを出力するインバータ、23、24はコラム選択
検出回路イネーブル信号DEによりオン、オフが制御さ
れるnMOSトランジスタである。
【0043】また、25−0〜25−3はそれぞれコラ
ム選択信号CL0〜CL3によりオン、オフが制御され
るnMOSトランジスタであり、これらnMOSトラン
ジスタ25−0〜25−3は、ドレインをノード26に
接続され、ソースをnMOSトランジスタ23のドレイ
ンに接続され、ゲートをそれぞれコラム選択信号CL0
〜CL3が出力されるコラム選択線に接続されており、
これらnMOSトランジスタ25−0〜25−3でワイ
ヤード・オア回路が構成されている。
ム選択信号CL0〜CL3によりオン、オフが制御され
るnMOSトランジスタであり、これらnMOSトラン
ジスタ25−0〜25−3は、ドレインをノード26に
接続され、ソースをnMOSトランジスタ23のドレイ
ンに接続され、ゲートをそれぞれコラム選択信号CL0
〜CL3が出力されるコラム選択線に接続されており、
これらnMOSトランジスタ25−0〜25−3でワイ
ヤード・オア回路が構成されている。
【0044】また、27は抵抗素子として機能させるp
MOSトランジスタであり、このpMOSトランジスタ
27は、ソースをVCC電源線28に接続され、ゲート
を接地され、ドレインをノード26に接続され、ノード
26にコラム選択信号CL0〜CL3のいずれかの発生
を検出してなるコラム選択信号発生検出信号CLEを得
ることができるようにされている。
MOSトランジスタであり、このpMOSトランジスタ
27は、ソースをVCC電源線28に接続され、ゲート
を接地され、ドレインをノード26に接続され、ノード
26にコラム選択信号CL0〜CL3のいずれかの発生
を検出してなるコラム選択信号発生検出信号CLEを得
ることができるようにされている。
【0045】また、29はコラム選択信号発生検出信号
CLEを反転して反転コラム選択信号発生検出信号/C
LEを出力するインバータ、30はnMOSトランジス
タ24により活性化され、コラム選択信号発生検出信号
CLE及び反転コラム選択発生検出信号/CLEを入力
してコラム選択検出信号DSを出力するオペアンプであ
る。
CLEを反転して反転コラム選択信号発生検出信号/C
LEを出力するインバータ、30はnMOSトランジス
タ24により活性化され、コラム選択信号発生検出信号
CLE及び反転コラム選択発生検出信号/CLEを入力
してコラム選択検出信号DSを出力するオペアンプであ
る。
【0046】図3はコラム選択検出回路17の動作を示
す波形図であり、状態表示信号RDZ=Lレベル、状態
表示信号WTZ=Lレベルの場合には、コラム選択検出
回路イネーブル信号DE=Lレベル、nMOSトランジ
スタ23=OFF、nMOSトランジスタ24=OFF
となるので、コラム選択検出回路17は非活性状態とな
る。
す波形図であり、状態表示信号RDZ=Lレベル、状態
表示信号WTZ=Lレベルの場合には、コラム選択検出
回路イネーブル信号DE=Lレベル、nMOSトランジ
スタ23=OFF、nMOSトランジスタ24=OFF
となるので、コラム選択検出回路17は非活性状態とな
る。
【0047】これに対して、状態表示信号RDZ、WT
ZのいずれかがHレベルになると、コラム選択検出回路
イネーブル信号DE=Hレベル、nMOSトランジスタ
23=ON、nMOSトランジスタ24=ONとなるの
で、コラム選択検出回路17は活性状態となる。
ZのいずれかがHレベルになると、コラム選択検出回路
イネーブル信号DE=Hレベル、nMOSトランジスタ
23=ON、nMOSトランジスタ24=ONとなるの
で、コラム選択検出回路17は活性状態となる。
【0048】この状態で、コラム選択信号CL0〜CL
3のうち、いずれかのコラム選択信号CLiがHレベル
となると、nMOSトランジスタ25−iがオンとな
り、コラム選択信号発生検出信号CLE=Lレベル、反
転コラム選択信号発生検出信号/CLE=Hレベル、コ
ラム選択検出信号DS=Hレベルとなる。
3のうち、いずれかのコラム選択信号CLiがHレベル
となると、nMOSトランジスタ25−iがオンとな
り、コラム選択信号発生検出信号CLE=Lレベル、反
転コラム選択信号発生検出信号/CLE=Hレベル、コ
ラム選択検出信号DS=Hレベルとなる。
【0049】このように、コラム選択検出回路17にお
いては、リード時又はライト時において、コラム選択信
号CL0〜CL3のいずれかがHレベルになると、コラ
ム選択検出信号DSがHレベルとなり、その後、Hレベ
ルとなったコラム選択信号CLiがLレベルになると、
コラム選択検出信号DSはLレベルとなる。
いては、リード時又はライト時において、コラム選択信
号CL0〜CL3のいずれかがHレベルになると、コラ
ム選択検出信号DSがHレベルとなり、その後、Hレベ
ルとなったコラム選択信号CLiがLレベルになると、
コラム選択検出信号DSはLレベルとなる。
【0050】図4はデータバスアンプ・イネーブル信号
発生回路18の第1構成例を示す回路図である。図4
中、32はコラム選択検出信号DSを遅延する遅延時間
を調整可能とされた可変遅延回路、33はコラム選択検
出信号DSと可変遅延回路32の出力とをNAND処理
するNAND回路である。
発生回路18の第1構成例を示す回路図である。図4
中、32はコラム選択検出信号DSを遅延する遅延時間
を調整可能とされた可変遅延回路、33はコラム選択検
出信号DSと可変遅延回路32の出力とをNAND処理
するNAND回路である。
【0051】また、34はNAND回路33の出力を遅
延する遅延時間を調整可能とされた可変遅延回路、35
はNAND回路33の出力と可変遅延回路34の出力と
をNAND処理してデータバスアンプ・イネーブル信号
DBEを出力するNAND回路である。
延する遅延時間を調整可能とされた可変遅延回路、35
はNAND回路33の出力と可変遅延回路34の出力と
をNAND処理してデータバスアンプ・イネーブル信号
DBEを出力するNAND回路である。
【0052】図5はリードデータバスアンプ・イネーブ
ル信号発生回路18の第1構成例の動作を示す波形図で
あり、この例では、データバスアンプ・イネーブル信号
DBEは、コラム選択検出信号DSが発生した時から可
変遅延回路32及びNAND回路33、35の合計遅延
時間だけ遅延して発生し、その後、コラム選択検出信号
DSが消滅した時からNAND回路33、可変遅延回路
34及びNAND回路35の合計遅延時間だけ遅延して
消滅する。
ル信号発生回路18の第1構成例の動作を示す波形図で
あり、この例では、データバスアンプ・イネーブル信号
DBEは、コラム選択検出信号DSが発生した時から可
変遅延回路32及びNAND回路33、35の合計遅延
時間だけ遅延して発生し、その後、コラム選択検出信号
DSが消滅した時からNAND回路33、可変遅延回路
34及びNAND回路35の合計遅延時間だけ遅延して
消滅する。
【0053】即ち、この例では、データバスアンプ・イ
ネーブル信号DBEの発生タイミングは、コラム選択検
出信号DSの発生タイミングを基準として決定され、デ
ータバスアンプ・イネーブル信号DBEの消滅タイミン
グは、コラム選択検出信号DSの消滅タイミングを基準
として決定されることになる。
ネーブル信号DBEの発生タイミングは、コラム選択検
出信号DSの発生タイミングを基準として決定され、デ
ータバスアンプ・イネーブル信号DBEの消滅タイミン
グは、コラム選択検出信号DSの消滅タイミングを基準
として決定されることになる。
【0054】したがって、可変遅延回路32の遅延時間
を調整することにより、データバスアンプ・イネーブル
信号DBEの発生タイミングを調整することができ、可
変遅延回路34の遅延時間を調整することにより、デー
タバスアンプ・イネーブル信号DBEの消滅タイミング
を調整することができる。
を調整することにより、データバスアンプ・イネーブル
信号DBEの発生タイミングを調整することができ、可
変遅延回路34の遅延時間を調整することにより、デー
タバスアンプ・イネーブル信号DBEの消滅タイミング
を調整することができる。
【0055】図6はデータバスアンプ・イネーブル信号
発生回路18の第2構成例を示す回路図である。図6
中、37はコラム選択検出信号DSを遅延する遅延時間
を調整可能とされた可変遅延回路、38はコラム選択検
出信号DSと可変遅延回路37の出力とをNAND処理
するNAND回路である。
発生回路18の第2構成例を示す回路図である。図6
中、37はコラム選択検出信号DSを遅延する遅延時間
を調整可能とされた可変遅延回路、38はコラム選択検
出信号DSと可変遅延回路37の出力とをNAND処理
するNAND回路である。
【0056】また、39は第1の入力端子をNAND回
路38の出力端子に接続され、データバスアンプ・イネ
ーブル信号DBEを出力するNOR回路、40はデータ
バスアンプ・イネーブル信号DBEを反転するインバー
タである。
路38の出力端子に接続され、データバスアンプ・イネ
ーブル信号DBEを出力するNOR回路、40はデータ
バスアンプ・イネーブル信号DBEを反転するインバー
タである。
【0057】また、41はデータバスアンプ・イネーブ
ル信号DBEを反転遅延する遅延時間を調整可能とされ
た可変反転遅延回路、42はインバータ40の出力と可
変反転遅延回路41の出力とをNOR処理するNOR回
路であり、NOR回路42の出力端子は、NOR回路3
9の第2の入力端子に接続されている。
ル信号DBEを反転遅延する遅延時間を調整可能とされ
た可変反転遅延回路、42はインバータ40の出力と可
変反転遅延回路41の出力とをNOR処理するNOR回
路であり、NOR回路42の出力端子は、NOR回路3
9の第2の入力端子に接続されている。
【0058】図7はデータバスアンプ・イネーブル信号
発生回路18の第2構成例の動作を示す波形図であり、
この例では、データバスアンプ・イネーブル信号DBE
は、コラム選択検出信号DSが発生した時から可変遅延
回路37、NAND回路38及びNOR回路39の合計
遅延時間だけ遅延して発生し、その後、可変遅延回路4
1及びNOR回路42、39の合計遅延時間だけ遅延し
て消滅する。
発生回路18の第2構成例の動作を示す波形図であり、
この例では、データバスアンプ・イネーブル信号DBE
は、コラム選択検出信号DSが発生した時から可変遅延
回路37、NAND回路38及びNOR回路39の合計
遅延時間だけ遅延して発生し、その後、可変遅延回路4
1及びNOR回路42、39の合計遅延時間だけ遅延し
て消滅する。
【0059】即ち、この例では、データバスアンプ・イ
ネーブル信号DBEの発生及び消滅タイミングは、コラ
ム選択検出信号DSの発生タイミングを基準として決定
されることになる。
ネーブル信号DBEの発生及び消滅タイミングは、コラ
ム選択検出信号DSの発生タイミングを基準として決定
されることになる。
【0060】したがって、可変遅延回路37の遅延時間
を調整することにより、データバスアンプ・イネーブル
信号DBEの発生タイミングを調整することができ、可
変遅延回路41の遅延時間を調整することにより、デー
タバスアンプ・イネーブル信号DBEの消滅タイミング
を調整することができる。
を調整することにより、データバスアンプ・イネーブル
信号DBEの発生タイミングを調整することができ、可
変遅延回路41の遅延時間を調整することにより、デー
タバスアンプ・イネーブル信号DBEの消滅タイミング
を調整することができる。
【0061】図8はリードデータバスアンプ・イネーブ
ル信号発生回路19及びライトデータバスアンプ・イネ
ーブル信号発生回路20の構成を示す回路図である。図
8中、リードデータバスアンプ・イネーブル信号発生回
路19において、44は状態表示信号RDZとデータバ
スアンプ・イネーブル信号DBEとをNAND処理する
NAND回路、45はNAND回路44の出力を反転し
てリードデータバスアンプ・イネーブル信号RDBEを
発生するインバータである。
ル信号発生回路19及びライトデータバスアンプ・イネ
ーブル信号発生回路20の構成を示す回路図である。図
8中、リードデータバスアンプ・イネーブル信号発生回
路19において、44は状態表示信号RDZとデータバ
スアンプ・イネーブル信号DBEとをNAND処理する
NAND回路、45はNAND回路44の出力を反転し
てリードデータバスアンプ・イネーブル信号RDBEを
発生するインバータである。
【0062】また、ライトデータバスアンプ・イネーブ
ル信号発生回路20において、46は状態表示信号WT
Zとデータバスアンプ・イネーブル信号DBEとをNA
ND処理するNAND回路、47はNAND回路46の
出力を反転してライトデータバスアンプ・イネーブル信
号WDBEを発生するインバータである。
ル信号発生回路20において、46は状態表示信号WT
Zとデータバスアンプ・イネーブル信号DBEとをNA
ND処理するNAND回路、47はNAND回路46の
出力を反転してライトデータバスアンプ・イネーブル信
号WDBEを発生するインバータである。
【0063】図9はリードデータバスアンプ・イネーブ
ル信号発生回路19及びライトデータバスアンプ・イネ
ーブル信号発生回路20の動作を示す波形図である。こ
の例では、リードデータバスアンプ・イネーブル信号R
DBEは、状態表示信号RDZ=Hレベルの状態(リー
ド時)において、データバスアンプ・イネーブル信号D
BEが発生すると発生し、その後、データバスアンプ・
イネーブル信号DBEが消滅するとリードデータバスア
ンプ・イネーブル信号RDBEも消滅する。
ル信号発生回路19及びライトデータバスアンプ・イネ
ーブル信号発生回路20の動作を示す波形図である。こ
の例では、リードデータバスアンプ・イネーブル信号R
DBEは、状態表示信号RDZ=Hレベルの状態(リー
ド時)において、データバスアンプ・イネーブル信号D
BEが発生すると発生し、その後、データバスアンプ・
イネーブル信号DBEが消滅するとリードデータバスア
ンプ・イネーブル信号RDBEも消滅する。
【0064】したがって、データバスアンプ・イネーブ
ル信号発生回路18として第1構成例を使用する場合に
は、リードデータバスアンプ・イネーブル信号RDBE
の発生タイミングは、コラム選択検出信号DSの発生タ
イミングを基準として決定され、リードデータバスアン
プ・イネーブル信号RDBEの消滅タイミングは、コラ
ム選択検出信号DSの消滅タイミングを基準として決定
されることになる。
ル信号発生回路18として第1構成例を使用する場合に
は、リードデータバスアンプ・イネーブル信号RDBE
の発生タイミングは、コラム選択検出信号DSの発生タ
イミングを基準として決定され、リードデータバスアン
プ・イネーブル信号RDBEの消滅タイミングは、コラ
ム選択検出信号DSの消滅タイミングを基準として決定
されることになる。
【0065】また、データバスアンプ・イネーブル信号
発生回路18として第2構成例を使用する場合には、リ
ードデータバスアンプ・イネーブル信号RDBEの発生
及び消滅タイミングは、コラム選択検出信号DSが発生
タイミングを基準として決定されることになる。
発生回路18として第2構成例を使用する場合には、リ
ードデータバスアンプ・イネーブル信号RDBEの発生
及び消滅タイミングは、コラム選択検出信号DSが発生
タイミングを基準として決定されることになる。
【0066】また、ライトデータバスアンプ・イネーブ
ル信号WDBEは、状態表示信号WTZ=Hレベルの状
態(ライト時)において、データバスアンプ・イネーブ
ル信号DBEが発生すると発生し、その後、データバス
アンプ・イネーブル信号DBEが消滅すると消滅する。
ル信号WDBEは、状態表示信号WTZ=Hレベルの状
態(ライト時)において、データバスアンプ・イネーブ
ル信号DBEが発生すると発生し、その後、データバス
アンプ・イネーブル信号DBEが消滅すると消滅する。
【0067】したがって、データバスアンプ・イネーブ
ル信号発生回路18として第1構成例を使用する場合に
は、ライトデータバスアンプ・イネーブル信号WDBE
の発生タイミングは、コラム選択検出信号DSの発生タ
イミングを基準として決定され、ライトデータバスアン
プ・イネーブル信号WDBEの消滅タイミングは、コラ
ム選択検出信号DSの消滅タイミングを基準として決定
されることになる。
ル信号発生回路18として第1構成例を使用する場合に
は、ライトデータバスアンプ・イネーブル信号WDBE
の発生タイミングは、コラム選択検出信号DSの発生タ
イミングを基準として決定され、ライトデータバスアン
プ・イネーブル信号WDBEの消滅タイミングは、コラ
ム選択検出信号DSの消滅タイミングを基準として決定
されることになる。
【0068】また、データバスアンプ・イネーブル信号
発生回路18として第2構成例を使用する場合には、ラ
イトデータバスアンプ・イネーブル信号WDBEの発生
及び消滅タイミングは、コラム選択検出信号DSの発生
タイミングを基準として決定されることになる。
発生回路18として第2構成例を使用する場合には、ラ
イトデータバスアンプ・イネーブル信号WDBEの発生
及び消滅タイミングは、コラム選択検出信号DSの発生
タイミングを基準として決定されることになる。
【0069】図10は本発明の半導体記憶装置の第1実
施形態の動作を説明するための波形図であり、本発明の
半導体記憶装置の第1実施形態においては、状態表示信
号RDZ=Hレベルの状態(リード時)において、コラ
ム選択信号CL0〜CL3のうち、いずれかのコラム選
択信号CLiが発生すると、コラム選択検出信号DSが
発生し、この結果、データバスアンプ・イネーブル信号
DBEが発生し、リードデータバスアンプ・イネーブル
信号RDBEが発生する。
施形態の動作を説明するための波形図であり、本発明の
半導体記憶装置の第1実施形態においては、状態表示信
号RDZ=Hレベルの状態(リード時)において、コラ
ム選択信号CL0〜CL3のうち、いずれかのコラム選
択信号CLiが発生すると、コラム選択検出信号DSが
発生し、この結果、データバスアンプ・イネーブル信号
DBEが発生し、リードデータバスアンプ・イネーブル
信号RDBEが発生する。
【0070】また、状態表示信号WTZ=Hレベルの状
態(ライト時)において、コラム選択信号CL0〜CL
3のうち、いずれかのコラム選択信号CLiが発生する
と、コラム選択検出信号DSが発生し、この結果、デー
タバスアンプ・イネーブル信号DBEが発生し、ライト
データバスアンプ・イネーブル信号WDBEが発生す
る。
態(ライト時)において、コラム選択信号CL0〜CL
3のうち、いずれかのコラム選択信号CLiが発生する
と、コラム選択検出信号DSが発生し、この結果、デー
タバスアンプ・イネーブル信号DBEが発生し、ライト
データバスアンプ・イネーブル信号WDBEが発生す
る。
【0071】このように、本発明の半導体記憶装置の第
1実施形態においては、コラムデコーダ14によるコラ
ムの選択を検出してリードデータバスアンプ・イネーブ
ル信号RDBE又はライトデータバスアンプ・イネーブ
ル信号WDBEを発生させるようにしているので、リー
ドデータバスアンプ・イネーブル信号RDBE及びライ
トデータバスアンプ・イネーブル信号WDBEは、コラ
ム選択信号CL0〜CL3のいずれかが発生する前に発
生することはなくなり、どのような場合であっても、コ
ラム選択信号CL0〜CL3のいずれかが発生した後に
発生することになる。
1実施形態においては、コラムデコーダ14によるコラ
ムの選択を検出してリードデータバスアンプ・イネーブ
ル信号RDBE又はライトデータバスアンプ・イネーブ
ル信号WDBEを発生させるようにしているので、リー
ドデータバスアンプ・イネーブル信号RDBE及びライ
トデータバスアンプ・イネーブル信号WDBEは、コラ
ム選択信号CL0〜CL3のいずれかが発生する前に発
生することはなくなり、どのような場合であっても、コ
ラム選択信号CL0〜CL3のいずれかが発生した後に
発生することになる。
【0072】したがって、本発明の半導体記憶装置の第
1実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE及びライトデータバスアンプ・イネー
ブル信号WDBEの発生タイミングに大きなマージンを
持たせる必要がなくなるので、リードデータ用のリード
データバスRDBとライトデータ用のライトデータバス
WDBとを別々に設けるSDRAMについて高速化を図
ることができる。
1実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE及びライトデータバスアンプ・イネー
ブル信号WDBEの発生タイミングに大きなマージンを
持たせる必要がなくなるので、リードデータ用のリード
データバスRDBとライトデータ用のライトデータバス
WDBとを別々に設けるSDRAMについて高速化を図
ることができる。
【0073】また、本発明の半導体記憶装置の第1実施
形態においては、コラムデコーダ14とコラム選択検出
回路17とをメモリセルアレイ11を挟んで配置するよ
うにしている。したがって、コラム選択線の活性化が最
も遅い点でコラム選択信号の発生を検出することができ
るので、コラム選択線での遅延を考える必要がなくな
り、タイミング設計を容易に行うことができる。
形態においては、コラムデコーダ14とコラム選択検出
回路17とをメモリセルアレイ11を挟んで配置するよ
うにしている。したがって、コラム選択線の活性化が最
も遅い点でコラム選択信号の発生を検出することができ
るので、コラム選択線での遅延を考える必要がなくな
り、タイミング設計を容易に行うことができる。
【0074】第2実施形態・・図11〜図13 図11は本発明の半導体記憶装置の第2実施形態の要部
の概念図である。図11中、50、51はメモリブロッ
ク、B1はメモリブロック50を選択するためのメモリ
ブロック選択信号、B2はメモリブロック51を選択す
るためのメモリブロック選択信号である。
の概念図である。図11中、50、51はメモリブロッ
ク、B1はメモリブロック50を選択するためのメモリ
ブロック選択信号、B2はメモリブロック51を選択す
るためのメモリブロック選択信号である。
【0075】メモリブロック50において、52はメモ
リセルが配列されたメモリセルアレイ、53はワード線
の選択を行うワードデコーダ、54はセンスアンプが配
列されたセンスアンプ列である。
リセルが配列されたメモリセルアレイ、53はワード線
の選択を行うワードデコーダ、54はセンスアンプが配
列されたセンスアンプ列である。
【0076】また、55はコラム選択信号CL01〜C
L31を出力して選択すべきコラムの選択を行うコラム
選択回路をなすコラムデコーダ、RDB1はセンスアン
プ列54に対応して設けられているリードデータ専用の
リードデータバス、WDB1はセンスアンプ列54に対
応して設けられているライトデータ専用のライトデータ
バスである。
L31を出力して選択すべきコラムの選択を行うコラム
選択回路をなすコラムデコーダ、RDB1はセンスアン
プ列54に対応して設けられているリードデータ専用の
リードデータバス、WDB1はセンスアンプ列54に対
応して設けられているライトデータ専用のライトデータ
バスである。
【0077】また、56はリードデータバスRDB1に
出力されたリードデータの増幅を行うリードデータバス
アンプ(SB)、57はライトデータをライトデータバ
スWDB1に出力するライトデータバスアンプ(WA)
である。
出力されたリードデータの増幅を行うリードデータバス
アンプ(SB)、57はライトデータをライトデータバ
スWDB1に出力するライトデータバスアンプ(WA)
である。
【0078】また、RDZはリード時であるか否かを表
示する状態表示信号であり、リード時である場合にはH
レベル、非リード時である場合にはLレベルとされるも
のである。また、WTZはライト時であるか否かを表示
する状態表示信号であり、ライト時である場合にはHレ
ベル、非ライト時である場合にはLレベルとされるもの
である。
示する状態表示信号であり、リード時である場合にはH
レベル、非リード時である場合にはLレベルとされるも
のである。また、WTZはライト時であるか否かを表示
する状態表示信号であり、ライト時である場合にはHレ
ベル、非ライト時である場合にはLレベルとされるもの
である。
【0079】また、58は状態表示信号RDZ、WTZ
及びコラム選択信号CL01〜CL31を入力してコラ
ムデコーダ55によるコラムの選択が行われたことを検
出するコラム選択検出回路、DS1はコラム選択検出回
路58から出力されるコラム選択検出信号、59はコラ
ム選択検出信号DS1を入力してデータバスアンプ・イ
ネーブル基幹信号をなすデータバスアンプ・イネーブル
信号DBE1を出力するデータバスアンプ・イネーブル
信号発生回路である。
及びコラム選択信号CL01〜CL31を入力してコラ
ムデコーダ55によるコラムの選択が行われたことを検
出するコラム選択検出回路、DS1はコラム選択検出回
路58から出力されるコラム選択検出信号、59はコラ
ム選択検出信号DS1を入力してデータバスアンプ・イ
ネーブル基幹信号をなすデータバスアンプ・イネーブル
信号DBE1を出力するデータバスアンプ・イネーブル
信号発生回路である。
【0080】また、60は状態表示信号RDZ及びデー
タバスアンプ・イネーブル信号DBE1を入力してリー
ドデータバスアンプ56を活性化するためのリードデー
タバスアンプ・イネーブル信号RDBE1を発生するリ
ードデータバスアンプ・イネーブル信号発生回路(E
R)である。
タバスアンプ・イネーブル信号DBE1を入力してリー
ドデータバスアンプ56を活性化するためのリードデー
タバスアンプ・イネーブル信号RDBE1を発生するリ
ードデータバスアンプ・イネーブル信号発生回路(E
R)である。
【0081】また、61は状態表示信号WTZ及びデー
タバスアンプ・イネーブル信号DBE1を入力してライ
トデータバスアンプ57を活性化するためのライトデー
タバスアンプ・イネーブル信号WDBE1を発生するラ
イトデータバスアンプ・イネーブル信号発生回路(E
W)である。
タバスアンプ・イネーブル信号DBE1を入力してライ
トデータバスアンプ57を活性化するためのライトデー
タバスアンプ・イネーブル信号WDBE1を発生するラ
イトデータバスアンプ・イネーブル信号発生回路(E
W)である。
【0082】また、メモリブロック51において、62
はメモリセルが配列されたメモリセルアレイ、63はワ
ード線の選択を行うワードデコーダ、64はセンスアン
プが配列されたセンスアンプ列である。
はメモリセルが配列されたメモリセルアレイ、63はワ
ード線の選択を行うワードデコーダ、64はセンスアン
プが配列されたセンスアンプ列である。
【0083】また、65はコラム選択信号CL02〜C
L32を出力して選択すべきコラムの選択を行うコラム
選択回路をなすコラムデコーダ、RDB2はセンスアン
プ列64に対応して設けられているリードデータ専用の
リードデータバス、WDB2はセンスアンプ列64に対
応して設けられているライトデータ専用のライトデータ
バスである。
L32を出力して選択すべきコラムの選択を行うコラム
選択回路をなすコラムデコーダ、RDB2はセンスアン
プ列64に対応して設けられているリードデータ専用の
リードデータバス、WDB2はセンスアンプ列64に対
応して設けられているライトデータ専用のライトデータ
バスである。
【0084】また、66はリードデータバスRDB2に
出力されたリードデータの増幅を行うリードデータバス
アンプ(SB)、67はライトデータをライトデータバ
スWDB2に出力するライトデータバスアンプ(WA)
である。
出力されたリードデータの増幅を行うリードデータバス
アンプ(SB)、67はライトデータをライトデータバ
スWDB2に出力するライトデータバスアンプ(WA)
である。
【0085】また、68は状態表示信号RDZ、WTZ
及びコラム選択信号CL02〜CL32を入力してコラ
ムデコーダ65によるコラムの選択が行われたことを検
出するコラム選択検出回路、DS2はコラム選択検出回
路68から出力されるコラム選択検出信号、69はコラ
ム選択検出信号DS2を入力してデータバスアンプ・イ
ネーブル基幹信号をなすデータバスアンプ・イネーブル
信号DBE2を出力するデータバスアンプ・イネーブル
信号発生回路である。
及びコラム選択信号CL02〜CL32を入力してコラ
ムデコーダ65によるコラムの選択が行われたことを検
出するコラム選択検出回路、DS2はコラム選択検出回
路68から出力されるコラム選択検出信号、69はコラ
ム選択検出信号DS2を入力してデータバスアンプ・イ
ネーブル基幹信号をなすデータバスアンプ・イネーブル
信号DBE2を出力するデータバスアンプ・イネーブル
信号発生回路である。
【0086】また、70は状態表示信号RDZ及びデー
タバスアンプ・イネーブル信号DBE2を入力してリー
ドデータバスアンプ66を活性化するためのリードデー
タバスアンプ・イネーブル信号RDBE2を発生するリ
ードデータバスアンプ・イネーブル信号発生回路(E
R)である。
タバスアンプ・イネーブル信号DBE2を入力してリー
ドデータバスアンプ66を活性化するためのリードデー
タバスアンプ・イネーブル信号RDBE2を発生するリ
ードデータバスアンプ・イネーブル信号発生回路(E
R)である。
【0087】また、71は状態表示信号WTZ及びデー
タバスアンプ・イネーブル信号DBE2を入力してライ
トデータバスアンプ67を活性化するためのライトデー
タバスアンプ・イネーブル信号WDBE2を発生するラ
イトデータバスアンプ・イネーブル信号発生回路(E
W)である。
タバスアンプ・イネーブル信号DBE2を入力してライ
トデータバスアンプ67を活性化するためのライトデー
タバスアンプ・イネーブル信号WDBE2を発生するラ
イトデータバスアンプ・イネーブル信号発生回路(E
W)である。
【0088】なお、コラム選択検出回路58と、データ
バスアンプ・イネーブル信号発生回路59と、リードデ
ータバスアンプ・イネーブル信号発生回路60と、ライ
トデータバスアンプ・イネーブル信号発生回路61と
で、コラムデコーダ55によるコラムの選択を検出して
リードデータバスアンプ56及びライトデータバスアン
プ57を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
バスアンプ・イネーブル信号発生回路59と、リードデ
ータバスアンプ・イネーブル信号発生回路60と、ライ
トデータバスアンプ・イネーブル信号発生回路61と
で、コラムデコーダ55によるコラムの選択を検出して
リードデータバスアンプ56及びライトデータバスアン
プ57を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
【0089】また、データバスアンプ・イネーブル信号
発生回路59と、リードデータバスアンプ・イネーブル
信号発生回路60と、ライトデータバスアンプ・イネー
ブル信号発生回路61とで、リードデータバスアンプ5
6及びライトデータバスアンプ57を活性化するデータ
バスアンプ活性化回路が構成されている。
発生回路59と、リードデータバスアンプ・イネーブル
信号発生回路60と、ライトデータバスアンプ・イネー
ブル信号発生回路61とで、リードデータバスアンプ5
6及びライトデータバスアンプ57を活性化するデータ
バスアンプ活性化回路が構成されている。
【0090】また、コラム選択検出回路68と、データ
バスアンプ・イネーブル信号発生回路69と、リードデ
ータバスアンプ・イネーブル信号発生回路70と、ライ
トデータバスアンプ・イネーブル信号発生回路71と
で、コラムデコーダ65によるコラムの選択を検出して
リードデータバスアンプ66及びライトデータバスアン
プ67を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
バスアンプ・イネーブル信号発生回路69と、リードデ
ータバスアンプ・イネーブル信号発生回路70と、ライ
トデータバスアンプ・イネーブル信号発生回路71と
で、コラムデコーダ65によるコラムの選択を検出して
リードデータバスアンプ66及びライトデータバスアン
プ67を活性化するコラム選択検出・データバスアンプ
活性化回路が構成されている。
【0091】また、データバスアンプ・イネーブル信号
発生回路69と、リードデータバスアンプ・イネーブル
信号発生回路70と、ライトデータバスアンプ・イネー
ブル信号発生回路71とで、リードデータバスアンプ6
6及びライトデータバスアンプ67を活性化するデータ
バスアンプ活性化回路が構成されている。
発生回路69と、リードデータバスアンプ・イネーブル
信号発生回路70と、ライトデータバスアンプ・イネー
ブル信号発生回路71とで、リードデータバスアンプ6
6及びライトデータバスアンプ67を活性化するデータ
バスアンプ活性化回路が構成されている。
【0092】ここに、メモリセルアレイ52、62、ワ
ードデコーダ53、63、センスアンプ列54、64、
コラムデコーダ55、65、リードデータバスアンプ5
6、66及びライトデータバスアンプ57、67は、そ
れぞれ、本発明の半導体記憶装置の第1実施形態が備え
るメモリセルアレイ11、ワードデコーダ12、センス
アンプ列13、コラムデコーダ14、リードデータバス
アンプ15及びライトデータバスアンプ16と同様に構
成されている。
ードデコーダ53、63、センスアンプ列54、64、
コラムデコーダ55、65、リードデータバスアンプ5
6、66及びライトデータバスアンプ57、67は、そ
れぞれ、本発明の半導体記憶装置の第1実施形態が備え
るメモリセルアレイ11、ワードデコーダ12、センス
アンプ列13、コラムデコーダ14、リードデータバス
アンプ15及びライトデータバスアンプ16と同様に構
成されている。
【0093】また、データバスアンプ・イネーブル信号
発生回路59、69、リードデータバスアンプ・イネー
ブル信号発生回路60、70及びライトデータバスアン
プ・イネーブル信号発生回路61、71は、それぞれ、
本発明の半導体記憶装置の第1実施形態が備えるデータ
バスアンプ・イネーブル信号発生回路18、リードデー
タバスアンプ・イネーブル信号発生回路19及びライト
データバスアンプ・イネーブル信号発生回路20と同様
に構成されている。
発生回路59、69、リードデータバスアンプ・イネー
ブル信号発生回路60、70及びライトデータバスアン
プ・イネーブル信号発生回路61、71は、それぞれ、
本発明の半導体記憶装置の第1実施形態が備えるデータ
バスアンプ・イネーブル信号発生回路18、リードデー
タバスアンプ・イネーブル信号発生回路19及びライト
データバスアンプ・イネーブル信号発生回路20と同様
に構成されている。
【0094】図12はコラム選択検出回路58の構成を
示す回路図である。図12中、73はメモリブロック選
択信号B1によりオン、オフが制御されるnMOSトラ
ンジスタ、74は状態表示信号RDZ、WTZをNOR
処理するNOR回路、75はNOR回路74の出力を反
転してコラム選択検出回路イネーブル信号DE1を出力
するインバータ、76、77はコラム選択検出回路イネ
ーブル信号DE1によりオン、オフが制御されるnMO
Sトランジスタである。
示す回路図である。図12中、73はメモリブロック選
択信号B1によりオン、オフが制御されるnMOSトラ
ンジスタ、74は状態表示信号RDZ、WTZをNOR
処理するNOR回路、75はNOR回路74の出力を反
転してコラム選択検出回路イネーブル信号DE1を出力
するインバータ、76、77はコラム選択検出回路イネ
ーブル信号DE1によりオン、オフが制御されるnMO
Sトランジスタである。
【0095】また、78−0〜78−3はそれぞれコラ
ム選択信号CL01〜CL32によりオン、オフが制御
されるnMOSトランジスタであり、これらnMOSト
ランジスタ78−0〜78−3は、ドレインをノード7
9に接続され、ソースをnMOSトランジスタ76のド
レインに接続され、ゲートをそれぞれコラム選択信号C
L01〜CL31が出力されるコラム選択線に接続され
ており、これらnMOSトランジスタ78−0〜78−
3でワイヤード・オア回路が構成されている。
ム選択信号CL01〜CL32によりオン、オフが制御
されるnMOSトランジスタであり、これらnMOSト
ランジスタ78−0〜78−3は、ドレインをノード7
9に接続され、ソースをnMOSトランジスタ76のド
レインに接続され、ゲートをそれぞれコラム選択信号C
L01〜CL31が出力されるコラム選択線に接続され
ており、これらnMOSトランジスタ78−0〜78−
3でワイヤード・オア回路が構成されている。
【0096】また、80は抵抗素子として機能させるp
MOSトランジスタであり、このpMOSトランジスタ
80は、ソースをVCC電源線81に接続され、ゲート
を接地され、ドレインをノード79に接続され、ノード
79にコラム選択信号CL01〜CL31のいずれかの
発生を検出してなるコラム選択信号発生検出信号CLE
1を得ることができるようにされている。
MOSトランジスタであり、このpMOSトランジスタ
80は、ソースをVCC電源線81に接続され、ゲート
を接地され、ドレインをノード79に接続され、ノード
79にコラム選択信号CL01〜CL31のいずれかの
発生を検出してなるコラム選択信号発生検出信号CLE
1を得ることができるようにされている。
【0097】また、82はコラム選択信号発生検出信号
CLE1を反転して反転コラム選択信号発生検出信号/
CLE1を出力するインバータ、83はnMOSトラン
ジスタ77により活性化され、コラム選択信号発生検出
信号CLE1及び反転コラム選択検出信号/CLE1を
入力してコラム選択検出信号DS1を出力するオペアン
プである。
CLE1を反転して反転コラム選択信号発生検出信号/
CLE1を出力するインバータ、83はnMOSトラン
ジスタ77により活性化され、コラム選択信号発生検出
信号CLE1及び反転コラム選択検出信号/CLE1を
入力してコラム選択検出信号DS1を出力するオペアン
プである。
【0098】このように、コラム選択検出回路58は、
メモリブロック選択信号B1によりオン、オフが制御さ
れるnMOSトランジスタ73を設けている点を除き、
本発明の半導体記憶装置の第1実施形態が備えるコラム
選択検出回路17と同様に構成されているので、メモリ
ブロック選択信号B1=Hレベル、nMOSトランジス
タ73=ONとされる場合には、コラム選択検出回路1
7と同様に動作することになる。
メモリブロック選択信号B1によりオン、オフが制御さ
れるnMOSトランジスタ73を設けている点を除き、
本発明の半導体記憶装置の第1実施形態が備えるコラム
選択検出回路17と同様に構成されているので、メモリ
ブロック選択信号B1=Hレベル、nMOSトランジス
タ73=ONとされる場合には、コラム選択検出回路1
7と同様に動作することになる。
【0099】図13はコラム選択検出回路68の構成を
示す回路図である。図13中、85はメモリブロック選
択信号B2によりオン、オフが制御されるnMOSトラ
ンジスタ、86は状態表示信号RDZ、WTZをNOR
処理するNOR回路、87はNOR回路86の出力を反
転してコラム選択検出回路イネーブル信号DE2を出力
するインバータ、88、89はコラム選択検出回路イネ
ーブル信号DE2によりオン、オフが制御されるnMO
Sトランジスタである。
示す回路図である。図13中、85はメモリブロック選
択信号B2によりオン、オフが制御されるnMOSトラ
ンジスタ、86は状態表示信号RDZ、WTZをNOR
処理するNOR回路、87はNOR回路86の出力を反
転してコラム選択検出回路イネーブル信号DE2を出力
するインバータ、88、89はコラム選択検出回路イネ
ーブル信号DE2によりオン、オフが制御されるnMO
Sトランジスタである。
【0100】また、90−0〜90−3はそれぞれコラ
ム選択信号CL02〜CL32によりオン、オフが制御
されるnMOSトランジスタであり、これらnMOSト
ランジスタ90−0〜90−3は、ドレインをノード9
1に接続され、ソースをnMOSトランジスタ88のド
レインに接続され、ゲートをそれぞれコラム選択信号C
L02〜CL32が出力されるコラム選択線に接続され
ており、これらnMOSトランジスタ90−0〜90−
3でワイヤード・オア回路が構成されている。
ム選択信号CL02〜CL32によりオン、オフが制御
されるnMOSトランジスタであり、これらnMOSト
ランジスタ90−0〜90−3は、ドレインをノード9
1に接続され、ソースをnMOSトランジスタ88のド
レインに接続され、ゲートをそれぞれコラム選択信号C
L02〜CL32が出力されるコラム選択線に接続され
ており、これらnMOSトランジスタ90−0〜90−
3でワイヤード・オア回路が構成されている。
【0101】また、92は抵抗素子として機能させるp
MOSトランジスタであり、このpMOSトランジスタ
92は、ソースをVCC電源線93に接続され、ゲート
を接地され、ドレインをノード91に接続され、ノード
91にコラム選択信号CL02〜CL32のいずれかの
発生を検出してなるコラム選択信号発生検出信号CLE
2を得ることができるようにされている。
MOSトランジスタであり、このpMOSトランジスタ
92は、ソースをVCC電源線93に接続され、ゲート
を接地され、ドレインをノード91に接続され、ノード
91にコラム選択信号CL02〜CL32のいずれかの
発生を検出してなるコラム選択信号発生検出信号CLE
2を得ることができるようにされている。
【0102】また、94はコラム選択信号発生検出信号
CLE2を反転して反転コラム選択信号発生検出信号/
CLE2を出力するインバータ、95はnMOSトラン
ジスタ89により活性化され、コラム選択信号発生検出
信号CLE2及び反転コラム選択信号発生検出信号/C
LE2を入力してコラム選択検出信号DS2を出力する
オペアンプである。
CLE2を反転して反転コラム選択信号発生検出信号/
CLE2を出力するインバータ、95はnMOSトラン
ジスタ89により活性化され、コラム選択信号発生検出
信号CLE2及び反転コラム選択信号発生検出信号/C
LE2を入力してコラム選択検出信号DS2を出力する
オペアンプである。
【0103】このように、コラム選択検出回路68は、
メモリブロック選択信号B2によりオン、オフが制御さ
れるnMOSトランジスタ85を設けている点を除き、
本発明の半導体記憶装置の第1実施形態が備えるコラム
選択検出回路17と同様に構成されているので、メモリ
ブロック選択信号B2=Hレベル、nMOSトランジス
タ85=ONとされる場合には、コラム選択検出回路1
7と同様に動作することになる。
メモリブロック選択信号B2によりオン、オフが制御さ
れるnMOSトランジスタ85を設けている点を除き、
本発明の半導体記憶装置の第1実施形態が備えるコラム
選択検出回路17と同様に構成されているので、メモリ
ブロック選択信号B2=Hレベル、nMOSトランジス
タ85=ONとされる場合には、コラム選択検出回路1
7と同様に動作することになる。
【0104】このように構成された本発明の半導体記憶
装置の第2実施形態においては、メモリブロック50が
選択された場合には、メモリブロック50は、本発明の
半導体記憶装置の第1実施形態と同様に動作し、コラム
デコーダ55によるコラムの選択を検出してリードデー
タバスアンプ・イネーブル信号RDBE1又はライトデ
ータバスアンプ・イネーブル信号WDBE1を発生す
る。
装置の第2実施形態においては、メモリブロック50が
選択された場合には、メモリブロック50は、本発明の
半導体記憶装置の第1実施形態と同様に動作し、コラム
デコーダ55によるコラムの選択を検出してリードデー
タバスアンプ・イネーブル信号RDBE1又はライトデ
ータバスアンプ・イネーブル信号WDBE1を発生す
る。
【0105】この結果、リードデータバスアンプ・イネ
ーブル信号RDBE1又はライトデータバスアンプ・イ
ネーブル信号WDBE1は、コラム選択信号CL01〜
CL31のいずれかが発生される前に発生されることは
なくなり、どのような場合であっても、コラム選択信号
CL01〜CL31のいずれかが発生された後に発生さ
れることになる。
ーブル信号RDBE1又はライトデータバスアンプ・イ
ネーブル信号WDBE1は、コラム選択信号CL01〜
CL31のいずれかが発生される前に発生されることは
なくなり、どのような場合であっても、コラム選択信号
CL01〜CL31のいずれかが発生された後に発生さ
れることになる。
【0106】また、メモリブロック51が選択された場
合には、メモリブロック51は、本発明の半導体記憶装
置の第1実施形態と同様に動作し、コラムデコーダ65
によるコラムの選択を検出してリードデータバスアンプ
・イネーブル信号RDBE2又はライトデータバスアン
プ・イネーブル信号WDBE2を発生する。
合には、メモリブロック51は、本発明の半導体記憶装
置の第1実施形態と同様に動作し、コラムデコーダ65
によるコラムの選択を検出してリードデータバスアンプ
・イネーブル信号RDBE2又はライトデータバスアン
プ・イネーブル信号WDBE2を発生する。
【0107】この結果、リードデータバスアンプ・イネ
ーブル信号RDBE2又はライトデータバスアンプ・イ
ネーブル信号WDBE2は、コラム選択信号CL02〜
CL32のいずれかが発生される前に発生されることは
なくなり、どのような場合であっても、コラム選択信号
CL02〜CL32のいずれかが発生された後に発生さ
れることになる。
ーブル信号RDBE2又はライトデータバスアンプ・イ
ネーブル信号WDBE2は、コラム選択信号CL02〜
CL32のいずれかが発生される前に発生されることは
なくなり、どのような場合であっても、コラム選択信号
CL02〜CL32のいずれかが発生された後に発生さ
れることになる。
【0108】したがって、本発明の半導体記憶装置の第
2実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE1、RDBE2及びライトデータバス
アンプ・イネーブル信号WDBE1、WDBE2の発生
タイミングに大きなマージンを持たせる必要がなくなる
ので、リードデータ用のリードデータバスRDB1、R
DB2とライトデータ用のライトデータバスWDB1、
WDB2とを別々に設ける2個のメモリブロック50、
51を有するSDRAMについて高速化を図ることがで
きる。
2実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE1、RDBE2及びライトデータバス
アンプ・イネーブル信号WDBE1、WDBE2の発生
タイミングに大きなマージンを持たせる必要がなくなる
ので、リードデータ用のリードデータバスRDB1、R
DB2とライトデータ用のライトデータバスWDB1、
WDB2とを別々に設ける2個のメモリブロック50、
51を有するSDRAMについて高速化を図ることがで
きる。
【0109】また、本発明の半導体記憶装置の第2実施
形態においては、コラムデコーダ55とコラム選択検出
回路58とをメモリセルアレイ52を挟んで配置すると
共に、コラムデコーダ65とコラム選択検出回路68と
をメモリセルアレイ62を挟んで配置するようにしてい
る。したがって、コラム選択線の活性化が最も遅い点で
コラム選択信号の発生を検出することができるので、コ
ラム選択線での遅延を考える必要がなくなり、タイミン
グ設計を容易に行うことができる。
形態においては、コラムデコーダ55とコラム選択検出
回路58とをメモリセルアレイ52を挟んで配置すると
共に、コラムデコーダ65とコラム選択検出回路68と
をメモリセルアレイ62を挟んで配置するようにしてい
る。したがって、コラム選択線の活性化が最も遅い点で
コラム選択信号の発生を検出することができるので、コ
ラム選択線での遅延を考える必要がなくなり、タイミン
グ設計を容易に行うことができる。
【0110】第3実施形態・・図14〜図23 図14は本発明の半導体記憶装置の第3実施形態の要部
の概念図であり、本発明の半導体記憶装置の第3実施形
態は、本発明の半導体記憶装置の第1実施形態が備える
データバスアンプ・イネーブル信号発生回路18を設け
ず、この代わりに、本発明の半導体記憶装置の第1実施
形態が備えるリードデータバスアンプ・イネーブル信号
発生回路19及びライトデータバスアンプ・イネーブル
信号発生回路20と回路構成の異なるリードデータバス
アンプ・イネーブル信号発生回路97及びライトデータ
バスアンプ・イネーブル信号発生回路98を設けるよう
にし、その他については、本発明の半導体記憶装置の第
1実施形態と同様に構成したものである。
の概念図であり、本発明の半導体記憶装置の第3実施形
態は、本発明の半導体記憶装置の第1実施形態が備える
データバスアンプ・イネーブル信号発生回路18を設け
ず、この代わりに、本発明の半導体記憶装置の第1実施
形態が備えるリードデータバスアンプ・イネーブル信号
発生回路19及びライトデータバスアンプ・イネーブル
信号発生回路20と回路構成の異なるリードデータバス
アンプ・イネーブル信号発生回路97及びライトデータ
バスアンプ・イネーブル信号発生回路98を設けるよう
にし、その他については、本発明の半導体記憶装置の第
1実施形態と同様に構成したものである。
【0111】図15はリードデータバスアンプ・イネー
ブル信号発生回路97の第1構成例を示す回路図であ
る。図15中、100は状態表示信号RDZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
01はNAND回路100の出力を反転するインバータ
である。
ブル信号発生回路97の第1構成例を示す回路図であ
る。図15中、100は状態表示信号RDZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
01はNAND回路100の出力を反転するインバータ
である。
【0112】また、102はインバータ101の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、1
03はインバータ101の出力と可変遅延回路102の
出力とをNAND処理するNAND回路である。
遅延する遅延時間を調整可能とされた可変遅延回路、1
03はインバータ101の出力と可変遅延回路102の
出力とをNAND処理するNAND回路である。
【0113】また、104はNAND回路103の出力
を遅延する遅延時間を調整可能とされた可変遅延回路、
105はNAND回路103の出力と可変遅延回路10
4の出力とをNAND処理して、リードデータバスアン
プ・イネーブル信号RDBEを出力するNAND回路で
ある。
を遅延する遅延時間を調整可能とされた可変遅延回路、
105はNAND回路103の出力と可変遅延回路10
4の出力とをNAND処理して、リードデータバスアン
プ・イネーブル信号RDBEを出力するNAND回路で
ある。
【0114】図16はリードデータバスアンプ・イネー
ブル信号発生回路97の第1構成例の動作を示す波形図
である。この例では、リードデータバスアンプ・イネー
ブル信号RDBEは、コラム選択検出信号DSが発生し
た時からNAND回路100、インバータ101、可変
遅延回路102及びNAND回路103、105の合計
遅延時間だけ遅延して発生し、その後、コラム選択検出
信号DSが消滅した時からNAND回路100、インバ
ータ101、NAND回路103、可変遅延回路104
及びNAND回路105の合計遅延時間だけ遅延して消
滅する。
ブル信号発生回路97の第1構成例の動作を示す波形図
である。この例では、リードデータバスアンプ・イネー
ブル信号RDBEは、コラム選択検出信号DSが発生し
た時からNAND回路100、インバータ101、可変
遅延回路102及びNAND回路103、105の合計
遅延時間だけ遅延して発生し、その後、コラム選択検出
信号DSが消滅した時からNAND回路100、インバ
ータ101、NAND回路103、可変遅延回路104
及びNAND回路105の合計遅延時間だけ遅延して消
滅する。
【0115】即ち、この例では、リードデータバスアン
プ・イネーブル信号RDBEの発生タイミングは、コラ
ム選択検出信号DSの発生タイミングを基準として決定
され、リードデータバスアンプ・イネーブル信号RDB
Eの消滅タイミングは、コラム選択検出信号DSの消滅
タイミングを基準として決定されることになる。
プ・イネーブル信号RDBEの発生タイミングは、コラ
ム選択検出信号DSの発生タイミングを基準として決定
され、リードデータバスアンプ・イネーブル信号RDB
Eの消滅タイミングは、コラム選択検出信号DSの消滅
タイミングを基準として決定されることになる。
【0116】したがって、可変遅延回路102の遅延時
間を調整することにより、リードデータバスアンプ・イ
ネーブル信号RDBEの発生タイミングを調整すること
ができ、可変遅延回路104の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号RD
BEの消滅タイミングを調整することができる。
間を調整することにより、リードデータバスアンプ・イ
ネーブル信号RDBEの発生タイミングを調整すること
ができ、可変遅延回路104の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号RD
BEの消滅タイミングを調整することができる。
【0117】図17はリードデータバスアンプ・イネー
ブル信号発生回路97の第2構成例を示す回路図であ
る。図17中、107は状態表示信号RDZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
08はNAND回路107の出力を反転するインバータ
である。
ブル信号発生回路97の第2構成例を示す回路図であ
る。図17中、107は状態表示信号RDZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
08はNAND回路107の出力を反転するインバータ
である。
【0118】また、109はインバータ108の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、1
10はインバータ108の出力と可変遅延回路109の
出力とをNAND処理するNAND回路である。
遅延する遅延時間を調整可能とされた可変遅延回路、1
10はインバータ108の出力と可変遅延回路109の
出力とをNAND処理するNAND回路である。
【0119】また、111は第1の入力端子をNAND
回路110の出力端子に接続され、リードデータバスア
ンプ・イネーブル信号RDBEを出力するNOR回路、
112はリードデータバスアンプ・イネーブル信号RD
BEを反転するインバータである。
回路110の出力端子に接続され、リードデータバスア
ンプ・イネーブル信号RDBEを出力するNOR回路、
112はリードデータバスアンプ・イネーブル信号RD
BEを反転するインバータである。
【0120】また、113はリードデータバスアンプ・
イネーブル信号RDBEを反転遅延する遅延時間を調整
可能とされた可変反転遅延回路、114はインバータ1
12の出力と可変反転遅延回路113の出力とをNOR
処理するNOR回路であり、NOR回路114の出力端
子は、NOR回路111の第2の入力端子に接続されて
いる。
イネーブル信号RDBEを反転遅延する遅延時間を調整
可能とされた可変反転遅延回路、114はインバータ1
12の出力と可変反転遅延回路113の出力とをNOR
処理するNOR回路であり、NOR回路114の出力端
子は、NOR回路111の第2の入力端子に接続されて
いる。
【0121】図18はリードデータバスアンプ・イネー
ブル信号発生回路97の第2構成例の動作を示す波形図
であり、この例では、リードデータバスアンプ・イネー
ブル信号RDBEは、コラム選択検出信号DSが発生し
た時からNAND回路107、インバータ108、可変
遅延回路109、NAND回路110及びNOR回路1
11の合計遅延時間だけ遅延して発生し、その後、更
に、可変遅延回路113及びNOR回路114、111
の合計遅延時間だけ遅延して消滅する。
ブル信号発生回路97の第2構成例の動作を示す波形図
であり、この例では、リードデータバスアンプ・イネー
ブル信号RDBEは、コラム選択検出信号DSが発生し
た時からNAND回路107、インバータ108、可変
遅延回路109、NAND回路110及びNOR回路1
11の合計遅延時間だけ遅延して発生し、その後、更
に、可変遅延回路113及びNOR回路114、111
の合計遅延時間だけ遅延して消滅する。
【0122】即ち、この例では、リードデータバスアン
プ・イネーブル信号RDBEの発生及び消滅タイミング
は、コラム選択検出信号DSの発生タイミングを基準と
して決定されることになる。
プ・イネーブル信号RDBEの発生及び消滅タイミング
は、コラム選択検出信号DSの発生タイミングを基準と
して決定されることになる。
【0123】したがって、可変遅延回路109の遅延時
間を調整することにより、リードデータバスアンプ・イ
ネーブル信号RDBEの発生タイミングを調整すること
ができ、可変遅延回路113の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号RD
BEの消滅タイミングを調整することができる。
間を調整することにより、リードデータバスアンプ・イ
ネーブル信号RDBEの発生タイミングを調整すること
ができ、可変遅延回路113の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号RD
BEの消滅タイミングを調整することができる。
【0124】図19はライトデータバスアンプ・イネー
ブル信号発生回路98の第1構成例を示す回路図であ
る。図19中、114は状態表示信号WTZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
15はNAND回路114の出力を反転するインバータ
である。
ブル信号発生回路98の第1構成例を示す回路図であ
る。図19中、114は状態表示信号WTZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
15はNAND回路114の出力を反転するインバータ
である。
【0125】また、116はインバータ115の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、1
17はインバータ115の出力と可変遅延回路116の
出力とをNAND処理するNAND回路である。
遅延する遅延時間を調整可能とされた可変遅延回路、1
17はインバータ115の出力と可変遅延回路116の
出力とをNAND処理するNAND回路である。
【0126】また、118はNAND回路117の出力
を遅延する遅延時間を調整可能とされた可変遅延回路、
119はNAND回路117の出力と可変遅延回路11
8の出力とをNAND処理して、ライトデータバスアン
プ・イネーブル信号WDBEを出力するNAND回路で
ある。
を遅延する遅延時間を調整可能とされた可変遅延回路、
119はNAND回路117の出力と可変遅延回路11
8の出力とをNAND処理して、ライトデータバスアン
プ・イネーブル信号WDBEを出力するNAND回路で
ある。
【0127】図20はライトデータバスアンプ・イネー
ブル信号発生回路98の第1構成例の動作を示す波形図
である。この例では、ライトデータバスアンプ・イネー
ブル信号WDBEは、コラム選択検出信号DSが発生し
た時からNAND回路114、インバータ115、可変
遅延回路116及びNAND回路117、119の合計
遅延時間だけ遅延して発生し、その後、コラム選択検出
信号DSが消滅した時からNAND回路114、インバ
ータ115、NAND回路117、可変遅延回路118
及びNAND回路119の合計遅延時間だけ遅延して消
滅する。
ブル信号発生回路98の第1構成例の動作を示す波形図
である。この例では、ライトデータバスアンプ・イネー
ブル信号WDBEは、コラム選択検出信号DSが発生し
た時からNAND回路114、インバータ115、可変
遅延回路116及びNAND回路117、119の合計
遅延時間だけ遅延して発生し、その後、コラム選択検出
信号DSが消滅した時からNAND回路114、インバ
ータ115、NAND回路117、可変遅延回路118
及びNAND回路119の合計遅延時間だけ遅延して消
滅する。
【0128】即ち、この例では、ライトデータバスアン
プ・イネーブル信号WDBEの発生タイミングは、コラ
ム選択検出信号DSの発生タイミングを基準として決定
され、ライトデータバスアンプ・イネーブル信号WDB
Eの消滅タイミングは、コラム選択検出信号DSの消滅
タイミングを基準として決定されることになる。
プ・イネーブル信号WDBEの発生タイミングは、コラ
ム選択検出信号DSの発生タイミングを基準として決定
され、ライトデータバスアンプ・イネーブル信号WDB
Eの消滅タイミングは、コラム選択検出信号DSの消滅
タイミングを基準として決定されることになる。
【0129】したがって、可変遅延回路116の遅延時
間を調整することにより、ライトデータバスアンプ・イ
ネーブル信号WDBEの発生タイミングを調整すること
ができ、可変遅延回路118の遅延時間を調整すること
により、ライトデータバスアンプ・イネーブル信号WD
BEの消滅タイミングを調整することができる。
間を調整することにより、ライトデータバスアンプ・イ
ネーブル信号WDBEの発生タイミングを調整すること
ができ、可変遅延回路118の遅延時間を調整すること
により、ライトデータバスアンプ・イネーブル信号WD
BEの消滅タイミングを調整することができる。
【0130】図21はライトデータバスアンプ・イネー
ブル信号発生回路98の第2構成例を示す回路図であ
る。図21中、121は状態表示信号WTZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
22はNAND回路121の出力を反転するインバータ
である。
ブル信号発生回路98の第2構成例を示す回路図であ
る。図21中、121は状態表示信号WTZとコラム選
択検出信号DSとをNAND処理するNAND回路、1
22はNAND回路121の出力を反転するインバータ
である。
【0131】また、123はインバータ122の出力を
遅延する遅延時間を調整可能とされた可変遅延回路、1
24はインバータ122の出力と可変遅延回路123の
出力とをNAND処理するNAND回路である。
遅延する遅延時間を調整可能とされた可変遅延回路、1
24はインバータ122の出力と可変遅延回路123の
出力とをNAND処理するNAND回路である。
【0132】また、125は第1の入力端子をNAND
回路124の出力端子に接続され、ライトデータバスア
ンプ・イネーブル信号WDBEを出力するNOR回路、
126はライトデータバスアンプ・イネーブル信号WD
BEを反転するインバータである。
回路124の出力端子に接続され、ライトデータバスア
ンプ・イネーブル信号WDBEを出力するNOR回路、
126はライトデータバスアンプ・イネーブル信号WD
BEを反転するインバータである。
【0133】また、127はライトデータバスアンプ・
イネーブル信号WDBEを反転遅延する遅延時間を調整
可能とされた可変反転遅延回路、128はインバータ1
26の出力と可変反転遅延回路127の出力とをNOR
処理するNOR回路であり、NOR回路128の出力端
子は、NOR回路125の第2の入力端子に接続されて
いる。
イネーブル信号WDBEを反転遅延する遅延時間を調整
可能とされた可変反転遅延回路、128はインバータ1
26の出力と可変反転遅延回路127の出力とをNOR
処理するNOR回路であり、NOR回路128の出力端
子は、NOR回路125の第2の入力端子に接続されて
いる。
【0134】図22はライトデータバスアンプ・イネー
ブル信号発生回路98の第2構成例の動作を示す波形図
である。この例では、ライトデータバスアンプ・イネー
ブル信号WDBEは、コラム選択検出信号DSが発生し
た時からNAND回路121、インバータ122、可変
遅延回路123、NAND回路124及びNOR回路1
25の合計遅延時間だけ遅延して発生し、その後、更
に、可変遅延回路127及びNOR回路128、125
の合計遅延時間だけ遅延して消滅する。
ブル信号発生回路98の第2構成例の動作を示す波形図
である。この例では、ライトデータバスアンプ・イネー
ブル信号WDBEは、コラム選択検出信号DSが発生し
た時からNAND回路121、インバータ122、可変
遅延回路123、NAND回路124及びNOR回路1
25の合計遅延時間だけ遅延して発生し、その後、更
に、可変遅延回路127及びNOR回路128、125
の合計遅延時間だけ遅延して消滅する。
【0135】即ち、この例では、ライトデータバスアン
プ・イネーブル信号WDBEの発生及び消滅タイミング
は、コラム選択検出信号DSの発生タイミングを基準と
して決定されることになる。
プ・イネーブル信号WDBEの発生及び消滅タイミング
は、コラム選択検出信号DSの発生タイミングを基準と
して決定されることになる。
【0136】したがって、可変遅延回路123の遅延時
間を調整することにより、ライトデータバスアンプ・イ
ネーブル信号WDBEの発生タイミングを調整すること
ができ、可変遅延回路127の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号RD
BEの消滅タイミングを調整することができる。
間を調整することにより、ライトデータバスアンプ・イ
ネーブル信号WDBEの発生タイミングを調整すること
ができ、可変遅延回路127の遅延時間を調整すること
により、リードデータバスアンプ・イネーブル信号RD
BEの消滅タイミングを調整することができる。
【0137】図23は本発明の半導体記憶装置の第3実
施形態の動作を説明するための波形図であり、本発明の
半導体記憶装置の第3実施形態においては、状態表示信
号RDZ=Hレベルの状態(リード時)において、コラ
ム選択信号CL0〜CL3のうち、いずれかのコラム選
択信号CLiが発生すると、コラム選択検出信号DSが
発生し、リードデータバスアンプ・イネーブル信号RD
BEが発生する。
施形態の動作を説明するための波形図であり、本発明の
半導体記憶装置の第3実施形態においては、状態表示信
号RDZ=Hレベルの状態(リード時)において、コラ
ム選択信号CL0〜CL3のうち、いずれかのコラム選
択信号CLiが発生すると、コラム選択検出信号DSが
発生し、リードデータバスアンプ・イネーブル信号RD
BEが発生する。
【0138】また、状態表示信号WTZ=Hレベルの状
態(ライト時)において、コラム選択信号CL0〜CL
3のうち、いずれかのコラム選択信号CLiが発生する
と、コラム選択検出信号DSが発生し、ライトデータバ
スアンプ・イネーブル信号WDBEが発生する。
態(ライト時)において、コラム選択信号CL0〜CL
3のうち、いずれかのコラム選択信号CLiが発生する
と、コラム選択検出信号DSが発生し、ライトデータバ
スアンプ・イネーブル信号WDBEが発生する。
【0139】このように、本発明の半導体記憶装置の第
3実施形態においては、コラムデコーダ14によるコラ
ムの選択を検出してリードデータバスアンプ・イネーブ
ル信号RDBE又はライトデータバスアンプ・イネーブ
ル信号WDBEを発生させるようにしているので、リー
ドデータバスアンプ・イネーブル信号RDBE及びライ
トデータバスアンプ・イネーブル信号WDBEは、コラ
ム選択信号CL0〜CL3のいずれかが発生する前に発
生することはなくなり、どのような場合であっても、コ
ラム選択信号CL0〜CL3のいずれかが発生した後に
発生することになる。
3実施形態においては、コラムデコーダ14によるコラ
ムの選択を検出してリードデータバスアンプ・イネーブ
ル信号RDBE又はライトデータバスアンプ・イネーブ
ル信号WDBEを発生させるようにしているので、リー
ドデータバスアンプ・イネーブル信号RDBE及びライ
トデータバスアンプ・イネーブル信号WDBEは、コラ
ム選択信号CL0〜CL3のいずれかが発生する前に発
生することはなくなり、どのような場合であっても、コ
ラム選択信号CL0〜CL3のいずれかが発生した後に
発生することになる。
【0140】したがって、本発明の半導体記憶装置の第
3実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE及びライトデータバスアンプ・イネー
ブル信号WDBEの発生タイミングに大きなマージンを
持たせる必要がなくなるので、リードデータ用のリード
データバスRDBとライトデータ用のライトデータバス
WDBとを別々に設けるSDRAMについて高速化を図
ることができる。
3実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE及びライトデータバスアンプ・イネー
ブル信号WDBEの発生タイミングに大きなマージンを
持たせる必要がなくなるので、リードデータ用のリード
データバスRDBとライトデータ用のライトデータバス
WDBとを別々に設けるSDRAMについて高速化を図
ることができる。
【0141】また、本発明の半導体記憶装置の第3実施
形態によれば、リードデータバスアンプ・イネーブル信
号RDBEの発生及び消滅タイミング並びにライトデー
タバスアンプ・イネーブル信号WDBEの発生及び消滅
タイミングをそれぞれ別々に調整することができる。
形態によれば、リードデータバスアンプ・イネーブル信
号RDBEの発生及び消滅タイミング並びにライトデー
タバスアンプ・イネーブル信号WDBEの発生及び消滅
タイミングをそれぞれ別々に調整することができる。
【0142】また、本発明の半導体記憶装置の第3実施
形態においては、コラムデコーダ14とコラム選択検出
回路17とをメモリセルアレイ11を挟んで配置するよ
うにしている。したがって、コラム選択線の活性化が最
も遅い点でコラム選択信号の発生を検出することができ
るので、コラム選択線での遅延を考える必要がなくな
り、タイミング設計を容易に行うことができる。
形態においては、コラムデコーダ14とコラム選択検出
回路17とをメモリセルアレイ11を挟んで配置するよ
うにしている。したがって、コラム選択線の活性化が最
も遅い点でコラム選択信号の発生を検出することができ
るので、コラム選択線での遅延を考える必要がなくな
り、タイミング設計を容易に行うことができる。
【0143】第4実施形態・・図24 図24は本発明の半導体記憶装置の第4実施形態の要部
の概念図であり、本発明の半導体記憶装置の第4実施形
態は、本発明の半導体記憶装置の第2実施形態が備える
メモリブロック50、51と回路構成の異なるメモリブ
ロック130、131を設け、その他については、本発
明の半導体記憶装置の第2実施形態と同様に構成したも
のである。
の概念図であり、本発明の半導体記憶装置の第4実施形
態は、本発明の半導体記憶装置の第2実施形態が備える
メモリブロック50、51と回路構成の異なるメモリブ
ロック130、131を設け、その他については、本発
明の半導体記憶装置の第2実施形態と同様に構成したも
のである。
【0144】メモリブロック130は、メモリブロック
50が備えるデータバスアンプ・イネーブル信号発生回
路59を備えず、この代わりに、メモリブロック50が
備えるリードデータバスアンプ・イネーブル信号発生回
路60及びライトデータバスアンプ・イネーブル信号発
生回路61と回路構成の異なるリードデータバスアンプ
・イネーブル信号発生回路132及びライトデータバス
アンプ・イネーブル信号発生回路133を備え、その他
については、メモリブロック50と同様に構成したもの
である。
50が備えるデータバスアンプ・イネーブル信号発生回
路59を備えず、この代わりに、メモリブロック50が
備えるリードデータバスアンプ・イネーブル信号発生回
路60及びライトデータバスアンプ・イネーブル信号発
生回路61と回路構成の異なるリードデータバスアンプ
・イネーブル信号発生回路132及びライトデータバス
アンプ・イネーブル信号発生回路133を備え、その他
については、メモリブロック50と同様に構成したもの
である。
【0145】また、メモリブロック131は、メモリブ
ロック51が備えるデータバスアンプ・イネーブル信号
発生回路69を備えず、この代わりに、メモリブロック
51が備えるリードデータバスアンプ・イネーブル信号
発生回路70及びライトデータバスアンプ・イネーブル
信号発生回路71と回路構成の異なるリードデータバス
アンプ・イネーブル信号発生回路134及びライトデー
タバスアンプ・イネーブル信号発生回路135を備え、
その他については、メモリブロック51と同様に構成し
たものである。
ロック51が備えるデータバスアンプ・イネーブル信号
発生回路69を備えず、この代わりに、メモリブロック
51が備えるリードデータバスアンプ・イネーブル信号
発生回路70及びライトデータバスアンプ・イネーブル
信号発生回路71と回路構成の異なるリードデータバス
アンプ・イネーブル信号発生回路134及びライトデー
タバスアンプ・イネーブル信号発生回路135を備え、
その他については、メモリブロック51と同様に構成し
たものである。
【0146】ここに、リードデータバスアンプ・イネー
ブル信号発生回路132、134は本発明の半導体記憶
装置の第3実施形態が備えるリードデータバスアンプ・
イネーブル信号発生回路97と同様に構成されたもので
あり、ライトデータバスアンプ・イネーブル信号発生回
路133、135は、本発明の半導体記憶装置の第3実
施形態が備えるライトデータバスアンプ・イネーブル信
号発生回路98と同様に構成されたものである。
ブル信号発生回路132、134は本発明の半導体記憶
装置の第3実施形態が備えるリードデータバスアンプ・
イネーブル信号発生回路97と同様に構成されたもので
あり、ライトデータバスアンプ・イネーブル信号発生回
路133、135は、本発明の半導体記憶装置の第3実
施形態が備えるライトデータバスアンプ・イネーブル信
号発生回路98と同様に構成されたものである。
【0147】このように構成された本発明の半導体記憶
装置の第4実施形態においては、メモリブロック130
が選択された場合には、メモリブロック130は、本発
明の半導体記憶装置の第3実施形態と同様に動作し、コ
ラムデコーダ55によるコラムの選択を検出してリード
データバスアンプ・イネーブル信号RDBE1又はライ
トデータバスアンプ・イネーブル信号WDBE1を発生
する。
装置の第4実施形態においては、メモリブロック130
が選択された場合には、メモリブロック130は、本発
明の半導体記憶装置の第3実施形態と同様に動作し、コ
ラムデコーダ55によるコラムの選択を検出してリード
データバスアンプ・イネーブル信号RDBE1又はライ
トデータバスアンプ・イネーブル信号WDBE1を発生
する。
【0148】この結果、リードデータバスアンプ・イネ
ーブル信号RDBE1又はライトデータバスアンプ・イ
ネーブル信号WDBE1は、コラム選択信号CL01〜
CL31のいずれかが発生する前に発生することはなく
なり、どのような場合であっても、コラム選択信号CL
01〜CL31のいずれかが発生した後に発生すること
になる。
ーブル信号RDBE1又はライトデータバスアンプ・イ
ネーブル信号WDBE1は、コラム選択信号CL01〜
CL31のいずれかが発生する前に発生することはなく
なり、どのような場合であっても、コラム選択信号CL
01〜CL31のいずれかが発生した後に発生すること
になる。
【0149】また、メモリブロック131が選択された
場合には、メモリブロック131は、本発明の半導体記
憶装置の第3実施形態と同様に動作し、コラムデコーダ
65によるコラムの選択を検出してリードデータバスア
ンプ・イネーブル信号RDBE2又はライトデータバス
アンプ・イネーブル信号WDBE2を発生する。
場合には、メモリブロック131は、本発明の半導体記
憶装置の第3実施形態と同様に動作し、コラムデコーダ
65によるコラムの選択を検出してリードデータバスア
ンプ・イネーブル信号RDBE2又はライトデータバス
アンプ・イネーブル信号WDBE2を発生する。
【0150】この結果、リードデータバスアンプ・イネ
ーブル信号RDBE2及びライトデータバスアンプ・イ
ネーブル信号WDBE2は、コラム選択信号CL02〜
CL32のいずれかが発生する前に発生することはなく
なり、どのような場合であっても、コラム選択信号CL
02〜CL32のいずれかが発生した後に発生すること
になる。
ーブル信号RDBE2及びライトデータバスアンプ・イ
ネーブル信号WDBE2は、コラム選択信号CL02〜
CL32のいずれかが発生する前に発生することはなく
なり、どのような場合であっても、コラム選択信号CL
02〜CL32のいずれかが発生した後に発生すること
になる。
【0151】したがって、本発明の半導体記憶装置の第
4実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE1、RDBE2及びライトデータバス
アンプ・イネーブル信号WDBE1、WDBE2の発生
タイミングに大きなマージンを持たせる必要がなくなる
ので、リードデータ用のリードデータバスRDB1、R
DB2とライトデータ用のライトデータバスWDB1、
WDB2とを別々に設ける2個のメモリブロック13
0、131を有するSDRAMについて高速化を図るこ
とができる。
4実施形態によれば、リードデータバスアンプ・イネー
ブル信号RDBE1、RDBE2及びライトデータバス
アンプ・イネーブル信号WDBE1、WDBE2の発生
タイミングに大きなマージンを持たせる必要がなくなる
ので、リードデータ用のリードデータバスRDB1、R
DB2とライトデータ用のライトデータバスWDB1、
WDB2とを別々に設ける2個のメモリブロック13
0、131を有するSDRAMについて高速化を図るこ
とができる。
【0152】また、本発明の半導体記憶装置の第4実施
形態によれば、リードデータバスアンプ・イネーブル信
号RDBE1の発生及び消滅タイミング、リードデータ
バスアンプ・イネーブル信号RDBE2の発生及び消滅
タイミング、ライトデータバスアンプ・イネーブル信号
WDBE1の発生及び消滅タイミング並びにライトデー
タバスアンプ・イネーブル信号WDBE2の発生及び消
滅タイミングをそれぞれ別々に調整することができる。
形態によれば、リードデータバスアンプ・イネーブル信
号RDBE1の発生及び消滅タイミング、リードデータ
バスアンプ・イネーブル信号RDBE2の発生及び消滅
タイミング、ライトデータバスアンプ・イネーブル信号
WDBE1の発生及び消滅タイミング並びにライトデー
タバスアンプ・イネーブル信号WDBE2の発生及び消
滅タイミングをそれぞれ別々に調整することができる。
【0153】また、本発明の半導体記憶装置の第4実施
形態においては、コラムデコーダ55とコラム選択検出
回路58とをメモリセルアレイ52を挟んで配置すると
共に、コラムデコーダ65とコラム選択検出回路68と
をメモリセルアレイ62を挟んで配置するようにしてい
る。したがって、コラム選択線の活性化が最も遅い点で
コラム選択信号の発生を検出することができるので、コ
ラム選択線での遅延を考える必要がなくなり、タイミン
グ設計を容易に行うことができる。
形態においては、コラムデコーダ55とコラム選択検出
回路58とをメモリセルアレイ52を挟んで配置すると
共に、コラムデコーダ65とコラム選択検出回路68と
をメモリセルアレイ62を挟んで配置するようにしてい
る。したがって、コラム選択線の活性化が最も遅い点で
コラム選択信号の発生を検出することができるので、コ
ラム選択線での遅延を考える必要がなくなり、タイミン
グ設計を容易に行うことができる。
【0154】なお、本発明の半導体記憶装置の第1実施
形態〜第4実施形態においては、リードデータバスとラ
イトデータバスとを別々に設けるSDRAMについて説
明したが、本発明は、リードデータ及びライトデータに
兼用されるデータバスを設けるSDRAMについても適
用することができる。
形態〜第4実施形態においては、リードデータバスとラ
イトデータバスとを別々に設けるSDRAMについて説
明したが、本発明は、リードデータ及びライトデータに
兼用されるデータバスを設けるSDRAMについても適
用することができる。
【0155】また、本発明の半導体記憶装置の第1実施
形態〜第4実施形態においては、本発明をSDRAMに
適用した場合について説明したが、本発明は、コラム選
択回路と、データの伝送を行うためのデータバスとを備
える半導体記憶装置に広く適用することができる。
形態〜第4実施形態においては、本発明をSDRAMに
適用した場合について説明したが、本発明は、コラム選
択回路と、データの伝送を行うためのデータバスとを備
える半導体記憶装置に広く適用することができる。
【0156】
【発明の効果】以上のように、本発明中、第1の発明に
よれば、リードデータ用のデータバスとライトデータ用
のデータバスとを別々に設ける半導体記憶装置につい
て、コラム選択回路によるコラムの選択を検出してリー
ドデータバスアンプ又はライトデータバスアンプを活性
化するとしたことにより、どのような場合であっても、
リードデータバスアンプ・イネーブル信号及びライトデ
ータバスアンプ・イネーブル信号をコラム選択信号が発
生された後に発生させることができ、リードデータバス
アンプ・イネーブル信号及びライトデータバスアンプ・
イネーブル信号の発生タイミングに大きなマージンを持
たせる必要がなくなるので、高速化を図ることができ
る。
よれば、リードデータ用のデータバスとライトデータ用
のデータバスとを別々に設ける半導体記憶装置につい
て、コラム選択回路によるコラムの選択を検出してリー
ドデータバスアンプ又はライトデータバスアンプを活性
化するとしたことにより、どのような場合であっても、
リードデータバスアンプ・イネーブル信号及びライトデ
ータバスアンプ・イネーブル信号をコラム選択信号が発
生された後に発生させることができ、リードデータバス
アンプ・イネーブル信号及びライトデータバスアンプ・
イネーブル信号の発生タイミングに大きなマージンを持
たせる必要がなくなるので、高速化を図ることができ
る。
【0157】また、本発明中、第2の発明によれば、リ
ードデータ用のデータバスとライトデータ用のデータバ
スとを兼用する半導体記憶装置について、コラム選択回
路によるコラムの選択を検出してリードデータバスアン
プ又はライトデータバスアンプを活性化するとしたこと
により、どのような場合であっても、リードデータバス
アンプ・イネーブル信号及びライトデータバスアンプ・
イネーブル信号をコラム選択信号が発生された後に発生
させることができ、リードデータバスアンプ・イネーブ
ル信号及びライトデータバスアンプ・イネーブル信号の
発生タイミングに大きなマージンを持たせる必要がなく
なるので、高速化を図ることができる。
ードデータ用のデータバスとライトデータ用のデータバ
スとを兼用する半導体記憶装置について、コラム選択回
路によるコラムの選択を検出してリードデータバスアン
プ又はライトデータバスアンプを活性化するとしたこと
により、どのような場合であっても、リードデータバス
アンプ・イネーブル信号及びライトデータバスアンプ・
イネーブル信号をコラム選択信号が発生された後に発生
させることができ、リードデータバスアンプ・イネーブ
ル信号及びライトデータバスアンプ・イネーブル信号の
発生タイミングに大きなマージンを持たせる必要がなく
なるので、高速化を図ることができる。
【0158】また、本発明中、第3の発明によれば、リ
ードデータ用のデータバスとライトデータ用のデータバ
スとを別々に設ける半導体記憶装置について、コラム選
択回路によるコラムの選択を検出してリードデータバス
アンプ又はライトデータバスアンプを活性化するコラム
選択検出・データバスアンプ活性化回路を備えるとした
ことにより、どのような場合であっても、リードデータ
バスアンプ・イネーブル信号及びライトデータバスアン
プ・イネーブル信号をコラム選択信号が発生された後に
発生させることができ、リードデータバスアンプ・イネ
ーブル信号及びライトデータバスアンプ・イネーブル信
号の発生タイミングに大きなマージンを持たせる必要が
なくなるので、高速化を図ることができる。
ードデータ用のデータバスとライトデータ用のデータバ
スとを別々に設ける半導体記憶装置について、コラム選
択回路によるコラムの選択を検出してリードデータバス
アンプ又はライトデータバスアンプを活性化するコラム
選択検出・データバスアンプ活性化回路を備えるとした
ことにより、どのような場合であっても、リードデータ
バスアンプ・イネーブル信号及びライトデータバスアン
プ・イネーブル信号をコラム選択信号が発生された後に
発生させることができ、リードデータバスアンプ・イネ
ーブル信号及びライトデータバスアンプ・イネーブル信
号の発生タイミングに大きなマージンを持たせる必要が
なくなるので、高速化を図ることができる。
【0159】また、本発明中、第4の発明によれば、リ
ードデータ用のデータバスとライトデータ用のデータバ
スとを兼用する半導体記憶装置について、コラム選択回
路によるコラムの選択を検出してリードデータバスアン
プ又はライトデータバスアンプを活性化するコラム選択
検出データバスアンプ活性化回路を備えるとしたことに
より、どのような場合であっても、リードデータバスア
ンプ・イネーブル信号及びライトデータバスアンプ・イ
ネーブル信号をコラム選択信号が発生された後に発生さ
せることができ、リードデータバスアンプ・イネーブル
信号及びライトデータバスアンプ・イネーブル信号の発
生タイミングに大きなマージンを持たせる必要がなくな
るので、高速化を図ることができる。
ードデータ用のデータバスとライトデータ用のデータバ
スとを兼用する半導体記憶装置について、コラム選択回
路によるコラムの選択を検出してリードデータバスアン
プ又はライトデータバスアンプを活性化するコラム選択
検出データバスアンプ活性化回路を備えるとしたことに
より、どのような場合であっても、リードデータバスア
ンプ・イネーブル信号及びライトデータバスアンプ・イ
ネーブル信号をコラム選択信号が発生された後に発生さ
せることができ、リードデータバスアンプ・イネーブル
信号及びライトデータバスアンプ・イネーブル信号の発
生タイミングに大きなマージンを持たせる必要がなくな
るので、高速化を図ることができる。
【図1】図1は本発明の半導体記憶装置の第1実施形態
の要部の概念図である。
の要部の概念図である。
【図2】本発明の半導体記憶装置の第1実施形態が備え
るコラム選択検出回路の構成を示す回路図である。
るコラム選択検出回路の構成を示す回路図である。
【図3】本発明の半導体記憶装置の第1実施形態が備え
るコラム選択検出回路の動作を示す波形図である。
るコラム選択検出回路の動作を示す波形図である。
【図4】本発明の半導体記憶装置の第1実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第1構
成例を示す回路図である。
るデータバスアンプ・イネーブル信号発生回路の第1構
成例を示す回路図である。
【図5】本発明の半導体記憶装置の第1実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第1構
成例の動作を示す波形図である。
るデータバスアンプ・イネーブル信号発生回路の第1構
成例の動作を示す波形図である。
【図6】本発明の半導体記憶装置の第1実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第2構
成例を示す回路図である。
るデータバスアンプ・イネーブル信号発生回路の第2構
成例を示す回路図である。
【図7】本発明の半導体記憶装置の第1実施形態が備え
るデータバスアンプ・イネーブル信号発生回路の第2構
成例の動作を示す波形図である。
るデータバスアンプ・イネーブル信号発生回路の第2構
成例の動作を示す波形図である。
【図8】本発明の半導体記憶装置の第1実施形態が備え
るリードデータバスアンプ・イネーブル信号発生回路及
びライトデータバスアンプ・イネーブル信号発生回路の
構成を示す回路図である。
るリードデータバスアンプ・イネーブル信号発生回路及
びライトデータバスアンプ・イネーブル信号発生回路の
構成を示す回路図である。
【図9】本発明の半導体記憶装置の第1実施形態が備え
るリードデータバスアンプ・イネーブル信号発生回路及
びライトデータバスアンプ・イネーブル信号発生回路の
動作を示す波形図である。
るリードデータバスアンプ・イネーブル信号発生回路及
びライトデータバスアンプ・イネーブル信号発生回路の
動作を示す波形図である。
【図10】本発明の半導体記憶装置の第1実施形態の動
作を説明するための波形図である。
作を説明するための波形図である。
【図11】本発明の半導体記憶装置の第2実施形態の要
部の概念図である。
部の概念図である。
【図12】本発明の半導体記憶装置の第2実施形態が備
えるコラム選択検出回路の構成を示す回路図である。
えるコラム選択検出回路の構成を示す回路図である。
【図13】本発明の半導体記憶装置の第2実施形態が備
えるコラム選択検出回路の構成を示す回路図である。
えるコラム選択検出回路の構成を示す回路図である。
【図14】本発明の半導体記憶装置の第3実施形態の要
部の概念図である。
部の概念図である。
【図15】本発明の半導体記憶装置の第3実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第1構成例を示す回路図である。
えるリードデータバスアンプ・イネーブル信号発生回路
の第1構成例を示す回路図である。
【図16】本発明の半導体記憶装置の第3実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第1構成例の動作を示す波形図である。
えるリードデータバスアンプ・イネーブル信号発生回路
の第1構成例の動作を示す波形図である。
【図17】本発明の半導体記憶装置の第3実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第2構成例を示す回路図である。
えるリードデータバスアンプ・イネーブル信号発生回路
の第2構成例を示す回路図である。
【図18】本発明の半導体記憶装置の第3実施形態が備
えるリードデータバスアンプ・イネーブル信号発生回路
の第2構成例の動作を示す波形図である。
えるリードデータバスアンプ・イネーブル信号発生回路
の第2構成例の動作を示す波形図である。
【図19】本発明の半導体記憶装置の第3実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第1構成例を示す回路図である。
えるライトデータバスアンプ・イネーブル信号発生回路
の第1構成例を示す回路図である。
【図20】本発明の半導体記憶装置の第3実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第1構成例の動作を示す波形図である。
えるライトデータバスアンプ・イネーブル信号発生回路
の第1構成例の動作を示す波形図である。
【図21】本発明の半導体記憶装置の第3実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第2構成例を示す回路図である。
えるライトデータバスアンプ・イネーブル信号発生回路
の第2構成例を示す回路図である。
【図22】本発明の半導体記憶装置の第3実施形態が備
えるライトデータバスアンプ・イネーブル信号発生回路
の第2構成例の動作を示す波形図である。
えるライトデータバスアンプ・イネーブル信号発生回路
の第2構成例の動作を示す波形図である。
【図23】本発明の半導体記憶装置の第3実施形態の動
作を説明するための波形図である。
作を説明するための波形図である。
【図24】本発明の半導体記憶装置の第4実施形態の要
部の概念図である。
部の概念図である。
【図25】従来のSDRAM(シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ)の一例の要部の概
念図である。
ック・ランダム・アクセス・メモリ)の一例の要部の概
念図である。
【図26】図25に示す従来のSDRAMが有する問題
点を説明するための波形図である。
点を説明するための波形図である。
CL0〜CL3 コラム選択信号 DS コラム選択検出信号 DBE データバスアンプ・イネーブル信号 RDBE リードデータバスアンプ・イネーブル信号 WDBE ライトデータバスアンプ・イネーブル信号
フロントページの続き (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 鵜澤 裕一 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 菊竹 陽 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 Fターム(参考) 5B015 AA07 BA61 BA64 CA02 5B024 AA15 BA21 BA29 CA07
Claims (35)
- 【請求項1】メモリセルアレイと、前記メモリセルアレ
イのコラムの選択を行うコラム選択回路と、前記コラム
選択回路が選択したコラムから出力されるリードデータ
をリードデータバスアンプに伝送するリードデータバス
と、ライトデータバスアンプから出力されるライトデー
タを前記コラム選択回路が選択したコラムに伝送するラ
イトデータバスとを有する半導体記憶装置におけるデー
タバスアンプ活性化方法であって、 前記コラム選択回路によるコラムの選択を検出して前記
リードデータバスアンプ又は前記ライトデータバスアン
プを活性化することを特徴とする半導体記憶装置におけ
るデータバスアンプ活性化方法。 - 【請求項2】メモリセルアレイと、前記メモリセルアレ
イのコラムの選択を行うコラム選択回路と、前記コラム
選択回路が選択したコラムから出力されるリードデータ
をリードデータバスアンプに伝送し、又は、ライトデー
タバスアンプから出力されるライトデータを前記コラム
選択回路が選択したコラムに伝送するデータバスとを有
する半導体記憶装置におけるデータバスアンプ活性化方
法であって、 前記コラム選択回路によるコラムの選択を検出して前記
リードデータバスアンプ又は前記ライトデータバスアン
プを活性化することを特徴とする半導体記憶装置におけ
るデータバスアンプ活性化方法。 - 【請求項3】メモリセルアレイと、前記メモリセルアレ
イのコラムの選択を行うコラム選択回路と、前記コラム
選択回路が選択したコラムから出力されるリードデータ
をリードデータバスアンプに伝送するリードデータバス
と、ライトデータバスアンプから出力されるライトデー
タを前記コラム選択回路が選択したコラムに伝送するラ
イトデータバスとを有する半導体記憶装置において、 前記コラム選択回路によるコラムの選択を検出して前記
リードデータバスアンプ又は前記ライトデータバスアン
プを活性化するコラム選択検出・データバスアンプ活性
化回路を備えていることを特徴とする半導体記憶装置。 - 【請求項4】メモリセルアレイと、前記メモリセルアレ
イのコラムの選択を行うコラム選択回路と、前記コラム
選択回路が選択したコラムから出力されるリードデータ
をリードデータバスアンプに伝送し、又は、ライトデー
タバスアンプから出力されるライトデータを前記コラム
選択回路が選択したコラムに伝送するデータバスとを有
する半導体記憶装置において、 前記コラム選択回路によるコラムの選択を検出して前記
リードデータバスアンプ又は前記ライトデータバスアン
プを活性化するコラム選択検出・データバスアンプ活性
化回路を備えていることを特徴とする半導体記憶装置。 - 【請求項5】前記コラム選択検出・データバスアンプ活
性化回路は、前記コラム選択回路によるコラムの選択を
検出してコラム選択検出信号を出力するコラム選択検出
回路と、リード時に前記コラム選択検出信号が出力され
たときは前記リードデータバスアンプを活性化するリー
ドデータバスアンプ・イネーブル信号を出力し、ライト
時に前記コラム選択検出信号が出力されたときは前記ラ
イトデータバスアンプを活性化するライトデータバスア
ンプ・イネーブル信号を発生するデータバスアンプ活性
化回路とを備えていることを特徴とする請求項3又は4
記載の半導体記憶装置。 - 【請求項6】前記コラム選択検出回路は、コラム選択線
のレベルをオア処理するワイヤード・オア回路を備えて
いることを特徴とする請求項5記載の半導体記憶装置。 - 【請求項7】前記データバスアンプ活性化回路は、前記
コラム選択検出信号を入力してデータバスアンプ・イネ
ーブル基幹信号を発生するデータバスアンプ・イネーブ
ル基幹信号発生回路と、リード時に前記データバスアン
プ・イネーブル基幹信号が発生されたときは前記リード
データバスアンプ・イネーブル信号を発生するリードデ
ータバスアンプ・イネーブル信号発生回路と、ライト時
に前記データバスアンプ・イネーブル基幹信号が発生さ
れたときは前記ライトデータバスアンプ・イネーブル信
号を発生するライトデータバスアンプ・イネーブル信号
発生回路とを備えていることを特徴とする請求項5又は
6記載の半導体記憶装置。 - 【請求項8】前記データバスアンプ・イネーブル基幹信
号発生回路は、前記コラム選択検出信号の発生タイミン
グを基準として前記データバスアンプ・イネーブル基幹
信号の発生タイミングが決定されるように構成されてい
ることを特徴とする請求項7記載の半導体記憶装置。 - 【請求項9】前記データバスアンプ・イネーブル基幹信
号発生回路は、前記データバスアンプ・イネーブル基幹
信号の発生タイミングを調整することができるタイミン
グ調整回路を備えていることを特徴とする請求項8記載
の半導体記憶装置。 - 【請求項10】前記データバスアンプ・イネーブル基幹
信号発生回路は、前記コラム選択検出信号の消滅タイミ
ングを基準として前記データバスアンプ・イネーブル基
幹信号の消滅タイミングが決定されるように構成されて
いることを特徴とする請求項7記載の半導体記憶装置。 - 【請求項11】前記データバスアンプ・イネーブル基幹
信号発生回路は、前記データバスアンプ・イネーブル信
号の消滅タイミングを調整することができるタイミング
調整回路を備えていることを特徴とする請求項10記載
の半導体記憶装置。 - 【請求項12】前記データバスアンプ・イネーブル基幹
信号発生回路は、前記コラム選択検出信号の発生タイミ
ングを基準として前記データバスアンプ・イネーブル基
幹信号の消滅タイミングが決定されるように構成されて
いることを特徴とする請求項7記載の半導体記憶装置。 - 【請求項13】前記データバスアンプ・イネーブル基幹
信号発生回路は、前記データバスアンプ・イネーブル基
幹信号の消滅タイミングを調整することができるタイミ
ング調整回路を備えていることを特徴とする請求項12
記載の半導体記憶装置。 - 【請求項14】前記データバスアンプ・イネーブル基幹
信号発生回路は、前記コラム選択検出信号を遅延する第
1の可変遅延回路と、前記コラム選択検出信号と前記第
1の可変遅延回路の出力とをNAND処理する第1のN
AND回路と、前記第1のNAND回路の出力を遅延す
る第2の可変遅延回路と、前記第1のNAND回路の出
力と前記第2の可変遅延回路の出力とをNAND処理し
て前記データバスアンプ・イネーブル基幹信号を出力す
る第2のNAND回路とを備えていることを特徴とする
請求項7記載の半導体記憶装置。 - 【請求項15】前記データバスアンプ・イネーブル基幹
信号発生回路は、前記コラム選択検出信号を遅延する可
変遅延回路と、前記コラム選択検出信号と前記可変遅延
回路の出力とをNAND処理するNAND回路と、一方
の入力端子を前記NAND回路の出力端子に接続し、前
記データバスアンプ・イネーブル基幹信号を出力する第
1のNOR回路と、前記データバスアンプ・イネーブル
基幹信号を反転するインバータと、前記データバスアン
プ・イネーブル基幹信号を反転遅延する可変反転遅延回
路と、出力端子を前記第1のNOR回路の他方の入力端
子に接続し、前記インバータの出力と前記可変反転遅延
回路の出力とをNOR処理する第2のNOR回路とを備
えていることを特徴とする請求項7記載の半導体記憶装
置。 - 【請求項16】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、リード時であるか否かを示す第1の
状態表示信号と前記データバスアンプ・イネーブル基幹
信号とを論理処理する第1の論理回路を備えて構成さ
れ、 前記ライトデータバスアンプ・イネーブル信号発生回路
は、ライト時であるか否かを示す第2の状態表示信号と
前記データバスアンプ・イネーブル基幹信号とを論理処
理する第2の論理回路を備えて構成されていることを特
徴とする請求項7、8、9、10、11、12、13、
14又は15記載の半導体記憶装置。 - 【請求項17】前記第1の論理回路は、前記第1の状態
表示信号と前記データバスアンプ・イネーブル基幹信号
とをAND処理する第1のAND回路を備えて構成さ
れ、 前記第2の論理回路は、前記第2の状態表示信号と前記
データバスアンプ・イネーブル基幹信号とをAND処理
する第2のAND回路を備えて構成されていることを特
徴とする請求項16記載の半導体記憶装置。 - 【請求項18】前記データバスアンプ活性化回路は、リ
ード時に前記コラム選択検出信号が発生されたときは前
記リードデータバスアンプ・イネーブル信号を発生する
リードデータバスアンプ・イネーブル信号発生回路と、
ライト時に前記コラム選択検出信号が発生されたときは
前記ライトデータバスアンプ・イネーブル信号を発生す
るライトデータバスアンプ・イネーブル信号発生回路と
を備えていることを特徴とする請求項5又は6記載の半
導体記憶装置。 - 【請求項19】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、前記コラム選択検出信号の発生タイ
ミングを基準として前記リードデータバスアンプ・イネ
ーブル信号の発生タイミングが決定されるように構成さ
れていることを特徴とする請求項18記載の半導体記憶
装置。 - 【請求項20】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、前記リードデータバスアンプ・イネ
ーブル信号の発生タイミングを調整することができるタ
イミング調整回路を備えていることを特徴とする請求項
19記載の半導体記憶装置。 - 【請求項21】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、前記コラム選択検出信号の消滅タイ
ミングを基準として前記リードデータバスアンプ・イネ
ーブル信号の消滅タイミングが決定されるように構成さ
れていることを特徴とする請求項18記載の半導体記憶
装置。 - 【請求項22】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、前記リードデータバスアンプ・イネ
ーブル信号の消滅タイミングを調整することができるタ
イミング調整回路を備えていることを特徴とする請求項
21記載の半導体記憶装置。 - 【請求項23】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、前記コラム選択検出信号の発生タイ
ミングを基準として前記リードデータバスアンプ・イネ
ーブル信号の消滅タイミングが決定されるように構成さ
れていることを特徴とする請求項18記載の半導体記憶
装置。 - 【請求項24】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、前記リードデータバスアンプ・イネ
ーブル信号の消滅タイミングを調整することができるタ
イミング調整回路を備えていることを特徴とする請求項
23記載の半導体記憶装置。 - 【請求項25】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、リード時であるか否かを示す第1の
状態表示信号と前記コラム選択検出信号とをAND処理
するAND回路と、前記AND回路の出力を遅延する第
1の可変遅延回路と、前記AND回路の出力と前記第1
の可変遅延回路の出力とをNAND処理する第1のNA
ND回路と、前記第1のNAND回路の出力を遅延する
第2の可変遅延回路と、前記第1のNAND回路の出力
と前記第2の可変遅延回路の出力とをNAND処理して
前記リードデータバスアンプ・イネーブル信号を出力す
る第2のNAND回路とを備えていることを特徴とする
請求項18記載の半導体記憶装置。 - 【請求項26】前記リードデータバスアンプ・イネーブ
ル信号発生回路は、リード時であるか否かを示す第1の
状態表示信号と前記コラム選択検出信号とをAND処理
するAND回路と、前記AND回路の出力を遅延する可
変遅延回路と、前記AND回路の出力と前記可変遅延回
路の出力とをNAND処理するNAND回路と、一方の
入力端子を前記NAND回路の出力端子に接続し、前記
リードデータバスアンプ・イネーブル信号を出力する第
1のNOR回路と、前記リードデータバスアンプ・イネ
ーブル信号を反転するインバータと、前記リードデータ
バスアンプ・イネーブル信号を反転遅延する可変反転遅
延回路と、出力端子を前記第1のNOR回路の他方の入
力端子に接続し、前記インバータの出力と前記可変反転
遅延回路の出力とをNOR処理する第2のNOR回路と
を備えていることを特徴とする請求項18記載の半導体
記憶装置。 - 【請求項27】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、前記コラム選択検出信号の発生タイ
ミングを基準として前記ライトデータバスアンプ・イネ
ーブル信号の発生タイミングが決定されるように構成さ
れていることを特徴とする請求項18記載の半導体記憶
装置。 - 【請求項28】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、前記ライトデータバスアンプ・イネ
ーブル信号の発生タイミングを調整することができるタ
イミング調整回路を備えていることを特徴とする請求項
27記載の半導体記憶装置。 - 【請求項29】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、前記コラム選択検出信号の消滅タイ
ミングを基準として前記ライトデータバスアンプ・イネ
ーブル信号の消滅タイミングが決定されるように構成さ
れていることを特徴とする請求項18記載の半導体記憶
装置。 - 【請求項30】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、前記ライトデータバスアンプ・イネ
ーブル信号の消滅タイミングを調整することができるタ
イミング調整回路を備えていることを特徴とする請求項
29記載の半導体記憶装置。 - 【請求項31】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、前記コラム選択検出信号の発生タイ
ミングを基準として前記ライトデータバスアンプ・イネ
ーブル信号の消滅タイミングが決定されるように構成さ
れていることを特徴とする請求項18記載の半導体記憶
装置。 - 【請求項32】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、前記ライトデータバスアンプ・イネ
ーブル信号の消滅タイミングを調整することができるタ
イミング調整回路を備えていることを特徴とする請求項
31記載の半導体記憶装置。 - 【請求項33】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、ライト時であるか否かを示す第2の
状態表示信号と前記コラム選択検出信号とをAND処理
するAND回路と、前記AND回路の出力を遅延する第
1の可変遅延回路と、前記AND回路の出力と前記第1
の可変遅延回路の出力とをNAND処理する第1のNA
ND回路と、前記第1のNAND回路の出力を遅延する
第2の可変遅延回路と、前記第1のNAND回路の出力
と前記第2の可変遅延回路の出力とをNAND処理して
前記ライトデータバスアンプ・イネーブル信号を出力す
る第2のNAND回路とを備えていることを特徴とする
請求項18記載の半導体記憶装置。 - 【請求項34】前記ライトデータバスアンプ・イネーブ
ル信号発生回路は、ライト時であるか否かを示す第2の
状態表示信号と前記コラム選択検出信号とをAND処理
するAND回路と、前記AND回路の出力を遅延する可
変遅延回路と、前記AND回路の出力と前記可変遅延回
路の出力とをNAND処理するNAND回路と、一方の
入力端子を前記NAND回路の出力端子に接続し、前記
ライトデータバスアンプ・イネーブル信号を出力する第
1のNOR回路と、前記ライトデータバスアンプ・イネ
ーブル信号を反転するインバータと、前記ライトデータ
バスアンプ・イネーブル信号を反転遅延する可変反転遅
延回路と、出力端子を前記第1のNOR回路の他方の入
力端子に接続し、前記インバータの出力と前記可変反転
遅延回路の出力とをNOR処理する第2のNOR回路と
を備えていることを特徴とする請求項18記載の半導体
記憶装置。 - 【請求項35】前記コラム選択回路と前記コラム選択検
出回路とを前記メモリセルアレイを挟んで配置している
ことを特徴とする請求項3〜34のいずれか一項に記載
の半導体記憶装置。
Priority Applications (3)
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---|---|---|---|
JP10179476A JP2000011647A (ja) | 1998-06-26 | 1998-06-26 | 半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置 |
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JP10179476A JP2000011647A (ja) | 1998-06-26 | 1998-06-26 | 半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8649233B2 (en) | 2010-11-12 | 2014-02-11 | Noriaki Mochida | Semiconductor device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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