JP3335537B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、位相同期した制御信号を使用する半導体集積
回路に関する。近年、半導体集積回路は高速化および高
集積化が進み、クロック信号に対しても、位相の同期し
たクロック信号を所定の回路へ供給することが必要にな
って来ている。具体的に、例えば、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ）においては、ＤＬＬ(Delay Locked Lo
op) 回路を使用して外部クロックに位相同期した信号を
複数の出力バッファ回路に対して供給するようになって
いる。そして、クロック信号の高速化に伴い、ＤＬＬ回
路の位相比較回路において、ダミー回路で遅延を与えた
信号と位相比較を行うクロック信号としては、１クロッ
ク後の信号から２クロック（ｎクロック）後の信号を使
用することが必要となって来ている。

【０００２】

【従来の技術】近年のメモリ・デバイスは、例えば、１
００ＭHzを超える動作速度を達成しており、ＤＬＬ等の
技術を利用して外部入力クロック信号と内部出力クロッ
ク信号との位相を合わせることにより、内部のクロック
配線による遅れの影響を除いてアクセス時間の遅れやバ
ラツキを抑える方法が用いられている。

【０００３】このようなＤＬＬ技術では、内部出力クロ
ック信号線の負荷による伝搬遅延を見積もるために、ダ
ミーの回路を設けるようになっている。図１は関連技術
としての半導体集積回路の一例を示すブロック図であ
る。図１において、参照符号１はクロック入力パッド、
２１は入力回路（クロックバッファ）、２２はダミー入
力回路（クロックバッファ）、そして、３はＤＬＬ回路
を示している。さらに、参照符号４１はクロック配線
（リアル配線）、４２はダミー配線、５１は出力回路
（出力バッファ）、５２はダミー出力回路（出力バッフ
ァ）、６はデータ出力パッド、そして、７はダミー負荷
容量を示している。

【０００４】図１に示されるように、ＤＬＬ回路３は、
位相比較回路（ディジタル位相比較器）３１、遅延制御
回路３２、遅延回路３３、および、ダミー遅延回路３４
を備えて構成されている。位相比較回路３１には、外部
クロック（外部入力クロック信号）ＣＬＫが入力回路２
１を介して供給される（信号Ｓ１）と共に、外部クロッ
クＣＬＫがダミー遅延回路３４，ダミー配線４２，ダミ
ー出力回路５２並びにダミー入力回路２２を介して供給
され（信号Ｓ０）、これらの信号Ｓ１およびＳ０の位相
比較を行って遅延制御回路３２を制御するようになって
いる。ここで、ダミー入力回路２２を介して位相比較回
路３１に供給される信号Ｓ０は、ダミー配線４２等によ
り、ちょうど１クロック分の時間だけ外部クロックＣＬ
Ｋを遅延した信号であり、この１クロック分だけ遅延し
た信号Ｓ０が入力回路２１を介して供給される信号Ｓ１
と位相比較されることになる。

【０００５】遅延制御回路３２は、位相比較回路３１か
らの出力に応じて、遅延回路３３およびダミー遅延回路
３４に対して同じ遅延量を与えるようにそれぞれ制御す
るようになっている。従って、出力回路５１におけるク
ロック信号（内部クロック信号）は、入力回路２１，遅
延回路３３，クロック配線（リアル配線）４１および出
力回路５１による遅延が、見かけ上、存在しないような
タイミングで供給されることになる。

【０００６】ところで、例えば、ＳＤＲＡＭの動作周波
数がさらに速くなり、外部クロックＣＬＫの周期がさら
に短くなると、上述したダミー配線４２等による遅延時
間が該外部クロックＣＬＫの１周期よりも長くなる。具
体的に、入力回路２１の遅延時間，遅延回路３３の最小
の遅延時間，リアル配線４１の遅延時間，および，出力
回路５１の遅延時間の合計（ダミー入力回路２２の遅延
時間，ダミー遅延回路３４の最小の遅延時間，ダミー配
線４２の遅延時間，および，ダミー出力回路５２の遅延
時間の合計に対応）が、外部クロックＣＬＫの１クロッ
ク分の時間（１クロックサイクル）よりも長くなると、
位相比較回路３１では、入力回路２１を介して供給され
る信号Ｓ１と、ダミー入力回路２２の出力信号Ｓ０との
位相比較を行うことができない。すなわち、１クロック
サイクル前の外部クロックから位相同期した内部クロッ
クを生成することができないことになる。

【０００７】

【発明が解決しようとする課題】上述したように、図１
に示す関連技術の半導体集積回路は、該半導体集積回路
に使用する制御信号の周波数がさらに速くなると、ＤＬ
Ｌ回路３により１クロックサイクル前の外部クロックか
ら位相同期した内部クロックを生成することができない
ことになる。

【０００８】また、位相比較回路３１により位相比較を
クロックの各週期毎（各クロックサイクル毎）に行う
と、例えば、ロウアドレスストローブ信号（ＲＡＳ信
号）やコラムアドレスストローブ信号（ＣＡＳ信号）の
出力による電源電圧の変動、或いは、ノイズ等による電
源電圧の変動等のために、遅延制御回路３２による遅延
回路３３（ダミー遅延回路３４）の制御が頻繁に行わ
れ、内部出力クロック信号が微妙に振れることになっ
て、好ましくない。

【０００９】本発明は、使用する制御信号の周波数がさ
らに高速化した場合での位相同期した制御信号を生成す
ることのできる半導体集積回路の提供を目的とする。さ
らに、位相比較を所定のタイミングで行って、出力する
制御信号を安定させることも目的とする。

【００１０】

【課題を解決するための手段】本発明の第１の形態によ
れば、第１の周波数を有するクロック信号を受け取り、
該第１の周波数を有する遅延クロック信号を内部回路へ
供給する第１の遅延回路と、前記クロック信号を受け取
り、該クロック信号のエッジに対応したタイミングの第
１出力信号と、該エッジをＸ周期（Ｘは２以上の整数）
遅延した第２出力信号を出力する信号生成回路と、前記
第１出力信号を遅延する第２の遅延回路と、前記信号生
成回路の前記第２出力信号からの第１の入力および前記
第２の遅延回路の出力からの第２の入力を有し、該第１
および第２の入力における信号の位相を比較する位相比
較回路と、該位相比較回路の出力信号を受け取り、前記
第１および第２の遅延回路の遅延量を制御する遅延制御
回路とを具備することを特徴とする半導体集積回路が提
供される。

【００１１】また、本発明の第２の形態によれば、第１
の周波数を有するクロック信号を受け取り、該第１の周
波数を有する遅延クロック信号を内部回路へ供給する第
１の遅延回路と、前記クロック信号を受け取り、前記第
１の周波数を当該第１の周波数よりも低い第２の周波数
を有する第１および第２の出力信号に分周する分周回路
と、前記分周回路の前記第１の出力信号につながれた入
力を有し、当該入力を遅延する第２の遅延回路と、前記
分周回路の第２の出力信号からの第１の入力および前記
第２の遅延回路の出力からの第２の入力を有し、該第１
および第２の入力における信号の位相を比較する位相比
較回路と、該位相比較回路の出力信号を受け取り、前記
第１および第２の遅延回路の遅延量を制御する遅延制御
回路とを具備することを特徴とする半導体集積回路が提
供される。

【００１２】本発明の半導体集積回路の第１の形態によ
れば、クロック信号を２周期以上遅延させさらに可変遅
延させた信号と、クロック信号とを位相比較し、使用す
る制御信号の周波数がさらに高速化した場合にも、位相
同期した制御信号を生成することができるようになって
いる。また、本発明の半導体集積回路の第２の形態によ
れば、分周回路で分周したクロック信号を位相比較し、
出力する制御信号を安定させることがきるようになって
いる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明に係
る半導体集積回路の実施例を説明する。図２は本発明に
係る半導体集積回路の一実施例を示すブロック図であ
る。図２において、参照符号１はクロック入力パッド、
２１は入力回路（クロックバッファ）、２２はダミー入
力回路（クロックバッファ）、そして、３はＤＬＬ回路
を示している。さらに、参照符号４１はクロック配線
（リアル配線）、４２はダミー配線、５１は出力回路
（出力バッファ：対象回路）、５２はダミー出力回路
（出力バッファ）、６はデータ出力パッド、そして、７
はダミー負荷容量を示している。

【００１４】図２に示されるように、ＤＬＬ回路３は、
分周回路３０、位相比較回路（ディジタル位相比較器）
３１、遅延制御回路３２、遅延回路３３、および、ダミ
ー遅延回路３４を備えて構成されている。分周回路３０
には、入力回路２１を介して外部クロックＣＬＫ（信号
Ｓ１：第１の制御信号）が供給され、該外部クロックＣ
ＬＫを分周した信号を出力するようになっている。すな
わち、分周回路３０は、第１の出力信号（信号Ｓ２）を
ダミー遅延回路３４へ出力すると共に、第２の出力信号
（信号Ｓ３）を位相比較回路３１の第１の入力へ出力す
るようになっている。位相比較回路３１の第２の入力に
は、分周回路３０の第１の出力信号（信号Ｓ２）が、ダ
ミー遅延回路３４，ダミー配線４２，ダミー出力回路５
２並びにダミー入力回路２２を介して供給（信号Ｓ０）
され、該位相比較回路３１は、これらの信号Ｓ３および
信号Ｓ０の位相比較を行って遅延制御回路３２を制御す
るようになっている。なお、遅延回路３３の出力信号
（第２の制御信号）は、ＤＬＬ回路３の出力信号として
クロック配線（リアル配線）４１を介して出力回路（対
象回路）５１に供給されることになる。

【００１５】遅延制御回路３２は、位相比較回路３１か
らの出力（位相比較結果）に応じて、遅延回路３３およ
びダミー遅延回路３４に対して同じ遅延量を与えるよう
に、各遅延回路３３，３４を制御するようになってい
る。従って、出力回路５１におけるクロック信号（内部
クロック信号）は、入力回路２１，遅延回路３３，リア
ル配線４１および出力回路５１による遅延が、見かけ
上、存在しないようなタイミングで供給されることにな
る。

【００１６】ところで、クロックの周期が入力回路２１
と出力回路５１とそれらの間の配線（クロック配線４
１）等の遅延よりも短くなると、１つ前の外部クロック
からＤＬＬ回路３を用いて内部クロックを生成すること
ができなくなる。そこで、本実施例では、クロックの周
期が配線遅延等よりも短くなる場合には、１つ前の外部
クロックではなく、２つ前の外部クロックから内部クロ
ックを生成するようになっている。すなわち、外部クロ
ックＣＬＫの２周期だけ遅延したタイミングで位相比較
回路３１の位相比較処理を行うようになっている。

【００１７】本実施例では、以下に説明する分周回路３
０により、位相比較回路３１で位相を比較する時に、
「ＤＬＬ回路３から出力されたクロック」の立上りエッ
ジと「ＤＬＬ回路３に入力された外部クロックの２周期
だけ遅延した外部クロック」の立上りエッジで同期をと
る（ロックする）ようになっている。すなわち、本実施
例では、図２に示されるように、入力回路２１の出力が
供給される分周回路３０を設け、該分周回路３０の第１
の出力信号Ｓ２をダミー遅延回路３４に供給し、且つ、
第２の出力信号Ｓ３を位相比較回路３１の第１の入力に
供給するようになっている。

【００１８】図３は図２の半導体集積回路における分周
回路の一例を示す回路図であり、図４は図３の分周回路
の各ノードの信号波形を示す図である。ここで、図３に
示す分周回路３０は、図４の波形図から明らかなよう
に、入力信号Ｓ１（外部クロックＣＬＫ）を８分周し
て、外部クロックＣＬＫの２クロックサイクル分の期間
が高レベル“Ｈ”（または、低レベル“Ｌ”）で、６サ
イクル分の期間が低レベル“Ｌ”（または、高レベル
“Ｈ”）となる信号Ｓ２（信号Ｓ３）を生成するもので
ある。

【００１９】図３に示されるように、分周回路３０は、
複数のナンドゲートおよびインバータより成る３段のカ
ウンタ３０１〜３０３として構成され、該分周回路３０
に対して信号Ｓ１（入力回路２１を介した外部クロック
ＣＬＫ）を供給して、図４に示すような第１および第２
の出力信号Ｓ２およびＳ３を生成するようになってい
る。なお、図４において、参照符号Ａは１つ目のカウン
タ３０１の出力信号、Ｂは２つ目のカウンタ３０２の出
力信号であり、各信号波形は、図４に示す通りである。
また、分周回路３０は、複数のナンドゲートおよびイン
バータより成る３段のカウンタで構成するものに限定さ
れず、様々な論理ゲートの組み合わせとして構成するこ
とができるのはいうまでもない。

【００２０】図５は図３の分周回路を使用した半導体集
積回路の動作を説明するためのタイミング図である。図
５に示されるように、分周回路３０は、入力回路２１の
出力である信号Ｓ１（外部クロックＣＬＫ）を受けて、
２周期の間（図５中の期間ａ）だけ高レベル“Ｈ”で、
６周期の間（図５中の期間ｂ）だけ低レベル“Ｌ”とな
る８分周（ａ＋ｂ）した信号Ｓ２（第１の出力信号）
と、その逆相の信号Ｓ３（第２の出力信号）を出力す
る。ここで、第１の出力信号Ｓ２はダミー遅延回路３４
に供給され、第２の出力信号Ｓ３は位相比較回路３１の
一方の入力に供給される。なお、信号Ｓ０は、分周回路
３０の第１の出力信号Ｓ２がダミー遅延回路３４，ダミ
ー配線４，ダミー出力回路５２およびダミー入力回路２
２により遅延され、位相比較回路３１の他方の入力に供
給された信号である。

【００２１】位相比較回路（ディジタル位相比較器）３
１は、分周回路３０の第２の出力信号Ｓ３の立ち上がり
タイミングと信号Ｓ０の立ち上がりタイミングとの位相
を比較し、該比較結果に応じて遅延制御回路（シフトレ
ジスタ）３２が遅延回路３３およびダミー遅延回路３４
に対して同じ遅延量を与えるように制御する。すなわ
ち、ＤＬＬ回路３は、入力回路２１からの信号Ｓ１（外
部クロックＣＬＫ）に対して、遅延回路３３による遅延
量が与えられたクロック信号（内部クロック信号）を出
力するようになっている。これにより、ＤＬＬ回路３で
２クロックサイクル前の外部クロックから位相同期した
内部クロックを生成することができ、ＤＬＬ回路３を高
速動作可能なＳＤＲＡＭに対応させることができる。

【００２２】なお、分周回路３０の第１の出力信号Ｓ２
における期間ａを変化させることにより、何クロック前
の外部クロックから、ＤＬＬ回路３で内部クロックをつ
くるかを調節することができる。具体的に、信号Ｓ２の
期間ａを３クロック分の長さとすることにより、ＤＬＬ
回路３で３クロックサイクル前の外部クロックから位相
同期した内部クロックを生成することができる。また、
分周回路３０の第１の出力信号Ｓ２における期間ｂを変
える（ａ＋ｂ）ことによって、何周期毎に位相比較を行
なうかを調節することができる。

【００２３】従って、本実施例において、分周回路３０
は、Ｙを２以上の整数でＺを正の整数として、信号Ｓ１
（外部クロックＣＬＫ）をＹ周期だけ高レベル“Ｈ”
で、該信号Ｓ１のＺ周期だけ低レベル“Ｌ”となる第１
の出力信号Ｓ２を生成し、外部クロックＣＬＫのＹ周期
だけ遅延したタイミングで位相比較回路３１の位相比較
処理を行うようになっている。また、本実施例におい
て、分周回路３０は、Ｘを２以上の整数として、信号Ｓ
１（外部クロックＣＬＫ）をＸ分周した第１および第２
の出力信号Ｓ２，Ｓ３を生成し、外部クロックＣＬＫの
Ｘ周期毎に位相比較回路３１の位相比較処理を行うよう
にもなっている。

【００２４】図６は図２の半導体集積回路における分周
回路の他の例を示す回路図であり、図７は図６の分周回
路の各ノードの信号波形を示す図である。ここで、図６
に示す分周回路３０は、図７の波形図から明らかなよう
に、入力信号Ｓ１を８分周して、外部クロックＣＬＫの
１クロックサイクル分の期間が高レベル“Ｈ”で、７サ
イクル分の期間が低レベル“Ｌ”となる信号Ｓ２を生成
するものである。

【００２５】図６および図３の比較から明らかなよう
に、図６に示す分周回路３０は、図３に示す分周回路と
同様に、複数のナンドゲートおよびインバータより成る
３段のカウンタ３０１〜３０３として構成され、２つ目
のカウンタ３０２の出力Ｂ’を取り出すノードが図３の
ものと異なるだけである。図８は図６の分周回路を使用
した半導体集積回路の動作を説明するためのタイミング
図である。

【００２６】図８に示すタイミング図は、単に、位相比
較を行なう周期を、各周期毎に行うのではなく、例え
ば、８周期に１回の割合で行う場合に対応するものであ
る。ここで、図８は、入力回路２１の遅延時間，遅延回
路３３の最小の遅延時間，リアル配線４１の遅延時間，
および，出力回路５１の遅延時間の合計が、外部クロッ
クＣＬＫの１クロック分の時間（１クロックサイクル）
よりも短い場合、すなわち、ＤＬＬ回路３で１クロック
サイクル前の外部クロックから位相同期した内部クロッ
クを生成することが可能な場合を示すものである。

【００２７】このように、本実施例において、分周回路
３０は、Ｘを２以上の整数として、信号Ｓ１（外部クロ
ックＣＬＫ）をＸ分周した第１および第２の出力信号Ｓ
２，Ｓ３を生成し、外部クロックＣＬＫのＸ周期毎に位
相比較回路３１の位相比較処理を行うようにもなってい
る。このように、位相比較回路３１による位相比較をｎ
周期に１回（例えば、８周期に１回）の割合で行うこと
により、遅延制御回路３２による遅延回路３３（ダミー
遅延回路３４）の制御をｎ周期に１回の頻度で行い、例
えば、ロウアドレスストローブ信号（ＲＡＳ信号）やコ
ラムアドレスストローブ信号（ＣＡＳ信号）の出力によ
る電源電圧の変動、或いは、ノイズ等による電源電圧の
変動等に起因する内部出力クロック信号の振れを防止す
ることができる。すなわち、位相比較を所定のタイミン
グで行うことにより、出力するクロック信号（制御信
号）を安定させることができる。

【００２８】図９は本発明の半導体集積回路における遅
延回路３３，３４の一構成例を説明するための図であ
り、同図（ａ）は１ビット分の遅延回路の構成を示し、
同図（ｂ）は該１ビット分の遅延回路の動作のタイムチ
ャートを示し、そして、同図（ｃ）は１ビット分の遅延
回路を複数段接続した時の構成と動作説明を示すもので
ある。

【００２９】図９（ａ）に示されるように、１ビット分
の遅延回路は２個のＮＡＮＤゲート４０１と４０２、お
よび、インバータ４０３を備えて構成される。この１ビ
ット分の遅延回路の動作を図９（ｂ）を参照して説明す
ると、入力φＥは活性化信号（イネーブル信号）で、高
レベル“Ｈ”の時に遅延回路が動作する。図９（ｂ）で
は、イネーブル信号φＥが高レベル“Ｈ”になって信号
のアクセスが可能になった状態が示されている。なお、
図９（ｂ）において、ＩＮは１ビット分の遅延回路への
入力信号を示し、また、φＮは複数段接続された遅延回
路のうち隣接する右側の遅延回路からの信号、ＯＵＴは
１ビット分の遅延回路の出力信号、そして、４ａ−１お
よび４ａ−２は図９（ａ）の回路において対応するノー
ドの波形を示している。従って、ＯＵＴは左側に隣接す
る１ビット分の遅延回路における信号φＮに対応する。

【００３０】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。

【００３１】図９（ａ）の回路によれば、イネーブル信
号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち上
がると、その入力信号は矢印の経路に伝播するが、イネ
ーブル信号φＥが低レベル“Ｌ”の状態では、入力信号
ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっ
ている。図９（ｃ）は、図９（ａ）に示す１ビット分の
遅延回路を複数段カスケード接続した例であり、実際の
遅延回路に相当する。ここで、図９（ｃ）では３段しか
描いていないが、実際には多数段接続されている。ま
た、イネーブル信号φＥの信号線は、回路要素毎に、φ
Ｅ−１、φＥ−２、φＥ−３のように複数本あり、これ
らの信号は遅延制御回路（３２）によって制御される。

【００３２】図９（ｃ）では、中央の１ビット分の遅延
回路が活性化されており、イネーブル信号φＥ−２が高
レベル“Ｈ”になっている。この場合、入力信号ＩＮが
低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左端
の１ビット分の遅延回路と右端の１ビット分の遅延回路
のイネーブル信号φＥ−１およびφＥ−３は低レベル
“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮ
Ｄゲート４０１−１および４０１−３で止められてしま
う。

【００３３】一方、活性化されている中央の１ビット分
の遅延回路のイネーブル信号φＥ−２は高レベル“Ｈ”
レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０
１−２を通過する。右側の１ビット分の遅延回路の出力
信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮ
はＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵ
Ｔとして低レベル“Ｌ”の信号が伝達されることにな
る。上記のように、右側の出力信号ＯＵＴ、すなわち、
イネーブル信号φＮが低レベル“Ｌ”の時には、出力信
号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベ
ル“Ｌ”の信号が左側の１ビット分の遅延回路のＮＡＮ
Ｄゲートおよびインバータに順次伝達され、最終的な出
力信号として取り出される。

【００３４】このように、活性化された１ビット分の遅
延回路を介して、入力信号ＩＮは折り返されるように信
号伝達され、最終的な出力信号になる。つまり、どの部
分のイネーブル信号φＥを高レベル“Ｈ”にするかによ
り、遅延量を制御することができる。１ビット分の遅延
量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路の遅延単位時間に
なり、そして、全体の遅延時間は、１ビット分の遅延量
に通過する段数を乗じた量になる。

【００３５】図１０は本発明の半導体集積回路における
遅延制御回路の一構成例を説明するための図である。図
１０に示されるように、遅延制御回路も点線で囲った１
ビット分の遅延制御回路４３０−２を遅延回路の段数分
接続した構成になっており、各段の出力が遅延回路の各
段のイネーブル信号φＥになる。

【００３６】具体的に、１ビット分の遅延制御回路４３
０−２は、ＮＡＮＤゲート４３２−２と、インバータ４
３３−２で構成されるフリップフロップの両端にそれぞ
れ直列に接続されたトランジスタ４３５−２、４３７−
２、４３８−２、４３９−２、および、ＮＯＲゲート４
３１−２を有している。トランジスタ４３８−２のゲー
トは、前段の１ビット分の遅延制御回路のノード５ａ−
２に、トランジスタ４３９−２のゲートは、後段の１ビ
ット分の遅延制御回路のノード５ａ−５に接続されて、
前段と後段の信号を受けるようになっている。一方、直
列接続されている他方のトランジスタには、カウントア
ップする時のセット信号φＳＥおよびφＳＯと、カウン
トダウンする時のリセット信号φＲＥおよびφＲＯが１
ビット置きの回路に接続されている。

【００３７】図１０に示されるように、中央の１ビット
分の遅延制御回路４３０−２では、トランジスタ４３５
−２のゲートにセット信号φＳＯが供給され、トランジ
スタ４３７−２にリセット信号φＲＯが供給され、ま
た、遅延制御回路４３０−２の前段および後段の両側の
回路の各対応するトランジスタのゲートにはそれぞれセ
ット信号φＳＥおよびリセット信号φＲＥが供給されて
いる。また、ＮＯＲゲート４３１−２には、左側の（前
段の）回路のノード５ａ−１と回路４３０−２のノード
５ａ−４の信号が入力される構成になっている。なお、
φＲは遅延制御回路をリセットする信号で、電源投入後
に一時的に低レベル“Ｌ”レベルになり、その後は高レ
ベル“Ｈ”に固定される。

【００３８】図１１は図１０の遅延制御回路の動作を説
明するためのタイミング図である。図１１に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。

【００３９】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。

【００４０】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図１１で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、遅延制御回路が何段にも接続されて
おり、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネ
ーブル信号）φＥが高レベル“Ｈ”になる段の位置が順
次右側にシフトする。従って、位相比較回路３１の比較
結果により遅延量を増加させる必要がある場合には、交
互にセット信号φＳＥおよびφＳＯのパルスを入力すれ
ばよい。

【００４１】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３１の比較結果により遅延量を維
持する必要がある場合には、信号φＳＥ、φＳＯ、φＲ
ＥおよびφＲＯのパルスを入力しないようにする。

【００４２】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図１０に示した遅延制御回路では、パルスを入力するこ
とにより、イネーブル信号φＥが高レベル“Ｈ”になる
段の位置を１つずつ移動させることが可能であり、これ
らのイネーブル信号φＥで図９（ｃ）に示した遅延回路
を制御すれば遅延量を１単位ずつ制御することができ
る。

【００４３】図１２は本発明の半導体集積回路における
位相比較回路（位相比較部）の一構成例を説明するため
の図であり、図１３は図１２の位相比較回路の動作を説
明するためのタイミング図である。位相比較回路（３
１）は、図１２に示す位相比較部と後述する図１４に示
す増幅回路部の２つの回路部分で構成されている。

【００４４】図１２において、参照符号φｏｕｔおよび
φｅｘｔは、この位相比較回路で比較する出力信号と外
部クロック信号を示し、信号φｅｘｔを基準として信号
φｏｕｔの位相が判定され、また、φａ〜φｅは増幅回
路に接続される出力信号を示している。図１２に示され
るように、位相比較回路３１の位相比較部は、２個のＮ
ＡＮＤゲートで構成されたフリップフロップ回路４２１
並びに４２２、その状態をラッチするラッチ回路４２５
並びに４２６、ラッチ回路の活性化信号を生成する回路
４２４、および、外部クロック信号φｅｘｔの位相許容
値を得る１遅延分の遅延回路４２３を備えて構成されて
いる。

【００４５】図１３（ａ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が進んでいる場合、すな
わち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１遅延分遅れてノード６
ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、
フリップフロップの両端の電位はすでに確定しているの
で、何ら変化は生じない。結局、ノード６ａ−２は低レ
ベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード
６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は
高レベル“Ｈ”を維持する。

【００４６】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力と
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。

【００４７】次に、図１３（ｂ）は比較対象信号φｏｕ
ｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φ
ｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。信号φｏｕｔ
の立ち上がり時点とノード６ａ−１の立ち上がり時点と
の時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベ
ル“Ｌ”から高レベル“Ｈ”になることによってフリッ
プフロップ４２１のノード６ａ−３が低レベル“Ｌ”か
ら高レベル“Ｈ”に変化する。フリップフロップ４２２
では、ノード６ａ−１が低レベル“Ｌ”のままなので、
逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。

【００４８】更に、図１３（ｃ）は比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも位相が遅れており、φ
ｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合は、φｅｘｔ
によって２個のフリップフロップ回路４２１と４２２に
変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。そして、最終的には、φ
ｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが低
レベル“Ｌ”、φｅが高レベル“Ｈ”になる。

【００４９】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
て遅延制御回路をカウントアップするか、カウントダウ
ンするかを決めることになる。

【００５０】図１４は本発明の半導体集積回路における
位相比較回路（増幅回路部）の一構成例を説明するため
の図であり、図１５は図１４の位相比較回路におけるＪ
Ｋフリップフロップの動作を説明するためのタイミング
図である。図１４に示されるように、位相比較回路３１
の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡ
ＮＤゲートおよびインバータで構成される増幅部４２８
との２つの部分を備えて構成されている。ＪＫフリップ
フロップ４２７には、図１２の位相比較部からの出力信
号φａが入力され、信号φａが低レベル“Ｌ”であるか
高レベル“Ｈ”であるかに応じてノード７ａ−９および
７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル
“Ｈ”を繰り返す仕組みになている。増幅部４２８は、
ＪＫフリップフロップ４２７の出力信号と、信号φｂお
よびφｄの信号を受けて増幅して出力する。

【００５１】まず、ＪＫフリップフロップ４２７の動作
を図１５のタイミングチャートを参照して説明する。時
間Ｔ１で、信号φａが高レベル“Ｈ”から低レベル
“Ｌ”に変化すると、ノード７ａ−１および７ａ−１０
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。一
方、ノード７ａ−１の変化に応じて、ノード７ａ−５，
７ａ−６および７ａ−７が変化するが、信号φａが低レ
ベル“Ｌ”であるために、ノード７ａ−８は変化しな
い。結局、出力（ノード）７ａ−９は変化せず、出力７
ａ−１１のみが低レベル“Ｌ”から高レベル“Ｈ”にな
る。次に、時間Ｔ２になって、φａが低レベル“Ｌ”か
ら高レベル“Ｈ”に変化すると、時間Ｔ１での動きと逆
にノード７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”
に、７ａ−１０は７ａ−７が変化しないので変化せず、
出力７ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変
化し、出力７ａ−１１は変化しない。このように、ＪＫ
フリップフロップ回路４２７は、信号φａの動きに応じ
て出力７ａ−９および７ａ−１１が交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返す動きをする。

【００５２】図１６は図１４の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
トアップ時）であり、図１７は図１４の位相比較回路に
おける増幅回路部の動作を説明するためのタイミング図
（カウント維持時）であり、そして、図１８は図１４の
位相比較回路における増幅回路部の動作を説明するため
のタイミング図（カウントダウン時）である。次に、増
幅部４２８の動作を、図１６〜図１８を参照して説明す
る。

【００５３】図１６は、比較基準信号φｅｘｔの立ち上
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。

【００５４】図１７は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。

【００５５】図１８は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。

【００５６】図１９は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
す図であり、図２０は図１９のシンクロナスＤＲＡＭの
動作を説明するためのタイミング図である。本発明が適
用される半導体集積回路の一例としてのシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が
採用され、１６Ｍ・２バンク・８ビット幅のものとして
構成されている。

【００５７】図１９に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。

【００５８】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬ回路を適用して正確
な遅延制御（位相制御）を行ったクロック信号を発生す
るためのものである。

【００５９】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
（出力回路）５１を備え、ＤＲＡＭコア１０８ａおよび
１０８ｂから読み出された信号は、データ出力バッファ
５１により所定のレベルに増幅され、出力タイミング制
御回路１２２からのクロック信号に従ったタイミングで
データがパッドＤＱ０〜ＤＱ７を介して出力される。ま
た、入力データに関しても、パッドＤＱ０〜ＤＱ７から
入力されたデータは、データ入力バッファ１３を介して
取り込まれる。ここで、本発明の半導体集積回路が対象
としているリアル配線（ＲＬ）は、この出力タイミング
制御回路１２２から各データ出力バッファ５１までの配
線に対応している。

【００６０】上記のＳＤＲＡＭの読み取り動作を図２０
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、又は出力デ
ータを出力するように動作する。ＳＤＲＡＭからデータ
を読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（Ａ
ＣＴ）コマンドをコマンド端子に入力し、アドレス端子
にはローアドレス信号を入力する。このコマンド、ロー
アドレスが入力されると、ＳＤＲＡＭは活性状態にな
り、ローアドレスに応じたワード線を選択して、ワード
線上のセル情報をビット線に出力し、センスアンプで増
幅する。

【００６１】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。

【００６２】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもＣＬＫの立ち上がり時点を基準にして定義
される。図２０において、ｔＲＡＣはローアドレスアク
セス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔ
ＡＣはクロックアクセス時間を示している。このＳＤＲ
ＡＭを高速メモリシステムで使用する場合、コマンドを
入力してから最初にデータが得られるまでの時間である
ｔＲＡＣやｔＣＡＣも重要であるが、図３で説明したよ
うに、クロックアクセス時間ｔＡＣも重要なものであ
る。

【００６３】図２１は図１９のシンクロナスＤＲＡＭの
要部構成を概略的に示すブロック図であり、ＳＤＲＡＭ
におけるパイプライン動作を説明するためのもので、一
例としてパイプが３段設けられている場合を示してい
る。ＳＤＲＡＭでのコラムアドレスに関係する処理回路
は、処理の流れに沿って複数段に分割されており、分割
された各段の回路をパイプと呼んでいる。

【００６４】クロックバッファ１０１は、図１９を参照
して説明したように、内部クロック生成回路１２１およ
び出力タイミング制御回路１２２を備え、内部クロック
生成回路１２１の出力（通常の内部クロック信号）がパ
イプ−１およびパイプ−２に供給され、出力タイミング
制御回路１２２の出力（位相制御された内部クロック信
号）がパイプ−３の出力回路５１（データ出力バッフ
ァ）に供給されるようになっている。

【００６５】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図２１に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５１）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図２１では省略されている。

【００６６】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。

【００６７】図２２は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５１）の一構
成例を説明するための図である。図２１および図２２に
示されるように、図２２におけるＤａｔａ１およびＤａ
ｔａ２は、セルアレイ１１５から読み出され、センスア
ンプ１１７とデータバスアンプ１１９とデータバス制御
回路１２０を介して出力された記憶データに対応する信
号であり、Ｄａｔａ１およびＤａｔａ２は、出力データ
が高レベル“Ｈ”の場合には共に低レベル“Ｌ”であ
り、出力データが低レベル“Ｌ”の場合には共に高レベ
ル“Ｈ”である。なお、出力データが高レベル“Ｈ”で
も低レベル“Ｌ”でもないハイインピーダンス状態（ハ
イゼット状態）をとることも可能であり、その場合には
データバス制御回路１２０において、Ｄａｔａ１が高レ
ベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるよう
に変換される。信号φｏｅは、出力タイミング制御回路
１２２（図２中の遅延回路３３）の出力信号（クロック
信号）に対応するもので、出力回路５１のイネーブル信
号として機能するものである。

【００６８】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（ＤＱ０〜ＤＱ７）に現出するように動作する。例
えば、データ出力パッド６に高レベル“Ｈ”を出力する
場合を想定すると、クロック信号φｏｅが低レベル
“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が
低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”に
なって、トランスファーゲートがオンしてＤａｔａ１お
よびＤａｔａ２がノード８ａ−３および８ａ−６に伝達
される。その結果、ノード８ａ−５が低レベル“Ｌ”
に、ノード８ａ−８が高レベル“Ｈ”になると、出力用
のＰチャンネルトランジスタ８１はオンとなり、また、
Ｎチャンネルトランジスタ８２はオフとなって、データ
出力パッド６には高レベル“Ｈ”の出力が現れることに
なる。また、クロック信号φｏｅが低レベル“Ｌ”にな
ると、トランスファーゲートはオフして、それまでの出
力状態が保持される。

【００６９】以上の説明では、本発明の半導体集積回路
をシンクロナスＤＲＡＭとして説明したが、本発明はシ
ンクロナスＤＲＡＭに限らず、外部から入力される信号
に同期して出力信号が出力される半導体集積回路であれ
ばどのようなものにも適用可能である。図２３は本発明
に係る半導体集積回路におけるダミーの内部出力クロッ
ク配線４２（ダミー配線ＤＬ）の一構成例を説明するた
めの図である。図２３から明らかなように、ダミー配線
ＤＬは、リアル配線４１（ＲＬ）と同じ線幅の配線によ
り形成され、図２に示されるように、ダミー遅延回路３
４とダミー出力回路５２との間のチップ上に形成され
る。なお、このダミー配線の代わりに、所定の値を有す
る容量素子或いは抵抗素子等を組み合わせて代用するこ
とも可能である。

【００７０】以上の説明では、メモリ（ＳＤＲＡＭ）を
例として説明したが、本発明は、他の様々な半導体集積
回路に対しても幅広く適用することができる。さらに、
上記各実施例では、制御信号としてクロック信号を例に
取って説明したが、制御信号としてはクロック信号に限
定されるものでないのはもちろんである。

【００７１】

【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、使用する制御信号の周波数がさらに
高速化した場合での位相同期した制御信号を生成するこ
とができる。さらに、本発明の半導体集積回路によれ
ば、位相比較を所定のタイミングで行うことにより、出
力する制御信号を安定させることができる。

【図面の簡単な説明】

【図１】関連技術としての半導体集積回路の一例を示す
ブロック図である。

【図２】本発明に係る半導体集積回路の一実施例を示す
ブロック図である。

【図３】図２の半導体集積回路における分周回路の一例
を示す回路図である。

【図４】図３の分周回路の各ノードの信号波形を示す図
である。

【図５】図３の分周回路を使用した半導体集積回路の動
作を説明するためのタイミング図である。

【図６】図２の半導体集積回路における分周回路の他の
例を示す回路図である。

【図７】図６の分周回路の各ノードの信号波形を示す図
である。

【図８】図６の分周回路を使用した半導体集積回路の動
作を説明するためのタイミング図である。

【図９】本発明の半導体集積回路における遅延回路の一
構成例を説明するための図である。

【図１０】本発明の半導体集積回路における遅延制御回
路の一構成例を説明するための図である。

【図１１】図１０の遅延制御回路の動作を説明するため
のタイミング図である。

【図１２】本発明の半導体集積回路における位相比較回
路（位相比較部）の一構成例を説明するための図であ
る。

【図１３】図１２の位相比較回路の動作を説明するため
のタイミング図である。

【図１４】本発明の半導体集積回路における位相比較回
路（増幅回路部）の一構成例を説明するための図であ
る。

【図１５】図１４の位相比較回路におけるＪＫフリップ
フロップの動作を説明するためのタイミング図である。

【図１６】図１４の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントアップ
時）である。

【図１７】図１４の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウント維持時）
である。

【図１８】図１４の位相比較回路における増幅回路部の
動作を説明するためのタイミング図（カウントダウン
時）である。

【図１９】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示す図であ
る。

【図２０】図１９のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。

【図２１】図１９のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。

【図２２】本発明に係る半導体集積回路における出力回
路（データ出力バッファ回路）の一構成例を説明するた
めの図である。

【図２３】本発明に係る半導体集積回路におけるダミー
の内部出力クロック配線（ダミー配線）の一構成例を説
明するための図である。

【符号の説明】

１…クロック入力パッド ３…ＤＬＬ回路 ６…データ出力パッド ７…ダミー負荷容量 ２１…入力回路（クロックバッファ） ２２…ダミー入力回路（クロックバッファ） ３１…位相比較回路（ディジタル位相比較器） ３２…遅延制御回路 ３３…遅延回路（第１の遅延回路） ３４…ダミー遅延回路（第２の遅延回路） ４１…クロック配線（リアル配線） ４２…ダミー配線 ５１…出力回路（出力バッファ） ５２…ダミー出力回路（出力バッファ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−203553（ＪＰ，Ａ) 特開 昭62−261216（ＪＰ，Ａ) 特開 平２−2214（ＪＰ，Ａ) 特開 平10−144074（ＪＰ，Ａ) 特開 平10−112182（ＪＰ，Ａ) 特開 平10−74390（ＪＰ，Ａ) 特開 平10−69769（ＪＰ，Ａ) 特開 平10−55668（ＪＰ，Ａ) 特開 平９−261018（ＪＰ，Ａ) 特開 平８−237091（ＪＰ，Ａ) 特開 平７−98617（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/10 G11C 11/407 H03K 5/135 H03K 5/26 H03L 7/00

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 第１の周波数を有するクロック信号を受
   け取り、該第１の周波数を有する遅延クロック信号を内
   部回路へ供給する第１の遅延回路と、 前記クロック信号を受け取り、該クロック信号のエッジ
   に対応したタイミングの第１出力信号と、該エッジをＸ
   周期（Ｘは２以上の整数）遅延した第２出力信号を出力
   する信号生成回路と、 前記第１出力信号を遅延する第２の遅延回路と、前記信号生成回路の前記第２出力 信号からの第１の入力
   および前記第２の遅延回路の出力からの第２の入力を有
   し、該第１および第２の入力における信号の位相を比較
   する位相比較回路と、 該位相比較回路の出力信号を受け取り、前記第１および
   第２の遅延回路の遅延量を制御する遅延制御回路とを具
   備することを特徴とする半導体集積回路。
2. 【請求項２】 前記第１および第２の遅延回路の遅延量
   は同じであることを特徴とする請求項１に記載の半導体
   集積回路。
3. 【請求項３】 前記第１および第２の遅延回路の遅延量
   は、前記遅延制御回路の出力信号に基づいて増減するこ
   とを特徴とする請求項１または２に記載の半導体集積回
   路。
4. 【請求項４】 前記信号生成回路の遅延量は固定である
   ことを特徴とする請求項１〜３のいずれか１項に記載の
   半導体集積回路。
5. 【請求項５】 前記第１の遅延回路および前記信号生成
   回路は、入力バッファ回路を介して前記クロック信号を
   受け取ることを特徴とする請求項１に記載の半導体集積
   回路。
6. 【請求項６】 前記第２の遅延回路と前記位相比較回路
   の前記第２の入力の間に、 前記第１の遅延回路と前記内部回路とをつなぐクロック
   配線と同等の遅延量を有するダミー配線と、 前記内部回路と同等の遅延量を有するダミー内部回路
   と、 前記入力バッファ回路と同等の遅延量を有するダミー入
   力回路とを設けたことを特徴とする請求項５に記載の半
   導体集積回路。
7. 【請求項７】 前記第２の遅延回路、前記ダミー配線、
   前記ダミー内部回路および前記ダミー入力回路の遅延量
   の和は、前記Ｘ周期よりも長いことを特徴とする請求項
   ６に記載の半導体集積回路。
8. 【請求項８】 前記内部回路はデータ出力回路であるこ
   とを特徴とする請求項１〜７のいずれか１項に記載の半
   導体集積回路。
9. 【請求項９】 第１の周波数を有するクロック信号を受
   け取り、該第１の周波数を有する遅延クロック信号を内
   部回路へ供給する第１の遅延回路と、 前記クロック信号を受け取り、前記第１の周波数を当該
   第１の周波数よりも低い第２の周波数を有する第１およ
   び第２の出力信号に分周する分周回路と、 前記分周回路の前記第１の出力信号につながれた入力を
   有し、当該入力を遅延する第２の遅延回路と、 前記分周回路の第２の出力信号からの第１の入力および
   前記第２の遅延回路の出力からの第２の入力を有し、該
   第１および第２の入力における信号の位相を比較する位
   相比較回路と、 該位相比較回路の出力信号を受け取り、前記第１および
   第２の遅延回路の遅延量を制御する遅延制御回路とを具
   備することを特徴とする半導体集積回路。
10. 【請求項１０】 前記位相比較回路は、前記第２の周波
    数に対応する周期で位相比較動作を行うことを特徴とす
    る請求項９に記載の半導体集積回路。
11. 【請求項１１】 前記第１および第２の遅延回路の遅延
    量は同じであることを特徴とする請求項９または１０に
    記載の半導体集積回路。
12. 【請求項１２】 前記第１および第２の遅延回路の遅延
    量は、前記遅延制御回路の出力信号に基づいて増減する
    ことを特徴とする請求項９〜１１のいずれか１項に記載
    の半導体集積回路。
13. 【請求項１３】 前記分周回路の前記第１および第２の
    出力信号は相補信号であることを特徴とする請求項９〜
    １２のいずれか１項に記載の半導体集積回路。
14. 【請求項１４】 前記分周回路は、Ｙを２以上の整数、
    Ｚを正の整数として、前記クロック信号のＹ周期の期間
    が第１のレベルで該クロック信号のＺ周期の期間が第２
    のレベルとなる前記第１の出力信号を生成し、該クロッ
    ク信号をＹ周期だけ遅延したタイミングで前記位相比較
    回路の位相比較処理を行うようにしたことを特徴とする
    請求項９〜１３のいずれか１項に記載の半導体集積回
    路。
15. 【請求項１５】 前記第１の遅延回路および前記分周回
    路は、入力バッファ回路を介して前記クロック信号を受
    け取ることを特徴とする請求項９〜１４のいずれか１項
    に記載の半導体集積回路。
16. 【請求項１６】 前記第２の遅延回路と前記位相比較回
    路の前記第２の入力の間に、 前記第１の遅延回路と前記内部回路とをつなぐクロック
    配線と同等の遅延量を有するダミー配線と、 前記内部回路と同等の遅延量を有するダミー内部回路
    と、 前記入力バッファ回路と同等の遅延量を有するダミー入
    力回路とを設けたことを特徴とする請求項１５に記載の
    半導体集積回路。
17. 【請求項１７】 前記内部回路はデータ出力回路である
    ことを特徴とする請求項９〜１６のいずれか１項に記載
    の半導体集積回路。