JPH10512132A - Cmosドライバ回路 - Google Patents
Cmosドライバ回路Info
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- JPH10512132A JPH10512132A JP9516437A JP51643797A JPH10512132A JP H10512132 A JPH10512132 A JP H10512132A JP 9516437 A JP9516437 A JP 9516437A JP 51643797 A JP51643797 A JP 51643797A JP H10512132 A JPH10512132 A JP H10512132A
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Abstract
(57)【要約】
CMOS出力ドライバ回路と、CMOS出力ドライバ回路を駆動するための一対のCMOS前置ドライバ回路とを含む高い周波数で動作できる低電力CMOSドライバ回路。CMOSドライバ回路が大きな電力を消費することなしに1MHzより高い周波数で動作できるようにして、前置ドライバ回路をスイッチングするために3つの異なるタイミング信号を発生するためのタイミング回路が設けられる。
Description
【発明の詳細な説明】
CMOSドライバ回路
本発明は、入力端子と出力端子を有するCMOSドライバ回路であって、
第1の種類の第1のMOSトランジスタと第2の種類の第2のMOSトランジ
スタを有し、それらのトランジスタの主電流路が電源端子と共通端子との間に直
列結合され、前記第1のMOSトランジスタの主電流路と前記第2のMOSトラ
ンジスタの主電流路との間の共通接続部が前記CMOSドライバ回路の出力端子
を構成するような出力ドライバ回路と、
前記第1の種類の第3のMOSトランジスタと前記第2の種類の第4のMOS
トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と共通端
子との間に直列結合され、前記第3のMOSトランジスタの主電流路と前記第4
のMOSトランジスタの主電流路との間の共通接続部が前記第1のMOSトラン
ジスタの制御電極に結合されるような第1の前置ドライバ回路、
前記第1の種類の第5のMOSトランジスタと前記第2の種類の第6のMOS
トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と前記共
通端子との間に直列結合され、前記第5のMOSトランジスタの主電流路と前記
第6のMOSトランジスタの主電流路との間の共通接続部が前記第2のMOSト
ランジスタの制御電極に結合されるような第2の前置ドライバ回路と、
前記CMOSドライバ回路の入力端子を構成する入力端子と、それぞれパルス
を含む、異なる第1のタイミング信号、第2のタイミング信号および第3のタイ
ミング信号を、前記第4のMOSトランジスタの制御電極に、前記第3のMOS
トランジスタの制御電極および前記第6のMOSトランジスタの制御電極に、前
記第7のMOSトランジスタの制御電極に、それぞれ供給するための第1の出力
端子と、第2の出力端子と、第3の出力端子と、を有するタイミング回路と、を
備えるCMOSドライバ回路に関するものである。
そのようなCMOSドライバ回路はUS5,317,206から知られている
。
第1図にトランジスタ100と102により示されているような回路構成を有
する標準CMOSドライバは、パワートランジスタのゲートなどの、比較的大き
いオフチップ容量性負荷をドライブするために通常は非常に適切である。しかし
、入力波形の各遷移中に、NMOSトランジスタとPMOSトランジスタが同時
に導通する時刻が存在する。これにより、比較的低いインピーダンスを通って電
源端子(Vcc)から共通端子(アース)まで電流が直接流れるようにされ、し
たがって、不必要な電力を消費する。この現象はシュートスルー(shoot
through)消費として知られている。これは周波数とともに増加し(単位
時間当りの入力遷移の数が増加するから)、かつドライバのサイズとともに増加
するから、標準CMOSドライバの使用は低い周波数(すなわち、約100KH
z以下)の応用と、より小型のドライバとに通常限定される。
適度に高い周波数(すなわち、約100KHzから約1MHzまで)で動作す
るためには、2つのCMOSドライバ・トランジスタに別々のゲート駆動信号を
供給できる。そうすると、タイミング回路を使用することにより、CMOS対の
1つのトランジスタの起動と他のトランジスタの動作停止との間に僅かな時間遅
れを存在させることができるから、両方のトランジスタは決して同時にオン状態
にならず、したがって、シュートスルー電流が電源端子とアースとの間に流れる
ことをほとんど阻止する。
しかし、もっと高い周波数(すなわち、1MHzより上)で動作するためには
、出力ドライバのサイズは通常非常に大きくなるから、通常のタイミング回路は
出力トランジスタを十分な速さで駆動できない。この困難を克服するために、C
MOS前置ドライバを用いて、出力ドライバ段を駆動するタイミング回路の駆
動性能を高めることができる。しかし、それらのより高い周波数では前置ドライ
バ自体が非常に大きくなることがあり、従来のCMOS段を前置ドライバとして
使用するならば、遷移中に大きなシュートスルー電力が前置ドライバにおいて消
費されることになる。したがって、タイミング回路および前置ドライバを使用し
ても、従来のCMOSドライバ回路の最高動作周波数はシュートスルー消費によ
り約1MHzに依然として制限される。
本発明は、パワートランジスタのゲートなどの、比較的大きいオフチップ容量
性負荷(1ないし2nF)を、数MHzの範囲の周波数で、シュートスルー電流
による大きな電力を消費することなしに、駆動できるCMOSドライバ回路を得
ることを目的とするものである。
初めの節において述べたCMOSドライバ回路は、本発明に従って、各タイミ
ング信号のパルスが他のタイミング信号のパルスとは異なるパルス幅を持つこと
を特徴とするものである。
本発明のCMOSドライバ回路は、異なる波形を持つ3つのタイミング信号を
前置段に(および前置段を介して出力ドライバに)供給するタイミング回路によ
り制御される、2つのレベルの零シュートスルードライバ(デュアル前置ドライ
バおよび出力ドライバ)を有するから、回路中でのシュートスルー電力消費がほ
とんど無しにCMOSドライバ回路を動作できることが判明している。
前記第1のタイミング信号が第1のパルス幅を持つ第1のパルスを有し、前記
第2のタイミング信号が前記第1のパルス幅より広い第2のパルス幅を持つ第2
のパルスを有し、前記第3のタイミング信号が前記第2のパルス幅より広い第3
のパルス幅を持つ第3のパルスを有するようにした、本発明のCMOSドライバ
回路で良い結果が得られている。
本発明の好適な実施例では、3種類のタイミング信号はほぼ方形波パルスであ
る。あるいは、異なる立ち上がり時間と異なる立ち下がり時間との少なくとも1
つを持つことにより、タイミング信号を相互に異ならせることができる。
本発明の他の好適な実施例では、タイミング回路は3つのCMOSインバータ
回路を含む。選択した1つのCMOSインバータ回路に電流源を挿入して、3つ
のタイミング信号に異なる立ち上がり時間と立ち下がり時間の少なくとも1つを
持たせる。あるいは、アンドゲートとオアゲートの組合わせを用いる回路により
タイミング回路をデジタル的に構成できる。その場合には、3つのタイミング信
号は異なるパルス幅を持つほぼ方形波信号であろう。
本発明に従って構成されたCMOSドライバ回路は、比較的大きいオフチップ
容量性負荷を高い周波数で、大きなシュートスルー消費無しに駆動できる。
図面を参照して本発明の実施例を更に説明する。
第1図は本発明のCMOSドライバ回路を示す。
第2図a〜第2図fは第1図の回路の動作を示す一連の波形を示す。
第3図は第1図のCMOSドライバ回路に使用するためのタイミング回路の第
1の実施例を示す。
第4図a〜第4図dは第3図のタイミング回路の動作を示す一連の波形を示す
。
第5図は第1図のCMOSドライバ回路に使用するためのタイミング回路の第
2の実施例を示す。
第6図a〜第6図dは第5図のタイミング回路の動作を示す一連の波形を示す
。
本発明のCMOSドライバ回路10を第1図に示す。ドライバ回路10は、P
MOSトランジスタ100とNMOSトランジスタ102を有する出力ドライバ
回路段12を含む。それらのトランジスタの主電流路が電源端子Vccとアース
との間に直列結合される。主電流路の間の共通接続部がCMOSドライバ回路1
0の出力端子OUTを構成する。CMOSドライバ回路により駆動されるパワー
トランジスタのゲート容量などの外部負荷の容量を表すために、出力端子とアー
スとの間にコンデンサ104が破線により接続されていることが示されている。
CMOSドライバ回路10は第1の前置ドライバ14と第2の前置ドライバ1
8も含む。前置ドライバ14はPMOSトランジスタ106とNMOSトランジ
スタ110を有し、前置ドライバ16はPMOSトランジスタ108とNMOS
トランジスタ112を有する。各PMOSトランジスタ対とNMOSトランジス
タ対は電源端子Vccとアースとの間に直列結合されている。各PMOSトラン
ジスタ対とNMOSトランジスタ対の主電流路の間の共通接続部、それぞれ点d
、e、が対応する出力ドライバ回路トランジスタ100または102のゲート電
極に結合される。
CMOSドライバ回路10はタイミング回路16も含む。このタイミング回路
を第1図にブロック図の形で示す。タイミング回路16は入力端子INと3つの
出力端子a、b、cとを有する。このタイミング回路は結合出力端子aによりト
ランジスタ110のゲートに結合され、結合出力端子bによりトランジスタ10
6とb112とのゲートに結合され、結合出力端子cによりトランジスタ108
のゲートに結合される。
第1図のタイミング回路16はいくつかのやり方で実現できる。そのうちの2
つを第3図と第5図に示す。第3図に示す「デジタル」実現では、入力端子IN
がオアゲート300、302とANDゲート304に結合される。ゲート302
、304の出力端子は遅延(Δ)素子306、308にそれぞれ結合され、それ
らの遅延素子の出力端子がゲート302、304の第2の入力端子に交差結合さ
れる。遅延素子306の出力端子は遅延素子310にも結合される。その遅延素
子の出力端子はオアゲート300の第2の入力端子に結合される。オアゲート3
00の出力端子はタイミング回路の出力端子cを構成し、遅延素子306の出力
端子はタイミング回路の出力端子bを形成し、遅延素子308の出力端子はタイ
ミング回路の出力端子cを形成する。
タイミング回路16の「アナログ」実現を第5図に示す。これは第1のCMO
Sインバータ回路500と、第2のCMOSインバータ回路502と、第3のC
MOSインバータ回路504とを含む。各CMOSインバータ回路500、50
2、504は直列接続されたPMOSトランジスタ506とNMOSトランジス
タ508、PMOSトランジスタ510とNMOSトランジスタ512、PMO
Sトランジスタ514と、NMOSトランジスタ516とでそれぞれ構成される
。タイミング回路16の入力端子INはトランジスタ506、508、510、
512、514、516のゲート電極に結合され、インバータ500、502、
504の出力端子が端子a、b、cにそれぞれ結合される。インバータ回路50
0と504は、Vccとトランジスタ506の間に接続されている電流源518
と、トランジスタ516とアースの間に接続されている電流源520とをそれぞ
れ更に含む。第1図のCMOSドライバ回路10の動作と、第3図および第5図
のタイミング回路16の動作とは、第2図aないし第2図f、第4図aないし第
4図d、第6図aないし第6図dを参照してより良く理解できる。
第1図のCMOSドライバ回路10を参照して、第2図a、第2図bおよび第
2図cはタイミング回路16の出力端子a,bおよびcにおける代表的な波形を
示す。第2図aないし第2図cからわかるように、それら3つのパルス波形は、
端子INにおける共通入力信号VINに関して相互に異なるスタート時刻点(t
1、t2およびt3)と終了時刻点(t4、t5およびt6)を有する。第2図
a〜第2図cの波形が前置ドライバ回路14、18に加えられると、第2図dと
第2図eに示す波形が前置ドライバ回路の出力端子dとeにそれぞれ発生されて
、出力ドライバ回路12のトランジスタ100、102のゲートにそれぞれ加え
られ、第2図fに示す波形VOUTを端子OUTに生ずる。端子a、b、cにお
ける波形により形成された独特のピラミッド形パターンのために、3つのタイミ
ング信号を用いてCMOSドライバ回路10中の6個のトランジスタの全てのタ
ーンオン・タイミングまたはターンオフ・タイミングを直接または間接に制
御し、直列接続されているトランジスタ対のうちのトランジスタは、それに関連
するトランジスタがターンオフする前はターンオンしないようにして、前置ドラ
イバ回路または出力ドライバ回路のいずれにもシュートスルーが起きることをほ
ぼ阻止する。
したがって、たとえば、第1図に示すトランジスタ110は、第2図aの波形
が高くなると、時刻t3、ターンオンされ、その波形が時刻t4で低くなるとタ
ーンオフされる。トランジスタ110に接続されているトランジスタ106は、
それのゲート電圧(第2図bにおけるVb)が高くなると、時刻t2、ターンオ
フし、Vbが低くなる時刻t5にオン状態に戻る。t2がt3より僅かに早く、
t5がt4より僅かに遅いから、両方のトランジスタが同時にオンになる時点は
存在しない。同じ関係が前置ドライバ回路18の2個のトランジスタに適用され
る。というのは、波形VbとVcが、VaおよびVbのタイミング関係に類似す
るタイミング関係を持っているためである。第2図a〜第2図cの波形を前置ド
ライバ回路14と18に適用した結果として、波形VdとVeが前置ドライバ回
路の出力端子に発生されて、出力ドライバ回路12のトランジスタ100、10
2のゲートにそれぞれ加えられる。
波形VdとVeがトランジスタ100、102のゲートに加えられると、出力
波形VOUTが第2図fに示すように出力端子OUTに発生される。再び、波形
VdとVeは適切なタイミング関係にされているから、トランジスタ100が時
刻t3でターンオンされる前に、トランジスタ102はt2でターンオフされる
、かつ同様に、トランジスタ102が時刻t6でターンオンされる前に、トラン
ジスタ100はt5でターンオフされるから、出力ドライバ段における望ましく
ないシュートスルーがほぼ阻止される。
このようにして、本発明の回路は、独立に発生された僅かに3つのタイミング
信号(Va、Vb、Vc)で6個のトランジスタのターンオンとターンオフを制
御して、比較的簡単で経済的な回路で十分に改良した性能を提供する。これは、
両方の前置ドライバに同じ信号Vbを用いることにより、かつ出力ドライバ回路
のためのタイミング信号を前置ドライバ回路の出力、VdとVe、から取り出す
ことにより、出力ドライバ回路に対して別々のタイミング回路を使用することな
しに行われる。いいかえれば、各前置ドライバま回路たは各出力ドライバ回路に
おけるシュートスルー電流をほぼ無くすためには適切にタイミングを計った2つ
の入力波形を通常必要とするが、本発明は、2つの前置ドライバ回路および出力
ドライバ回路をシュートスルー電力消費がほとんど無しに動作させるために、(
従来求められていた6つの代わりに)全部で僅かに3つの異なる適切にタイミン
グを計った入力波形を使用することを可能にして、低電力、高周波CMOSドラ
イバ回路が費用効果的に実現される結果をもたらすものである。
前記したように、タイミング回路16の2つの異なる実現を第3図と第5図に
示す。第3図の「デジタル」実現は、第4図a〜第4図dに示す入力波形VIN
から出力波形Va、Vb、Vcを発生するために論理ゲートと遅延素子を使用す
る。アンドゲートおよびオアゲートならびに遅延素子のおのおのは、この技術に
おける当業者になじみの通常のやり方で動作するから、ここではこれ以上詳しい
説明は行わない。本質的には、論理ゲートは、第3図の回路中の遅延素子に組合
わされて、第4図b〜第4図dに示すピラミッド形のタイミング関係を持つ波形
Va、Vb、Vcを、入力端子INにおける入力信号VINから発生することを
可能にするものである。VINのパルス幅は(t4−t1)、Vaのパルス幅は
(t5−t6)、Vaのパルス幅は(t6−t2)、Vcのパルス幅は(t7−
t1)である。
第5図に示し、かつ上で説明した、タイミング回路16の「アナログ」実現で
は、3つのタイミング回路出力信号Va、Vb、Vcの相対的なタイミングは、
電流源518と520を、第5図に示すように、第1のCMOSインバータ回路
500と、第3のCMOSインバータ回路504とに挿入することにより得られ
る。それらの電流源の目的は、関連するCMOSインバータ回路により発生され
たパルスの前縁部の立上がり時間または後縁部の立下がり時間を、匹敵するCM
OSインバータ回路におけるよりも比較的徐々にすることである。そうすると、
たとえば、第6図aに示す所与の入力パルスに対して、第2のCMOSインバー
タ回路502の出力を、適度な立ち上がり時間(t3−t1)および適度な立ち
下がり時間(t7−t5)を持つものとして示す。他方、第1のCMOSインバ
ータ回路501は、ターンオン電流路中に電流源518が存在するために、立上
がり時間が(t4−t1)と長くされ、立ち下がり時間が(t5)と短くされ、
同様に、第3のCMOSインバータ回路504は、ターンオフ電流路中に電流源
520が存在するために、立上がり時間が(t1)と比較的短くされ、立ち下が
り時間が(t8−t5)と長くされる。
前置ドライバ回路と出力ドライバ回路をスイッチングするために、第6図b〜
第6図dに示す波形は、それらの波形の勾配部分の中間点で近似される時刻に実
効遷移点を持つ。したがって、波形Vaの実効パルス幅は(t5−t3)と、波
形Vbの実効パルス幅(t6−t2)より狭く、波形Vcの実効パルス幅は(t
7−t1)と、波形Vbのパルス幅より広い。説明のために、電流源を持たない
第2の入力端子もインバータ回路502により発生される波形Vbの立ち上がり
時間と立ち下がり時間は、適度な立ち上がり時間と立ち下がり時間を持つものと
して示されており、説明のために波形VaとVcの短い立ち上がり時間と長いた
ち下がり時間の間、長い立ち上がり時間と短いたち下がり時間の間、の少なくと
も一方のおよそ半分であるとして示していることに注目されたい。このようにし
て、第5図の回路は第2図a〜第2図cおよび第4図b〜第4図dに示す信号に
類似する3つの異なるタイミング信号を発生する。
したがって、本発明は比較的大きいオフチップ容量負荷を数MHzの範囲内の
高い周波数で駆動できるCMOSドライバ回路を提供する。また、本発明は、大
きいシュートスルー電力消費なしに、比較的大きい容量負荷を高い周波数で駆動
できるCMOSドライバ回路を提供する。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アキーノ,ラファエル
アメリカ合衆国ニューヨーク州、ビーコ
ン、ジェームズ、ストリート、3
Claims (1)
- 【特許請求の範囲】 1. 入力端子と出力端子を有するCMOSドライバ回路であって、 第1の種類の第1のMOSトランジスタと第2の種類の第2のMOSトランジ スタを有し、それらのトランジスタの主電流路が電源端子と共通端子との間に直 列結合され、前記第1及び第2のMOSトランジスタの主電流路間の共通接続部 が前記CMOSドライバ回路の出力端子を構成するような出力ドライバ回路と、 前記第1の種類の第3のMOSトランジスタと前記第2の種類の第4のMOS トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と共通端 子との間に直列結合され、前記第3及び第4のMOSトランジスタの主電流路間 の共通接続部が前記第1のMOSトランジスタの制御電極に結合されるような第 1の前置ドライバ回路、 前記第1の種類の第5のMOSトランジスタと前記第2の種類の第6のMOS トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と前記共 通端子との間に直列結合され、前記第5及び第6のMOSトランジスタの主電流 路間の共通接続部が前記第2のMOSトランジスタの制御電極に結合されるよう な第2の前置ドライバ回路と、 前記CMOSドライバ回路の入力端子を構成する入力端子と、それぞれパルス を有し、異なる第1、第2、及び第3のタイミング信号を、それぞれ、前記第4 、第3及び第6、及び第7のMOSトランジスタの制御電極に、供給するための 第1、第2、及び第3の出力端子と、を有するタイミング回路と、 を備えるCMOSドライバ回路であって、各タイミング信号のパルスが、パルス 幅が他のタイミング信号とは異なるパルス幅を有することを特徴とするCMOS ドライバ回路。 2. 請求の範囲1記載のCMOSドライバ回路であって、各タイミング信号 のパルスはほぼ方形波であるCMOSドライバ回路。 3. 請求の範囲1記載のCMOSドライバ回路であって、各タイミング信号 のパルスは、他のタイミング信号のパルスとは異なる立上がり時間と、立ち下が り時間の少なくとも1つを有するCMOSドライバ回路。 4. 請求の範囲3記載のCMOSドライバ回路であって、前記タイミング回 路は、第1、第2及び第3のCMOSインバータ回路とを備え、各CMOSイン バータ回路は前記電源端子と前記共通端子との間に結合され、各インバータ回路 の入力端子が前記タイミング回路の入力端子に結合され、前記第1、第2及び第 3のCMOSインバータ回路の出力端子は、それぞれ、前記タイミング回路の第 1、第2及び第3の出力端子に接続され、前記第1のCMOSインバータ回路の 主電流路と前記電源端子との間に第1の電流源が結合され、前記第3のCMOS インバータ回路の主電流路と前記共通端子との間に第2の電流源が結合される、 CMOSドライバ回路。 5. 先行する請求の範囲の1つまたはそれ以上に記載のCMOSドライバ回 路であって、前記第1のタイミング信号は第1のパルス幅の第1のパルスを含み 、前記第2のタイミング信号は前記第1のパルス幅より広い第2のパルス幅の第 2のパルスを含み、前記第3のタイミング信号は前記第2のパルス幅より広い第 3のパルス幅の第2のパルスを含むCMOSドライバ回路。 6. 請求の範囲5記載のCMOSドライバ回路であって、前記タイミング回 路は、各ゲートの第1の入力端子が前記タイミング回路の入力端子に結合された 第1及び第2のオアゲートとアンドゲートと、入力端子が前記第1のオアゲート の出力端子に結合された第1の遅延回路と、入力端子が前記第1の遅延回路の出 力端子に結合され、出力端子が前記第2のオアゲートの第2の入力端子に結合さ れた第2の遅延回路と、入力端子が前記アンドゲートの出力端子に結合され、出 力端子が前記第1のオアゲートの第2の入力端子に結合された第3の遅延回路と を備え、前記第1の遅延回路の出力端子が前記アンドゲートの第2の入力端子に 結合され、前記第3の遅延回路の出力端子と、前記第1の遅延回路の出力端子と 、第2のオアゲートの出力端子とが、タイミングの第1の出力端子と、第2の出 力端子と、第3の出力端子とをそれぞれ構成するCMOSドライバ回路。
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