JPH10512132A - Ｃｍｏｓドライバ回路 - Google Patents

Abstract

(57)【要約】 ＣＭＯＳ出力ドライバ回路と、ＣＭＯＳ出力ドライバ回路を駆動するための一対のＣＭＯＳ前置ドライバ回路とを含む高い周波数で動作できる低電力ＣＭＯＳドライバ回路。ＣＭＯＳドライバ回路が大きな電力を消費することなしに１ＭＨｚより高い周波数で動作できるようにして、前置ドライバ回路をスイッチングするために３つの異なるタイミング信号を発生するためのタイミング回路が設けられる。

Description

【発明の詳細な説明】 ＣＭＯＳドライバ回路 本発明は、入力端子と出力端子を有するＣＭＯＳドライバ回路であって、 第１の種類の第１のＭＯＳトランジスタと第２の種類の第２のＭＯＳトランジ スタを有し、それらのトランジスタの主電流路が電源端子と共通端子との間に直 列結合され、前記第１のＭＯＳトランジスタの主電流路と前記第２のＭＯＳトラ ンジスタの主電流路との間の共通接続部が前記ＣＭＯＳドライバ回路の出力端子 を構成するような出力ドライバ回路と、 前記第１の種類の第３のＭＯＳトランジスタと前記第２の種類の第４のＭＯＳ トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と共通端 子との間に直列結合され、前記第３のＭＯＳトランジスタの主電流路と前記第４ のＭＯＳトランジスタの主電流路との間の共通接続部が前記第１のＭＯＳトラン ジスタの制御電極に結合されるような第１の前置ドライバ回路、 前記第１の種類の第５のＭＯＳトランジスタと前記第２の種類の第６のＭＯＳ トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と前記共 通端子との間に直列結合され、前記第５のＭＯＳトランジスタの主電流路と前記 第６のＭＯＳトランジスタの主電流路との間の共通接続部が前記第２のＭＯＳト ランジスタの制御電極に結合されるような第２の前置ドライバ回路と、 前記ＣＭＯＳドライバ回路の入力端子を構成する入力端子と、それぞれパルス を含む、異なる第１のタイミング信号、第２のタイミング信号および第３のタイ ミング信号を、前記第４のＭＯＳトランジスタの制御電極に、前記第３のＭＯＳ トランジスタの制御電極および前記第６のＭＯＳトランジスタの制御電極に、前 記第７のＭＯＳトランジスタの制御電極に、それぞれ供給するための第１の出力 端子と、第２の出力端子と、第３の出力端子と、を有するタイミング回路と、を 備えるＣＭＯＳドライバ回路に関するものである。 そのようなＣＭＯＳドライバ回路はＵＳ５，３１７，２０６から知られている 。 第１図にトランジスタ１００と１０２により示されているような回路構成を有 する標準ＣＭＯＳドライバは、パワートランジスタのゲートなどの、比較的大き いオフチップ容量性負荷をドライブするために通常は非常に適切である。しかし 、入力波形の各遷移中に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが同時 に導通する時刻が存在する。これにより、比較的低いインピーダンスを通って電 源端子（Ｖｃｃ）から共通端子（アース）まで電流が直接流れるようにされ、し たがって、不必要な電力を消費する。この現象はシュートスルー（ｓｈｏｏｔ ｔｈｒｏｕｇｈ）消費として知られている。これは周波数とともに増加し（単位 時間当りの入力遷移の数が増加するから）、かつドライバのサイズとともに増加 するから、標準ＣＭＯＳドライバの使用は低い周波数（すなわち、約１００ＫＨ ｚ以下）の応用と、より小型のドライバとに通常限定される。 適度に高い周波数（すなわち、約１００ＫＨｚから約１ＭＨｚまで）で動作す るためには、２つのＣＭＯＳドライバ・トランジスタに別々のゲート駆動信号を 供給できる。そうすると、タイミング回路を使用することにより、ＣＭＯＳ対の １つのトランジスタの起動と他のトランジスタの動作停止との間に僅かな時間遅 れを存在させることができるから、両方のトランジスタは決して同時にオン状態 にならず、したがって、シュートスルー電流が電源端子とアースとの間に流れる ことをほとんど阻止する。 しかし、もっと高い周波数（すなわち、１ＭＨｚより上）で動作するためには 、出力ドライバのサイズは通常非常に大きくなるから、通常のタイミング回路は 出力トランジスタを十分な速さで駆動できない。この困難を克服するために、Ｃ ＭＯＳ前置ドライバを用いて、出力ドライバ段を駆動するタイミング回路の駆 動性能を高めることができる。しかし、それらのより高い周波数では前置ドライ バ自体が非常に大きくなることがあり、従来のＣＭＯＳ段を前置ドライバとして 使用するならば、遷移中に大きなシュートスルー電力が前置ドライバにおいて消 費されることになる。したがって、タイミング回路および前置ドライバを使用し ても、従来のＣＭＯＳドライバ回路の最高動作周波数はシュートスルー消費によ り約１ＭＨｚに依然として制限される。 本発明は、パワートランジスタのゲートなどの、比較的大きいオフチップ容量 性負荷（１ないし２ｎＦ）を、数ＭＨｚの範囲の周波数で、シュートスルー電流 による大きな電力を消費することなしに、駆動できるＣＭＯＳドライバ回路を得 ることを目的とするものである。 初めの節において述べたＣＭＯＳドライバ回路は、本発明に従って、各タイミ ング信号のパルスが他のタイミング信号のパルスとは異なるパルス幅を持つこと を特徴とするものである。 本発明のＣＭＯＳドライバ回路は、異なる波形を持つ３つのタイミング信号を 前置段に（および前置段を介して出力ドライバに）供給するタイミング回路によ り制御される、２つのレベルの零シュートスルードライバ（デュアル前置ドライ バおよび出力ドライバ）を有するから、回路中でのシュートスルー電力消費がほ とんど無しにＣＭＯＳドライバ回路を動作できることが判明している。 前記第１のタイミング信号が第１のパルス幅を持つ第１のパルスを有し、前記 第２のタイミング信号が前記第１のパルス幅より広い第２のパルス幅を持つ第２ のパルスを有し、前記第３のタイミング信号が前記第２のパルス幅より広い第３ のパルス幅を持つ第３のパルスを有するようにした、本発明のＣＭＯＳドライバ 回路で良い結果が得られている。 本発明の好適な実施例では、３種類のタイミング信号はほぼ方形波パルスであ る。あるいは、異なる立ち上がり時間と異なる立ち下がり時間との少なくとも１ つを持つことにより、タイミング信号を相互に異ならせることができる。 本発明の他の好適な実施例では、タイミング回路は３つのＣＭＯＳインバータ 回路を含む。選択した１つのＣＭＯＳインバータ回路に電流源を挿入して、３つ のタイミング信号に異なる立ち上がり時間と立ち下がり時間の少なくとも１つを 持たせる。あるいは、アンドゲートとオアゲートの組合わせを用いる回路により タイミング回路をデジタル的に構成できる。その場合には、３つのタイミング信 号は異なるパルス幅を持つほぼ方形波信号であろう。 本発明に従って構成されたＣＭＯＳドライバ回路は、比較的大きいオフチップ 容量性負荷を高い周波数で、大きなシュートスルー消費無しに駆動できる。 図面を参照して本発明の実施例を更に説明する。 第１図は本発明のＣＭＯＳドライバ回路を示す。 第２図ａ〜第２図ｆは第１図の回路の動作を示す一連の波形を示す。 第３図は第１図のＣＭＯＳドライバ回路に使用するためのタイミング回路の第 １の実施例を示す。 第４図ａ〜第４図ｄは第３図のタイミング回路の動作を示す一連の波形を示す 。 第５図は第１図のＣＭＯＳドライバ回路に使用するためのタイミング回路の第 ２の実施例を示す。 第６図ａ〜第６図ｄは第５図のタイミング回路の動作を示す一連の波形を示す 。 本発明のＣＭＯＳドライバ回路１０を第１図に示す。ドライバ回路１０は、Ｐ ＭＯＳトランジスタ１００とＮＭＯＳトランジスタ１０２を有する出力ドライバ 回路段１２を含む。それらのトランジスタの主電流路が電源端子Ｖｃｃとアース との間に直列結合される。主電流路の間の共通接続部がＣＭＯＳドライバ回路１ ０の出力端子ＯＵＴを構成する。ＣＭＯＳドライバ回路により駆動されるパワー トランジスタのゲート容量などの外部負荷の容量を表すために、出力端子とアー スとの間にコンデンサ１０４が破線により接続されていることが示されている。 ＣＭＯＳドライバ回路１０は第１の前置ドライバ１４と第２の前置ドライバ１ ８も含む。前置ドライバ１４はＰＭＯＳトランジスタ１０６とＮＭＯＳトランジ スタ１１０を有し、前置ドライバ１６はＰＭＯＳトランジスタ１０８とＮＭＯＳ トランジスタ１１２を有する。各ＰＭＯＳトランジスタ対とＮＭＯＳトランジス タ対は電源端子Ｖｃｃとアースとの間に直列結合されている。各ＰＭＯＳトラン ジスタ対とＮＭＯＳトランジスタ対の主電流路の間の共通接続部、それぞれ点ｄ 、ｅ、が対応する出力ドライバ回路トランジスタ１００または１０２のゲート電 極に結合される。 ＣＭＯＳドライバ回路１０はタイミング回路１６も含む。このタイミング回路 を第１図にブロック図の形で示す。タイミング回路１６は入力端子ＩＮと３つの 出力端子ａ、ｂ、ｃとを有する。このタイミング回路は結合出力端子ａによりト ランジスタ１１０のゲートに結合され、結合出力端子ｂによりトランジスタ１０ ６とｂ１１２とのゲートに結合され、結合出力端子ｃによりトランジスタ１０８ のゲートに結合される。 第１図のタイミング回路１６はいくつかのやり方で実現できる。そのうちの２ つを第３図と第５図に示す。第３図に示す「デジタル」実現では、入力端子ＩＮ がオアゲート３００、３０２とＡＮＤゲート３０４に結合される。ゲート３０２ 、３０４の出力端子は遅延（Δ）素子３０６、３０８にそれぞれ結合され、それ らの遅延素子の出力端子がゲート３０２、３０４の第２の入力端子に交差結合さ れる。遅延素子３０６の出力端子は遅延素子３１０にも結合される。その遅延素 子の出力端子はオアゲート３００の第２の入力端子に結合される。オアゲート３ ００の出力端子はタイミング回路の出力端子ｃを構成し、遅延素子３０６の出力 端子はタイミング回路の出力端子ｂを形成し、遅延素子３０８の出力端子はタイ ミング回路の出力端子ｃを形成する。 タイミング回路１６の「アナログ」実現を第５図に示す。これは第１のＣＭＯ Ｓインバータ回路５００と、第２のＣＭＯＳインバータ回路５０２と、第３のＣ ＭＯＳインバータ回路５０４とを含む。各ＣＭＯＳインバータ回路５００、５０ ２、５０４は直列接続されたＰＭＯＳトランジスタ５０６とＮＭＯＳトランジス タ５０８、ＰＭＯＳトランジスタ５１０とＮＭＯＳトランジスタ５１２、ＰＭＯ Ｓトランジスタ５１４と、ＮＭＯＳトランジスタ５１６とでそれぞれ構成される 。タイミング回路１６の入力端子ＩＮはトランジスタ５０６、５０８、５１０、 ５１２、５１４、５１６のゲート電極に結合され、インバータ５００、５０２、 ５０４の出力端子が端子ａ、ｂ、ｃにそれぞれ結合される。インバータ回路５０ ０と５０４は、Ｖｃｃとトランジスタ５０６の間に接続されている電流源５１８ と、トランジスタ５１６とアースの間に接続されている電流源５２０とをそれぞ れ更に含む。第１図のＣＭＯＳドライバ回路１０の動作と、第３図および第５図 のタイミング回路１６の動作とは、第２図ａないし第２図ｆ、第４図ａないし第 ４図ｄ、第６図ａないし第６図ｄを参照してより良く理解できる。 第１図のＣＭＯＳドライバ回路１０を参照して、第２図ａ、第２図ｂおよび第 ２図ｃはタイミング回路１６の出力端子ａ，ｂおよびｃにおける代表的な波形を 示す。第２図ａないし第２図ｃからわかるように、それら３つのパルス波形は、 端子ＩＮにおける共通入力信号ＶＩＮに関して相互に異なるスタート時刻点（ｔ １、ｔ２およびｔ３）と終了時刻点（ｔ４、ｔ５およびｔ６）を有する。第２図 ａ〜第２図ｃの波形が前置ドライバ回路１４、１８に加えられると、第２図ｄと 第２図ｅに示す波形が前置ドライバ回路の出力端子ｄとｅにそれぞれ発生されて 、出力ドライバ回路１２のトランジスタ１００、１０２のゲートにそれぞれ加え られ、第２図ｆに示す波形ＶＯＵＴを端子ＯＵＴに生ずる。端子ａ、ｂ、ｃにお ける波形により形成された独特のピラミッド形パターンのために、３つのタイミ ング信号を用いてＣＭＯＳドライバ回路１０中の６個のトランジスタの全てのタ ーンオン・タイミングまたはターンオフ・タイミングを直接または間接に制 御し、直列接続されているトランジスタ対のうちのトランジスタは、それに関連 するトランジスタがターンオフする前はターンオンしないようにして、前置ドラ イバ回路または出力ドライバ回路のいずれにもシュートスルーが起きることをほ ぼ阻止する。 したがって、たとえば、第１図に示すトランジスタ１１０は、第２図ａの波形 が高くなると、時刻ｔ３、ターンオンされ、その波形が時刻ｔ４で低くなるとタ ーンオフされる。トランジスタ１１０に接続されているトランジスタ１０６は、 それのゲート電圧（第２図ｂにおけるＶｂ）が高くなると、時刻ｔ２、ターンオ フし、Ｖｂが低くなる時刻ｔ５にオン状態に戻る。ｔ２がｔ３より僅かに早く、 ｔ５がｔ４より僅かに遅いから、両方のトランジスタが同時にオンになる時点は 存在しない。同じ関係が前置ドライバ回路１８の２個のトランジスタに適用され る。というのは、波形ＶｂとＶｃが、ＶａおよびＶｂのタイミング関係に類似す るタイミング関係を持っているためである。第２図ａ〜第２図ｃの波形を前置ド ライバ回路１４と１８に適用した結果として、波形ＶｄとＶｅが前置ドライバ回 路の出力端子に発生されて、出力ドライバ回路１２のトランジスタ１００、１０ ２のゲートにそれぞれ加えられる。 波形ＶｄとＶｅがトランジスタ１００、１０２のゲートに加えられると、出力 波形ＶＯＵＴが第２図ｆに示すように出力端子ＯＵＴに発生される。再び、波形 ＶｄとＶｅは適切なタイミング関係にされているから、トランジスタ１００が時 刻ｔ３でターンオンされる前に、トランジスタ１０２はｔ２でターンオフされる 、かつ同様に、トランジスタ１０２が時刻ｔ６でターンオンされる前に、トラン ジスタ１００はｔ５でターンオフされるから、出力ドライバ段における望ましく ないシュートスルーがほぼ阻止される。 このようにして、本発明の回路は、独立に発生された僅かに３つのタイミング 信号（Ｖａ、Ｖｂ、Ｖｃ）で６個のトランジスタのターンオンとターンオフを制 御して、比較的簡単で経済的な回路で十分に改良した性能を提供する。これは、 両方の前置ドライバに同じ信号Ｖｂを用いることにより、かつ出力ドライバ回路 のためのタイミング信号を前置ドライバ回路の出力、ＶｄとＶｅ、から取り出す ことにより、出力ドライバ回路に対して別々のタイミング回路を使用することな しに行われる。いいかえれば、各前置ドライバま回路たは各出力ドライバ回路に おけるシュートスルー電流をほぼ無くすためには適切にタイミングを計った２つ の入力波形を通常必要とするが、本発明は、２つの前置ドライバ回路および出力 ドライバ回路をシュートスルー電力消費がほとんど無しに動作させるために、（ 従来求められていた６つの代わりに）全部で僅かに３つの異なる適切にタイミン グを計った入力波形を使用することを可能にして、低電力、高周波ＣＭＯＳドラ イバ回路が費用効果的に実現される結果をもたらすものである。 前記したように、タイミング回路１６の２つの異なる実現を第３図と第５図に 示す。第３図の「デジタル」実現は、第４図ａ〜第４図ｄに示す入力波形ＶＩＮ から出力波形Ｖａ、Ｖｂ、Ｖｃを発生するために論理ゲートと遅延素子を使用す る。アンドゲートおよびオアゲートならびに遅延素子のおのおのは、この技術に おける当業者になじみの通常のやり方で動作するから、ここではこれ以上詳しい 説明は行わない。本質的には、論理ゲートは、第３図の回路中の遅延素子に組合 わされて、第４図ｂ〜第４図ｄに示すピラミッド形のタイミング関係を持つ波形 Ｖａ、Ｖｂ、Ｖｃを、入力端子ＩＮにおける入力信号ＶＩＮから発生することを 可能にするものである。ＶＩＮのパルス幅は（ｔ４−ｔ１）、Ｖａのパルス幅は （ｔ５−ｔ６）、Ｖａのパルス幅は（ｔ６−ｔ２）、Ｖｃのパルス幅は（ｔ７− ｔ１）である。 第５図に示し、かつ上で説明した、タイミング回路１６の「アナログ」実現で は、３つのタイミング回路出力信号Ｖａ、Ｖｂ、Ｖｃの相対的なタイミングは、 電流源５１８と５２０を、第５図に示すように、第１のＣＭＯＳインバータ回路 ５００と、第３のＣＭＯＳインバータ回路５０４とに挿入することにより得られ る。それらの電流源の目的は、関連するＣＭＯＳインバータ回路により発生され たパルスの前縁部の立上がり時間または後縁部の立下がり時間を、匹敵するＣＭ ＯＳインバータ回路におけるよりも比較的徐々にすることである。そうすると、 たとえば、第６図ａに示す所与の入力パルスに対して、第２のＣＭＯＳインバー タ回路５０２の出力を、適度な立ち上がり時間（ｔ３−ｔ１）および適度な立ち 下がり時間（ｔ７−ｔ５）を持つものとして示す。他方、第１のＣＭＯＳインバ ータ回路５０１は、ターンオン電流路中に電流源５１８が存在するために、立上 がり時間が（ｔ４−ｔ１）と長くされ、立ち下がり時間が（ｔ５）と短くされ、 同様に、第３のＣＭＯＳインバータ回路５０４は、ターンオフ電流路中に電流源 ５２０が存在するために、立上がり時間が（ｔ１）と比較的短くされ、立ち下が り時間が（ｔ８−ｔ５）と長くされる。 前置ドライバ回路と出力ドライバ回路をスイッチングするために、第６図ｂ〜 第６図ｄに示す波形は、それらの波形の勾配部分の中間点で近似される時刻に実 効遷移点を持つ。したがって、波形Ｖａの実効パルス幅は（ｔ５−ｔ３）と、波 形Ｖｂの実効パルス幅（ｔ６−ｔ２）より狭く、波形Ｖｃの実効パルス幅は（ｔ ７−ｔ１）と、波形Ｖｂのパルス幅より広い。説明のために、電流源を持たない 第２の入力端子もインバータ回路５０２により発生される波形Ｖｂの立ち上がり 時間と立ち下がり時間は、適度な立ち上がり時間と立ち下がり時間を持つものと して示されており、説明のために波形ＶａとＶｃの短い立ち上がり時間と長いた ち下がり時間の間、長い立ち上がり時間と短いたち下がり時間の間、の少なくと も一方のおよそ半分であるとして示していることに注目されたい。このようにし て、第５図の回路は第２図ａ〜第２図ｃおよび第４図ｂ〜第４図ｄに示す信号に 類似する３つの異なるタイミング信号を発生する。 したがって、本発明は比較的大きいオフチップ容量負荷を数ＭＨｚの範囲内の 高い周波数で駆動できるＣＭＯＳドライバ回路を提供する。また、本発明は、大 きいシュートスルー電力消費なしに、比較的大きい容量負荷を高い周波数で駆動 できるＣＭＯＳドライバ回路を提供する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アキーノ，ラファエル アメリカ合衆国ニューヨーク州、ビーコ ン、ジェームズ、ストリート、３

Claims (1)

1. 【特許請求の範囲】 １． 入力端子と出力端子を有するＣＭＯＳドライバ回路であって、 第１の種類の第１のＭＯＳトランジスタと第２の種類の第２のＭＯＳトランジ スタを有し、それらのトランジスタの主電流路が電源端子と共通端子との間に直 列結合され、前記第１及び第２のＭＯＳトランジスタの主電流路間の共通接続部 が前記ＣＭＯＳドライバ回路の出力端子を構成するような出力ドライバ回路と、 前記第１の種類の第３のＭＯＳトランジスタと前記第２の種類の第４のＭＯＳ トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と共通端 子との間に直列結合され、前記第３及び第４のＭＯＳトランジスタの主電流路間 の共通接続部が前記第１のＭＯＳトランジスタの制御電極に結合されるような第 １の前置ドライバ回路、 前記第１の種類の第５のＭＯＳトランジスタと前記第２の種類の第６のＭＯＳ トランジスタを有し、それらのトランジスタの主電流路が前記電源端子と前記共 通端子との間に直列結合され、前記第５及び第６のＭＯＳトランジスタの主電流 路間の共通接続部が前記第２のＭＯＳトランジスタの制御電極に結合されるよう な第２の前置ドライバ回路と、 前記ＣＭＯＳドライバ回路の入力端子を構成する入力端子と、それぞれパルス を有し、異なる第１、第２、及び第３のタイミング信号を、それぞれ、前記第４ 、第３及び第６、及び第７のＭＯＳトランジスタの制御電極に、供給するための 第１、第２、及び第３の出力端子と、を有するタイミング回路と、 を備えるＣＭＯＳドライバ回路であって、各タイミング信号のパルスが、パルス 幅が他のタイミング信号とは異なるパルス幅を有することを特徴とするＣＭＯＳ ドライバ回路。 ２． 請求の範囲１記載のＣＭＯＳドライバ回路であって、各タイミング信号 のパルスはほぼ方形波であるＣＭＯＳドライバ回路。 ３． 請求の範囲１記載のＣＭＯＳドライバ回路であって、各タイミング信号 のパルスは、他のタイミング信号のパルスとは異なる立上がり時間と、立ち下が り時間の少なくとも１つを有するＣＭＯＳドライバ回路。 ４． 請求の範囲３記載のＣＭＯＳドライバ回路であって、前記タイミング回 路は、第１、第２及び第３のＣＭＯＳインバータ回路とを備え、各ＣＭＯＳイン バータ回路は前記電源端子と前記共通端子との間に結合され、各インバータ回路 の入力端子が前記タイミング回路の入力端子に結合され、前記第１、第２及び第 ３のＣＭＯＳインバータ回路の出力端子は、それぞれ、前記タイミング回路の第 １、第２及び第３の出力端子に接続され、前記第１のＣＭＯＳインバータ回路の 主電流路と前記電源端子との間に第１の電流源が結合され、前記第３のＣＭＯＳ インバータ回路の主電流路と前記共通端子との間に第２の電流源が結合される、 ＣＭＯＳドライバ回路。 ５． 先行する請求の範囲の１つまたはそれ以上に記載のＣＭＯＳドライバ回 路であって、前記第１のタイミング信号は第１のパルス幅の第１のパルスを含み 、前記第２のタイミング信号は前記第１のパルス幅より広い第２のパルス幅の第 ２のパルスを含み、前記第３のタイミング信号は前記第２のパルス幅より広い第 ３のパルス幅の第２のパルスを含むＣＭＯＳドライバ回路。 ６． 請求の範囲５記載のＣＭＯＳドライバ回路であって、前記タイミング回 路は、各ゲートの第１の入力端子が前記タイミング回路の入力端子に結合された 第１及び第２のオアゲートとアンドゲートと、入力端子が前記第１のオアゲート の出力端子に結合された第１の遅延回路と、入力端子が前記第１の遅延回路の出 力端子に結合され、出力端子が前記第２のオアゲートの第２の入力端子に結合さ れた第２の遅延回路と、入力端子が前記アンドゲートの出力端子に結合され、出 力端子が前記第１のオアゲートの第２の入力端子に結合された第３の遅延回路と を備え、前記第１の遅延回路の出力端子が前記アンドゲートの第２の入力端子に 結合され、前記第３の遅延回路の出力端子と、前記第１の遅延回路の出力端子と 、第２のオアゲートの出力端子とが、タイミングの第１の出力端子と、第２の出 力端子と、第３の出力端子とをそれぞれ構成するＣＭＯＳドライバ回路。