JPH0865143A - ノイズの影響を受けないリセット優先レベルシフト回路 - Google Patents
ノイズの影響を受けないリセット優先レベルシフト回路Info
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Abstract
として、突発的なノイズグリッチあるいは誤パルスの影
響により、突発的な出力を発生することがある。本発明
は、回路における突発的なノイズパルスによって誤動作
をしないレベルシフト回路を提供する。 【解決手段】 高圧側MOSゲートデバイスのレベルシ
フト回路の論理回路は、回路がノイズグリッチの影響を
受けないようにするため、リセット優先に作成される。
リセット優先は、高圧側パワーMOSFETがオフにさ
れるべき時にセット信号が、セットの機会を防止するた
めに発生する時の値より広い高圧側浮遊供給オフセット
電圧範囲で、リセット信号を発生することにより実現で
きる。リセット優先は、リセット電圧降下抵抗器の大き
さを増加するかあるいは、セットおよびリセット電圧降
下抵抗器を読む回路の入力しきい値を調整することによ
り実現できる。
Description
しない瞬間的なノイズパルスによって誤動作をしない新
しいレベルシフト回路に関する。
はより低い電圧レベルまでシフトするレベルシフト回路
はよく知られており、またしばしばパワー集積回路チッ
プに集積される。このタイプの典型的なデバイスには、
本願の出願人であるインターナショナル・レクティファ
イアー・コーポレーション(International RectifierC
orporation)社製のIR2112がある。IR2112
は、独立した高圧側と低圧側出力チャネルを有した、パ
ワーMOSFETあるいは絶縁ゲートバイポーラトラン
ジスタ(以下、IGBTと称す。)のゲートを駆動する
高電圧、高速MOSゲートパワーデバイスである。それ
は、ドライバチップのユーザにより与えられる論理入力
を持つ。浮遊高圧側チャネルが、600ボルト以下で高
電圧レール(a high voltage rail)をオフにするIG
BTかNチャネルMOSFETを駆動するために使用さ
れてもよい。以後、「パワーMOSFET」という語
は、制御回路に対し、単独であっても集積されていて
も、それに拘わらず従来のパワーMOSFET、IGB
T、サイリスタを含むMOSゲートデバイスを総称して
使用する。
ー集積回路チップ内で使用されるレベルシフト回路は、
しばしば、チップ内での電力浪費を減少するために、セ
ット用とリセット用との2つの同じレベルシフト回路ブ
ランチを備えている。そのような回路において、入力論
理信号は、立上りおよび立下り端が狭い2つのパルスに
変換されている。論理信号の代わりに、これら2つのパ
ルスのレベルをシフトすることにより、レベルシフト回
路は、ごく短時間でターンオンし、それにより非常に少
ない電力を消費する。
りうる問題は誤動作である、すなわち、ノイズグリッチ
(glitch)かあるいは誤パルスの影響下での、論理入力
により要求されてない出力の発生である。セット用とリ
セット用のブランチが同一であるため、損失を出し始め
た回路が機能的になるバイアス条件下で動作している
時、過程での変動によりブランチのどちらか1つが最初
に機能を失う。予測不能に対するこのバイアス条件が、
チップの入力でノイズグリッチと結合すると、レベルシ
フト回路とチップの両方の出力が所望でない信号を発生
する。
しセット用ブランチのみが入力グリッチに応答した場
合、その出力は「HIGH」のままである。これによ
り、もしチップが半ブリッジあるいはトーテムポール配
列のパワーMOSFETに対するドライバとして使用さ
れた場合、駆動された半ブリッジ回路において、望まし
くない「シュートスルー(shoot-through)」状態を引
き起こす。この状態の良い例は、半ブリッジ回路の逆回
復の間にあり、ノイズグリッチがドライバ集積回路の入
力で発生するのと同時に、半ブリッジの出力が接地以下
に降下する。
よって誤動作をしないレベルシフト回路を提供すること
である。
先レベルシフト回路は、1つの電圧レベルから、異なる
電圧レベルまで論理電圧状態を変換するためのリセット
優先レベルシフト回路であって、上記レベルシフト回路
は、パワーMOSFETをターンオンするための出力信
号を発生するセットレベル回路と、上記パワーMOSF
ETをターンオフするためのリセットレベル回路と、上
記リセットレベル回路に結合され、リセット信号と上記
パルス発生器への入力信号に応答する上記セットレベル
回路に結合したセットレベル信号を発生するパルス発生
器と、上記レベルシフト回路に接続され、上記セットレ
ベルシフト回路を作動させるために必要な値より低い入
力信号で、上記リセットレベル回路を作動し、上記パワ
ーMOSFETをターンオフするリセット優先回路手段
とからなる。
フト回路において、さらに、ラッチ論理回路手段は上記
セットおよびリセットレベル回路の出力に接続され、上
記ラッチ論理回路手段は、上記パワーMOSFETに結
合し、上記セットおよびリセットレベル回路からのそれ
ぞれのセットおよびリセット信号に応答して、上記パワ
ーMOSFETをターンオン/オフするためにゲート信
号を発生する。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、それぞれの動作に対してしきい値レベル
を持ち、上記セットレベル回路の上記しきい値レベルが
上記リセットレベル回路のしきい値レベルよりも低くな
る。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、それぞれの動作に対してしきい値レベル
を持ち、上記セットレベル回路の上記しきい値レベルが
上記リセットレベル回路のしきい値レベルよりも低くな
る。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、上記セットおよびリセットレベル出力を
発生する電圧降下抵抗器を有し、上記リセットレベル回
路中の上記抵抗器は、上記セットレベル回路中の上記抵
抗器よりも高い抵抗値を持つ。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、上記セットおよびリセットレベル出力を
発生する電圧降下抵抗器を有し、上記リセットレベル回
路中の上記抵抗器は、上記セットレベル回路中の上記抵
抗器よりも高い抵抗値を持つ。
フト回路において、上記パワーMOSFETは半ブリッ
ジ回路内で接続された1組のパワーMOSFETの高電
圧側のパワーMOSFETであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーMOSFETは半ブリッ
ジ回路内で接続された1組のパワーMOSFETの高電
圧側のパワーMOSFETであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーMOSFETは半ブリッ
ジ回路内で接続された1組のパワーMOSFETの高電
圧側のパワーMOSFETであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーMOSFETは半ブリッ
ジ回路内で接続された1組のパワーMOSFETの高電
圧側のパワーMOSFETであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
イスのレベルシフト回路の論理回路は、回路がノイズグ
リッチの影響を受けないようにするため、リセット優先
(reset dominant)に作成される。リセット優先は、高
圧側パワーMOSFETがオフにされるべき時にセット
信号が、セットの機会を防止するために発生する時の値
より広い高圧側浮遊供給オフセット電圧範囲で、リセッ
ト信号を発生することにより実現できる。リセット優先
は、リセット電圧降下抵抗器の大きさを増加するかある
いは、セットおよびリセット電圧降下抵抗器を読む回路
の入力しきい値を調整することにより実現できる。
回路をリセット優先に構成している。これは種々の方法
で実現できる。本発明の第1実施形態においては、リセ
ット回路内の電圧降下用抵抗器の抵抗値を、セット回路
内の抵抗器の抵抗値よりも高い値に設定している。
は、セット信号に対する浮遊論理回路の入力しきい値電
圧を、リセット信号に対する論理回路の入力しきい値電
圧よりも低い値に設定している。
ブランチが論理動作に対しより広いバイアス範囲を有す
るように回路改変を行っている。このように、レベルシ
フト回路は、その動作範囲の端でバイアスされると、入
力信号と同一のレベルシフト信号を発生するか、あるい
はオフ状態のレベルシフト信号を発生する、しかしオン
状態の信号は発生しない。このように、新しい、リセッ
ト優先レベルシフト回路は従来技術の回路に比べ、ずっ
とさらに予測可能である。
明の実施の形態を説明する。図1は、パワーMOSFE
T21、22に対する高電圧MOSゲートドライバとし
て動作する周知のパワー集積回路20を示す。集積回路
20は出力ピン1−3、5−7、9−13を有してい
る。
回路の機能ブロック構成図である。図2のピンは、図1
の同じピン番号のピンに対応する。図2のレベルシフト
回路の動作は、回路の種々の場所でのパルス形状を示す
図3の(A)から(F)までの波形を参照することによ
り容易に理解できる。
チップとして実現され、また高速、2チャネルパワーM
OSFETあるいはIGBTドライバとして動作する。
10番、11番および12番の論理入力ピンはシュミッ
トトリガ50、51および52を介して、RSラッチ5
5と56に接続されている。ラッチ55と56は論理ゲ
ート57と58を介してそれぞれ、レベルシフト回路5
9と60に接続されている。後述するようにレベルシフ
ト回路59と60の出力は、それぞれ7番ピンと1番ピ
ンで、高圧側制御出力と低圧側制御出力を制御する。
60からの出力は遅延回路61を介して論理ゲート回路
62の1つの入力に供給される。論理ゲート62の出力
は、出力MOSFET63と64のゲート電極に接続さ
れている。後述するように、これらのトランジスタは、
11番ピンと12番ピンに対する論理入力により要求さ
れた時に、1番ピンでゲート電圧を発生する。
含み、該電圧不足検出回路70は、不足電圧が3番ピン
で検出された時に、ゲート62からの出力を無能にし
て、パワーMOSFETあるいは1番ピンから作動され
るIGBTをターンオンさせないようにしている。
ト回路59の1つの入力端は、パルス発生器80に接続
されている。電圧不足検出回路は70も、パルス発生器
80に接続されて、3番ピンでの電圧不足状態の検出に
応じて高電圧出力チャネルをターンオフする。
番および12番ピンでの論理入力信号を、位相が対応し
た低インピーダンス出力に変換する。1番の低圧側チャ
ネル出力ピンは、3番ピンで固定されたレールを基準に
し、7番の高圧側チャネル出力ピンは、600ボルトま
でのオフセット容量を持ち、6番ピンで浮遊レールを基
準にしている。
入力HINの立上り端と立下り端によりそれぞれトリガ
された、狭いオンとオフパルスがパルス発生器80から
発生される。図3の(B)、(C)に示したそれぞれの
パルスは、浮遊レールをオフにするRSラッチ94をセ
ットまたはリセットする別々の高電圧レベルトランジス
タ81と82を駆動するために使用される。次に、図3
の(F)に示したRSラッチ94の出力は、MOSFE
T100と101をターンオンとターンオフするために
使用される。このように、「HIGH」信号がRSラッ
チ94の入力Rに供給されると、7番ピンの出力はター
ンオフされる。もし、「HIGH」信号がRSラッチ9
4の入力/S(Sの反転信号)に供給されると、7番ピ
ンの出力はターンオンされる。
ールに接続されており、それらのドレインはそれぞれ抵
抗器90と91に接続されている。MOSFETの使用
は任意であり、回路はバイポーラレベルシフトトランジ
スタによってもまた実現できる。
MOSFET81と82へのパルスを供給すると、MO
SFET81と82とそれぞれの抵抗器90と91の間
のノードにおいて、出力電圧パルスVsetとVrstが発生
する。パルスVsetとVrstはそれぞれ、図3の(D)、
(E)で示される波形を持つ。このように、10番ピン
での接地基準HIN信号のレベルシフトは、浮遊レール
を基準とした信号を移送することによりなされる。各高
電圧レベルシフトトランジスタ81と82は、各セット
あるいはリセット事象(電力の浪費が最小になる)で、
短いオンあるいはオフパルスの持続期間のみに、ターン
オンされるから、電力消費が最少限におさえられる。
位が、5ボルト以上で2番ピンの電圧より大きい600
ボルトまで変動する時でさえ、正常に機能するよう設計
される。5番ピンの負変動が、図1に示されるタイプの
回路において出力フリーホイールダイオードの再循環期
間の間に起こりうる。
は、信号が10番ピンに送信され、VBとVSが保持さ
れ、レベルシフト回路がまさにその機能を失いかけてい
る時に、7番ピンでの信号が予測不可能になるという問
題がある。レベルシフト回路の2つの同一のブランチで
構成されているが、図2のRPURとRPUSは同じ値
を持ち、それ故、図3のVds,SETおよびVds,RESETパル
スもまた同じ高さを持つ。VSとVBが降下すると、レ
ベルシフト回路はやがてその機能を失う。なぜならば、
図3の(D)、(E)で示されたパルスVset、Vrstが
減少し、図2のパルスフィルタ回路93がもはやそれら
のパルスを読めなくなるからである。処理の変動に対し
て、RPUSかRPURのどちらか一方が、チップ毎に
ランダムに他方よりも大きくなる。従って、VBが降下
しCOM電位に近づくと、2つのレベルシフト回路ブラ
ンチの1つが、より広いバイアス範囲で動作するように
なる。セット回路の動作範囲がより広いチップにおい
て、セット回路のみ動作可能であるようにVSとVBが
保持されている間に、10番ピンに送信されるパルス信
号で、7番ピンが恒久的にオン状態になる。同様に、リ
セット回路の動作範囲がより広いチップにおいて、リセ
ット回路のみ動作可能となるようにVSとVBが保持さ
れている間に10番ピンに供給されるパルス信号で、7
番ピンが恒久的にオフ状態になる。
ワー集積回路の場合には問題となる。セットブランチが
より広い動作範囲を持つ場合には、10番ピンが突然に
「HIGH」に変化する可能性がある。すなわち、図1
において、もし、VSピンが接地以下に降下する再循環
期間の間に、ノイズパルスが10番ピンで生成された場
合、7番ピンはターンオンされ保持されうる。これは確
実に、図1の両方のパワーMOSFETが同時にターン
オンする「シュートスルー」状態をもたらすことにな
り、これは好ましくない状況である。
は、レベルシフト回路をリセット優先にするために抵抗
器90(RPUS)よりも大きくしている。これによ
り、図3のVds,resetがVds,setよりも高い振幅を持
ち、レベルシフト回路のリセットブランチの動作範囲が
セットブランチよりも広くなるようにすることができ
る。例として、抵抗器90は1300オームで、要する
に1150から1450オームの範囲にあってもよい。
抵抗器91は1800オームで、要するに1600から
2000オームの範囲にあってもよい。好ましくは、抵
抗器91は抵抗器90よりも約30%高い。
は、VSが接地以下に下降しVBがそれに追従すると、
以下の予測可能な方法で動作する。図2において、Vd
s,resetとVds,setがパルスフィルタ回路93により
読み込まれると、入力−出力論理が適当に機能する。V
SとVBがさらに降下し、パルスフィルタ回路93がV
ds,resetのみを読み出しできる時、7番ピンは「LO
W」にとどまる。VSとVBがさらに降下しても、Vd
s,setとVds,resetのどちらも回路91による読み出
しが不可能な時は、7番ピンは「LOW」のままであ
る。レベルシフト回路のこの予測可能な動作により、図
1の回路において「シュートスルー」状態は起こらな
い。リセット優先は、他の方法によってもまた実現でき
る、すなわち、図2のパルスフィルタ93に対するセッ
トとリセット入力しきい値レベルを調整することにより
できる。
もまた、本発明は実現できる。その場合、レベルシフト
トランジスタは、PチャネルMOSFETかPNPトラ
ンジスタになり、プルアップ抵抗器90はプルダウン抵
抗器か他の電流降下タイプのものになる。リセット優先
は、図示したようにレベルシフトアップ回路により実現
されうる。
れてきたが、当業者にとって、他の多くの変形例や改変
や他の利用は明らかである。それ故、好ましくは、本発
明は、ここでの特定の開示により制限されるものではな
く、付属の請求項によりのみ制限される。
のIR2112パワー集積回路の概略図。
であり、また部分的に、高電圧レベルシフト回路におけ
るリセット抵抗器の抵抗値がセット抵抗器の抵抗値より
も大きいリセット優先回路である本発明を示す。
ト。
MOSFET、50,51,52 シュミットトリガ、
55,56 ラッチ回路、57,58 論理ゲート、5
9、60 VDD/VCCレベルシフト回路、61 遅
延回路、62 論理ゲート、63,64,100,10
1 MOSFET、70,102 不足電圧検出回路、
80 パルス発生器、81、82 MOSFET(高電
圧レベルシフトトランジスタ)、90,91抵抗器、9
3 パルスフィルタ、94 RSラッチ。
Claims (10)
- 【請求項1】 1つの電圧レベルから、異なる電圧レベ
ルまで論理電圧状態を変換するためのリセット優先レベ
ルシフト回路であって、 上記レベルシフト回路は、パワーMOSFETをターン
オンするための出力信号を発生するセットレベル回路
と、上記パワーMOSFETをターンオフするためのリ
セットレベル回路と、 上記リセットレベル回路に結合され、リセット信号と上
記パルス発生器への入力信号に応答する上記セットレベ
ル回路に結合したセットレベル信号を発生するパルス発
生器と、 上記レベルシフト回路に接続され、上記セットレベルシ
フト回路を作動させるために必要な値より低い入力信号
で、上記リセットレベル回路を作動し、上記パワーMO
SFETをターンオフするリセット優先回路手段とから
なるリセット優先レベルシフト回路。 - 【請求項2】 請求項1に記載の回路において、さら
に、ラッチ論理回路手段は上記セットおよびリセットレ
ベル回路の出力に接続され、上記ラッチ論理回路手段
は、上記パワーMOSFETに結合し、上記セットおよ
びリセットレベル回路からのそれぞれのセットおよびリ
セット信号に応答して、上記パワーMOSFETをター
ンオン/オフするためにゲート信号を発生することから
なるリセット優先レベルシフト回路。 - 【請求項3】 請求項1に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、それぞれの
動作に対してしきい値レベルを持ち、上記セットレベル
回路の上記しきい値レベルが上記リセットレベル回路の
しきい値レベルよりも低くなることからなるリセット優
先レベルシフト回路。 - 【請求項4】 請求項2に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、それぞれの
動作に対してしきい値レベルを持ち、上記セットレベル
回路の上記しきい値レベルが上記リセットレベル回路の
しきい値レベルよりも低くなることからなるリセット優
先レベルシフト回路。 - 【請求項5】 請求項1に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、上記セット
およびリセットレベル出力を発生する電圧降下抵抗器を
有し、上記リセットレベル回路中の上記抵抗器は、上記
セットレベル回路中の上記抵抗器よりも高い抵抗値を持
つことからなるリセット優先レベルシフト回路。 - 【請求項6】 請求項2に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、上記セット
およびリセットレベル出力を発生する電圧降下抵抗器を
有し、上記リセットレベル回路中の上記抵抗器は、上記
セットレベル回路中の上記抵抗器よりも高い抵抗値を持
つことからなるリセット優先レベルシフト回路。 - 【請求項7】 請求項1に記載の回路において、上記パ
ワーMOSFETは半ブリッジ回路ないで接続された1
組のパワーMOSFETの高電圧側のパワーMOSFE
Tであり、上記リセットレベル回路に供給されるノイズ
信号により、上記リセット優先レベルシフト回路は、上
記組のパワートランジスタの同時のターンオンを阻止す
ることからなるリセット優先レベルシフト回路。 - 【請求項8】 請求項2に記載の回路において、上記パ
ワーMOSFETは半ブリッジ回路内で接続された1組
のパワーMOSFETの高電圧側のパワーMOSFET
であり、上記リセットレベル回路に供給されるノイズ信
号により、上記リセット優先レベルシフト回路は、上記
組のパワートランジスタを同時にターンオンさせないこ
とからなるリセット優先レベルシフト回路。 - 【請求項9】 請求項3に記載の回路において、上記パ
ワーMOSFETは半ブリッジ回路内で接続された1組
のパワーMOSFETの高電圧側のパワーMOSFET
であり、上記リセットレベル回路に供給されるノイズ信
号により、上記リセット優先レベルシフト回路は、上記
組のパワートランジスタを同時にターンオンさせないこ
とからなるリセット優先レベルシフト回路。 - 【請求項10】 請求項5に記載の回路において、上記
パワーMOSFETは半ブリッジ回路内で接続された1
組のパワーMOSFETの高電圧側のパワーMOSFE
Tであり、上記リセットレベル回路に供給されるノイズ
信号により、上記リセット優先レベルシフト回路は、上
記組のパワートランジスタを同時にターンオンさせない
ことからなるリセット優先レベルシフト回路。
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US08/273,695 US5514981A (en) | 1994-07-12 | 1994-07-12 | Reset dominant level-shift circuit for noise immunity |
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JP3618829B2 JP3618829B2 (ja) | 2005-02-09 |
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