JPH0865143A - ノイズの影響を受けないリセット優先レベルシフト回路 - Google Patents
ノイズの影響を受けないリセット優先レベルシフト回路Info
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- JPH0865143A JPH0865143A JP7174744A JP17474495A JPH0865143A JP H0865143 A JPH0865143 A JP H0865143A JP 7174744 A JP7174744 A JP 7174744A JP 17474495 A JP17474495 A JP 17474495A JP H0865143 A JPH0865143 A JP H0865143A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Abstract
(57)【要約】
【課題】 レベルシフト回路に関して起こりうる誤動作
として、突発的なノイズグリッチあるいは誤パルスの影
響により、突発的な出力を発生することがある。本発明
は、回路における突発的なノイズパルスによって誤動作
をしないレベルシフト回路を提供する。 【解決手段】 高圧側ＭＯＳゲートデバイスのレベルシ
フト回路の論理回路は、回路がノイズグリッチの影響を
受けないようにするため、リセット優先に作成される。
リセット優先は、高圧側パワーＭＯＳＦＥＴがオフにさ
れるべき時にセット信号が、セットの機会を防止するた
めに発生する時の値より広い高圧側浮遊供給オフセット
電圧範囲で、リセット信号を発生することにより実現で
きる。リセット優先は、リセット電圧降下抵抗器の大き
さを増加するかあるいは、セットおよびリセット電圧降
下抵抗器を読む回路の入力しきい値を調整することによ
り実現できる。
として、突発的なノイズグリッチあるいは誤パルスの影
響により、突発的な出力を発生することがある。本発明
は、回路における突発的なノイズパルスによって誤動作
をしないレベルシフト回路を提供する。 【解決手段】 高圧側ＭＯＳゲートデバイスのレベルシ
フト回路の論理回路は、回路がノイズグリッチの影響を
受けないようにするため、リセット優先に作成される。
リセット優先は、高圧側パワーＭＯＳＦＥＴがオフにさ
れるべき時にセット信号が、セットの機会を防止するた
めに発生する時の値より広い高圧側浮遊供給オフセット
電圧範囲で、リセット信号を発生することにより実現で
きる。リセット優先は、リセット電圧降下抵抗器の大き
さを増加するかあるいは、セットおよびリセット電圧降
下抵抗器を読む回路の入力しきい値を調整することによ
り実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、回路における意図
しない瞬間的なノイズパルスによって誤動作をしない新
しいレベルシフト回路に関する。
しない瞬間的なノイズパルスによって誤動作をしない新
しいレベルシフト回路に関する。
【０００２】
【従来の技術】小さな制御信号の電位をより高いあるい
はより低い電圧レベルまでシフトするレベルシフト回路
はよく知られており、またしばしばパワー集積回路チッ
プに集積される。このタイプの典型的なデバイスには、
本願の出願人であるインターナショナル・レクティファ
イアー・コーポレーション（International RectifierC
orporation）社製のＩＲ２１１２がある。ＩＲ２１１２
は、独立した高圧側と低圧側出力チャネルを有した、パ
ワーＭＯＳＦＥＴあるいは絶縁ゲートバイポーラトラン
ジスタ（以下、ＩＧＢＴと称す。）のゲートを駆動する
高電圧、高速ＭＯＳゲートパワーデバイスである。それ
は、ドライバチップのユーザにより与えられる論理入力
を持つ。浮遊高圧側チャネルが、６００ボルト以下で高
電圧レール（a high voltage rail）をオフにするＩＧ
ＢＴかＮチャネルＭＯＳＦＥＴを駆動するために使用さ
れてもよい。以後、「パワーＭＯＳＦＥＴ」という語
は、制御回路に対し、単独であっても集積されていて
も、それに拘わらず従来のパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ、サイリスタを含むＭＯＳゲートデバイスを総称して
使用する。
はより低い電圧レベルまでシフトするレベルシフト回路
はよく知られており、またしばしばパワー集積回路チッ
プに集積される。このタイプの典型的なデバイスには、
本願の出願人であるインターナショナル・レクティファ
イアー・コーポレーション（International RectifierC
orporation）社製のＩＲ２１１２がある。ＩＲ２１１２
は、独立した高圧側と低圧側出力チャネルを有した、パ
ワーＭＯＳＦＥＴあるいは絶縁ゲートバイポーラトラン
ジスタ（以下、ＩＧＢＴと称す。）のゲートを駆動する
高電圧、高速ＭＯＳゲートパワーデバイスである。それ
は、ドライバチップのユーザにより与えられる論理入力
を持つ。浮遊高圧側チャネルが、６００ボルト以下で高
電圧レール（a high voltage rail）をオフにするＩＧ
ＢＴかＮチャネルＭＯＳＦＥＴを駆動するために使用さ
れてもよい。以後、「パワーＭＯＳＦＥＴ」という語
は、制御回路に対し、単独であっても集積されていて
も、それに拘わらず従来のパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ、サイリスタを含むＭＯＳゲートデバイスを総称して
使用する。
【０００３】
【発明が解決しようとする課題】そのような高電圧パワ
ー集積回路チップ内で使用されるレベルシフト回路は、
しばしば、チップ内での電力浪費を減少するために、セ
ット用とリセット用との２つの同じレベルシフト回路ブ
ランチを備えている。そのような回路において、入力論
理信号は、立上りおよび立下り端が狭い２つのパルスに
変換されている。論理信号の代わりに、これら２つのパ
ルスのレベルをシフトすることにより、レベルシフト回
路は、ごく短時間でターンオンし、それにより非常に少
ない電力を消費する。
ー集積回路チップ内で使用されるレベルシフト回路は、
しばしば、チップ内での電力浪費を減少するために、セ
ット用とリセット用との２つの同じレベルシフト回路ブ
ランチを備えている。そのような回路において、入力論
理信号は、立上りおよび立下り端が狭い２つのパルスに
変換されている。論理信号の代わりに、これら２つのパ
ルスのレベルをシフトすることにより、レベルシフト回
路は、ごく短時間でターンオンし、それにより非常に少
ない電力を消費する。
【０００４】そのようなレベルシフト回路に関して起こ
りうる問題は誤動作である、すなわち、ノイズグリッチ
（glitch）かあるいは誤パルスの影響下での、論理入力
により要求されてない出力の発生である。セット用とリ
セット用のブランチが同一であるため、損失を出し始め
た回路が機能的になるバイアス条件下で動作している
時、過程での変動によりブランチのどちらか１つが最初
に機能を失う。予測不能に対するこのバイアス条件が、
チップの入力でノイズグリッチと結合すると、レベルシ
フト回路とチップの両方の出力が所望でない信号を発生
する。
りうる問題は誤動作である、すなわち、ノイズグリッチ
（glitch）かあるいは誤パルスの影響下での、論理入力
により要求されてない出力の発生である。セット用とリ
セット用のブランチが同一であるため、損失を出し始め
た回路が機能的になるバイアス条件下で動作している
時、過程での変動によりブランチのどちらか１つが最初
に機能を失う。予測不能に対するこのバイアス条件が、
チップの入力でノイズグリッチと結合すると、レベルシ
フト回路とチップの両方の出力が所望でない信号を発生
する。
【０００５】パワー集積回路チップの用途において、も
しセット用ブランチのみが入力グリッチに応答した場
合、その出力は「ＨＩＧＨ」のままである。これによ
り、もしチップが半ブリッジあるいはトーテムポール配
列のパワーＭＯＳＦＥＴに対するドライバとして使用さ
れた場合、駆動された半ブリッジ回路において、望まし
くない「シュートスルー（shoot-through）」状態を引
き起こす。この状態の良い例は、半ブリッジ回路の逆回
復の間にあり、ノイズグリッチがドライバ集積回路の入
力で発生するのと同時に、半ブリッジの出力が接地以下
に降下する。
しセット用ブランチのみが入力グリッチに応答した場
合、その出力は「ＨＩＧＨ」のままである。これによ
り、もしチップが半ブリッジあるいはトーテムポール配
列のパワーＭＯＳＦＥＴに対するドライバとして使用さ
れた場合、駆動された半ブリッジ回路において、望まし
くない「シュートスルー（shoot-through）」状態を引
き起こす。この状態の良い例は、半ブリッジ回路の逆回
復の間にあり、ノイズグリッチがドライバ集積回路の入
力で発生するのと同時に、半ブリッジの出力が接地以下
に降下する。
【０００６】本発明の目的は、突発的なノイズパルスに
よって誤動作をしないレベルシフト回路を提供すること
である。
よって誤動作をしないレベルシフト回路を提供すること
である。
【０００７】
【課題を解決するための手段】本発明に係るリセット優
先レベルシフト回路は、１つの電圧レベルから、異なる
電圧レベルまで論理電圧状態を変換するためのリセット
優先レベルシフト回路であって、上記レベルシフト回路
は、パワーＭＯＳＦＥＴをターンオンするための出力信
号を発生するセットレベル回路と、上記パワーＭＯＳＦ
ＥＴをターンオフするためのリセットレベル回路と、上
記リセットレベル回路に結合され、リセット信号と上記
パルス発生器への入力信号に応答する上記セットレベル
回路に結合したセットレベル信号を発生するパルス発生
器と、上記レベルシフト回路に接続され、上記セットレ
ベルシフト回路を作動させるために必要な値より低い入
力信号で、上記リセットレベル回路を作動し、上記パワ
ーＭＯＳＦＥＴをターンオフするリセット優先回路手段
とからなる。
先レベルシフト回路は、１つの電圧レベルから、異なる
電圧レベルまで論理電圧状態を変換するためのリセット
優先レベルシフト回路であって、上記レベルシフト回路
は、パワーＭＯＳＦＥＴをターンオンするための出力信
号を発生するセットレベル回路と、上記パワーＭＯＳＦ
ＥＴをターンオフするためのリセットレベル回路と、上
記リセットレベル回路に結合され、リセット信号と上記
パルス発生器への入力信号に応答する上記セットレベル
回路に結合したセットレベル信号を発生するパルス発生
器と、上記レベルシフト回路に接続され、上記セットレ
ベルシフト回路を作動させるために必要な値より低い入
力信号で、上記リセットレベル回路を作動し、上記パワ
ーＭＯＳＦＥＴをターンオフするリセット優先回路手段
とからなる。
【０００８】好ましくは、上記のリセット優先レベルシ
フト回路において、さらに、ラッチ論理回路手段は上記
セットおよびリセットレベル回路の出力に接続され、上
記ラッチ論理回路手段は、上記パワーＭＯＳＦＥＴに結
合し、上記セットおよびリセットレベル回路からのそれ
ぞれのセットおよびリセット信号に応答して、上記パワ
ーＭＯＳＦＥＴをターンオン／オフするためにゲート信
号を発生する。
フト回路において、さらに、ラッチ論理回路手段は上記
セットおよびリセットレベル回路の出力に接続され、上
記ラッチ論理回路手段は、上記パワーＭＯＳＦＥＴに結
合し、上記セットおよびリセットレベル回路からのそれ
ぞれのセットおよびリセット信号に応答して、上記パワ
ーＭＯＳＦＥＴをターンオン／オフするためにゲート信
号を発生する。
【０００９】好ましくは、上記のリセット優先レベルシ
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、それぞれの動作に対してしきい値レベル
を持ち、上記セットレベル回路の上記しきい値レベルが
上記リセットレベル回路のしきい値レベルよりも低くな
る。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、それぞれの動作に対してしきい値レベル
を持ち、上記セットレベル回路の上記しきい値レベルが
上記リセットレベル回路のしきい値レベルよりも低くな
る。
【００１０】好ましくは、上記のリセット優先レベルシ
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、それぞれの動作に対してしきい値レベル
を持ち、上記セットレベル回路の上記しきい値レベルが
上記リセットレベル回路のしきい値レベルよりも低くな
る。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、それぞれの動作に対してしきい値レベル
を持ち、上記セットレベル回路の上記しきい値レベルが
上記リセットレベル回路のしきい値レベルよりも低くな
る。
【００１１】好ましくは、上記のリセット優先レベルシ
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、上記セットおよびリセットレベル出力を
発生する電圧降下抵抗器を有し、上記リセットレベル回
路中の上記抵抗器は、上記セットレベル回路中の上記抵
抗器よりも高い抵抗値を持つ。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、上記セットおよびリセットレベル出力を
発生する電圧降下抵抗器を有し、上記リセットレベル回
路中の上記抵抗器は、上記セットレベル回路中の上記抵
抗器よりも高い抵抗値を持つ。
【００１２】好ましくは、上記のリセット優先レベルシ
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、上記セットおよびリセットレベル出力を
発生する電圧降下抵抗器を有し、上記リセットレベル回
路中の上記抵抗器は、上記セットレベル回路中の上記抵
抗器よりも高い抵抗値を持つ。
フト回路において、上記セットおよびリセットレベル回
路はそれぞれ、上記セットおよびリセットレベル出力を
発生する電圧降下抵抗器を有し、上記リセットレベル回
路中の上記抵抗器は、上記セットレベル回路中の上記抵
抗器よりも高い抵抗値を持つ。
【００１３】好ましくは、上記のリセット優先レベルシ
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
【００１４】好ましくは、上記のリセット優先レベルシ
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
【００１５】好ましくは、上記のリセット優先レベルシ
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
【００１６】好ましくは、上記のリセット優先レベルシ
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
フト回路において、上記パワーＭＯＳＦＥＴは半ブリッ
ジ回路内で接続された１組のパワーＭＯＳＦＥＴの高電
圧側のパワーＭＯＳＦＥＴであり、上記リセットレベル
回路に供給されるノイズ信号により、上記リセット優先
レベルシフト回路は、上記組のパワートランジスタを同
時にターンオンさせない。
【００１７】本発明において、高圧側ＭＯＳゲートデバ
イスのレベルシフト回路の論理回路は、回路がノイズグ
リッチの影響を受けないようにするため、リセット優先
（reset dominant）に作成される。リセット優先は、高
圧側パワーＭＯＳＦＥＴがオフにされるべき時にセット
信号が、セットの機会を防止するために発生する時の値
より広い高圧側浮遊供給オフセット電圧範囲で、リセッ
ト信号を発生することにより実現できる。リセット優先
は、リセット電圧降下抵抗器の大きさを増加するかある
いは、セットおよびリセット電圧降下抵抗器を読む回路
の入力しきい値を調整することにより実現できる。
イスのレベルシフト回路の論理回路は、回路がノイズグ
リッチの影響を受けないようにするため、リセット優先
（reset dominant）に作成される。リセット優先は、高
圧側パワーＭＯＳＦＥＴがオフにされるべき時にセット
信号が、セットの機会を防止するために発生する時の値
より広い高圧側浮遊供給オフセット電圧範囲で、リセッ
ト信号を発生することにより実現できる。リセット優先
は、リセット電圧降下抵抗器の大きさを増加するかある
いは、セットおよびリセット電圧降下抵抗器を読む回路
の入力しきい値を調整することにより実現できる。
【００１８】本発明において、従来技術のレベルシフト
回路をリセット優先に構成している。これは種々の方法
で実現できる。本発明の第１実施形態においては、リセ
ット回路内の電圧降下用抵抗器の抵抗値を、セット回路
内の抵抗器の抵抗値よりも高い値に設定している。
回路をリセット優先に構成している。これは種々の方法
で実現できる。本発明の第１実施形態においては、リセ
ット回路内の電圧降下用抵抗器の抵抗値を、セット回路
内の抵抗器の抵抗値よりも高い値に設定している。
【００１９】また別に、本発明の第２実施形態において
は、セット信号に対する浮遊論理回路の入力しきい値電
圧を、リセット信号に対する論理回路の入力しきい値電
圧よりも低い値に設定している。
は、セット信号に対する浮遊論理回路の入力しきい値電
圧を、リセット信号に対する論理回路の入力しきい値電
圧よりも低い値に設定している。
【００２０】一般的に、レベルシフト回路のリセット用
ブランチが論理動作に対しより広いバイアス範囲を有す
るように回路改変を行っている。このように、レベルシ
フト回路は、その動作範囲の端でバイアスされると、入
力信号と同一のレベルシフト信号を発生するか、あるい
はオフ状態のレベルシフト信号を発生する、しかしオン
状態の信号は発生しない。このように、新しい、リセッ
ト優先レベルシフト回路は従来技術の回路に比べ、ずっ
とさらに予測可能である。
ブランチが論理動作に対しより広いバイアス範囲を有す
るように回路改変を行っている。このように、レベルシ
フト回路は、その動作範囲の端でバイアスされると、入
力信号と同一のレベルシフト信号を発生するか、あるい
はオフ状態のレベルシフト信号を発生する、しかしオン
状態の信号は発生しない。このように、新しい、リセッ
ト優先レベルシフト回路は従来技術の回路に比べ、ずっ
とさらに予測可能である。
【００２１】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。図１は、パワーＭＯＳＦＥ
Ｔ２１、２２に対する高電圧ＭＯＳゲートドライバとし
て動作する周知のパワー集積回路２０を示す。集積回路
２０は出力ピン１−３、５−７、９−１３を有してい
る。
明の実施の形態を説明する。図１は、パワーＭＯＳＦＥ
Ｔ２１、２２に対する高電圧ＭＯＳゲートドライバとし
て動作する周知のパワー集積回路２０を示す。集積回路
２０は出力ピン１−３、５−７、９−１３を有してい
る。
【００２２】図１のピン番号の説明を以下に示す。 ピン番号 説明 １（ＬＯ） 低圧側出力電圧（ＭＯＳＦＥＴ２２の低圧側ゲートに 対する）。例えば、０から２０ボルトまで変動する。 ２（ＣＯＭ） 共通接地。 ３（ＶＣＣ） 低圧側固定供給電圧。例えば２０ボルト。 ５（ＶＳ） 高圧側浮遊供給オフセット電圧。 （例えば、６００ボルト） ６（ＶＢ） 高圧側浮遊供給絶対電圧。 （例えば、６２０ボルト） ７（ＨＯ） 高圧側出力電圧（ＭＯＳＦＥＴ２２の高圧側ゲートに 対する）。例えば、６００から６２０ボルトまで変動 する。 ９（ＶＤＤ） 論理供給電圧（２０ボルト）。 １０（ＨＩＮ）、１１（ＳＤ）、１２（ＬＩＮ） ピン１とピン７での出力電圧の所望の制御に対する低 電圧論理入力。 １３（ＶＳＳ） 論理供給接地。
【００２３】図２は、図１の集積回路２０内に含まれる
回路の機能ブロック構成図である。図２のピンは、図１
の同じピン番号のピンに対応する。図２のレベルシフト
回路の動作は、回路の種々の場所でのパルス形状を示す
図３の（Ａ）から（Ｆ）までの波形を参照することによ
り容易に理解できる。
回路の機能ブロック構成図である。図２のピンは、図１
の同じピン番号のピンに対応する。図２のレベルシフト
回路の動作は、回路の種々の場所でのパルス形状を示す
図３の（Ａ）から（Ｆ）までの波形を参照することによ
り容易に理解できる。
【００２４】一般的に、図２の構成は、単一体の高電圧
チップとして実現され、また高速、２チャネルパワーＭ
ＯＳＦＥＴあるいはＩＧＢＴドライバとして動作する。
１０番、１１番および１２番の論理入力ピンはシュミッ
トトリガ５０、５１および５２を介して、ＲＳラッチ５
５と５６に接続されている。ラッチ５５と５６は論理ゲ
ート５７と５８を介してそれぞれ、レベルシフト回路５
９と６０に接続されている。後述するようにレベルシフ
ト回路５９と６０の出力は、それぞれ７番ピンと１番ピ
ンで、高圧側制御出力と低圧側制御出力を制御する。
チップとして実現され、また高速、２チャネルパワーＭ
ＯＳＦＥＴあるいはＩＧＢＴドライバとして動作する。
１０番、１１番および１２番の論理入力ピンはシュミッ
トトリガ５０、５１および５２を介して、ＲＳラッチ５
５と５６に接続されている。ラッチ５５と５６は論理ゲ
ート５７と５８を介してそれぞれ、レベルシフト回路５
９と６０に接続されている。後述するようにレベルシフ
ト回路５９と６０の出力は、それぞれ７番ピンと１番ピ
ンで、高圧側制御出力と低圧側制御出力を制御する。
【００２５】低電圧チャネルにおいてレベルシフト回路
６０からの出力は遅延回路６１を介して論理ゲート回路
６２の１つの入力に供給される。論理ゲート６２の出力
は、出力ＭＯＳＦＥＴ６３と６４のゲート電極に接続さ
れている。後述するように、これらのトランジスタは、
１１番ピンと１２番ピンに対する論理入力により要求さ
れた時に、１番ピンでゲート電圧を発生する。
６０からの出力は遅延回路６１を介して論理ゲート回路
６２の１つの入力に供給される。論理ゲート６２の出力
は、出力ＭＯＳＦＥＴ６３と６４のゲート電極に接続さ
れている。後述するように、これらのトランジスタは、
１１番ピンと１２番ピンに対する論理入力により要求さ
れた時に、１番ピンでゲート電圧を発生する。
【００２６】図２の回路はまた電圧不足検出回路７０も
含み、該電圧不足検出回路７０は、不足電圧が３番ピン
で検出された時に、ゲート６２からの出力を無能にし
て、パワーＭＯＳＦＥＴあるいは１番ピンから作動され
るＩＧＢＴをターンオンさせないようにしている。
含み、該電圧不足検出回路７０は、不足電圧が３番ピン
で検出された時に、ゲート６２からの出力を無能にし
て、パワーＭＯＳＦＥＴあるいは１番ピンから作動され
るＩＧＢＴをターンオンさせないようにしている。
【００２７】回路の高電圧チャネルに対するレベルシフ
ト回路５９の１つの入力端は、パルス発生器８０に接続
されている。電圧不足検出回路は７０も、パルス発生器
８０に接続されて、３番ピンでの電圧不足状態の検出に
応じて高電圧出力チャネルをターンオフする。
ト回路５９の１つの入力端は、パルス発生器８０に接続
されている。電圧不足検出回路は７０も、パルス発生器
８０に接続されて、３番ピンでの電圧不足状態の検出に
応じて高電圧出力チャネルをターンオフする。
【００２８】図３のドライバは本質的に、１０番、１１
番および１２番ピンでの論理入力信号を、位相が対応し
た低インピーダンス出力に変換する。１番の低圧側チャ
ネル出力ピンは、３番ピンで固定されたレールを基準に
し、７番の高圧側チャネル出力ピンは、６００ボルトま
でのオフセット容量を持ち、６番ピンで浮遊レールを基
準にしている。
番および１２番ピンでの論理入力信号を、位相が対応し
た低インピーダンス出力に変換する。１番の低圧側チャ
ネル出力ピンは、３番ピンで固定されたレールを基準に
し、７番の高圧側チャネル出力ピンは、６００ボルトま
でのオフセット容量を持ち、６番ピンで浮遊レールを基
準にしている。
【００２９】高圧側チャネルに対して、図３の（Ａ）の
入力ＨＩＮの立上り端と立下り端によりそれぞれトリガ
された、狭いオンとオフパルスがパルス発生器８０から
発生される。図３の（Ｂ）、（Ｃ）に示したそれぞれの
パルスは、浮遊レールをオフにするＲＳラッチ９４をセ
ットまたはリセットする別々の高電圧レベルトランジス
タ８１と８２を駆動するために使用される。次に、図３
の（Ｆ）に示したＲＳラッチ９４の出力は、ＭＯＳＦＥ
Ｔ１００と１０１をターンオンとターンオフするために
使用される。このように、「ＨＩＧＨ」信号がＲＳラッ
チ９４の入力Ｒに供給されると、７番ピンの出力はター
ンオフされる。もし、「ＨＩＧＨ」信号がＲＳラッチ９
４の入力／Ｓ（Ｓの反転信号）に供給されると、７番ピ
ンの出力はターンオンされる。
入力ＨＩＮの立上り端と立下り端によりそれぞれトリガ
された、狭いオンとオフパルスがパルス発生器８０から
発生される。図３の（Ｂ）、（Ｃ）に示したそれぞれの
パルスは、浮遊レールをオフにするＲＳラッチ９４をセ
ットまたはリセットする別々の高電圧レベルトランジス
タ８１と８２を駆動するために使用される。次に、図３
の（Ｆ）に示したＲＳラッチ９４の出力は、ＭＯＳＦＥ
Ｔ１００と１０１をターンオンとターンオフするために
使用される。このように、「ＨＩＧＨ」信号がＲＳラッ
チ９４の入力Ｒに供給されると、７番ピンの出力はター
ンオフされる。もし、「ＨＩＧＨ」信号がＲＳラッチ９
４の入力／Ｓ（Ｓの反転信号）に供給されると、７番ピ
ンの出力はターンオンされる。
【００３０】ＭＯＳＦＥＴ８１と８２のソースが共通レ
ールに接続されており、それらのドレインはそれぞれ抵
抗器９０と９１に接続されている。ＭＯＳＦＥＴの使用
は任意であり、回路はバイポーラレベルシフトトランジ
スタによってもまた実現できる。
ールに接続されており、それらのドレインはそれぞれ抵
抗器９０と９１に接続されている。ＭＯＳＦＥＴの使用
は任意であり、回路はバイポーラレベルシフトトランジ
スタによってもまた実現できる。
【００３１】通常の動作の間、パルス発生器８０からの
ＭＯＳＦＥＴ８１と８２へのパルスを供給すると、ＭＯ
ＳＦＥＴ８１と８２とそれぞれの抵抗器９０と９１の間
のノードにおいて、出力電圧パルスＶsetとＶrstが発生
する。パルスＶsetとＶrstはそれぞれ、図３の（Ｄ）、
（Ｅ）で示される波形を持つ。このように、１０番ピン
での接地基準ＨＩＮ信号のレベルシフトは、浮遊レール
を基準とした信号を移送することによりなされる。各高
電圧レベルシフトトランジスタ８１と８２は、各セット
あるいはリセット事象（電力の浪費が最小になる）で、
短いオンあるいはオフパルスの持続期間のみに、ターン
オンされるから、電力消費が最少限におさえられる。
ＭＯＳＦＥＴ８１と８２へのパルスを供給すると、ＭＯ
ＳＦＥＴ８１と８２とそれぞれの抵抗器９０と９１の間
のノードにおいて、出力電圧パルスＶsetとＶrstが発生
する。パルスＶsetとＶrstはそれぞれ、図３の（Ｄ）、
（Ｅ）で示される波形を持つ。このように、１０番ピン
での接地基準ＨＩＮ信号のレベルシフトは、浮遊レール
を基準とした信号を移送することによりなされる。各高
電圧レベルシフトトランジスタ８１と８２は、各セット
あるいはリセット事象（電力の浪費が最小になる）で、
短いオンあるいはオフパルスの持続期間のみに、ターン
オンされるから、電力消費が最少限におさえられる。
【００３２】高電圧レベルシフト回路は、５番ピンの電
位が、５ボルト以上で２番ピンの電圧より大きい６００
ボルトまで変動する時でさえ、正常に機能するよう設計
される。５番ピンの負変動が、図１に示されるタイプの
回路において出力フリーホイールダイオードの再循環期
間の間に起こりうる。
位が、５ボルト以上で２番ピンの電圧より大きい６００
ボルトまで変動する時でさえ、正常に機能するよう設計
される。５番ピンの負変動が、図１に示されるタイプの
回路において出力フリーホイールダイオードの再循環期
間の間に起こりうる。
【００３３】今までに述べてきたレベルシフト回路に
は、信号が１０番ピンに送信され、ＶＢとＶＳが保持さ
れ、レベルシフト回路がまさにその機能を失いかけてい
る時に、７番ピンでの信号が予測不可能になるという問
題がある。レベルシフト回路の２つの同一のブランチで
構成されているが、図２のＲＰＵＲとＲＰＵＳは同じ値
を持ち、それ故、図３のＶds,SETおよびＶds,RESETパル
スもまた同じ高さを持つ。ＶＳとＶＢが降下すると、レ
ベルシフト回路はやがてその機能を失う。なぜならば、
図３の（Ｄ）、（Ｅ）で示されたパルスＶset、Ｖrstが
減少し、図２のパルスフィルタ回路９３がもはやそれら
のパルスを読めなくなるからである。処理の変動に対し
て、ＲＰＵＳかＲＰＵＲのどちらか一方が、チップ毎に
ランダムに他方よりも大きくなる。従って、ＶＢが降下
しＣＯＭ電位に近づくと、２つのレベルシフト回路ブラ
ンチの１つが、より広いバイアス範囲で動作するように
なる。セット回路の動作範囲がより広いチップにおい
て、セット回路のみ動作可能であるようにＶＳとＶＢが
保持されている間に、１０番ピンに送信されるパルス信
号で、７番ピンが恒久的にオン状態になる。同様に、リ
セット回路の動作範囲がより広いチップにおいて、リセ
ット回路のみ動作可能となるようにＶＳとＶＢが保持さ
れている間に１０番ピンに供給されるパルス信号で、７
番ピンが恒久的にオフ状態になる。
は、信号が１０番ピンに送信され、ＶＢとＶＳが保持さ
れ、レベルシフト回路がまさにその機能を失いかけてい
る時に、７番ピンでの信号が予測不可能になるという問
題がある。レベルシフト回路の２つの同一のブランチで
構成されているが、図２のＲＰＵＲとＲＰＵＳは同じ値
を持ち、それ故、図３のＶds,SETおよびＶds,RESETパル
スもまた同じ高さを持つ。ＶＳとＶＢが降下すると、レ
ベルシフト回路はやがてその機能を失う。なぜならば、
図３の（Ｄ）、（Ｅ）で示されたパルスＶset、Ｖrstが
減少し、図２のパルスフィルタ回路９３がもはやそれら
のパルスを読めなくなるからである。処理の変動に対し
て、ＲＰＵＳかＲＰＵＲのどちらか一方が、チップ毎に
ランダムに他方よりも大きくなる。従って、ＶＢが降下
しＣＯＭ電位に近づくと、２つのレベルシフト回路ブラ
ンチの１つが、より広いバイアス範囲で動作するように
なる。セット回路の動作範囲がより広いチップにおい
て、セット回路のみ動作可能であるようにＶＳとＶＢが
保持されている間に、１０番ピンに送信されるパルス信
号で、７番ピンが恒久的にオン状態になる。同様に、リ
セット回路の動作範囲がより広いチップにおいて、リセ
ット回路のみ動作可能となるようにＶＳとＶＢが保持さ
れている間に１０番ピンに供給されるパルス信号で、７
番ピンが恒久的にオフ状態になる。
【００３４】この不確実性は、図１と図２で示されたパ
ワー集積回路の場合には問題となる。セットブランチが
より広い動作範囲を持つ場合には、１０番ピンが突然に
「ＨＩＧＨ」に変化する可能性がある。すなわち、図１
において、もし、ＶＳピンが接地以下に降下する再循環
期間の間に、ノイズパルスが１０番ピンで生成された場
合、７番ピンはターンオンされ保持されうる。これは確
実に、図１の両方のパワーＭＯＳＦＥＴが同時にターン
オンする「シュートスルー」状態をもたらすことにな
り、これは好ましくない状況である。
ワー集積回路の場合には問題となる。セットブランチが
より広い動作範囲を持つ場合には、１０番ピンが突然に
「ＨＩＧＨ」に変化する可能性がある。すなわち、図１
において、もし、ＶＳピンが接地以下に降下する再循環
期間の間に、ノイズパルスが１０番ピンで生成された場
合、７番ピンはターンオンされ保持されうる。これは確
実に、図１の両方のパワーＭＯＳＦＥＴが同時にターン
オンする「シュートスルー」状態をもたらすことにな
り、これは好ましくない状況である。
【００３５】本発明において、抵抗器９１（ＲＰＵＲ）
は、レベルシフト回路をリセット優先にするために抵抗
器９０（ＲＰＵＳ）よりも大きくしている。これによ
り、図３のＶds，resetがＶds，setよりも高い振幅を持
ち、レベルシフト回路のリセットブランチの動作範囲が
セットブランチよりも広くなるようにすることができ
る。例として、抵抗器９０は１３００オームで、要する
に１１５０から１４５０オームの範囲にあってもよい。
抵抗器９１は１８００オームで、要するに１６００から
２０００オームの範囲にあってもよい。好ましくは、抵
抗器９１は抵抗器９０よりも約３０％高い。
は、レベルシフト回路をリセット優先にするために抵抗
器９０（ＲＰＵＳ）よりも大きくしている。これによ
り、図３のＶds，resetがＶds，setよりも高い振幅を持
ち、レベルシフト回路のリセットブランチの動作範囲が
セットブランチよりも広くなるようにすることができ
る。例として、抵抗器９０は１３００オームで、要する
に１１５０から１４５０オームの範囲にあってもよい。
抵抗器９１は１８００オームで、要するに１６００から
２０００オームの範囲にあってもよい。好ましくは、抵
抗器９１は抵抗器９０よりも約３０％高い。
【００３６】このように改変すると、レベルシフト回路
は、ＶＳが接地以下に下降しＶＢがそれに追従すると、
以下の予測可能な方法で動作する。図２において、Ｖd
s，resetとＶds，setがパルスフィルタ回路９３により
読み込まれると、入力−出力論理が適当に機能する。Ｖ
ＳとＶＢがさらに降下し、パルスフィルタ回路９３がＶ
ds，resetのみを読み出しできる時、７番ピンは「ＬＯ
Ｗ」にとどまる。ＶＳとＶＢがさらに降下しても、Ｖd
s，setとＶds，resetのどちらも回路９１による読み出
しが不可能な時は、７番ピンは「ＬＯＷ」のままであ
る。レベルシフト回路のこの予測可能な動作により、図
１の回路において「シュートスルー」状態は起こらな
い。リセット優先は、他の方法によってもまた実現でき
る、すなわち、図２のパルスフィルタ９３に対するセッ
トとリセット入力しきい値レベルを調整することにより
できる。
は、ＶＳが接地以下に下降しＶＢがそれに追従すると、
以下の予測可能な方法で動作する。図２において、Ｖd
s，resetとＶds，setがパルスフィルタ回路９３により
読み込まれると、入力−出力論理が適当に機能する。Ｖ
ＳとＶＢがさらに降下し、パルスフィルタ回路９３がＶ
ds，resetのみを読み出しできる時、７番ピンは「ＬＯ
Ｗ」にとどまる。ＶＳとＶＢがさらに降下しても、Ｖd
s，setとＶds，resetのどちらも回路９１による読み出
しが不可能な時は、７番ピンは「ＬＯＷ」のままであ
る。レベルシフト回路のこの予測可能な動作により、図
１の回路において「シュートスルー」状態は起こらな
い。リセット優先は、他の方法によってもまた実現でき
る、すなわち、図２のパルスフィルタ９３に対するセッ
トとリセット入力しきい値レベルを調整することにより
できる。
【００３７】高電圧から低電圧へレベルシフトされた時
もまた、本発明は実現できる。その場合、レベルシフト
トランジスタは、ＰチャネルＭＯＳＦＥＴかＰＮＰトラ
ンジスタになり、プルアップ抵抗器９０はプルダウン抵
抗器か他の電流降下タイプのものになる。リセット優先
は、図示したようにレベルシフトアップ回路により実現
されうる。
もまた、本発明は実現できる。その場合、レベルシフト
トランジスタは、ＰチャネルＭＯＳＦＥＴかＰＮＰトラ
ンジスタになり、プルアップ抵抗器９０はプルダウン抵
抗器か他の電流降下タイプのものになる。リセット優先
は、図示したようにレベルシフトアップ回路により実現
されうる。
【００３８】本発明は特定の実施の形態に関して説明さ
れてきたが、当業者にとって、他の多くの変形例や改変
や他の利用は明らかである。それ故、好ましくは、本発
明は、ここでの特定の開示により制限されるものではな
く、付属の請求項によりのみ制限される。
れてきたが、当業者にとって、他の多くの変形例や改変
や他の利用は明らかである。それ故、好ましくは、本発
明は、ここでの特定の開示により制限されるものではな
く、付属の請求項によりのみ制限される。
【図１】 １対のパワーＭＯＳＦＥＴを駆動する、公知
のＩＲ２１１２パワー集積回路の概略図。
のＩＲ２１１２パワー集積回路の概略図。
【図２】 図１のパワー集積回路の機能ブロック構成図
であり、また部分的に、高電圧レベルシフト回路におけ
るリセット抵抗器の抵抗値がセット抵抗器の抵抗値より
も大きいリセット優先回路である本発明を示す。
であり、また部分的に、高電圧レベルシフト回路におけ
るリセット抵抗器の抵抗値がセット抵抗器の抵抗値より
も大きいリセット優先回路である本発明を示す。
【図３】 図２の異なる場所での電圧のタイムチャー
ト。
ト。
２０ 従来技術のパワー集積回路、２１，２２ パワー
ＭＯＳＦＥＴ、５０，５１，５２ シュミットトリガ、
５５，５６ ラッチ回路、５７，５８ 論理ゲート、５
９、６０ ＶＤＤ／ＶＣＣレベルシフト回路、６１ 遅
延回路、６２ 論理ゲート、６３，６４，１００，１０
１ ＭＯＳＦＥＴ、７０，１０２ 不足電圧検出回路、
８０ パルス発生器、８１、８２ ＭＯＳＦＥＴ（高電
圧レベルシフトトランジスタ）、９０，９１抵抗器、９
３ パルスフィルタ、９４ ＲＳラッチ。
ＭＯＳＦＥＴ、５０，５１，５２ シュミットトリガ、
５５，５６ ラッチ回路、５７，５８ 論理ゲート、５
９、６０ ＶＤＤ／ＶＣＣレベルシフト回路、６１ 遅
延回路、６２ 論理ゲート、６３，６４，１００，１０
１ ＭＯＳＦＥＴ、７０，１０２ 不足電圧検出回路、
８０ パルス発生器、８１、８２ ＭＯＳＦＥＴ（高電
圧レベルシフトトランジスタ）、９０，９１抵抗器、９
３ パルスフィルタ、９４ ＲＳラッチ。
フロントページの続き (72)発明者 チョンウック・クリス・チョイ アメリカ合衆国90278カリフォルニア州レ ドンド・ビーチ、バンダービルト・レイン 2622番
Claims (10)
- 【請求項１】 １つの電圧レベルから、異なる電圧レベ
ルまで論理電圧状態を変換するためのリセット優先レベ
ルシフト回路であって、 上記レベルシフト回路は、パワーＭＯＳＦＥＴをターン
オンするための出力信号を発生するセットレベル回路
と、上記パワーＭＯＳＦＥＴをターンオフするためのリ
セットレベル回路と、 上記リセットレベル回路に結合され、リセット信号と上
記パルス発生器への入力信号に応答する上記セットレベ
ル回路に結合したセットレベル信号を発生するパルス発
生器と、 上記レベルシフト回路に接続され、上記セットレベルシ
フト回路を作動させるために必要な値より低い入力信号
で、上記リセットレベル回路を作動し、上記パワーＭＯ
ＳＦＥＴをターンオフするリセット優先回路手段とから
なるリセット優先レベルシフト回路。 - 【請求項２】 請求項１に記載の回路において、さら
に、ラッチ論理回路手段は上記セットおよびリセットレ
ベル回路の出力に接続され、上記ラッチ論理回路手段
は、上記パワーＭＯＳＦＥＴに結合し、上記セットおよ
びリセットレベル回路からのそれぞれのセットおよびリ
セット信号に応答して、上記パワーＭＯＳＦＥＴをター
ンオン／オフするためにゲート信号を発生することから
なるリセット優先レベルシフト回路。 - 【請求項３】 請求項１に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、それぞれの
動作に対してしきい値レベルを持ち、上記セットレベル
回路の上記しきい値レベルが上記リセットレベル回路の
しきい値レベルよりも低くなることからなるリセット優
先レベルシフト回路。 - 【請求項４】 請求項２に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、それぞれの
動作に対してしきい値レベルを持ち、上記セットレベル
回路の上記しきい値レベルが上記リセットレベル回路の
しきい値レベルよりも低くなることからなるリセット優
先レベルシフト回路。 - 【請求項５】 請求項１に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、上記セット
およびリセットレベル出力を発生する電圧降下抵抗器を
有し、上記リセットレベル回路中の上記抵抗器は、上記
セットレベル回路中の上記抵抗器よりも高い抵抗値を持
つことからなるリセット優先レベルシフト回路。 - 【請求項６】 請求項２に記載の回路において、上記セ
ットおよびリセットレベル回路はそれぞれ、上記セット
およびリセットレベル出力を発生する電圧降下抵抗器を
有し、上記リセットレベル回路中の上記抵抗器は、上記
セットレベル回路中の上記抵抗器よりも高い抵抗値を持
つことからなるリセット優先レベルシフト回路。 - 【請求項７】 請求項１に記載の回路において、上記パ
ワーＭＯＳＦＥＴは半ブリッジ回路ないで接続された１
組のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥ
Ｔであり、上記リセットレベル回路に供給されるノイズ
信号により、上記リセット優先レベルシフト回路は、上
記組のパワートランジスタの同時のターンオンを阻止す
ることからなるリセット優先レベルシフト回路。 - 【請求項８】 請求項２に記載の回路において、上記パ
ワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１組
のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴ
であり、上記リセットレベル回路に供給されるノイズ信
号により、上記リセット優先レベルシフト回路は、上記
組のパワートランジスタを同時にターンオンさせないこ
とからなるリセット優先レベルシフト回路。 - 【請求項９】 請求項３に記載の回路において、上記パ
ワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１組
のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥＴ
であり、上記リセットレベル回路に供給されるノイズ信
号により、上記リセット優先レベルシフト回路は、上記
組のパワートランジスタを同時にターンオンさせないこ
とからなるリセット優先レベルシフト回路。 - 【請求項１０】 請求項５に記載の回路において、上記
パワーＭＯＳＦＥＴは半ブリッジ回路内で接続された１
組のパワーＭＯＳＦＥＴの高電圧側のパワーＭＯＳＦＥ
Ｔであり、上記リセットレベル回路に供給されるノイズ
信号により、上記リセット優先レベルシフト回路は、上
記組のパワートランジスタを同時にターンオンさせない
ことからなるリセット優先レベルシフト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/273,695 US5514981A (en) | 1994-07-12 | 1994-07-12 | Reset dominant level-shift circuit for noise immunity |
| US273695 | 2002-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865143A true JPH0865143A (ja) | 1996-03-08 |
| JP3618829B2 JP3618829B2 (ja) | 2005-02-09 |
Family
ID=23045023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17474495A Expired - Lifetime JP3618829B2 (ja) | 1994-07-12 | 1995-07-11 | ノイズの影響を受けないリセット優先レベルシフト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5514981A (ja) |
| JP (1) | JP3618829B2 (ja) |
| DE (1) | DE19525237A1 (ja) |
| GB (1) | GB2291294B (ja) |
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| US7999602B2 (en) | 2008-09-24 | 2011-08-16 | Sanken Electric Co., Ltd. | Switching control circuit |
| US9350352B2 (en) | 2009-11-19 | 2016-05-24 | Sanken Electric Co., Ltd. | Level shift circuit and switching power source apparatus |
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