JP5158620B2 - 集積回路装置及び電子機器 - Google Patents
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Description
図1に本実施形態の集積回路装置、プリドライバの配置構成例を示す。図1において、集積回路装置の第1の辺SD1に沿った方向が第1の方向D1になっており、第1の方向に直交する方向が第2の方向D2になっている。また第1の方向D1の反対方向が第3の方向D3になっており、第2の方向D2の反対方向が第4の方向D4になっている。なお図1では、D1方向が右方向、D3方向が左方向になっているが、D1方向が左方向で、D3方向が右方向であってもよい。またD2方向が下方向、D4方向が上方向になっているが、D2方向が上方向で、D4方向が下方向であってもよい。
図3のN型トランジスタTN1は図4に示すような並列接続された複数のユニットトランジスタTNU1〜TNU5で構成でき、P型トランジスタTP1は並列接続された複数のユニットトランジスタTPU1〜TPU5により構成できる。N型トランジスタTN2、P型トランジスタTP2も同様である。
後述する無接点電力伝送システムでは、図7に示すように1次コイルL1とコンデンサC1、C2により共振回路(直列共振回路)が構成される。このため、1次コイルL1の一端を駆動するための外部ドライバDR1(第1の送電ドライバ)と、L1の他端を駆動するための外部ドライバDR2(第2の送電ドライバ)が必要になる。具体的には、外部ドライバDR1の出力と1次コイルL1の一端との間にコンデンサC1が設けられ、外部ドライバDR2の出力と1次コイルL1の他端との間にコンデンサC2が設けられる。なお、共振回路の構成は図7に限定されず、例えばコンデンサC1、C2のいずれか一方を省略してもよい。
以上では集積回路装置の駆動対象が、無接点電力伝送システム等に用いられる外部ドライバ(送電ドライバ)である場合について説明したが、本実施形態の駆動対象はこれに限定されない。駆動対象は、例えば無接点電力伝送システム以外のシステムに用いられるドライバであってもよいし、他の外部デバイスであってもよい。
図10(A)に本実施形態の集積回路装置が用いられる電子機器の例を示す。これらの電子機器では無接点の電力伝送が可能になっている。
図11に送電装置10、受電装置40の構成例を示す。図10(A)の充電器500などの送電側の電子機器は、少なくとも図11の送電装置10を含む。また携帯電話機510などの受電側の電子機器は、少なくとも受電装置40と負荷90(本負荷)を含む。そして図11の構成により、1次コイルL1と2次コイルL2を電磁的に結合させて送電装置10から受電装置40に対して電力を伝送し、受電装置40の電圧出力ノードNB7から負荷90に対して電力(電圧VOUT)を供給する無接点電力伝送(非接触電力伝送)システムが実現される。
図13に、図11の送電制御装置20を実現する集積回路装置の詳細なレイアウト例を示す。
PTN1、PTN2 N型パワーMOSトランジスタ、
PTP1、PTP2 P型パワーMOSトランジスタ、
PVSS1、PDN1、PDP1、PVDD1 パッド、
PVSS2、PDN2、PDP2、PVDD2 パッド、
CL1〜CL4、CL5〜CL8 接続線、VSL1、VSL2 低電位側電源線、
VDL1、VDL2 高電位側電源線、ESDR1、ESDR2 静電気保護領域、
GN1〜GN5、GP1〜GP5 ゲート制御信号、
L1 1次コイル、L2 2次コイル、
10 送電装置、12 送電部、14 電圧検出回路、16 表示部、
20 送電制御装置、22 制御回路(送電側)、24 発振回路、
26 ドライバ制御回路、28 波形検出回路、30 デジタル電源調整回路、
32 アナログ電源調整回路、38 温度検出回路、39 リセット回路、
40 受電装置、42 受電部、43 整流回路、46 負荷変調部、
48 給電制御部、50 受電制御装置、52 制御回路(受電側)、
54 出力保証回路、56 位置検出回路、58 発振回路、60 周波数検出回路、
62 満充電検出回路、70 デジタル電源調整回路、72 アナログ電源調整回路、
74 リセット回路、90 負荷、92 充電制御装置、94 バッテリ、
100、104 N型用ゲート制御回路、102、106 P型用ゲート制御回路、
110 制御ロジック回路、120 アナログ回路
Claims (13)
- N型パワーMOSトランジスタ及びP型パワーMOSトランジスタにより構成される外部ドライバの前記N型パワーMOSトランジスタを駆動する第1のプリドライバと、
前記外部ドライバの前記P型パワーMOSトランジスタを駆動する第2のプリドライバと、
前記第1のプリドライバを構成する第1のN型トランジスタのソース及び前記第2のプリドライバを構成する第2のN型トランジスタのソースに接続され、前記第1のプリドライバ、前記第2のプリドライバに低電位側電源を供給するための低電位側電源パッドと、
前記第1のプリドライバの出力信号を出力するための第1の出力パッドと、
前記第2のプリドライバの出力信号を出力するための第2の出力パッドと、
前記第1のプリドライバを構成する第1のP型トランジスタのソース及び前記第2のプリドライバを構成する第2のP型トランジスタのソースに接続され、前記第1のプリドライバ、前記第2のプリドライバに高電位側電源を供給するための高電位側電源パッドとを含み、
前記低電位側電源パッド、前記第1の出力パッド、前記第2の出力パッド、前記高電位側電源パッドは、第1の方向に沿って配置され、
前記第1のプリドライバは、
前記第1の方向に直交する方向を第2の方向とした場合に、前記低電位側電源パッド及び前記第1の出力パッドの前記第2の方向側に配置され、
前記第2のプリドライバは、
前記第2の出力パッド及び前記高電位側電源パッドの前記第2の方向側に配置され、
前記低電位側電源パッドから前記第1のプリドライバの前記第1のN型トランジスタまでの配線の寄生抵抗は、
前記低電位側電源パッドから前記第2のプリドライバの前記第2のN型トランジスタまでの配線の寄生抵抗より小さく、且つ前記高電位側電源パッドから前記第1のプリドライバの前記第1のP型トランジスタまでの配線の寄生抵抗よりも小さく、
前記高電位側電源パッドから前記第2のプリドライバの前記第2のP型トランジスタまでの配線の寄生抵抗は、
前記高電位側電源パッドから前記第1のプリドライバの前記第1のP型トランジスタまでの配線の寄生抵抗より小さく、且つ前記低電位側電源パッドから前記第2のプリドライバの前記第2のN型トランジスタまでの配線の寄生抵抗よりも小さく、
前記低電位側電源パッドは、
前記外部ドライバの前記N型パワーMOSトランジスタのソースに供給される低電位側電源と同じ電源が供給されるパッドであり、
前記高電位側電源パッドは、
前記外部ドライバの前記P型パワーMOSトランジスタのソースに供給される高電位側電源と同じ電源が供給されるパッドであることを特徴とする集積回路装置。 - 請求項1において、
前記第1のプリドライバ、前記第2のプリドライバに低電位側電源を供給するための低電位側電源線が、前記第1のプリドライバ、前記第2のプリドライバの配置領域において前記第1の方向に沿って配線され、
前記低電位側電源パッドと前記低電位側電源線を接続するための第1の接続線が、前記低電位側電源パッドから前記第1のプリドライバの低電位側電源接続ノードに対して前記第2の方向に沿って配線され、
前記第1のプリドライバの出力に接続される第1の出力線が、前記第1のプリドライバの配置領域において前記第1の方向に沿って配線され、
前記第1の出力パッドと前記第1の出力線を接続するための第2の接続線が、前記第1の出力パッドから前記第1のプリドライバの出力接続ノードに対して前記第2の方向に沿って配線され、
前記第2のプリドライバの出力に接続される第2の出力線が、前記第2のプリドライバの配置領域において前記第1の方向に沿って配線され、
前記第2の出力パッドと前記第2の出力線を接続するための第3の接続線が、前記第2の出力パッドから前記第2のプリドライバの出力接続ノードに対して前記第2の方向に沿って配線され、
前記第1のプリドライバ、前記第2のプリドライバに高電位側電源を供給するための高電位側電源線が、前記第1のプリドライバ、前記第2のプリドライバの配置領域において前記第1の方向に沿って配線され、
前記高電位側電源パッドと前記高電位側電源線を接続するための第4の接続線が、前記高電位側電源パッドから前記第2のプリドライバの高電位側電源線接続ノードに対して前記第2の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項1又は2において、
前記第1のプリドライバ、前記第2のプリドライバの低電位側電源線及び高電位側電源線は、集積回路装置の他の回路の低電位側電源線及び高電位側電源線と分離されて配線されることを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記低電位側電源パッド、前記第1の出力パッド、前記第2の出力パッド及び前記高電位側電源パッドと、前記第1のプリドライバ、前記第2のプリドライバとの間には、プリドライバ用の静電気保護素子が配置される静電気保護領域が設けられ、
前記低電位側電源パッドに接続されると共に前記プリドライバ用の静電気保護素子に低電位側電源を供給するための静電気用の低電位側電源線が、前記静電気保護領域において前記第1の方向に沿って配線され、
前記高電位側電源パッドに接続されると共に前記プリドライバ用の静電気保護素子に高電位側電源を供給するための静電気用の高電位側電源線が、前記静電気保護領域において前記第1の方向に沿って配線され、
前記静電気用の低電位側電源線及び高電位側電源線が、他の回路の静電気用の低電位側電源線及び高電位側電源線と分離されて配線されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記第1のプリドライバの配置領域では、前記第1のプリドライバを構成する前記第1のP型トランジスタと前記第1のN型トランジスタとが前記第2の方向に沿って配置され、
前記第2のプリドライバの配置領域では、前記第2のプリドライバを構成する前記第2のP型トランジスタと前記第2のN型トランジスタとが前記第2の方向に沿って配置されることを特徴とする集積回路装置。 - 請求項5において、
前記第1のN型トランジスタ、前記第1のP型トランジスタ、前記第2のN型トランジスタ、前記第2のP型トランジスタの各々は、並列接続された複数のユニットトランジスタにより構成され、
その各々が前記第1のN型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第1のN型用ゲート制御回路と、
その各々が前記第1のP型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第1のP型用ゲート制御回路と、
その各々が前記第2のN型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第2のN型用ゲート制御回路と、
その各々が前記第2のP型トランジスタを構成する複数のユニットトランジスタのゲートの各々に入力される複数のゲート制御信号を出力する第2のP型用ゲート制御回路とを含むことを特徴とする集積回路装置。 - 請求項6において、
前記第1のN型用ゲート制御回路は、
前記第1のN型トランジスタをオンにする場合には、前記第1のN型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第1のN型トランジスタをオフにする場合には、前記第1のN型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
前記第1のP型用ゲート制御回路は、
前記第1のP型トランジスタをオンにする場合には、前記第1のP型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第1のP型トランジスタをオフにする場合には、前記第1のP型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
前記第2のN型用ゲート制御回路は、
前記第2のN型トランジスタをオンにする場合には、前記第2のN型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第2のN型トランジスタをオフにする場合には、前記第2のN型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力し、
前記第2のP型用ゲート制御回路は、
前記第2のP型トランジスタをオンにする場合には、前記第2のP型トランジスタを構成する複数のユニットトランジスタを異なるタイミングでオンにし、前記第2のP型トランジスタをオフにする場合には、前記第2のP型トランジスタを構成する複数のユニットトランジスタを同じタイミングでオフにするゲート制御信号を出力することを特徴とする集積回路装置。 - 請求項6又は7において、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1のN型トランジスタ及び前記第1のP型トランジスタを構成するユニットトランジスタの前記第2の方向側に、前記第1のN型用ゲート制御回路、前記第1のP型用ゲート制御回路の一方が配置され、前記第1のN型トランジスタ及び前記第1のP型トランジスタを構成するユニットトランジスタの前記第4の方向側に、前記第1のN型用ゲート制御回路、前記第1のP型用ゲート制御回路の他方が配置され、
前記第2のN型トランジスタ及び前記第2のP型トランジスタを構成するユニットトランジスタの前記第2の方向側に、前記第2のN型用ゲート制御回路、前記第2のP型用ゲート制御回路の一方が配置され、前記第2のN型トランジスタ及び前記第2のP型トランジスタを構成するユニットトランジスタの前記第4の方向側に、前記第2のN型用ゲート制御回路、前記第2のP型用ゲート制御回路の他方が配置されることを特徴とする集積回路装置。 - 請求項1乃至8のいずれかにおいて、
前記低電位側電源パッドの前記第1の方向側に前記第1の出力パッドが配置され、前記第1の出力パッドの前記第1の方向側に前記第2の出力パッドが配置され、前記第2の出力パッドの前記第1の方向側に前記高電位側電源パッドが配置され、
前記第1のプリドライバは、
前記第1の方向の反対方向を第3の方向とした場合に、前記低電位側電源パッド及び前記第1の出力パッドの前記第2の方向側であって前記第2のプリドライバの前記第3の方向側に配置され、
前記第2のプリドライバは、
前記第2の出力パッド及び前記高電位側電源パッドの前記第2の方向側であって前記第1のプリドライバの前記第1の方向側に配置されることを特徴とする集積回路装置。 - 請求項1乃至9のいずれかにおいて、
第2のN型パワーMOSトランジスタ及び第2のP型パワーMOSトランジスタにより構成される第2の外部ドライバの前記第2のN型パワーMOSトランジスタを駆動する第3のプリドライバと、
前記第2の外部ドライバの前記第2のP型パワーMOSトランジスタを駆動する第4のプリドライバを含み、
集積回路装置の前記第1の方向に沿った辺を第1の辺とし、集積回路装置の前記第2の方向に沿った辺を第2の辺とした場合に、
前記第1のプリドライバ、前記第2のプリドライバは、集積回路装置の前記第1の辺に沿って配置され、
前記第3のプリドライバ、前記第4のプリドライバは、集積回路装置の前記第2の辺に沿って配置されることを特徴とする集積回路装置。 - 請求項10において、
前記第1のプリドライバ、前記第2のプリドライバの前記第2の方向側であって、前記第3のプリドライバ、前記第4のプリドライバの前記第1の方向側に、前記第1のプリドライバ、前記第2のプリドライバ、前記第3のプリドライバ、前記第4のプリドライバを制御するための制御ロジック回路が配置されることを特徴とする集積回路装置。 - N型パワーMOSトランジスタ及びP型パワーMOSトランジスタにより構成される外部ドライバの前記N型パワーMOSトランジスタを駆動する第1のプリドライバと、
前記外部ドライバの前記P型パワーMOSトランジスタを駆動する第2のプリドライバと、
前記第1のプリドライバを構成する第1のN型トランジスタのソース及び前記第2のプリドライバを構成する第2のN型トランジスタのソースに接続され、前記第1のプリドライバ、前記第2のプリドライバに低電位側電源を供給するための低電位側電源パッドと、
前記第1のプリドライバの出力信号を出力するための第1の出力パッドと、
前記第2のプリドライバの出力信号を出力するための第2の出力パッドと、
前記第1のプリドライバを構成する第1のP型トランジスタのソース及び前記第2のプリドライバを構成する第2のP型トランジスタのソースに接続され、前記第1のプリドライバ、前記第2のプリドライバに高電位側電源を供給するための高電位側電源パッドとを含み、
前記低電位側電源パッドから前記第1のプリドライバの前記第1のN型トランジスタまでの配線の寄生抵抗は、
前記低電位側電源パッドから前記第2のプリドライバの前記第2のN型トランジスタまでの配線の寄生抵抗より小さく、且つ前記高電位側電源パッドから前記第1のプリドライバの前記第1のP型トランジスタまでの配線の寄生抵抗よりも小さく、
前記高電位側電源パッドから前記第2のプリドライバの前記第2のP型トランジスタまでの配線の寄生抵抗は、
前記高電位側電源パッドから前記第1のプリドライバの前記第1のP型トランジスタまでの配線の寄生抵抗より小さく、且つ前記低電位側電源パッドから前記第2のプリドライバの前記第2のN型トランジスタまでの配線の寄生抵抗よりも小さく、
前記低電位側電源パッドは、
前記外部ドライバの前記N型パワーMOSトランジスタのソースに供給される低電位側電源と同じ電源が供給されるパッドであり、
前記高電位側電源パッドは、
前記外部ドライバの前記P型パワーMOSトランジスタのソースに供給される高電位側電源と同じ電源が供給されるパッドであることを特徴とする集積回路装置。 - 請求項1乃至12のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動されるデバイスを含むことを特徴とする電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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