JPH05300001A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH05300001A JPH05300001A JP4104602A JP10460292A JPH05300001A JP H05300001 A JPH05300001 A JP H05300001A JP 4104602 A JP4104602 A JP 4104602A JP 10460292 A JP10460292 A JP 10460292A JP H05300001 A JPH05300001 A JP H05300001A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 出力回路における消費電流が少なく、しかも
確実に動作するレベルシフト回路を提供する。 【構成】 レベルシフト回路はレベル変換回路１００と
出力回路１５０とから構成される。レベル変換回路は第
１〜第４のＦＥＴ１０１，１０３，１０９，１１１と抵
抗手段１１３とから構成され、抵抗手段１１３の両端
（第２及び第４のノード１２１，１２３）から出力回路
１５０へ信号を出力する。
確実に動作するレベルシフト回路を提供する。 【構成】 レベルシフト回路はレベル変換回路１００と
出力回路１５０とから構成される。レベル変換回路は第
１〜第４のＦＥＴ１０１，１０３，１０９，１１１と抵
抗手段１１３とから構成され、抵抗手段１１３の両端
（第２及び第４のノード１２１，１２３）から出力回路
１５０へ信号を出力する。
Description
【０００１】
【産業上の利用分野】この発明はレベルシフト回路に関
するもので、詳しくはＬＣＤドライバーなどの駆動回路
に用いて好適なレベルシフト回路に関するものである。
するもので、詳しくはＬＣＤドライバーなどの駆動回路
に用いて好適なレベルシフト回路に関するものである。
【０００２】
【従来の技術】従来のレベルシフト回路を開示した先行
技術文献として、特開平２−２６８５１６号公報があげ
られる。この文献に開示されているレベルシフト回路を
図３に示し、図３の各部における動作波形を図４として
示す。以下、これらの図を参照しつつ、従来のレベルシ
フト回路を説明する。
技術文献として、特開平２−２６８５１６号公報があげ
られる。この文献に開示されているレベルシフト回路を
図３に示し、図３の各部における動作波形を図４として
示す。以下、これらの図を参照しつつ、従来のレベルシ
フト回路を説明する。
【０００３】図３に示すレベルシフト回路はレベル変換
回路３００とインバーターで構成される出力回路３５０
とから構成される。レベル変換回路３００は２つのＰチ
ャンネル型ＭＯＳＦＥＴ（以下Ｐ−ＭＯＳという）３０
１，３０３及び４つのＮチャンネル型ＭＯＳＦＥＴ（以
下Ｎ−ＭＯＳという）３０５，３０７，３０９，３１１
及び抵抗３１３とから構成される。Ｐ−ＭＯＳ３０１，
３０３のソース電極は高電源電位である第１の電源電位
ＶDDに接続される。Ｐ−ＭＯＳ３０１のゲート電極は第
１の入力端子３１５へ、Ｐ−ＭＯＳ３０３のゲート電極
は第２の入力端子３１７へ接続される。Ｐ−ＭＯＳ３０
１のドレイン電極は第１のノード３１９へ、Ｐ−ＭＯＳ
３０３のドレイン電極は第２のノード３２１に接続され
る。
回路３００とインバーターで構成される出力回路３５０
とから構成される。レベル変換回路３００は２つのＰチ
ャンネル型ＭＯＳＦＥＴ（以下Ｐ−ＭＯＳという）３０
１，３０３及び４つのＮチャンネル型ＭＯＳＦＥＴ（以
下Ｎ−ＭＯＳという）３０５，３０７，３０９，３１１
及び抵抗３１３とから構成される。Ｐ−ＭＯＳ３０１，
３０３のソース電極は高電源電位である第１の電源電位
ＶDDに接続される。Ｐ−ＭＯＳ３０１のゲート電極は第
１の入力端子３１５へ、Ｐ−ＭＯＳ３０３のゲート電極
は第２の入力端子３１７へ接続される。Ｐ−ＭＯＳ３０
１のドレイン電極は第１のノード３１９へ、Ｐ−ＭＯＳ
３０３のドレイン電極は第２のノード３２１に接続され
る。
【０００４】さらにレベル変換回路３００は、ゲート電
極が第１の入力端子３１５に、ドレイン電極が第１のノ
ード３１９に接続されたＮ−ＭＯＳ３０５と、ゲート電
極が第２の入力端子３１７に、ドレイン電極が第３のノ
ード３２３に接続されたＮ−ＭＯＳ３０７を有する。第
２のノード３２１と第３のノード３２３との間には抵抗
３１３が接続されている。
極が第１の入力端子３１５に、ドレイン電極が第１のノ
ード３１９に接続されたＮ−ＭＯＳ３０５と、ゲート電
極が第２の入力端子３１７に、ドレイン電極が第３のノ
ード３２３に接続されたＮ−ＭＯＳ３０７を有する。第
２のノード３２１と第３のノード３２３との間には抵抗
３１３が接続されている。
【０００５】また、レベル変換回路３００は、ドレイン
電極がＮ−ＭＯＳ３０５のソース電極に、ソース電極が
低電源電位である第２の電源電位ＶSSに、ゲート電極が
第３のノード３２３に接続されるＮ−ＭＯＳ３０９及び
ドレイン電極がＮ−ＭＯＳ３０７のソース電極に、ソー
ス電極が第２の電源電位ＶSSに、ゲート電極が第１のノ
ード３１９に接続されるＮ−ＭＯＳ３１１とを有する。
電極がＮ−ＭＯＳ３０５のソース電極に、ソース電極が
低電源電位である第２の電源電位ＶSSに、ゲート電極が
第３のノード３２３に接続されるＮ−ＭＯＳ３０９及び
ドレイン電極がＮ−ＭＯＳ３０７のソース電極に、ソー
ス電極が第２の電源電位ＶSSに、ゲート電極が第１のノ
ード３１９に接続されるＮ−ＭＯＳ３１１とを有する。
【０００６】出力回路３５０は、ソース電極が第１の電
源電位ＶDDに、ドレイン電極が出力端子３５５に、ゲー
ト電極が第２のノード３２１に接続されたＰ−ＭＯＳ３
５１及びソース電極が第２の電源電位ＶSSに、ドレイン
電極が出力端子３５５に、ゲート電極が第３のノード３
２３に接続されたＮ−ＭＯＳ３５３とで構成されるイン
バーターからなる。
源電位ＶDDに、ドレイン電極が出力端子３５５に、ゲー
ト電極が第２のノード３２１に接続されたＰ−ＭＯＳ３
５１及びソース電極が第２の電源電位ＶSSに、ドレイン
電極が出力端子３５５に、ゲート電極が第３のノード３
２３に接続されたＮ−ＭＯＳ３５３とで構成されるイン
バーターからなる。
【０００７】次に図４を用い、図３のレベルシフト回路
の動作を説明する。
の動作を説明する。
【０００８】第１及び第２の入力端子３１５，３１７に
はＶDD−ＶSSレベルよりも振幅の小さい信号（ここでは
ＶDD−ＶSS2 レベルとする）が（ａ），（ｂ）のように
入力される。ここで、動作の説明上、ＶDDレベルをＯ
Ｖ，ＶSS2 レベルを−５Ｖ、ＶSSレベルを−４０Ｖとす
る。また、Ｐ−ＭＯＳ３０１のゲート電圧が−４０Ｖの
ときの飽和電流値と、Ｎ−ＭＯＳ３０９のゲート電圧が
ＯＶのときの飽和電流値を等しく約１．２ｍＡとして、
Ｐ−ＭＯＳ３０１のゲート幅が１５０μｍ、ゲート長が
６μｍ、Ｎ−ＭＯＳ３０９のゲート幅が４μｍ、ゲート
長が６μｍとする。Ｐ−ＭＯＳ３０３はＰ−ＭＯＳ３０
１と大きさを等しく、抵抗３１３の抵抗値は３０ｋΩと
する。Ｎ−ＭＯＳ３０５，３０７，３１１は動作時に電
流を制限しない程度の電流駆動能力を必要とし、そのゲ
ート幅を１０μｍ、ゲート長を６μｍとする。Ｐ−ＭＯ
Ｓ３５１の大きさは、ゲート幅を４０μｍ、ゲート長を
６μｍとし、Ｎ−ＭＯＳ３５３の大きさは、ゲート幅を
２０μｍ、ゲート長を６μｍとする。
はＶDD−ＶSSレベルよりも振幅の小さい信号（ここでは
ＶDD−ＶSS2 レベルとする）が（ａ），（ｂ）のように
入力される。ここで、動作の説明上、ＶDDレベルをＯ
Ｖ，ＶSS2 レベルを−５Ｖ、ＶSSレベルを−４０Ｖとす
る。また、Ｐ−ＭＯＳ３０１のゲート電圧が−４０Ｖの
ときの飽和電流値と、Ｎ−ＭＯＳ３０９のゲート電圧が
ＯＶのときの飽和電流値を等しく約１．２ｍＡとして、
Ｐ−ＭＯＳ３０１のゲート幅が１５０μｍ、ゲート長が
６μｍ、Ｎ−ＭＯＳ３０９のゲート幅が４μｍ、ゲート
長が６μｍとする。Ｐ−ＭＯＳ３０３はＰ−ＭＯＳ３０
１と大きさを等しく、抵抗３１３の抵抗値は３０ｋΩと
する。Ｎ−ＭＯＳ３０５，３０７，３１１は動作時に電
流を制限しない程度の電流駆動能力を必要とし、そのゲ
ート幅を１０μｍ、ゲート長を６μｍとする。Ｐ−ＭＯ
Ｓ３５１の大きさは、ゲート幅を４０μｍ、ゲート長を
６μｍとし、Ｎ−ＭＯＳ３５３の大きさは、ゲート幅を
２０μｍ、ゲート長を６μｍとする。
【０００９】さて、初期的に第１の入力端子３１５にＶ
DDレベル（以下“Ｈ”レベルという）が（ａ）のよう
に、第２の入力端子３１７にＶSS2 レベル（以下“Ｌ”
レベルという）が（ｂ）のように与えられているとき、
Ｐ−ＭＯＳ３０１はＯＦＦ状態、Ｐ−ＭＯＳ３０３はＯ
Ｎ状態である。第２の入力端子３１７に与えられた
“Ｌ”レベルはＶＳＳレベルよりも充分高く、“Ｌ”レ
ベルをゲート電極に入力するＮ−ＭＯＳ３０７もＯＮ状
態で、また“Ｈ”レベルをゲート電極に入力するＮ−Ｍ
ＯＳ３０５もＯＮ状態である。Ｐ−ＭＯＳ３０３がＯＮ
状態であることによって第３のノード３２３は、Ｐ−Ｍ
ＯＳ３０３、抵抗３１３を通じてＶDDと接続状態にあり
第３のノード３２３の電位はＶSSレベルよりも高く、第
３のノード３２３の電位とＶSSとの電位差がＮ−ＭＯＳ
のスレッシュホルド電圧（以下ＶTNと略す）よりも大き
いとき第３のノード３２３がゲート電極に接続されたＮ
−ＭＯＳ３０９がＯＮ状態となる。第１のノード３１５
はＰ−ＭＯＳ３０１がＯＦＦ状態であるためＶDDと非接
続状態にあり、またＮ−ＭＯＳ３０５，３０９が共にＯ
Ｎ状態であることによって第１のノード３１９の電位は
Ｎ−ＭＯＳ３０５，３０９を通じてＶSSレベルに放電さ
れる。第１のノード３１９とＶSSとの電位差がＶTNより
も小さくなると、第１のノード３１９がゲート電極に接
続されたＮ−ＭＯＳ３１１は完全にＯＦＦ状態となり、
第２のノード３２１及び第３のノード３２３の電位はＰ
−ＭＯＳ３０３、抵抗３１３を通じてＶDDレベルに充電
される。
DDレベル（以下“Ｈ”レベルという）が（ａ）のよう
に、第２の入力端子３１７にＶSS2 レベル（以下“Ｌ”
レベルという）が（ｂ）のように与えられているとき、
Ｐ−ＭＯＳ３０１はＯＦＦ状態、Ｐ−ＭＯＳ３０３はＯ
Ｎ状態である。第２の入力端子３１７に与えられた
“Ｌ”レベルはＶＳＳレベルよりも充分高く、“Ｌ”レ
ベルをゲート電極に入力するＮ−ＭＯＳ３０７もＯＮ状
態で、また“Ｈ”レベルをゲート電極に入力するＮ−Ｍ
ＯＳ３０５もＯＮ状態である。Ｐ−ＭＯＳ３０３がＯＮ
状態であることによって第３のノード３２３は、Ｐ−Ｍ
ＯＳ３０３、抵抗３１３を通じてＶDDと接続状態にあり
第３のノード３２３の電位はＶSSレベルよりも高く、第
３のノード３２３の電位とＶSSとの電位差がＮ−ＭＯＳ
のスレッシュホルド電圧（以下ＶTNと略す）よりも大き
いとき第３のノード３２３がゲート電極に接続されたＮ
−ＭＯＳ３０９がＯＮ状態となる。第１のノード３１５
はＰ−ＭＯＳ３０１がＯＦＦ状態であるためＶDDと非接
続状態にあり、またＮ−ＭＯＳ３０５，３０９が共にＯ
Ｎ状態であることによって第１のノード３１９の電位は
Ｎ−ＭＯＳ３０５，３０９を通じてＶSSレベルに放電さ
れる。第１のノード３１９とＶSSとの電位差がＶTNより
も小さくなると、第１のノード３１９がゲート電極に接
続されたＮ−ＭＯＳ３１１は完全にＯＦＦ状態となり、
第２のノード３２１及び第３のノード３２３の電位はＰ
−ＭＯＳ３０３、抵抗３１３を通じてＶDDレベルに充電
される。
【００１０】次にタイミングｔ1 において入力信号が反
転して第１の入力端子３１５が“Ｌ”レベルで第２の入
力端子３１７が“Ｈ”レベルに切り換わると、第１の入
力端子３１５がゲート電極に接続されたＰ−ＭＯＳ３０
１はＯＮ状態となり、第２の入力端子３０３がゲート電
極に接続されたＰ−ＭＯＳ３０３はＯＦＦ状態となる。
また前述の様に“Ｌ”レベルはＶSSレベルよりも充分高
いため、Ｎ−ＭＯＳ３０５はＯＮ状態となり、Ｎ−ＭＯ
Ｓ３０７もＯＮ状態となる。このとき第２及び第３のノ
ード３２１，３２３は、Ｐ−ＭＯＳ３０３及びＮ−ＭＯ
Ｓ３１１のどちらもＯＦＦ状態であるためＶDD，ＶSSの
どちらも非接続状態となり、初期的状態と同様ＶDDレベ
ルを保持している。一方、Ｐ−ＭＯＳ３０１及びＮ−Ｍ
ＯＳ３０５，３０９は全てがＯＮ状態である。ここで、
Ｐ−ＭＯＳ３０１の負荷駆動能力とＮ−ＭＯＳ３０５，
３０９による負荷駆動能力とがほぼ等しいため、第１の
ノード３１９の電位はＶSSレベルから、（ｃ）に示すよ
うにＰ−ＭＯＳ３０１によって定まる電流値によってＶ
DD−ＶSSレベルのほぼ半分の電位までＰ−ＭＯＳ３０１
を通じて充電される。この充電中に、タイミングｔ2 に
おいて第１のノード３１９の電位がＶSSレベルよりＶTN
以上大きくなると、Ｎ−ＭＯＳ３１１はＯＮ状態とな
り、第３のノード３２３の電位はＮ−ＭＯＳ３０７，３
１１によって定まる電流値によって（ｅ）に示すよう
に、第２のノード３２１はＮ−ＭＯＳ３０７，３１１及
び抵抗３１３によって定まる電流値によって（ｄ）に示
すように放電を始める。
転して第１の入力端子３１５が“Ｌ”レベルで第２の入
力端子３１７が“Ｈ”レベルに切り換わると、第１の入
力端子３１５がゲート電極に接続されたＰ−ＭＯＳ３０
１はＯＮ状態となり、第２の入力端子３０３がゲート電
極に接続されたＰ−ＭＯＳ３０３はＯＦＦ状態となる。
また前述の様に“Ｌ”レベルはＶSSレベルよりも充分高
いため、Ｎ−ＭＯＳ３０５はＯＮ状態となり、Ｎ−ＭＯ
Ｓ３０７もＯＮ状態となる。このとき第２及び第３のノ
ード３２１，３２３は、Ｐ−ＭＯＳ３０３及びＮ−ＭＯ
Ｓ３１１のどちらもＯＦＦ状態であるためＶDD，ＶSSの
どちらも非接続状態となり、初期的状態と同様ＶDDレベ
ルを保持している。一方、Ｐ−ＭＯＳ３０１及びＮ−Ｍ
ＯＳ３０５，３０９は全てがＯＮ状態である。ここで、
Ｐ−ＭＯＳ３０１の負荷駆動能力とＮ−ＭＯＳ３０５，
３０９による負荷駆動能力とがほぼ等しいため、第１の
ノード３１９の電位はＶSSレベルから、（ｃ）に示すよ
うにＰ−ＭＯＳ３０１によって定まる電流値によってＶ
DD−ＶSSレベルのほぼ半分の電位までＰ−ＭＯＳ３０１
を通じて充電される。この充電中に、タイミングｔ2 に
おいて第１のノード３１９の電位がＶSSレベルよりＶTN
以上大きくなると、Ｎ−ＭＯＳ３１１はＯＮ状態とな
り、第３のノード３２３の電位はＮ−ＭＯＳ３０７，３
１１によって定まる電流値によって（ｅ）に示すよう
に、第２のノード３２１はＮ−ＭＯＳ３０７，３１１及
び抵抗３１３によって定まる電流値によって（ｄ）に示
すように放電を始める。
【００１１】第３のノード３２３の電位が下降するにつ
れて、Ｎ−ＭＯＳ３０９の負荷駆動能力も次第に小さく
なり、第１のノード３１９の電位はＶDDへ上昇してい
く。
れて、Ｎ−ＭＯＳ３０９の負荷駆動能力も次第に小さく
なり、第１のノード３１９の電位はＶDDへ上昇してい
く。
【００１２】一方、第２のノード３２１の電位がタイミ
ングｔ3 において（ｄ）に示すようにＶTPより小さくな
った時Ｐ−ＭＯＳ３５１がＯＮ状態となり、出力端子３
５５の電位はＶDDへと上昇を始める。さらにその後、タ
イミングｔ４において、（ｅ）に示すように第３のノー
ド３２３の電位がＶTNより小さくなると、Ｎ−ＭＯＳ２
０１は完全にＯＦＦ状態となり、第１のノード３１９の
電位はＶDDへと上昇する。
ングｔ3 において（ｄ）に示すようにＶTPより小さくな
った時Ｐ−ＭＯＳ３５１がＯＮ状態となり、出力端子３
５５の電位はＶDDへと上昇を始める。さらにその後、タ
イミングｔ４において、（ｅ）に示すように第３のノー
ド３２３の電位がＶTNより小さくなると、Ｎ−ＭＯＳ２
０１は完全にＯＦＦ状態となり、第１のノード３１９の
電位はＶDDへと上昇する。
【００１３】次にタイミングｔ5 において、入力信号が
反転すると、Ｐ−ＭＯＳ３０１がＯＮ状態Ｐ−ＭＯＳ３
０３がＯＮ状態、Ｎ−ＭＯＳ３０５，３０７もＯＮ状態
となる。第１のノード３１９はＰ−ＭＯＳ３０１，Ｎ−
ＭＯＳ３０９のどちらもがＯＦＦ状態のため、ＶDDレベ
ルを保持している。一方、Ｐ−ＭＯＳ３０３，Ｎ−ＭＯ
Ｓ３０７，３１１は全てＯＮ状態のため、第２及び第３
のノード３２１，３２３はＰ−ＭＯＳ３０３、抵抗３１
３及びＮ−ＭＯＳ３０７，３１１の抵抗比に従ってＶDD
−ＶSSレベルを分割した所定の電位まで充電される。こ
のとき、タイミングｔ6 において、第３のノード３２３
の電位が（ｅ）に示すようにＶTNより大きくなると、Ｎ
−ＭＯＳ３０９がＯＮ状態となり、第１のノード３１９
の電位はＮ−ＭＯＳ３０５，３０９によって定まる電流
値によりＶSSレベルへ放電し始める。これによりＮ−Ｍ
ＯＳ３１１は第１のノード３１９の電位が下降するに従
って次第に負荷駆動能力が小さくなる。このことはＮ−
ＭＯＳ３１１の抵抗値が大きくなったことと等価であ
り、結果として第２及び第３のノードは（ｄ）及び
（ｅ）に示すようにその電位がＶDDへと上昇していく。
反転すると、Ｐ−ＭＯＳ３０１がＯＮ状態Ｐ−ＭＯＳ３
０３がＯＮ状態、Ｎ−ＭＯＳ３０５，３０７もＯＮ状態
となる。第１のノード３１９はＰ−ＭＯＳ３０１，Ｎ−
ＭＯＳ３０９のどちらもがＯＦＦ状態のため、ＶDDレベ
ルを保持している。一方、Ｐ−ＭＯＳ３０３，Ｎ−ＭＯ
Ｓ３０７，３１１は全てＯＮ状態のため、第２及び第３
のノード３２１，３２３はＰ−ＭＯＳ３０３、抵抗３１
３及びＮ−ＭＯＳ３０７，３１１の抵抗比に従ってＶDD
−ＶSSレベルを分割した所定の電位まで充電される。こ
のとき、タイミングｔ6 において、第３のノード３２３
の電位が（ｅ）に示すようにＶTNより大きくなると、Ｎ
−ＭＯＳ３０９がＯＮ状態となり、第１のノード３１９
の電位はＮ−ＭＯＳ３０５，３０９によって定まる電流
値によりＶSSレベルへ放電し始める。これによりＮ−Ｍ
ＯＳ３１１は第１のノード３１９の電位が下降するに従
って次第に負荷駆動能力が小さくなる。このことはＮ−
ＭＯＳ３１１の抵抗値が大きくなったことと等価であ
り、結果として第２及び第３のノードは（ｄ）及び
（ｅ）に示すようにその電位がＶDDへと上昇していく。
【００１４】この後、第１のノード３１９の電位がＶSS
＋ＶTNよリ小さくなると、Ｎ−ＭＯＳ３１１は完全にＯ
ＦＦ状態になり、第２及び第３のノード３２１，３２３
はＶDDレベルに、第１のノード３１９はＶSSレベルにな
る。
＋ＶTNよリ小さくなると、Ｎ−ＭＯＳ３１１は完全にＯ
ＦＦ状態になり、第２及び第３のノード３２１，３２３
はＶDDレベルに、第１のノード３１９はＶSSレベルにな
る。
【００１５】さて、次に出力回路３５０についての動作
状態を説明する。
状態を説明する。
【００１６】初期状態においては第２及び第３のノード
３２１，３２３ともＶDDレベルのため、Ｐ−ＭＯＳ３５
１はＯＦＦ状態，Ｎ−ＭＯＳ３５３はＯＮ状態である。
３２１，３２３ともＶDDレベルのため、Ｐ−ＭＯＳ３５
１はＯＦＦ状態，Ｎ−ＭＯＳ３５３はＯＮ状態である。
【００１７】タイミングｔ1 において入力信号が反転す
ると、第２及び第３のノード３２１，３２３の電位は両
方ともＶSSレベルへと下降していき、まずタイミングｔ
3 において第２のノード３２１の電位がＶTPより小さく
なるとＰ−ＭＯＳ３５１がＯＮ状態となる。その後タイ
ミングｔ4 において第３のノード３２３の電位がＶTNよ
り小さくなるとＮ−ＭＯＳ３５５はＯＦＦ状態となる。
出力端子３５５はタイミングｔ3 においてＰ−ＭＯＳ３
５１がＯＮするため、その電位がＶDDへと上昇するが、
タイミングｔ3 からタイミングｔ4 までの期間Ｔ1 では
Ｎ−ＭＯＳ３５３もＯＮ状態のため、電流を消費してし
まう。この期間Ｔ1 を短くするためには第３のノード３
２３の電位を速く立ち下げ第２のノード３２１の電位を
遅く立ち下げるとよい。ここで抵抗３１３の抵抗値を大
きくしてやれば第２のノード３２１が立ち下がるのが遅
くなる。
ると、第２及び第３のノード３２１，３２３の電位は両
方ともＶSSレベルへと下降していき、まずタイミングｔ
3 において第２のノード３２１の電位がＶTPより小さく
なるとＰ−ＭＯＳ３５１がＯＮ状態となる。その後タイ
ミングｔ4 において第３のノード３２３の電位がＶTNよ
り小さくなるとＮ−ＭＯＳ３５５はＯＦＦ状態となる。
出力端子３５５はタイミングｔ3 においてＰ−ＭＯＳ３
５１がＯＮするため、その電位がＶDDへと上昇するが、
タイミングｔ3 からタイミングｔ4 までの期間Ｔ1 では
Ｎ−ＭＯＳ３５３もＯＮ状態のため、電流を消費してし
まう。この期間Ｔ1 を短くするためには第３のノード３
２３の電位を速く立ち下げ第２のノード３２１の電位を
遅く立ち下げるとよい。ここで抵抗３１３の抵抗値を大
きくしてやれば第２のノード３２１が立ち下がるのが遅
くなる。
【００１８】さらにタイミングｔ5 において入力信号が
反転すると、第２及び第３のノード３２１，３２３の電
位はＶDDへと上昇していく。この後タイミングｔ6 で第
３のノード３２３の電位がＶTNより大きくなり、Ｎ−Ｍ
ＯＳ３５３がＯＮ状態となる。さらにその後、タイミン
グｔ7 において第２のノード３２１の電位がＶTPより大
きくなり、Ｐ−ＭＯＳ３５１がＯＦＦ状態となる。タイ
ミングｔ6 からｔ7 までの期間Ｔ2 ではやはりＰ−ＭＯ
Ｓ３５１とＮ−ＭＯＳ３５３の両方ともがＯＮ状態とな
り、電流を消費する。この期間Ｔ2 を短かくするには第
２のノード３２１の電位の立上りを速くし、第３のノー
ド３２３の電位の立上りを遅くすれば良い。ここで、抵
抗３１３の抵抗値が大きければ第３のノード３２３の電
位の立上りは遅くなる。
反転すると、第２及び第３のノード３２１，３２３の電
位はＶDDへと上昇していく。この後タイミングｔ6 で第
３のノード３２３の電位がＶTNより大きくなり、Ｎ−Ｍ
ＯＳ３５３がＯＮ状態となる。さらにその後、タイミン
グｔ7 において第２のノード３２１の電位がＶTPより大
きくなり、Ｐ−ＭＯＳ３５１がＯＦＦ状態となる。タイ
ミングｔ6 からｔ7 までの期間Ｔ2 ではやはりＰ−ＭＯ
Ｓ３５１とＮ−ＭＯＳ３５３の両方ともがＯＮ状態とな
り、電流を消費する。この期間Ｔ2 を短かくするには第
２のノード３２１の電位の立上りを速くし、第３のノー
ド３２３の電位の立上りを遅くすれば良い。ここで、抵
抗３１３の抵抗値が大きければ第３のノード３２３の電
位の立上りは遅くなる。
【００１９】
【発明が解決しようとする課題】上述のように、消費電
流を小さくするためには抵抗３１３の抵抗値を大きくし
てやれば良い。しかしながら抵抗３１３の抵抗値は下記
（１）式を満足しなければならない。
流を小さくするためには抵抗３１３の抵抗値を大きくし
てやれば良い。しかしながら抵抗３１３の抵抗値は下記
（１）式を満足しなければならない。
【００２０】
【数１】
【００２１】（ここでＲ303 はＰ−ＭＯＳ３０３の、Ｒ
313 は抵抗３１３の、Ｒ307 はＮ−ＭＯＳ３０７の、Ｒ
311 はＮ−ＭＯＳ３１１の抵抗値）上記（１）式を満た
さないと図４のタイミングｔ5 において、第３のノード
３２３の電位がＶTNより大きくならず、Ｎ−ＭＯＳ３０
９がＯＮ状態とならないため、レベル変換回路３００は
動作しない。また、上記（１）式を満たしたとしても、
抵抗３１３の抵抗値が大きければ、第１のノード３１９
がＶDDからＶSSへ放電する時間が長くなり、レベル変換
回路３００の動作速度が遅くなるとともに、出力回路の
消費電力も逆に大きくなってしまう。これは、第３のノ
ード３２３のレベルが低いほど、Ｎ−ＭＯＳ３０９の負
荷駆動能力も小さくなるため、影響が大きい。
313 は抵抗３１３の、Ｒ307 はＮ−ＭＯＳ３０７の、Ｒ
311 はＮ−ＭＯＳ３１１の抵抗値）上記（１）式を満た
さないと図４のタイミングｔ5 において、第３のノード
３２３の電位がＶTNより大きくならず、Ｎ−ＭＯＳ３０
９がＯＮ状態とならないため、レベル変換回路３００は
動作しない。また、上記（１）式を満たしたとしても、
抵抗３１３の抵抗値が大きければ、第１のノード３１９
がＶDDからＶSSへ放電する時間が長くなり、レベル変換
回路３００の動作速度が遅くなるとともに、出力回路の
消費電力も逆に大きくなってしまう。これは、第３のノ
ード３２３のレベルが低いほど、Ｎ−ＭＯＳ３０９の負
荷駆動能力も小さくなるため、影響が大きい。
【００２２】この発明は上述の欠点を解決するため、抵
抗値の制約をなくし、かつレベル変換回路の確実な動作
を可能としたレベルシフト回路を提供することを目的と
する。
抗値の制約をなくし、かつレベル変換回路の確実な動作
を可能としたレベルシフト回路を提供することを目的と
する。
【００２３】また、この発明では消費電力を小さくした
レベルシフト回路を提供することを他の目的とする。
レベルシフト回路を提供することを他の目的とする。
【００２４】
【課題を解決するための手段】そこで、この発明のレベ
ルシフト回路では第１電位供給端子と第１のノードとの
間に接続され、制御端子が第１入力端子に接続された第
１のＦＥＴと、第１電位供給端子と第２のノードとの間
に接続され、制御端子が第２入力端子に接続された第２
のＦＥＴと、第２電位供給端子と第３のノードとの間に
接続され、制御端子が第２のノードに接続された第３の
ＦＥＴと、第２電位供給端子と第４のノードとの間に接
続され、制御端子が前記第１のノードに接続された第４
のＦＥＴと、第２のノードと第４のノードとの間に接続
された抵抗と、第１のノードと第３のノードとの間に接
続され、第１のノードと第３のノードとを常に電気的に
接続する接続手段と、第２及び第４のノードに入力端子
が接続された出力回路とを設けた。
ルシフト回路では第１電位供給端子と第１のノードとの
間に接続され、制御端子が第１入力端子に接続された第
１のＦＥＴと、第１電位供給端子と第２のノードとの間
に接続され、制御端子が第２入力端子に接続された第２
のＦＥＴと、第２電位供給端子と第３のノードとの間に
接続され、制御端子が第２のノードに接続された第３の
ＦＥＴと、第２電位供給端子と第４のノードとの間に接
続され、制御端子が前記第１のノードに接続された第４
のＦＥＴと、第２のノードと第４のノードとの間に接続
された抵抗と、第１のノードと第３のノードとの間に接
続され、第１のノードと第３のノードとを常に電気的に
接続する接続手段と、第２及び第４のノードに入力端子
が接続された出力回路とを設けた。
【００２５】
【作用】第２のノードは出力回路を制御すると共に第３
のＦＥＴの負荷駆動能力も制御する。また、第１のノー
ドは入力信号のレベルにかかわらず、第２及び第４のノ
ードの電位を制御する。
のＦＥＴの負荷駆動能力も制御する。また、第１のノー
ドは入力信号のレベルにかかわらず、第２及び第４のノ
ードの電位を制御する。
【００２６】
【実施例】図１はこの説明の第１の実施例であるレベル
シフト回路を示す図、図２はその動作を示すタイミング
チャードであり、以下図１，２を参照しつつ第１の実施
例を説明する。
シフト回路を示す図、図２はその動作を示すタイミング
チャードであり、以下図１，２を参照しつつ第１の実施
例を説明する。
【００２７】図１に示す第１の実施例のレベルシフト回
路はレベル変換回路１００とインバーターで構成される
出力回路は１５０とから構成される。レベル変換回路１
００は第１及び第２のＰチャンネル型ＭＯＳＦＥＴ（以
下Ｐ−ＭＯＳという）１０１，１０３と第３及び第４の
Ｎチャンネル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳという）
１０９，１１１及び抵抗手段１１３とから構成される。
第１及び第２のＰ−ＭＯＳ１０１，１０３のソース電極
は高電源電位である第１の電源電位ＶDDに接続される。
第１のＰ−ＭＯＳ１０１のゲート電極は第１の入力端子
１１５へ，第２のＰ−ＭＯＳ１０３のゲート電極は第２
の入力端子１１７へ接続される。また第１のＰ−ＭＯＳ
１０１のドレイン電極は第１のノード１１９へ、第２の
Ｐ−ＭＯＳ１０３のドレイン電極は第２のノード１２１
に接続される。第２のノード１２１には抵抗手段１１３
の一端が接続されている。
路はレベル変換回路１００とインバーターで構成される
出力回路は１５０とから構成される。レベル変換回路１
００は第１及び第２のＰチャンネル型ＭＯＳＦＥＴ（以
下Ｐ−ＭＯＳという）１０１，１０３と第３及び第４の
Ｎチャンネル型ＭＯＳＦＥＴ（以下Ｎ−ＭＯＳという）
１０９，１１１及び抵抗手段１１３とから構成される。
第１及び第２のＰ−ＭＯＳ１０１，１０３のソース電極
は高電源電位である第１の電源電位ＶDDに接続される。
第１のＰ−ＭＯＳ１０１のゲート電極は第１の入力端子
１１５へ，第２のＰ−ＭＯＳ１０３のゲート電極は第２
の入力端子１１７へ接続される。また第１のＰ−ＭＯＳ
１０１のドレイン電極は第１のノード１１９へ、第２の
Ｐ−ＭＯＳ１０３のドレイン電極は第２のノード１２１
に接続される。第２のノード１２１には抵抗手段１１３
の一端が接続されている。
【００２８】さらに、レベル変換回路１００は、ドレイ
ン電極が第１のノード１１９に、ソース電極が低電源電
位である第２の電源電位ＶSSに、ゲート電極が第２のノ
ード１２１に接続された第３のＮ−ＭＯＳ１０９及びド
レイン電極が抵抗手段１１３の他端（第４のリード１２
３）に、ソース電極が第２の電源電位ＶSSに、ゲート電
極が第１のノード１１９に接続される第４のＮ−ＭＯＳ
１１１とを有する。
ン電極が第１のノード１１９に、ソース電極が低電源電
位である第２の電源電位ＶSSに、ゲート電極が第２のノ
ード１２１に接続された第３のＮ−ＭＯＳ１０９及びド
レイン電極が抵抗手段１１３の他端（第４のリード１２
３）に、ソース電極が第２の電源電位ＶSSに、ゲート電
極が第１のノード１１９に接続される第４のＮ−ＭＯＳ
１１１とを有する。
【００２９】出力回路１５０は、ソース電極が第１の電
源電位ＶDDに、ドレイン電極が出力端子１５５に、ゲー
ト電極が第２のノード１２１に接続された第５のＰ−Ｍ
ＯＳ１５１及びソース電極が第２の電源電位ＶSSに、ド
レイン電極が出力端子１５５に、ゲート電極が第４のノ
ード１２３に接続された第６のＮ−ＭＯＳ１５３とで構
成されるインバーターからなる。
源電位ＶDDに、ドレイン電極が出力端子１５５に、ゲー
ト電極が第２のノード１２１に接続された第５のＰ−Ｍ
ＯＳ１５１及びソース電極が第２の電源電位ＶSSに、ド
レイン電極が出力端子１５５に、ゲート電極が第４のノ
ード１２３に接続された第６のＮ−ＭＯＳ１５３とで構
成されるインバーターからなる。
【００３０】次に図１及び図２を用いて、この実施例の
レベルシフト回路の動作を説明する。
レベルシフト回路の動作を説明する。
【００３１】第１及び第２の入力端子１１５，１１７に
はＶDD−ＶSSレベルよりも振幅の小さい信号（ここでは
従来と同様ＶDD−ＶSS2 レベルとする）が（ａ），
（ｂ）のように入力される。ここで、この実施例の具体
的数値を説明すると、ＶDDレベルをＯＶ，ＶSS2 レベル
を−５Ｖ，ＶSSレベルを−４０Ｖとしている。また、第
１のＰ−ＭＯＳ１０１のゲート電圧が−４０Ｖのときの
飽和電流値と、第３のＮ−ＭＯＳ１０９のゲート電圧が
ＯＶのときの飽和電流値は等しく約１．２ｍＡである。
さらに、第１のＰ−ＭＯＳ１０１のゲート幅が１５０μ
ｍ、ゲート長が６μｍ、第３のＮ−ＭＯＳ１０９のゲー
ト幅が４μｍ、ゲート長が６μｍである。第２のＰ−Ｍ
ＯＳ１０３は第１のＰ−ＭＯＳ１０１と大きさが等し
く、抵抗１１３の抵抗値は３０ｋΩである。第４のＮ−
ＭＯＳ１１１は動作時に電流を制限しない程度の電流駆
動能力を必要とするため、そのゲート幅が１０μｍ、ゲ
ート長が６μｍに設定されている。第５のＰ−ＭＯＳ１
５１の大きさは、ゲート幅が４０μｍ、ゲート長が６μ
ｍ、第６のＮ−ＭＯＳ１５３の大きさは、ゲート幅が２
０μｍ、ゲート長が６μｍである。
はＶDD−ＶSSレベルよりも振幅の小さい信号（ここでは
従来と同様ＶDD−ＶSS2 レベルとする）が（ａ），
（ｂ）のように入力される。ここで、この実施例の具体
的数値を説明すると、ＶDDレベルをＯＶ，ＶSS2 レベル
を−５Ｖ，ＶSSレベルを−４０Ｖとしている。また、第
１のＰ−ＭＯＳ１０１のゲート電圧が−４０Ｖのときの
飽和電流値と、第３のＮ−ＭＯＳ１０９のゲート電圧が
ＯＶのときの飽和電流値は等しく約１．２ｍＡである。
さらに、第１のＰ−ＭＯＳ１０１のゲート幅が１５０μ
ｍ、ゲート長が６μｍ、第３のＮ−ＭＯＳ１０９のゲー
ト幅が４μｍ、ゲート長が６μｍである。第２のＰ−Ｍ
ＯＳ１０３は第１のＰ−ＭＯＳ１０１と大きさが等し
く、抵抗１１３の抵抗値は３０ｋΩである。第４のＮ−
ＭＯＳ１１１は動作時に電流を制限しない程度の電流駆
動能力を必要とするため、そのゲート幅が１０μｍ、ゲ
ート長が６μｍに設定されている。第５のＰ−ＭＯＳ１
５１の大きさは、ゲート幅が４０μｍ、ゲート長が６μ
ｍ、第６のＮ−ＭＯＳ１５３の大きさは、ゲート幅が２
０μｍ、ゲート長が６μｍである。
【００３２】さて、初期的に第１の入力端子１１５にＶ
DDレベル（以下“Ｈ”レベルという）が（ａ）のよう
に、第２の入力端子１１７にＶSS2 レベル（以下“Ｌ”
レベルという）が（ｂ）のように与えられているとき、
第１のＰ−ＭＯＳ１０１はＯＦＦ状態、第２のＰ−ＭＯ
Ｓ１０３がＯ状態である。第２のＰ−ＭＯＳ１０３がＯ
Ｎ状態であるため、第２のノード１２１は第２のＰ−Ｍ
ＯＳ１０３を介して第１の電源電位ＶDDに接続されてお
り、第２のノード１２１の電位はＶSSレベルよりも高
い。第２のノード１２１の電位がＶSSレベルよりＶTN以
上高い場合、第３のＮ−ＭＯＳ１０９はＯＮ状態とな
り、第２の電源電位ＶSSと第１のノード１１９が第３の
Ｎ−ＭＯＳ１０９を介して接続される。第１のノード１
１９は第１のＰ−ＭＯＳ１０１がＯＦＦ状態のため、そ
の電位は（ｃ）に示すようにＶSSレベルである。第１の
ノード１１９がＶSSレベルであるため、第４のＮ−ＭＯ
Ｓ１１１はＯＦＦ状態である。従って、第２のノード１
２１及び第４のノード１２３は電源電位ＶSSとは接続さ
れず、第２のＰ−ＭＯＳ１０３及び抵抗手段１１３を介
して第１の電源電位ＶDDにのみ接続され、図２（ｄ），
（ｅ）に示すように、第２及び第４のノード１２１，１
２３の電位はＶDDレベルとなる。
DDレベル（以下“Ｈ”レベルという）が（ａ）のよう
に、第２の入力端子１１７にＶSS2 レベル（以下“Ｌ”
レベルという）が（ｂ）のように与えられているとき、
第１のＰ−ＭＯＳ１０１はＯＦＦ状態、第２のＰ−ＭＯ
Ｓ１０３がＯ状態である。第２のＰ−ＭＯＳ１０３がＯ
Ｎ状態であるため、第２のノード１２１は第２のＰ−Ｍ
ＯＳ１０３を介して第１の電源電位ＶDDに接続されてお
り、第２のノード１２１の電位はＶSSレベルよりも高
い。第２のノード１２１の電位がＶSSレベルよりＶTN以
上高い場合、第３のＮ−ＭＯＳ１０９はＯＮ状態とな
り、第２の電源電位ＶSSと第１のノード１１９が第３の
Ｎ−ＭＯＳ１０９を介して接続される。第１のノード１
１９は第１のＰ−ＭＯＳ１０１がＯＦＦ状態のため、そ
の電位は（ｃ）に示すようにＶSSレベルである。第１の
ノード１１９がＶSSレベルであるため、第４のＮ−ＭＯ
Ｓ１１１はＯＦＦ状態である。従って、第２のノード１
２１及び第４のノード１２３は電源電位ＶSSとは接続さ
れず、第２のＰ−ＭＯＳ１０３及び抵抗手段１１３を介
して第１の電源電位ＶDDにのみ接続され、図２（ｄ），
（ｅ）に示すように、第２及び第４のノード１２１，１
２３の電位はＶDDレベルとなる。
【００３３】次に、タイミングｔ1 において図２
（ａ），（ｂ）に示すように入力信号が反転し、第１の
入力端子１１５が“Ｌ”レベル、第２の入力端子１１７
が“Ｈ”レベルになると、第１のＰ−ＭＯＳ１０１がＯ
Ｎ状態、第２のＰ−ＭＯＳ１１７がＯＦＦ状態となる。
このとき第１のノード１１９は第１のＰ−ＭＯＳ１０１
を介して第１電源電位ＶDDに、第３のＮ−ＭＯＳ１０９
介して第２の電源電位ＶSSに接続されている。第１のＰ
−ＭＯＳ１０１と第３のＮ−ＭＯＳ１０９の負荷駆動能
力はほぼ等しいため、第１のノード１１９の電位は図２
（ｃ）に示すように第１のＰ−ＭＯＳ１０１によって定
まる電流値によりＶDD−ＶSSレベルのほぼ半分の電位ま
で上昇する。
（ａ），（ｂ）に示すように入力信号が反転し、第１の
入力端子１１５が“Ｌ”レベル、第２の入力端子１１７
が“Ｈ”レベルになると、第１のＰ−ＭＯＳ１０１がＯ
Ｎ状態、第２のＰ−ＭＯＳ１１７がＯＦＦ状態となる。
このとき第１のノード１１９は第１のＰ−ＭＯＳ１０１
を介して第１電源電位ＶDDに、第３のＮ−ＭＯＳ１０９
介して第２の電源電位ＶSSに接続されている。第１のＰ
−ＭＯＳ１０１と第３のＮ−ＭＯＳ１０９の負荷駆動能
力はほぼ等しいため、第１のノード１１９の電位は図２
（ｃ）に示すように第１のＰ−ＭＯＳ１０１によって定
まる電流値によりＶDD−ＶSSレベルのほぼ半分の電位ま
で上昇する。
【００３４】一方、第２のノード１２１、第４のノード
１２３については、第２のＰ−ＭＯＳ１０３、第４のＮ
−ＭＯＳ１１１がともにＯＦＦ状態であるのでＶDDレベ
ルを維持する。
１２３については、第２のＰ−ＭＯＳ１０３、第４のＮ
−ＭＯＳ１１１がともにＯＦＦ状態であるのでＶDDレベ
ルを維持する。
【００３５】タイミングｔ2 において第１のノード１１
９の電位がＶSS＋ＶTNより大きくなり、第４のＮ−ＭＯ
Ｓ１１１がＯＮ状態となる。これにより第２及び第４の
ノード１２１，１２３の電位がＶSSレベルまで下降し始
める。第２のノード１２１の電位の下降に従い、第３の
Ｎ−ＭＯＳ１０９の負荷駆動能力が次第に小さくなり、
第１のノード１１９の電位は図２（ｃ）に示すようにＶ
DDへと上昇していく。
９の電位がＶSS＋ＶTNより大きくなり、第４のＮ−ＭＯ
Ｓ１１１がＯＮ状態となる。これにより第２及び第４の
ノード１２１，１２３の電位がＶSSレベルまで下降し始
める。第２のノード１２１の電位の下降に従い、第３の
Ｎ−ＭＯＳ１０９の負荷駆動能力が次第に小さくなり、
第１のノード１１９の電位は図２（ｃ）に示すようにＶ
DDへと上昇していく。
【００３６】第２のノード１２１の電位ＶSS＋ＶTNより
小さくなったとき、第３のＮ−ＭＯＳ１０９はＯＦＦ状
態となり第１のノード１１９の電位はＶDDレベルとな
る。
小さくなったとき、第３のＮ−ＭＯＳ１０９はＯＦＦ状
態となり第１のノード１１９の電位はＶDDレベルとな
る。
【００３７】タイミングｔ5 において再び入力信号が反
転し、図２（ａ），（ｂ）に示すように第１の入力端子
１１５が“Ｈ”レベル、第２の入力端子１１７が“Ｌ”
レベルになると、第１のＰ−ＭＯＳ１０１がＯＦＦ状
態、第２のＰ−ＭＯＳ１０３がＯＮ状態となる。第１の
ノード１１９は第１のＰ−ＭＯＳ１０１、第３のＮ−Ｍ
ＯＳ１０９が共にＯＦＦ状態のため、ＶDDレベルを保持
する。一方、第２のノード１２１、第４のノード１２３
の電位は第２のＰ−ＭＯＳ１０３、第４のＮ−ＭＯＳ１
１１が共にＯＮ状態のため、第２のＰ−ＭＯＳ１０３、
抵抗手段１１３、第４のＮ−ＭＯＳ１１１の抵抗値の比
に従ってＶDD−ＶSSレベルを分割した所定の電位までそ
れぞれ上昇する（図２（ｄ），（ｅ）参照）。
転し、図２（ａ），（ｂ）に示すように第１の入力端子
１１５が“Ｈ”レベル、第２の入力端子１１７が“Ｌ”
レベルになると、第１のＰ−ＭＯＳ１０１がＯＦＦ状
態、第２のＰ−ＭＯＳ１０３がＯＮ状態となる。第１の
ノード１１９は第１のＰ−ＭＯＳ１０１、第３のＮ−Ｍ
ＯＳ１０９が共にＯＦＦ状態のため、ＶDDレベルを保持
する。一方、第２のノード１２１、第４のノード１２３
の電位は第２のＰ−ＭＯＳ１０３、第４のＮ−ＭＯＳ１
１１が共にＯＮ状態のため、第２のＰ−ＭＯＳ１０３、
抵抗手段１１３、第４のＮ−ＭＯＳ１１１の抵抗値の比
に従ってＶDD−ＶSSレベルを分割した所定の電位までそ
れぞれ上昇する（図２（ｄ），（ｅ）参照）。
【００３８】タイミングｔ6 において第２のノード１２
１の電位が図２（ｄ）に示すようにＶSS＋ＶTNより上ま
わると、第３のＮ−ＭＯＳ１０９がＯＮ状態となり、第
１のノード１１９の電位は第３のＮ−ＭＯＳ１０９によ
って定まる電流値によりＶSSレベルへと下降し始める。
これにより、第４のＮ−ＭＯＳ１１１の負荷駆動能力が
第１のノード１１９の電位の下降に従って小さくなる。
第２及び第４のノード１２１，１２３は図２（ｄ），
（ｅ）に示すようにその電位がＶDDへ上昇していく。こ
の後、第１のノード１１９の電位がＶSS＋ＶTNより小さ
くなると、第４のＮ−ＭＯＳ１１１は完全にＯＦＦ状態
となり、第２及び第４のノード１２１，１２３はＶDDレ
ベルとなり、第１のノード１１９はＶSSレベルとなる。
１の電位が図２（ｄ）に示すようにＶSS＋ＶTNより上ま
わると、第３のＮ−ＭＯＳ１０９がＯＮ状態となり、第
１のノード１１９の電位は第３のＮ−ＭＯＳ１０９によ
って定まる電流値によりＶSSレベルへと下降し始める。
これにより、第４のＮ−ＭＯＳ１１１の負荷駆動能力が
第１のノード１１９の電位の下降に従って小さくなる。
第２及び第４のノード１２１，１２３は図２（ｄ），
（ｅ）に示すようにその電位がＶDDへ上昇していく。こ
の後、第１のノード１１９の電位がＶSS＋ＶTNより小さ
くなると、第４のＮ−ＭＯＳ１１１は完全にＯＦＦ状態
となり、第２及び第４のノード１２１，１２３はＶDDレ
ベルとなり、第１のノード１１９はＶSSレベルとなる。
【００３９】次に、出力回路１５０の動作状態を図１，
図２を参照しつつ説明するとともに図３の従来の動作と
比較する。
図２を参照しつつ説明するとともに図３の従来の動作と
比較する。
【００４０】初期状態においては、第２及び第４のノー
ド１２１，１２３の電位がＶDDレベルであるため、第５
のＰ−ＭＯＳ１５１はＯＦＦ状態、第６のＮ−ＭＯＳ１
５３はＯＮ状態である。
ド１２１，１２３の電位がＶDDレベルであるため、第５
のＰ−ＭＯＳ１５１はＯＦＦ状態、第６のＮ−ＭＯＳ１
５３はＯＮ状態である。
【００４１】タイミングｔ2 で第４のＮ−ＭＯＳ１１１
がＯＮして、第４のノード１２３の電位は図２（ｅ）に
示すように急激に下降する。しかし、第２のノード１２
１の電位は図２（ｄ）に示すようにゆるやかに下降す
る。第２のノード１２１の電位がゆるやかに下降するの
は抵抗手段１１３の抵抗値が大きいためである。
がＯＮして、第４のノード１２３の電位は図２（ｅ）に
示すように急激に下降する。しかし、第２のノード１２
１の電位は図２（ｄ）に示すようにゆるやかに下降す
る。第２のノード１２１の電位がゆるやかに下降するの
は抵抗手段１１３の抵抗値が大きいためである。
【００４２】さてタイミングｔ3 において、まず第２の
ノード１２１の電位が図２（ｄ）に示すようにＶDD−Ｖ
TPより低くなったとき、第５のＰ−ＭＯＳ１５１がＯＮ
状態となる。これにより、出力端子１５５の電位は上昇
するが、第６のＮ−ＭＯＳ１５３もＯＮ状態であるた
め、電流は第１の電源電位ＶDDから第２の電源電位ＶSS
へと流れてしまう。この消費電流は、第４のノード１２
３の電位が図２（ｅ）にお示すように、ＶSS＋ＶTN以下
になるタイミングｔ4 までの期間Ｔ1 で発生する。この
期間Ｔ1 を短くするには、第２のノード１２１の電位を
ゆるやかに下降させタイミングｔ3 をタイミングｔ4 に
近づければ良い。これは上述のように抵抗手段１１３の
抵抗値を大きくしてやれば良く、この発明の回路では従
来のように抵抗値の制約がなく、抵抗値を大きくしても
レベルシフト回路は確実に動作する。
ノード１２１の電位が図２（ｄ）に示すようにＶDD−Ｖ
TPより低くなったとき、第５のＰ−ＭＯＳ１５１がＯＮ
状態となる。これにより、出力端子１５５の電位は上昇
するが、第６のＮ−ＭＯＳ１５３もＯＮ状態であるた
め、電流は第１の電源電位ＶDDから第２の電源電位ＶSS
へと流れてしまう。この消費電流は、第４のノード１２
３の電位が図２（ｅ）にお示すように、ＶSS＋ＶTN以下
になるタイミングｔ4 までの期間Ｔ1 で発生する。この
期間Ｔ1 を短くするには、第２のノード１２１の電位を
ゆるやかに下降させタイミングｔ3 をタイミングｔ4 に
近づければ良い。これは上述のように抵抗手段１１３の
抵抗値を大きくしてやれば良く、この発明の回路では従
来のように抵抗値の制約がなく、抵抗値を大きくしても
レベルシフト回路は確実に動作する。
【００４３】タイミングｔ5 において入力信号が再び反
転し、図２（ｄ）に示すように第４のノード１２３の電
位が上昇する。この電位がタイミングｔ7 においてＶSS
＋ＶTN以上になると、第６のＮ−ＭＯＳ１５３がＯＮ状
態となり、出力端子１５５の電位は図２（ｆ）に示すよ
うに下降する。この後タイミングｔ8 において図２
（ｄ）に示すように第２のノード１２１の電位がＶDD−
ＶTP以上になると第５のＰ−ＭＯＳ１５１がＯＦＦ状態
となる。従ってタイミングｔ7 からｔ8 までの期間Ｔ2
でやはり消費電流が発生してしまう。しかし、抵抗手段
１１３の抵抗値が前述のように大きく設定してあるた
め、第４のノード１２３の電位の上昇はゆるやかとな
る。従ってタイミングｔ7 がｔ8 に近づき、期間Ｔ2 は
短かくなり、消費電流が低減できる。
転し、図２（ｄ）に示すように第４のノード１２３の電
位が上昇する。この電位がタイミングｔ7 においてＶSS
＋ＶTN以上になると、第６のＮ−ＭＯＳ１５３がＯＮ状
態となり、出力端子１５５の電位は図２（ｆ）に示すよ
うに下降する。この後タイミングｔ8 において図２
（ｄ）に示すように第２のノード１２１の電位がＶDD−
ＶTP以上になると第５のＰ−ＭＯＳ１５１がＯＦＦ状態
となる。従ってタイミングｔ7 からｔ8 までの期間Ｔ2
でやはり消費電流が発生してしまう。しかし、抵抗手段
１１３の抵抗値が前述のように大きく設定してあるた
め、第４のノード１２３の電位の上昇はゆるやかとな
る。従ってタイミングｔ7 がｔ8 に近づき、期間Ｔ2 は
短かくなり、消費電流が低減できる。
【００４４】図５はこの発明の第２の実施例を示す図
で、図１と同一部分には同一符号を付して、その説明を
省略する。
で、図１と同一部分には同一符号を付して、その説明を
省略する。
【００４５】この第２の実施例では第１のノード１１９
と第３のＮ−ＭＯＳ１０９のドレイン電極（第３のノー
ド５０３）との間に抵抗手段５０１を設けた点を除けば
第１の実施例と同じである。動作的にも第１の実施例と
ほぼ同じであり、抵抗手段５０１によって第１、第２、
第４のノード１１９，１２１，１２３の電位の上昇、下
降の速度、タイミング等が若干異なる。
と第３のＮ−ＭＯＳ１０９のドレイン電極（第３のノー
ド５０３）との間に抵抗手段５０１を設けた点を除けば
第１の実施例と同じである。動作的にも第１の実施例と
ほぼ同じであり、抵抗手段５０１によって第１、第２、
第４のノード１１９，１２１，１２３の電位の上昇、下
降の速度、タイミング等が若干異なる。
【００４６】図６はこの発明の第３の実施例を示す図
で、図５と同一部分には同一符号を付して、その説明を
省略する。
で、図５と同一部分には同一符号を付して、その説明を
省略する。
【００４７】第３の実施例では第２の実施例に加えて、
出力回路６５０が設けられている。この出力回路６５０
は出力回路１５０と同一の構成であり、第１及び第３の
ノード１１９，５０３を入力としている。出力回路６５
０はソース電極が第１の電源電位ＶDDに、ドレイン電極
が出力端子６５５に、ゲート電極が第１のノード１１９
に接続された第７のＰ−ＭＯＳ６５１と、ソース電極が
第２の電源電位ＶSSに、ドレイン電極が出力端子６５５
に、ゲート電極が第３のノード５０３に接続された第８
のＮ−ＭＯＳ６５３とからなる。第３の実施例のレベル
交換回路５００、出力回路１５０の動作は第２の実施例
と同一であり、また、出力回路６５０の動作はレベル交
換回路５００の動作から容易に判断出来るため詳細な説
明は省略する。なお、第１及び第２の入力端子１１５，
１１７のレベルと出力端子１５５，６５５の出力レベル
は図７に示されるように、第１の入力端子１１５が
“Ｈ”レベル、第２の入力端子１１７が“Ｌ”レベルの
とき、出力端子１５５がＶSSレベル、出力端子６５５が
ＶDDレベルであり、逆に、第１の入力端子１１５が
“Ｈ”レベル、第２の入力端子１１７が“Ｌ”レベルの
とき、出力端子１５５がＶSSレベル、出力端子６５５が
ＶDDレベルである。
出力回路６５０が設けられている。この出力回路６５０
は出力回路１５０と同一の構成であり、第１及び第３の
ノード１１９，５０３を入力としている。出力回路６５
０はソース電極が第１の電源電位ＶDDに、ドレイン電極
が出力端子６５５に、ゲート電極が第１のノード１１９
に接続された第７のＰ−ＭＯＳ６５１と、ソース電極が
第２の電源電位ＶSSに、ドレイン電極が出力端子６５５
に、ゲート電極が第３のノード５０３に接続された第８
のＮ−ＭＯＳ６５３とからなる。第３の実施例のレベル
交換回路５００、出力回路１５０の動作は第２の実施例
と同一であり、また、出力回路６５０の動作はレベル交
換回路５００の動作から容易に判断出来るため詳細な説
明は省略する。なお、第１及び第２の入力端子１１５，
１１７のレベルと出力端子１５５，６５５の出力レベル
は図７に示されるように、第１の入力端子１１５が
“Ｈ”レベル、第２の入力端子１１７が“Ｌ”レベルの
とき、出力端子１５５がＶSSレベル、出力端子６５５が
ＶDDレベルであり、逆に、第１の入力端子１１５が
“Ｈ”レベル、第２の入力端子１１７が“Ｌ”レベルの
とき、出力端子１５５がＶSSレベル、出力端子６５５が
ＶDDレベルである。
【００４８】図８はこの発明の第４の実施例を示す図で
あり、以下この図を参照しつつ第４の実施例を説明す
る。
あり、以下この図を参照しつつ第４の実施例を説明す
る。
【００４９】第４の実施例の回路は第１の実施例の回路
の電源電位ＶDD、ＶSSを入れ換えただけで、回路構成は
同じである。第４の実施例はレベル変換回路７００と出
力回路７５０とから構成される。
の電源電位ＶDD、ＶSSを入れ換えただけで、回路構成は
同じである。第４の実施例はレベル変換回路７００と出
力回路７５０とから構成される。
【００５０】レベル変換回路７００は第１及び第２のＮ
−ＭＯＳ７０１，７０３、第３及び第４のＰ−ＭＯＳ７
０９，７１１及び抵抗手段１１３とから構成される。第
１及び第２のＮ−ＭＯＳ７０１，７０３のソース電極は
共に第２の電源電位ＶSSに接続される。第１のＮ−ＭＯ
Ｓ７０１のゲート電極は第１の入力端子７１５に接続さ
れ、第２のＮ−ＭＯＳ７０３のゲート電極は第２の入力
端子７１７に接続される。第１のＮ−ＭＯＳ７０１のド
レイン電極は第１のノード７１９を介して第３のＰ−Ｍ
ＯＳ７０９のドレイン電極及び第４のＰ−ＭＯＳ７１１
のゲート電極に、第１のＮ−ＭＯＳ７０３のドレイン電
極は第３のＰ−ＭＯＳ７０９のゲート電極、第２のノー
ド７２１及び抵抗手段７１３の一端に接続される。抵抗
手段７１３の他端は第２のノード７２３及び第４のＰ−
ＭＯＳ７１１のドレイン電極に接続される。第３及び第
４のＰ−ＭＯＳ７０９，７１１のソース電極は共通に第
１の電源電位ＶDDに接続される。
−ＭＯＳ７０１，７０３、第３及び第４のＰ−ＭＯＳ７
０９，７１１及び抵抗手段１１３とから構成される。第
１及び第２のＮ−ＭＯＳ７０１，７０３のソース電極は
共に第２の電源電位ＶSSに接続される。第１のＮ−ＭＯ
Ｓ７０１のゲート電極は第１の入力端子７１５に接続さ
れ、第２のＮ−ＭＯＳ７０３のゲート電極は第２の入力
端子７１７に接続される。第１のＮ−ＭＯＳ７０１のド
レイン電極は第１のノード７１９を介して第３のＰ−Ｍ
ＯＳ７０９のドレイン電極及び第４のＰ−ＭＯＳ７１１
のゲート電極に、第１のＮ−ＭＯＳ７０３のドレイン電
極は第３のＰ−ＭＯＳ７０９のゲート電極、第２のノー
ド７２１及び抵抗手段７１３の一端に接続される。抵抗
手段７１３の他端は第２のノード７２３及び第４のＰ−
ＭＯＳ７１１のドレイン電極に接続される。第３及び第
４のＰ−ＭＯＳ７０９，７１１のソース電極は共通に第
１の電源電位ＶDDに接続される。
【００５１】出力回路７５０は第５のＮ−ＭＯＳ７５３
と第６のＰ−ＭＯＳ７５１とから構成され、第５のＮ−
ＭＯＳ７５３のソース電極は第２の電源電位ＶSSに、ゲ
ート電極は第２のノード７２１に、ドレイン電極は出力
端子７５５に接続される。第６のＰ−ＭＯＳ７５１のソ
ース電極は第１の電源電位ＶDDに、ドレイン電極は出力
端子７５５に、ゲート電極は第３のノード７２３に接続
される。
と第６のＰ−ＭＯＳ７５１とから構成され、第５のＮ−
ＭＯＳ７５３のソース電極は第２の電源電位ＶSSに、ゲ
ート電極は第２のノード７２１に、ドレイン電極は出力
端子７５５に接続される。第６のＰ−ＭＯＳ７５１のソ
ース電極は第１の電源電位ＶDDに、ドレイン電極は出力
端子７５５に、ゲート電極は第３のノード７２３に接続
される。
【００５２】第４の実施例の回路の動作の詳細について
は第１の実施例から類推できるため、入力／出力端子の
レベルを図９に示し、動作説明とする。また、第４の実
施例は第１の実施例と同じ効果を有していることは言う
までもない。
は第１の実施例から類推できるため、入力／出力端子の
レベルを図９に示し、動作説明とする。また、第４の実
施例は第１の実施例と同じ効果を有していることは言う
までもない。
【００５３】図１０はこの発明の第５の実施例を示す図
で、図８と同一部分には同一符号を付して、その説明を
省略する。
で、図８と同一部分には同一符号を付して、その説明を
省略する。
【００５４】第５の実施例では第１のノード７１９と第
３のＰ−ＭＯＳ７０９のドレイン電極（第３のノード１
００３）との間に抵抗手段１００１を設けた点を除けば
第４の実施例と同じである。動作的も第４の実施例とほ
ぼ同じためその説明は省略する。
３のＰ−ＭＯＳ７０９のドレイン電極（第３のノード１
００３）との間に抵抗手段１００１を設けた点を除けば
第４の実施例と同じである。動作的も第４の実施例とほ
ぼ同じためその説明は省略する。
【００５５】図１１はこの発明の第６の実施例を示す図
で、図１０と同一部分には同一符号を付して、その説明
を省略する。
で、図１０と同一部分には同一符号を付して、その説明
を省略する。
【００５６】第６の実施例では第５の実施例に加えて出
力回路１１５０が設けられている。この出力回路１１５
０は、ソース電極が第１の電源電位ＶDDに、ドレイン電
極が出力端子１１０５に、ゲート電極が第３のノード１
００３に接続された第７のＰ−ＭＯＳ１１０１と、ソー
ス電極が第２の電源電位ＶSSに、ドレイン電極が出力端
子１１０５に、ゲート電極が第１のノード７１９に接続
された第８のＮ−ＭＯＳ１１０３とから構成されてい
る。
力回路１１５０が設けられている。この出力回路１１５
０は、ソース電極が第１の電源電位ＶDDに、ドレイン電
極が出力端子１１０５に、ゲート電極が第３のノード１
００３に接続された第７のＰ−ＭＯＳ１１０１と、ソー
ス電極が第２の電源電位ＶSSに、ドレイン電極が出力端
子１１０５に、ゲート電極が第１のノード７１９に接続
された第８のＮ−ＭＯＳ１１０３とから構成されてい
る。
【００５７】第６の実施例の動作は図１２で表わされ
る。この動作は基本的に図７で説明した動作と同じであ
るため、その説明は省略する。
る。この動作は基本的に図７で説明した動作と同じであ
るため、その説明は省略する。
【００５８】次に、これまで述べた出力回路の変形例に
ついて述べる。図１３〜１５は出力回路の変形例を示す
図であり、上述した出力回路１５０，６５０，７５０，
１１５０と置換可能なものである。図１３〜１５の回路
いずれもが、レベルシフト回路からの入力以外に信号入
力端子ＤＦをもっている。この信号入力端子ＤＦに入力
される信号は用途に応じて任意の信号が用いられる。
ついて述べる。図１３〜１５は出力回路の変形例を示す
図であり、上述した出力回路１５０，６５０，７５０，
１１５０と置換可能なものである。図１３〜１５の回路
いずれもが、レベルシフト回路からの入力以外に信号入
力端子ＤＦをもっている。この信号入力端子ＤＦに入力
される信号は用途に応じて任意の信号が用いられる。
【００５９】図１３は第１の出力回路を示す図であり、
以下この図を用いて第１の出力回路１３００を説明す
る。
以下この図を用いて第１の出力回路１３００を説明す
る。
【００６０】第１の出力回路１３００は第１及び第２の
Ｐ−ＭＯＳ１３０１，１３０３と第３及び第４のＮ−Ｍ
ＯＳ１３０５，１３０７から構成される。第１のＰ−Ｍ
ＯＳ１３０１のゲート電極は第１の入力端子１３０９、
ドレイン電極は出力端子１３１３に接続されている。第
２のＰ−ＭＯＳ１３０３のソース電極は第１の電源電位
ＶDDに、ドレイン電極は第１のＰ−ＭＯＳ１３０１のソ
ース電極に、ゲート電極は信号入力端子ＤＦに接続され
ている。第３及び第４のＮ−ＭＯＳ１３０５，１３０７
のソース電極は共に第２の電源電位ＶSSに、ドレイン電
極は共に出力端子１３１３に接続されている。第３のＮ
−ＭＯＳ１３０５のゲート電極は第２の入力端子１３１
１に、第４のＮ−ＭＯＳ１３０７のゲート電極は信号入
力端子ＤＦに接続されている。
Ｐ−ＭＯＳ１３０１，１３０３と第３及び第４のＮ−Ｍ
ＯＳ１３０５，１３０７から構成される。第１のＰ−Ｍ
ＯＳ１３０１のゲート電極は第１の入力端子１３０９、
ドレイン電極は出力端子１３１３に接続されている。第
２のＰ−ＭＯＳ１３０３のソース電極は第１の電源電位
ＶDDに、ドレイン電極は第１のＰ−ＭＯＳ１３０１のソ
ース電極に、ゲート電極は信号入力端子ＤＦに接続され
ている。第３及び第４のＮ−ＭＯＳ１３０５，１３０７
のソース電極は共に第２の電源電位ＶSSに、ドレイン電
極は共に出力端子１３１３に接続されている。第３のＮ
−ＭＯＳ１３０５のゲート電極は第２の入力端子１３１
１に、第４のＮ−ＭＯＳ１３０７のゲート電極は信号入
力端子ＤＦに接続されている。
【００６１】次にこの第１の出力回路１３００の動作を
説明する。ここでは第１の出力回路１３００の第１及び
第２入力端子１３０９，１３１１がそれぞれ図１のレベ
ルシフト回路の第１及び第４のノード１２１，１２３に
接続された場合の入力信号と出力信号の関係を示して、
各Ｐ−ＭＯＳ，Ｎ−ＭＯＳ１３０１，１３０３，１３０
５，１３０７の動作については詳細な説明は省略する。
また、信号入力端子ＤＦにはＶDD、ＶSSレベルの振幅を
もつ信号が入力されているものとする。
説明する。ここでは第１の出力回路１３００の第１及び
第２入力端子１３０９，１３１１がそれぞれ図１のレベ
ルシフト回路の第１及び第４のノード１２１，１２３に
接続された場合の入力信号と出力信号の関係を示して、
各Ｐ−ＭＯＳ，Ｎ−ＭＯＳ１３０１，１３０３，１３０
５，１３０７の動作については詳細な説明は省略する。
また、信号入力端子ＤＦにはＶDD、ＶSSレベルの振幅を
もつ信号が入力されているものとする。
【００６２】第１の出力回路１３００を図１のレベル変
換回路１００と上述のように接続された場合、入出力信
号の関係は図１４に示した関係となる。
換回路１００と上述のように接続された場合、入出力信
号の関係は図１４に示した関係となる。
【００６３】図１５は第２の出力回路を示す図であり、
図１３と同一部分には同一符号を付してその説明を省略
する。
図１３と同一部分には同一符号を付してその説明を省略
する。
【００６４】第２の出力回路１５００は第１及び第２の
Ｐ−ＭＯＳ１５０１，１５０３と第３及び第４のＮ−Ｍ
ＯＳ１５０５，１５０７からなる。第１及び第２のＰ−
ＭＯＳ１５０１，１５０３のソース電極は共に第１の電
源電位ＶDDに、ドレイン電極は共に出力端子１５１３に
接続されている。第１のＰ−ＭＯＳ１５０１のゲート電
極は第１の入力端子１３０９に、第２のＰ−ＭＯＳ１５
０３のゲート電極は入力信号端子ＤＦに接続されてい
る。第３のＮ−ＭＯＳ１５０５のドレイン電極は出力端
子１５１３に、ゲート電極は第２の入力端子１３１１に
接続されている。第４のＮ−ＭＯＳ１５０７のソース電
極は第２の電源電位ＶSSに、ゲート電極が信号入力端子
ＤＦに、ドレイン電極が第３のＮ−ＭＯＳ１５０５のソ
ース電極に接続されている。
Ｐ−ＭＯＳ１５０１，１５０３と第３及び第４のＮ−Ｍ
ＯＳ１５０５，１５０７からなる。第１及び第２のＰ−
ＭＯＳ１５０１，１５０３のソース電極は共に第１の電
源電位ＶDDに、ドレイン電極は共に出力端子１５１３に
接続されている。第１のＰ−ＭＯＳ１５０１のゲート電
極は第１の入力端子１３０９に、第２のＰ−ＭＯＳ１５
０３のゲート電極は入力信号端子ＤＦに接続されてい
る。第３のＮ−ＭＯＳ１５０５のドレイン電極は出力端
子１５１３に、ゲート電極は第２の入力端子１３１１に
接続されている。第４のＮ−ＭＯＳ１５０７のソース電
極は第２の電源電位ＶSSに、ゲート電極が信号入力端子
ＤＦに、ドレイン電極が第３のＮ−ＭＯＳ１５０５のソ
ース電極に接続されている。
【００６５】次に、第２の出力回路１５００の動作を説
明する。第２の出力回路１５００は前述の第１の出力回
路１３００同様その第１及び第２の入力端子１３０９，
１３１１がそれぞれ図１のレベルシフト回路の第１及び
第４のノード１２１，１２３にされた場合の入力信号と
出力信号の関係を示す。
明する。第２の出力回路１５００は前述の第１の出力回
路１３００同様その第１及び第２の入力端子１３０９，
１３１１がそれぞれ図１のレベルシフト回路の第１及び
第４のノード１２１，１２３にされた場合の入力信号と
出力信号の関係を示す。
【００６６】図１６は上述の関係を示す図で、信号入力
端子ＤＦに、第１の出力回路１３００同様ＶDD、ＶSSレ
ベルの信号が入力されているのは言うまでもない。
端子ＤＦに、第１の出力回路１３００同様ＶDD、ＶSSレ
ベルの信号が入力されているのは言うまでもない。
【００６７】図１７は第３の出力回路を示す図である。
第３の出力回路１７００は第１の出力回路１３００と第
２の出力回路１５００を組合せたもので、回路構成動作
等は上述したものとそれぞれ同じであるため、その説明
は省略する。
第３の出力回路１７００は第１の出力回路１３００と第
２の出力回路１５００を組合せたもので、回路構成動作
等は上述したものとそれぞれ同じであるため、その説明
は省略する。
【００６８】図１８〜２１はそれぞれ第１〜第４の抵抗
手段を示す図である。第１の抵抗手段１８００は図１８
に示すように抵抗素子１８０１が第１端子１８０３と第
２端子１８０５の間に接続された構成となっている。第
２の抵抗手段１９００は図１９に示すように、ソース電
極が第１端子１９０３に、ドレイン電極が第２端子１９
０５に、ゲート電極が第１の電源電位ＶDDに接続された
Ｎ−ＭＯＳ１９０１で構成されている。第３の抵抗手段
２０００は図２０に示すようにソース電極が第１端子２
００３に、ドレイン電極が第２端子２００５にゲート電
極が第２の電源電位ＶSSに接続されたＮ−ＭＯＳ２００
１から構成されている。第４の抵抗手段２１００は図２
１に示されるようにＮ−ＭＯＳ２１０１とＰ−ＭＯＳ２
１０３とから構成される。Ｎ−ＭＯＳ２１０１のソース
電極とＰ−ＭＯＳ２１０３のドレイン電極は共通に第１
端子２１０５に、Ｎ−ＭＯＳ２１０１のドレイン電極と
Ｐ−ＭＯＳ２１０３のソース電極は共通に第２端子２１
０７に接続されている。また、Ｎ−ＭＯＳ２１０１のゲ
ート電極は第１の電源電位ＶDDに、Ｐ−ＭＯＳ２１０３
のゲート電極は第２の電源電位ＶSSに接続されている。
手段を示す図である。第１の抵抗手段１８００は図１８
に示すように抵抗素子１８０１が第１端子１８０３と第
２端子１８０５の間に接続された構成となっている。第
２の抵抗手段１９００は図１９に示すように、ソース電
極が第１端子１９０３に、ドレイン電極が第２端子１９
０５に、ゲート電極が第１の電源電位ＶDDに接続された
Ｎ−ＭＯＳ１９０１で構成されている。第３の抵抗手段
２０００は図２０に示すようにソース電極が第１端子２
００３に、ドレイン電極が第２端子２００５にゲート電
極が第２の電源電位ＶSSに接続されたＮ−ＭＯＳ２００
１から構成されている。第４の抵抗手段２１００は図２
１に示されるようにＮ−ＭＯＳ２１０１とＰ−ＭＯＳ２
１０３とから構成される。Ｎ−ＭＯＳ２１０１のソース
電極とＰ−ＭＯＳ２１０３のドレイン電極は共通に第１
端子２１０５に、Ｎ−ＭＯＳ２１０１のドレイン電極と
Ｐ−ＭＯＳ２１０３のソース電極は共通に第２端子２１
０７に接続されている。また、Ｎ−ＭＯＳ２１０１のゲ
ート電極は第１の電源電位ＶDDに、Ｐ−ＭＯＳ２１０３
のゲート電極は第２の電源電位ＶSSに接続されている。
【００６９】上述した第１〜第６の実施例では抵抗手段
の具体的例示をしていないが、第１〜第４の抵抗手段が
これらに用いることが出来る。ここで、抵抗手段１１
３，５０１については第１、第２及び第４の抵抗手段１
８００，１９００及び２１００を単独又は複数を組合せ
て用いることができる。また、抵抗手段７１３，１００
１については第１、第３及び第４の抵抗手段１８００，
２０００及び２１００を単独又は複数を組合せて用いる
ことができる。
の具体的例示をしていないが、第１〜第４の抵抗手段が
これらに用いることが出来る。ここで、抵抗手段１１
３，５０１については第１、第２及び第４の抵抗手段１
８００，１９００及び２１００を単独又は複数を組合せ
て用いることができる。また、抵抗手段７１３，１００
１については第１、第３及び第４の抵抗手段１８００，
２０００及び２１００を単独又は複数を組合せて用いる
ことができる。
【００７０】
【発明の効果】以上詳細に説明したように、この発明の
レベルシフト回路は４つのＦＥＴと抵抗手段とから構成
され、この抵抗手段の両端から出力するレベル変換回路
と、このレベル変換回路の出力を受けて動作する出力回
路とを設けたので、抵抗手段の抵抗値の大きさにかかわ
らず確実に動作するレベルシフト回路も実現出来る。ま
た、抵抗手段の抵抗値を大きくしても確実に動作するた
め、出力回路で発生する貫通電流（消費電流）値を小さ
くすることが可能である。
レベルシフト回路は４つのＦＥＴと抵抗手段とから構成
され、この抵抗手段の両端から出力するレベル変換回路
と、このレベル変換回路の出力を受けて動作する出力回
路とを設けたので、抵抗手段の抵抗値の大きさにかかわ
らず確実に動作するレベルシフト回路も実現出来る。ま
た、抵抗手段の抵抗値を大きくしても確実に動作するた
め、出力回路で発生する貫通電流（消費電流）値を小さ
くすることが可能である。
【００７１】図２２は従来のレベルシフト回路（従来回
路）として図３に示した回路を、この発明のレベルシフ
ト回路（本発明回路）として図１に示した第１の実施例
の回路をえらび、これらを比較した結果を示す図であ
る。
路）として図３に示した回路を、この発明のレベルシフ
ト回路（本発明回路）として図１に示した第１の実施例
の回路をえらび、これらを比較した結果を示す図であ
る。
【００７２】この図からわかるようにこの発明のレベル
シフト回路では、出力回路から出力する信号レベルがＶ
SSからＶDDに変わる時の貫通電流（即ち図２及び図４に
おける期間Ｔ1 の消費電流）は従来比約４２％、信号レ
ベルがＶDDからＶSSに変わる時の貫通電流（即ち図２及
び図４における期間Ｔ2 の消費電流）は従来比約７９％
と、従来に比較して貫通電流が小さくなっていることが
わかる。
シフト回路では、出力回路から出力する信号レベルがＶ
SSからＶDDに変わる時の貫通電流（即ち図２及び図４に
おける期間Ｔ1 の消費電流）は従来比約４２％、信号レ
ベルがＶDDからＶSSに変わる時の貫通電流（即ち図２及
び図４における期間Ｔ2 の消費電流）は従来比約７９％
と、従来に比較して貫通電流が小さくなっていることが
わかる。
【００７３】また、従来、レベル変換回路は６つのＦＥ
Ｔで構成されていたのを、この発明では４つで実現出来
たため、集積回路の面積縮少に有利である。
Ｔで構成されていたのを、この発明では４つで実現出来
たため、集積回路の面積縮少に有利である。
【図１】第１の実施例を示す図
【図２】図１のタイミングチャート
【図３】従来のレベルシフト回路を示す図
【図４】図３のタイミングチャート
【図５】第２の実施例を示す図
【図６】第３の実施例を示す図
【図７】第３の実施例の動作説明図
【図８】第４の実施例を示す図
【図９】第４の実施例の動作説明図
【図１０】第５の実施例を示す図
【図１１】第６の実施例を示す図
【図１２】第６の実施例の動作説明図
【図１３】第１の出力回路を示す図
【図１４】第１の出力回路の動作説明図
【図１５】第２の出力回路を示す図
【図１６】第２の出力回路の動作説明図
【図１７】第３の出力回路を示す図
【図１８】第１の抵抗手段を示す図
【図１９】第２の抵抗手段を示す図
【図２０】第３の抵抗手段を示す図
【図２１】第４の抵抗手段を示す図
【図２２】従来回路と本発明回路の比較図
１００ レベル変換回路 １０１ 第１のＦＥＴ １０３ 第２のＦＥＴ １０９ 第３のＦＥＴ １１１ 第４のＦＥＴ １１３ 抵抗手段 １１５ 第１の入力端子 １１７ 第２の入力端子 １１９ 第１のノード １２１ 第２のノード １２３ 第４のノード １５０ 出力回路 １５１ 第５のＦＥＴ １５３ 第６のＦＥＴ １５５ 出力端子
Claims (3)
- 【請求項１】 第１の入力信号を受け取る第１入力端子
と、 第２の入力信号を受け取る第２入力端子と、 第１の電源電位を供給する第１電位供給端子と、 第２の電源電位を供給する第２電位供給端子と、 前記第１電位供給端子と第１のノードとの間に接続さ
れ、制御端子が第１入力端子に接続された第１のＦＥＴ
と、 前記第１電位供給端子と第２のノードとの間に接続さ
れ、制御端子が第２入力端子に接続された第２のＦＥＴ
と、 前記第２電位供給端子と第３のノードとの間に接続さ
れ、制御端子が前記第２のノードに接続された第３のＦ
ＥＴと、 前記第２電位供給端子と第４のノードとの間に接続さ
れ、制御端子が前記第１のノードに接続された第４のＦ
ＥＴと、 前記第２のノードと第４のノードとの間に接続された抵
抗手段と、 前記第１のノードと第３のノードとの間に接続され、前
記第１のノードと前記第３のノードとを常に電気的に接
続する接続手段と、 前記第２及び第４のノードに入力端子が接続された第１
の出力回路とを有することを特徴とするレベルシフト回
路。 - 【請求項２】 前記第１の出力回路は、 前記第１電位供給回路と出力端子との間に接続され、制
御端子が前記第２のノードに接続された第５のＦＥＴ
と、 前記第２電位供給回路と出力端子との間に接続され、制
御端子が前記第４のノードに接続された第６のＦＥＴと
から構成されることを特徴とする請求項１記載のレベル
シフト回路。 - 【請求項３】 請求項１のレベルシフト回路において、 前記接続手段は抵抗手段であり、このレベルシフト回路
はさらに、 前記第１及び第３のノードに入力端子が接続された第２
の出力回路を有することを特徴とするレベルシフト回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104602A JPH05300001A (ja) | 1992-04-23 | 1992-04-23 | レベルシフト回路 |
| US08/050,612 US5378932A (en) | 1992-04-23 | 1993-04-22 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4104602A JPH05300001A (ja) | 1992-04-23 | 1992-04-23 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300001A true JPH05300001A (ja) | 1993-11-12 |
Family
ID=14384974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4104602A Pending JPH05300001A (ja) | 1992-04-23 | 1992-04-23 | レベルシフト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5378932A (ja) |
| JP (1) | JPH05300001A (ja) |
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| JP2005236992A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | 平面パネルソースドライバのマルチレベルシフタ回路 |
| JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
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| WO2020031538A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
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| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| EP0633664B1 (fr) * | 1993-06-30 | 1997-11-19 | Philips Composants Et Semiconducteurs | Circuit d'interface et circuit élévateur de tension comportant un tel circuit |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| JP2814905B2 (ja) * | 1993-12-28 | 1998-10-27 | 日本電気株式会社 | ドライバ／レシーバ回路 |
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| IT1291742B1 (it) * | 1997-05-15 | 1999-01-21 | Sgs Thomson Microelectronics | Circuito di traslazione del livello di tensione di un segnale digitale |
| GB9926070D0 (en) | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Complementary logic circuit |
| KR100518558B1 (ko) * | 2003-02-18 | 2005-10-04 | 삼성전자주식회사 | 피크전류가 적은 레벨 쉬프터 |
| JP4386918B2 (ja) * | 2005-02-17 | 2009-12-16 | パナソニック株式会社 | レベルシフト回路及びこれを備えた半導体集積回路 |
| JP4707099B2 (ja) * | 2005-08-23 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 差動出力回路 |
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| US9866205B2 (en) | 2015-11-16 | 2018-01-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Level conversion device and method |
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| JPH02268516A (ja) * | 1989-04-11 | 1990-11-02 | Seiko Epson Corp | 半導体装置 |
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-
1992
- 1992-04-23 JP JP4104602A patent/JPH05300001A/ja active Pending
-
1993
- 1993-04-22 US US08/050,612 patent/US5378932A/en not_active Expired - Lifetime
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| JP2017121052A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | レベルシフト回路、ドライバｉｃ及び電子機器 |
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| WO2020031538A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
| WO2020031537A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
| JPWO2020031538A1 (ja) * | 2018-08-10 | 2021-08-26 | 日本電産株式会社 | 駆動回路、駆動システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5378932A (en) | 1995-01-03 |
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