JPH05300001A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH05300001A JPH05300001A JP4104602A JP10460292A JPH05300001A JP H05300001 A JPH05300001 A JP H05300001A JP 4104602 A JP4104602 A JP 4104602A JP 10460292 A JP10460292 A JP 10460292A JP H05300001 A JPH05300001 A JP H05300001A
- Authority
- JP
- Japan
- Prior art keywords
- node
- mos
- level
- potential
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 出力回路における消費電流が少なく、しかも
確実に動作するレベルシフト回路を提供する。 【構成】 レベルシフト回路はレベル変換回路100と
出力回路150とから構成される。レベル変換回路は第
1〜第4のFET101,103,109,111と抵
抗手段113とから構成され、抵抗手段113の両端
(第2及び第4のノード121,123)から出力回路
150へ信号を出力する。
確実に動作するレベルシフト回路を提供する。 【構成】 レベルシフト回路はレベル変換回路100と
出力回路150とから構成される。レベル変換回路は第
1〜第4のFET101,103,109,111と抵
抗手段113とから構成され、抵抗手段113の両端
(第2及び第4のノード121,123)から出力回路
150へ信号を出力する。
Description
【0001】
【産業上の利用分野】この発明はレベルシフト回路に関
するもので、詳しくはLCDドライバーなどの駆動回路
に用いて好適なレベルシフト回路に関するものである。
するもので、詳しくはLCDドライバーなどの駆動回路
に用いて好適なレベルシフト回路に関するものである。
【0002】
【従来の技術】従来のレベルシフト回路を開示した先行
技術文献として、特開平2−268516号公報があげ
られる。この文献に開示されているレベルシフト回路を
図3に示し、図3の各部における動作波形を図4として
示す。以下、これらの図を参照しつつ、従来のレベルシ
フト回路を説明する。
技術文献として、特開平2−268516号公報があげ
られる。この文献に開示されているレベルシフト回路を
図3に示し、図3の各部における動作波形を図4として
示す。以下、これらの図を参照しつつ、従来のレベルシ
フト回路を説明する。
【0003】図3に示すレベルシフト回路はレベル変換
回路300とインバーターで構成される出力回路350
とから構成される。レベル変換回路300は2つのPチ
ャンネル型MOSFET(以下P−MOSという)30
1,303及び4つのNチャンネル型MOSFET(以
下N−MOSという)305,307,309,311
及び抵抗313とから構成される。P−MOS301,
303のソース電極は高電源電位である第1の電源電位
VDDに接続される。P−MOS301のゲート電極は第
1の入力端子315へ、P−MOS303のゲート電極
は第2の入力端子317へ接続される。P−MOS30
1のドレイン電極は第1のノード319へ、P−MOS
303のドレイン電極は第2のノード321に接続され
る。
回路300とインバーターで構成される出力回路350
とから構成される。レベル変換回路300は2つのPチ
ャンネル型MOSFET(以下P−MOSという)30
1,303及び4つのNチャンネル型MOSFET(以
下N−MOSという)305,307,309,311
及び抵抗313とから構成される。P−MOS301,
303のソース電極は高電源電位である第1の電源電位
VDDに接続される。P−MOS301のゲート電極は第
1の入力端子315へ、P−MOS303のゲート電極
は第2の入力端子317へ接続される。P−MOS30
1のドレイン電極は第1のノード319へ、P−MOS
303のドレイン電極は第2のノード321に接続され
る。
【0004】さらにレベル変換回路300は、ゲート電
極が第1の入力端子315に、ドレイン電極が第1のノ
ード319に接続されたN−MOS305と、ゲート電
極が第2の入力端子317に、ドレイン電極が第3のノ
ード323に接続されたN−MOS307を有する。第
2のノード321と第3のノード323との間には抵抗
313が接続されている。
極が第1の入力端子315に、ドレイン電極が第1のノ
ード319に接続されたN−MOS305と、ゲート電
極が第2の入力端子317に、ドレイン電極が第3のノ
ード323に接続されたN−MOS307を有する。第
2のノード321と第3のノード323との間には抵抗
313が接続されている。
【0005】また、レベル変換回路300は、ドレイン
電極がN−MOS305のソース電極に、ソース電極が
低電源電位である第2の電源電位VSSに、ゲート電極が
第3のノード323に接続されるN−MOS309及び
ドレイン電極がN−MOS307のソース電極に、ソー
ス電極が第2の電源電位VSSに、ゲート電極が第1のノ
ード319に接続されるN−MOS311とを有する。
電極がN−MOS305のソース電極に、ソース電極が
低電源電位である第2の電源電位VSSに、ゲート電極が
第3のノード323に接続されるN−MOS309及び
ドレイン電極がN−MOS307のソース電極に、ソー
ス電極が第2の電源電位VSSに、ゲート電極が第1のノ
ード319に接続されるN−MOS311とを有する。
【0006】出力回路350は、ソース電極が第1の電
源電位VDDに、ドレイン電極が出力端子355に、ゲー
ト電極が第2のノード321に接続されたP−MOS3
51及びソース電極が第2の電源電位VSSに、ドレイン
電極が出力端子355に、ゲート電極が第3のノード3
23に接続されたN−MOS353とで構成されるイン
バーターからなる。
源電位VDDに、ドレイン電極が出力端子355に、ゲー
ト電極が第2のノード321に接続されたP−MOS3
51及びソース電極が第2の電源電位VSSに、ドレイン
電極が出力端子355に、ゲート電極が第3のノード3
23に接続されたN−MOS353とで構成されるイン
バーターからなる。
【0007】次に図4を用い、図3のレベルシフト回路
の動作を説明する。
の動作を説明する。
【0008】第1及び第2の入力端子315,317に
はVDD−VSSレベルよりも振幅の小さい信号(ここでは
VDD−VSS2 レベルとする)が(a),(b)のように
入力される。ここで、動作の説明上、VDDレベルをO
V,VSS2 レベルを−5V、VSSレベルを−40Vとす
る。また、P−MOS301のゲート電圧が−40Vの
ときの飽和電流値と、N−MOS309のゲート電圧が
OVのときの飽和電流値を等しく約1.2mAとして、
P−MOS301のゲート幅が150μm、ゲート長が
6μm、N−MOS309のゲート幅が4μm、ゲート
長が6μmとする。P−MOS303はP−MOS30
1と大きさを等しく、抵抗313の抵抗値は30kΩと
する。N−MOS305,307,311は動作時に電
流を制限しない程度の電流駆動能力を必要とし、そのゲ
ート幅を10μm、ゲート長を6μmとする。P−MO
S351の大きさは、ゲート幅を40μm、ゲート長を
6μmとし、N−MOS353の大きさは、ゲート幅を
20μm、ゲート長を6μmとする。
はVDD−VSSレベルよりも振幅の小さい信号(ここでは
VDD−VSS2 レベルとする)が(a),(b)のように
入力される。ここで、動作の説明上、VDDレベルをO
V,VSS2 レベルを−5V、VSSレベルを−40Vとす
る。また、P−MOS301のゲート電圧が−40Vの
ときの飽和電流値と、N−MOS309のゲート電圧が
OVのときの飽和電流値を等しく約1.2mAとして、
P−MOS301のゲート幅が150μm、ゲート長が
6μm、N−MOS309のゲート幅が4μm、ゲート
長が6μmとする。P−MOS303はP−MOS30
1と大きさを等しく、抵抗313の抵抗値は30kΩと
する。N−MOS305,307,311は動作時に電
流を制限しない程度の電流駆動能力を必要とし、そのゲ
ート幅を10μm、ゲート長を6μmとする。P−MO
S351の大きさは、ゲート幅を40μm、ゲート長を
6μmとし、N−MOS353の大きさは、ゲート幅を
20μm、ゲート長を6μmとする。
【0009】さて、初期的に第1の入力端子315にV
DDレベル(以下“H”レベルという)が(a)のよう
に、第2の入力端子317にVSS2 レベル(以下“L”
レベルという)が(b)のように与えられているとき、
P−MOS301はOFF状態、P−MOS303はO
N状態である。第2の入力端子317に与えられた
“L”レベルはVSSレベルよりも充分高く、“L”レ
ベルをゲート電極に入力するN−MOS307もON状
態で、また“H”レベルをゲート電極に入力するN−M
OS305もON状態である。P−MOS303がON
状態であることによって第3のノード323は、P−M
OS303、抵抗313を通じてVDDと接続状態にあり
第3のノード323の電位はVSSレベルよりも高く、第
3のノード323の電位とVSSとの電位差がN−MOS
のスレッシュホルド電圧(以下VTNと略す)よりも大き
いとき第3のノード323がゲート電極に接続されたN
−MOS309がON状態となる。第1のノード315
はP−MOS301がOFF状態であるためVDDと非接
続状態にあり、またN−MOS305,309が共にO
N状態であることによって第1のノード319の電位は
N−MOS305,309を通じてVSSレベルに放電さ
れる。第1のノード319とVSSとの電位差がVTNより
も小さくなると、第1のノード319がゲート電極に接
続されたN−MOS311は完全にOFF状態となり、
第2のノード321及び第3のノード323の電位はP
−MOS303、抵抗313を通じてVDDレベルに充電
される。
DDレベル(以下“H”レベルという)が(a)のよう
に、第2の入力端子317にVSS2 レベル(以下“L”
レベルという)が(b)のように与えられているとき、
P−MOS301はOFF状態、P−MOS303はO
N状態である。第2の入力端子317に与えられた
“L”レベルはVSSレベルよりも充分高く、“L”レ
ベルをゲート電極に入力するN−MOS307もON状
態で、また“H”レベルをゲート電極に入力するN−M
OS305もON状態である。P−MOS303がON
状態であることによって第3のノード323は、P−M
OS303、抵抗313を通じてVDDと接続状態にあり
第3のノード323の電位はVSSレベルよりも高く、第
3のノード323の電位とVSSとの電位差がN−MOS
のスレッシュホルド電圧(以下VTNと略す)よりも大き
いとき第3のノード323がゲート電極に接続されたN
−MOS309がON状態となる。第1のノード315
はP−MOS301がOFF状態であるためVDDと非接
続状態にあり、またN−MOS305,309が共にO
N状態であることによって第1のノード319の電位は
N−MOS305,309を通じてVSSレベルに放電さ
れる。第1のノード319とVSSとの電位差がVTNより
も小さくなると、第1のノード319がゲート電極に接
続されたN−MOS311は完全にOFF状態となり、
第2のノード321及び第3のノード323の電位はP
−MOS303、抵抗313を通じてVDDレベルに充電
される。
【0010】次にタイミングt1 において入力信号が反
転して第1の入力端子315が“L”レベルで第2の入
力端子317が“H”レベルに切り換わると、第1の入
力端子315がゲート電極に接続されたP−MOS30
1はON状態となり、第2の入力端子303がゲート電
極に接続されたP−MOS303はOFF状態となる。
また前述の様に“L”レベルはVSSレベルよりも充分高
いため、N−MOS305はON状態となり、N−MO
S307もON状態となる。このとき第2及び第3のノ
ード321,323は、P−MOS303及びN−MO
S311のどちらもOFF状態であるためVDD,VSSの
どちらも非接続状態となり、初期的状態と同様VDDレベ
ルを保持している。一方、P−MOS301及びN−M
OS305,309は全てがON状態である。ここで、
P−MOS301の負荷駆動能力とN−MOS305,
309による負荷駆動能力とがほぼ等しいため、第1の
ノード319の電位はVSSレベルから、(c)に示すよ
うにP−MOS301によって定まる電流値によってV
DD−VSSレベルのほぼ半分の電位までP−MOS301
を通じて充電される。この充電中に、タイミングt2 に
おいて第1のノード319の電位がVSSレベルよりVTN
以上大きくなると、N−MOS311はON状態とな
り、第3のノード323の電位はN−MOS307,3
11によって定まる電流値によって(e)に示すよう
に、第2のノード321はN−MOS307,311及
び抵抗313によって定まる電流値によって(d)に示
すように放電を始める。
転して第1の入力端子315が“L”レベルで第2の入
力端子317が“H”レベルに切り換わると、第1の入
力端子315がゲート電極に接続されたP−MOS30
1はON状態となり、第2の入力端子303がゲート電
極に接続されたP−MOS303はOFF状態となる。
また前述の様に“L”レベルはVSSレベルよりも充分高
いため、N−MOS305はON状態となり、N−MO
S307もON状態となる。このとき第2及び第3のノ
ード321,323は、P−MOS303及びN−MO
S311のどちらもOFF状態であるためVDD,VSSの
どちらも非接続状態となり、初期的状態と同様VDDレベ
ルを保持している。一方、P−MOS301及びN−M
OS305,309は全てがON状態である。ここで、
P−MOS301の負荷駆動能力とN−MOS305,
309による負荷駆動能力とがほぼ等しいため、第1の
ノード319の電位はVSSレベルから、(c)に示すよ
うにP−MOS301によって定まる電流値によってV
DD−VSSレベルのほぼ半分の電位までP−MOS301
を通じて充電される。この充電中に、タイミングt2 に
おいて第1のノード319の電位がVSSレベルよりVTN
以上大きくなると、N−MOS311はON状態とな
り、第3のノード323の電位はN−MOS307,3
11によって定まる電流値によって(e)に示すよう
に、第2のノード321はN−MOS307,311及
び抵抗313によって定まる電流値によって(d)に示
すように放電を始める。
【0011】第3のノード323の電位が下降するにつ
れて、N−MOS309の負荷駆動能力も次第に小さく
なり、第1のノード319の電位はVDDへ上昇してい
く。
れて、N−MOS309の負荷駆動能力も次第に小さく
なり、第1のノード319の電位はVDDへ上昇してい
く。
【0012】一方、第2のノード321の電位がタイミ
ングt3 において(d)に示すようにVTPより小さくな
った時P−MOS351がON状態となり、出力端子3
55の電位はVDDへと上昇を始める。さらにその後、タ
イミングt4において、(e)に示すように第3のノー
ド323の電位がVTNより小さくなると、N−MOS2
01は完全にOFF状態となり、第1のノード319の
電位はVDDへと上昇する。
ングt3 において(d)に示すようにVTPより小さくな
った時P−MOS351がON状態となり、出力端子3
55の電位はVDDへと上昇を始める。さらにその後、タ
イミングt4において、(e)に示すように第3のノー
ド323の電位がVTNより小さくなると、N−MOS2
01は完全にOFF状態となり、第1のノード319の
電位はVDDへと上昇する。
【0013】次にタイミングt5 において、入力信号が
反転すると、P−MOS301がON状態P−MOS3
03がON状態、N−MOS305,307もON状態
となる。第1のノード319はP−MOS301,N−
MOS309のどちらもがOFF状態のため、VDDレベ
ルを保持している。一方、P−MOS303,N−MO
S307,311は全てON状態のため、第2及び第3
のノード321,323はP−MOS303、抵抗31
3及びN−MOS307,311の抵抗比に従ってVDD
−VSSレベルを分割した所定の電位まで充電される。こ
のとき、タイミングt6 において、第3のノード323
の電位が(e)に示すようにVTNより大きくなると、N
−MOS309がON状態となり、第1のノード319
の電位はN−MOS305,309によって定まる電流
値によりVSSレベルへ放電し始める。これによりN−M
OS311は第1のノード319の電位が下降するに従
って次第に負荷駆動能力が小さくなる。このことはN−
MOS311の抵抗値が大きくなったことと等価であ
り、結果として第2及び第3のノードは(d)及び
(e)に示すようにその電位がVDDへと上昇していく。
反転すると、P−MOS301がON状態P−MOS3
03がON状態、N−MOS305,307もON状態
となる。第1のノード319はP−MOS301,N−
MOS309のどちらもがOFF状態のため、VDDレベ
ルを保持している。一方、P−MOS303,N−MO
S307,311は全てON状態のため、第2及び第3
のノード321,323はP−MOS303、抵抗31
3及びN−MOS307,311の抵抗比に従ってVDD
−VSSレベルを分割した所定の電位まで充電される。こ
のとき、タイミングt6 において、第3のノード323
の電位が(e)に示すようにVTNより大きくなると、N
−MOS309がON状態となり、第1のノード319
の電位はN−MOS305,309によって定まる電流
値によりVSSレベルへ放電し始める。これによりN−M
OS311は第1のノード319の電位が下降するに従
って次第に負荷駆動能力が小さくなる。このことはN−
MOS311の抵抗値が大きくなったことと等価であ
り、結果として第2及び第3のノードは(d)及び
(e)に示すようにその電位がVDDへと上昇していく。
【0014】この後、第1のノード319の電位がVSS
+VTNよリ小さくなると、N−MOS311は完全にO
FF状態になり、第2及び第3のノード321,323
はVDDレベルに、第1のノード319はVSSレベルにな
る。
+VTNよリ小さくなると、N−MOS311は完全にO
FF状態になり、第2及び第3のノード321,323
はVDDレベルに、第1のノード319はVSSレベルにな
る。
【0015】さて、次に出力回路350についての動作
状態を説明する。
状態を説明する。
【0016】初期状態においては第2及び第3のノード
321,323ともVDDレベルのため、P−MOS35
1はOFF状態,N−MOS353はON状態である。
321,323ともVDDレベルのため、P−MOS35
1はOFF状態,N−MOS353はON状態である。
【0017】タイミングt1 において入力信号が反転す
ると、第2及び第3のノード321,323の電位は両
方ともVSSレベルへと下降していき、まずタイミングt
3 において第2のノード321の電位がVTPより小さく
なるとP−MOS351がON状態となる。その後タイ
ミングt4 において第3のノード323の電位がVTNよ
り小さくなるとN−MOS355はOFF状態となる。
出力端子355はタイミングt3 においてP−MOS3
51がONするため、その電位がVDDへと上昇するが、
タイミングt3 からタイミングt4 までの期間T1 では
N−MOS353もON状態のため、電流を消費してし
まう。この期間T1 を短くするためには第3のノード3
23の電位を速く立ち下げ第2のノード321の電位を
遅く立ち下げるとよい。ここで抵抗313の抵抗値を大
きくしてやれば第2のノード321が立ち下がるのが遅
くなる。
ると、第2及び第3のノード321,323の電位は両
方ともVSSレベルへと下降していき、まずタイミングt
3 において第2のノード321の電位がVTPより小さく
なるとP−MOS351がON状態となる。その後タイ
ミングt4 において第3のノード323の電位がVTNよ
り小さくなるとN−MOS355はOFF状態となる。
出力端子355はタイミングt3 においてP−MOS3
51がONするため、その電位がVDDへと上昇するが、
タイミングt3 からタイミングt4 までの期間T1 では
N−MOS353もON状態のため、電流を消費してし
まう。この期間T1 を短くするためには第3のノード3
23の電位を速く立ち下げ第2のノード321の電位を
遅く立ち下げるとよい。ここで抵抗313の抵抗値を大
きくしてやれば第2のノード321が立ち下がるのが遅
くなる。
【0018】さらにタイミングt5 において入力信号が
反転すると、第2及び第3のノード321,323の電
位はVDDへと上昇していく。この後タイミングt6 で第
3のノード323の電位がVTNより大きくなり、N−M
OS353がON状態となる。さらにその後、タイミン
グt7 において第2のノード321の電位がVTPより大
きくなり、P−MOS351がOFF状態となる。タイ
ミングt6 からt7 までの期間T2 ではやはりP−MO
S351とN−MOS353の両方ともがON状態とな
り、電流を消費する。この期間T2 を短かくするには第
2のノード321の電位の立上りを速くし、第3のノー
ド323の電位の立上りを遅くすれば良い。ここで、抵
抗313の抵抗値が大きければ第3のノード323の電
位の立上りは遅くなる。
反転すると、第2及び第3のノード321,323の電
位はVDDへと上昇していく。この後タイミングt6 で第
3のノード323の電位がVTNより大きくなり、N−M
OS353がON状態となる。さらにその後、タイミン
グt7 において第2のノード321の電位がVTPより大
きくなり、P−MOS351がOFF状態となる。タイ
ミングt6 からt7 までの期間T2 ではやはりP−MO
S351とN−MOS353の両方ともがON状態とな
り、電流を消費する。この期間T2 を短かくするには第
2のノード321の電位の立上りを速くし、第3のノー
ド323の電位の立上りを遅くすれば良い。ここで、抵
抗313の抵抗値が大きければ第3のノード323の電
位の立上りは遅くなる。
【0019】
【発明が解決しようとする課題】上述のように、消費電
流を小さくするためには抵抗313の抵抗値を大きくし
てやれば良い。しかしながら抵抗313の抵抗値は下記
(1)式を満足しなければならない。
流を小さくするためには抵抗313の抵抗値を大きくし
てやれば良い。しかしながら抵抗313の抵抗値は下記
(1)式を満足しなければならない。
【0020】
【数1】
【0021】(ここでR303 はP−MOS303の、R
313 は抵抗313の、R307 はN−MOS307の、R
311 はN−MOS311の抵抗値)上記(1)式を満た
さないと図4のタイミングt5 において、第3のノード
323の電位がVTNより大きくならず、N−MOS30
9がON状態とならないため、レベル変換回路300は
動作しない。また、上記(1)式を満たしたとしても、
抵抗313の抵抗値が大きければ、第1のノード319
がVDDからVSSへ放電する時間が長くなり、レベル変換
回路300の動作速度が遅くなるとともに、出力回路の
消費電力も逆に大きくなってしまう。これは、第3のノ
ード323のレベルが低いほど、N−MOS309の負
荷駆動能力も小さくなるため、影響が大きい。
313 は抵抗313の、R307 はN−MOS307の、R
311 はN−MOS311の抵抗値)上記(1)式を満た
さないと図4のタイミングt5 において、第3のノード
323の電位がVTNより大きくならず、N−MOS30
9がON状態とならないため、レベル変換回路300は
動作しない。また、上記(1)式を満たしたとしても、
抵抗313の抵抗値が大きければ、第1のノード319
がVDDからVSSへ放電する時間が長くなり、レベル変換
回路300の動作速度が遅くなるとともに、出力回路の
消費電力も逆に大きくなってしまう。これは、第3のノ
ード323のレベルが低いほど、N−MOS309の負
荷駆動能力も小さくなるため、影響が大きい。
【0022】この発明は上述の欠点を解決するため、抵
抗値の制約をなくし、かつレベル変換回路の確実な動作
を可能としたレベルシフト回路を提供することを目的と
する。
抗値の制約をなくし、かつレベル変換回路の確実な動作
を可能としたレベルシフト回路を提供することを目的と
する。
【0023】また、この発明では消費電力を小さくした
レベルシフト回路を提供することを他の目的とする。
レベルシフト回路を提供することを他の目的とする。
【0024】
【課題を解決するための手段】そこで、この発明のレベ
ルシフト回路では第1電位供給端子と第1のノードとの
間に接続され、制御端子が第1入力端子に接続された第
1のFETと、第1電位供給端子と第2のノードとの間
に接続され、制御端子が第2入力端子に接続された第2
のFETと、第2電位供給端子と第3のノードとの間に
接続され、制御端子が第2のノードに接続された第3の
FETと、第2電位供給端子と第4のノードとの間に接
続され、制御端子が前記第1のノードに接続された第4
のFETと、第2のノードと第4のノードとの間に接続
された抵抗と、第1のノードと第3のノードとの間に接
続され、第1のノードと第3のノードとを常に電気的に
接続する接続手段と、第2及び第4のノードに入力端子
が接続された出力回路とを設けた。
ルシフト回路では第1電位供給端子と第1のノードとの
間に接続され、制御端子が第1入力端子に接続された第
1のFETと、第1電位供給端子と第2のノードとの間
に接続され、制御端子が第2入力端子に接続された第2
のFETと、第2電位供給端子と第3のノードとの間に
接続され、制御端子が第2のノードに接続された第3の
FETと、第2電位供給端子と第4のノードとの間に接
続され、制御端子が前記第1のノードに接続された第4
のFETと、第2のノードと第4のノードとの間に接続
された抵抗と、第1のノードと第3のノードとの間に接
続され、第1のノードと第3のノードとを常に電気的に
接続する接続手段と、第2及び第4のノードに入力端子
が接続された出力回路とを設けた。
【0025】
【作用】第2のノードは出力回路を制御すると共に第3
のFETの負荷駆動能力も制御する。また、第1のノー
ドは入力信号のレベルにかかわらず、第2及び第4のノ
ードの電位を制御する。
のFETの負荷駆動能力も制御する。また、第1のノー
ドは入力信号のレベルにかかわらず、第2及び第4のノ
ードの電位を制御する。
【0026】
【実施例】図1はこの説明の第1の実施例であるレベル
シフト回路を示す図、図2はその動作を示すタイミング
チャードであり、以下図1,2を参照しつつ第1の実施
例を説明する。
シフト回路を示す図、図2はその動作を示すタイミング
チャードであり、以下図1,2を参照しつつ第1の実施
例を説明する。
【0027】図1に示す第1の実施例のレベルシフト回
路はレベル変換回路100とインバーターで構成される
出力回路は150とから構成される。レベル変換回路1
00は第1及び第2のPチャンネル型MOSFET(以
下P−MOSという)101,103と第3及び第4の
Nチャンネル型MOSFET(以下N−MOSという)
109,111及び抵抗手段113とから構成される。
第1及び第2のP−MOS101,103のソース電極
は高電源電位である第1の電源電位VDDに接続される。
第1のP−MOS101のゲート電極は第1の入力端子
115へ,第2のP−MOS103のゲート電極は第2
の入力端子117へ接続される。また第1のP−MOS
101のドレイン電極は第1のノード119へ、第2の
P−MOS103のドレイン電極は第2のノード121
に接続される。第2のノード121には抵抗手段113
の一端が接続されている。
路はレベル変換回路100とインバーターで構成される
出力回路は150とから構成される。レベル変換回路1
00は第1及び第2のPチャンネル型MOSFET(以
下P−MOSという)101,103と第3及び第4の
Nチャンネル型MOSFET(以下N−MOSという)
109,111及び抵抗手段113とから構成される。
第1及び第2のP−MOS101,103のソース電極
は高電源電位である第1の電源電位VDDに接続される。
第1のP−MOS101のゲート電極は第1の入力端子
115へ,第2のP−MOS103のゲート電極は第2
の入力端子117へ接続される。また第1のP−MOS
101のドレイン電極は第1のノード119へ、第2の
P−MOS103のドレイン電極は第2のノード121
に接続される。第2のノード121には抵抗手段113
の一端が接続されている。
【0028】さらに、レベル変換回路100は、ドレイ
ン電極が第1のノード119に、ソース電極が低電源電
位である第2の電源電位VSSに、ゲート電極が第2のノ
ード121に接続された第3のN−MOS109及びド
レイン電極が抵抗手段113の他端(第4のリード12
3)に、ソース電極が第2の電源電位VSSに、ゲート電
極が第1のノード119に接続される第4のN−MOS
111とを有する。
ン電極が第1のノード119に、ソース電極が低電源電
位である第2の電源電位VSSに、ゲート電極が第2のノ
ード121に接続された第3のN−MOS109及びド
レイン電極が抵抗手段113の他端(第4のリード12
3)に、ソース電極が第2の電源電位VSSに、ゲート電
極が第1のノード119に接続される第4のN−MOS
111とを有する。
【0029】出力回路150は、ソース電極が第1の電
源電位VDDに、ドレイン電極が出力端子155に、ゲー
ト電極が第2のノード121に接続された第5のP−M
OS151及びソース電極が第2の電源電位VSSに、ド
レイン電極が出力端子155に、ゲート電極が第4のノ
ード123に接続された第6のN−MOS153とで構
成されるインバーターからなる。
源電位VDDに、ドレイン電極が出力端子155に、ゲー
ト電極が第2のノード121に接続された第5のP−M
OS151及びソース電極が第2の電源電位VSSに、ド
レイン電極が出力端子155に、ゲート電極が第4のノ
ード123に接続された第6のN−MOS153とで構
成されるインバーターからなる。
【0030】次に図1及び図2を用いて、この実施例の
レベルシフト回路の動作を説明する。
レベルシフト回路の動作を説明する。
【0031】第1及び第2の入力端子115,117に
はVDD−VSSレベルよりも振幅の小さい信号(ここでは
従来と同様VDD−VSS2 レベルとする)が(a),
(b)のように入力される。ここで、この実施例の具体
的数値を説明すると、VDDレベルをOV,VSS2 レベル
を−5V,VSSレベルを−40Vとしている。また、第
1のP−MOS101のゲート電圧が−40Vのときの
飽和電流値と、第3のN−MOS109のゲート電圧が
OVのときの飽和電流値は等しく約1.2mAである。
さらに、第1のP−MOS101のゲート幅が150μ
m、ゲート長が6μm、第3のN−MOS109のゲー
ト幅が4μm、ゲート長が6μmである。第2のP−M
OS103は第1のP−MOS101と大きさが等し
く、抵抗113の抵抗値は30kΩである。第4のN−
MOS111は動作時に電流を制限しない程度の電流駆
動能力を必要とするため、そのゲート幅が10μm、ゲ
ート長が6μmに設定されている。第5のP−MOS1
51の大きさは、ゲート幅が40μm、ゲート長が6μ
m、第6のN−MOS153の大きさは、ゲート幅が2
0μm、ゲート長が6μmである。
はVDD−VSSレベルよりも振幅の小さい信号(ここでは
従来と同様VDD−VSS2 レベルとする)が(a),
(b)のように入力される。ここで、この実施例の具体
的数値を説明すると、VDDレベルをOV,VSS2 レベル
を−5V,VSSレベルを−40Vとしている。また、第
1のP−MOS101のゲート電圧が−40Vのときの
飽和電流値と、第3のN−MOS109のゲート電圧が
OVのときの飽和電流値は等しく約1.2mAである。
さらに、第1のP−MOS101のゲート幅が150μ
m、ゲート長が6μm、第3のN−MOS109のゲー
ト幅が4μm、ゲート長が6μmである。第2のP−M
OS103は第1のP−MOS101と大きさが等し
く、抵抗113の抵抗値は30kΩである。第4のN−
MOS111は動作時に電流を制限しない程度の電流駆
動能力を必要とするため、そのゲート幅が10μm、ゲ
ート長が6μmに設定されている。第5のP−MOS1
51の大きさは、ゲート幅が40μm、ゲート長が6μ
m、第6のN−MOS153の大きさは、ゲート幅が2
0μm、ゲート長が6μmである。
【0032】さて、初期的に第1の入力端子115にV
DDレベル(以下“H”レベルという)が(a)のよう
に、第2の入力端子117にVSS2 レベル(以下“L”
レベルという)が(b)のように与えられているとき、
第1のP−MOS101はOFF状態、第2のP−MO
S103がO状態である。第2のP−MOS103がO
N状態であるため、第2のノード121は第2のP−M
OS103を介して第1の電源電位VDDに接続されてお
り、第2のノード121の電位はVSSレベルよりも高
い。第2のノード121の電位がVSSレベルよりVTN以
上高い場合、第3のN−MOS109はON状態とな
り、第2の電源電位VSSと第1のノード119が第3の
N−MOS109を介して接続される。第1のノード1
19は第1のP−MOS101がOFF状態のため、そ
の電位は(c)に示すようにVSSレベルである。第1の
ノード119がVSSレベルであるため、第4のN−MO
S111はOFF状態である。従って、第2のノード1
21及び第4のノード123は電源電位VSSとは接続さ
れず、第2のP−MOS103及び抵抗手段113を介
して第1の電源電位VDDにのみ接続され、図2(d),
(e)に示すように、第2及び第4のノード121,1
23の電位はVDDレベルとなる。
DDレベル(以下“H”レベルという)が(a)のよう
に、第2の入力端子117にVSS2 レベル(以下“L”
レベルという)が(b)のように与えられているとき、
第1のP−MOS101はOFF状態、第2のP−MO
S103がO状態である。第2のP−MOS103がO
N状態であるため、第2のノード121は第2のP−M
OS103を介して第1の電源電位VDDに接続されてお
り、第2のノード121の電位はVSSレベルよりも高
い。第2のノード121の電位がVSSレベルよりVTN以
上高い場合、第3のN−MOS109はON状態とな
り、第2の電源電位VSSと第1のノード119が第3の
N−MOS109を介して接続される。第1のノード1
19は第1のP−MOS101がOFF状態のため、そ
の電位は(c)に示すようにVSSレベルである。第1の
ノード119がVSSレベルであるため、第4のN−MO
S111はOFF状態である。従って、第2のノード1
21及び第4のノード123は電源電位VSSとは接続さ
れず、第2のP−MOS103及び抵抗手段113を介
して第1の電源電位VDDにのみ接続され、図2(d),
(e)に示すように、第2及び第4のノード121,1
23の電位はVDDレベルとなる。
【0033】次に、タイミングt1 において図2
(a),(b)に示すように入力信号が反転し、第1の
入力端子115が“L”レベル、第2の入力端子117
が“H”レベルになると、第1のP−MOS101がO
N状態、第2のP−MOS117がOFF状態となる。
このとき第1のノード119は第1のP−MOS101
を介して第1電源電位VDDに、第3のN−MOS109
介して第2の電源電位VSSに接続されている。第1のP
−MOS101と第3のN−MOS109の負荷駆動能
力はほぼ等しいため、第1のノード119の電位は図2
(c)に示すように第1のP−MOS101によって定
まる電流値によりVDD−VSSレベルのほぼ半分の電位ま
で上昇する。
(a),(b)に示すように入力信号が反転し、第1の
入力端子115が“L”レベル、第2の入力端子117
が“H”レベルになると、第1のP−MOS101がO
N状態、第2のP−MOS117がOFF状態となる。
このとき第1のノード119は第1のP−MOS101
を介して第1電源電位VDDに、第3のN−MOS109
介して第2の電源電位VSSに接続されている。第1のP
−MOS101と第3のN−MOS109の負荷駆動能
力はほぼ等しいため、第1のノード119の電位は図2
(c)に示すように第1のP−MOS101によって定
まる電流値によりVDD−VSSレベルのほぼ半分の電位ま
で上昇する。
【0034】一方、第2のノード121、第4のノード
123については、第2のP−MOS103、第4のN
−MOS111がともにOFF状態であるのでVDDレベ
ルを維持する。
123については、第2のP−MOS103、第4のN
−MOS111がともにOFF状態であるのでVDDレベ
ルを維持する。
【0035】タイミングt2 において第1のノード11
9の電位がVSS+VTNより大きくなり、第4のN−MO
S111がON状態となる。これにより第2及び第4の
ノード121,123の電位がVSSレベルまで下降し始
める。第2のノード121の電位の下降に従い、第3の
N−MOS109の負荷駆動能力が次第に小さくなり、
第1のノード119の電位は図2(c)に示すようにV
DDへと上昇していく。
9の電位がVSS+VTNより大きくなり、第4のN−MO
S111がON状態となる。これにより第2及び第4の
ノード121,123の電位がVSSレベルまで下降し始
める。第2のノード121の電位の下降に従い、第3の
N−MOS109の負荷駆動能力が次第に小さくなり、
第1のノード119の電位は図2(c)に示すようにV
DDへと上昇していく。
【0036】第2のノード121の電位VSS+VTNより
小さくなったとき、第3のN−MOS109はOFF状
態となり第1のノード119の電位はVDDレベルとな
る。
小さくなったとき、第3のN−MOS109はOFF状
態となり第1のノード119の電位はVDDレベルとな
る。
【0037】タイミングt5 において再び入力信号が反
転し、図2(a),(b)に示すように第1の入力端子
115が“H”レベル、第2の入力端子117が“L”
レベルになると、第1のP−MOS101がOFF状
態、第2のP−MOS103がON状態となる。第1の
ノード119は第1のP−MOS101、第3のN−M
OS109が共にOFF状態のため、VDDレベルを保持
する。一方、第2のノード121、第4のノード123
の電位は第2のP−MOS103、第4のN−MOS1
11が共にON状態のため、第2のP−MOS103、
抵抗手段113、第4のN−MOS111の抵抗値の比
に従ってVDD−VSSレベルを分割した所定の電位までそ
れぞれ上昇する(図2(d),(e)参照)。
転し、図2(a),(b)に示すように第1の入力端子
115が“H”レベル、第2の入力端子117が“L”
レベルになると、第1のP−MOS101がOFF状
態、第2のP−MOS103がON状態となる。第1の
ノード119は第1のP−MOS101、第3のN−M
OS109が共にOFF状態のため、VDDレベルを保持
する。一方、第2のノード121、第4のノード123
の電位は第2のP−MOS103、第4のN−MOS1
11が共にON状態のため、第2のP−MOS103、
抵抗手段113、第4のN−MOS111の抵抗値の比
に従ってVDD−VSSレベルを分割した所定の電位までそ
れぞれ上昇する(図2(d),(e)参照)。
【0038】タイミングt6 において第2のノード12
1の電位が図2(d)に示すようにVSS+VTNより上ま
わると、第3のN−MOS109がON状態となり、第
1のノード119の電位は第3のN−MOS109によ
って定まる電流値によりVSSレベルへと下降し始める。
これにより、第4のN−MOS111の負荷駆動能力が
第1のノード119の電位の下降に従って小さくなる。
第2及び第4のノード121,123は図2(d),
(e)に示すようにその電位がVDDへ上昇していく。こ
の後、第1のノード119の電位がVSS+VTNより小さ
くなると、第4のN−MOS111は完全にOFF状態
となり、第2及び第4のノード121,123はVDDレ
ベルとなり、第1のノード119はVSSレベルとなる。
1の電位が図2(d)に示すようにVSS+VTNより上ま
わると、第3のN−MOS109がON状態となり、第
1のノード119の電位は第3のN−MOS109によ
って定まる電流値によりVSSレベルへと下降し始める。
これにより、第4のN−MOS111の負荷駆動能力が
第1のノード119の電位の下降に従って小さくなる。
第2及び第4のノード121,123は図2(d),
(e)に示すようにその電位がVDDへ上昇していく。こ
の後、第1のノード119の電位がVSS+VTNより小さ
くなると、第4のN−MOS111は完全にOFF状態
となり、第2及び第4のノード121,123はVDDレ
ベルとなり、第1のノード119はVSSレベルとなる。
【0039】次に、出力回路150の動作状態を図1,
図2を参照しつつ説明するとともに図3の従来の動作と
比較する。
図2を参照しつつ説明するとともに図3の従来の動作と
比較する。
【0040】初期状態においては、第2及び第4のノー
ド121,123の電位がVDDレベルであるため、第5
のP−MOS151はOFF状態、第6のN−MOS1
53はON状態である。
ド121,123の電位がVDDレベルであるため、第5
のP−MOS151はOFF状態、第6のN−MOS1
53はON状態である。
【0041】タイミングt2 で第4のN−MOS111
がONして、第4のノード123の電位は図2(e)に
示すように急激に下降する。しかし、第2のノード12
1の電位は図2(d)に示すようにゆるやかに下降す
る。第2のノード121の電位がゆるやかに下降するの
は抵抗手段113の抵抗値が大きいためである。
がONして、第4のノード123の電位は図2(e)に
示すように急激に下降する。しかし、第2のノード12
1の電位は図2(d)に示すようにゆるやかに下降す
る。第2のノード121の電位がゆるやかに下降するの
は抵抗手段113の抵抗値が大きいためである。
【0042】さてタイミングt3 において、まず第2の
ノード121の電位が図2(d)に示すようにVDD−V
TPより低くなったとき、第5のP−MOS151がON
状態となる。これにより、出力端子155の電位は上昇
するが、第6のN−MOS153もON状態であるた
め、電流は第1の電源電位VDDから第2の電源電位VSS
へと流れてしまう。この消費電流は、第4のノード12
3の電位が図2(e)にお示すように、VSS+VTN以下
になるタイミングt4 までの期間T1 で発生する。この
期間T1 を短くするには、第2のノード121の電位を
ゆるやかに下降させタイミングt3 をタイミングt4 に
近づければ良い。これは上述のように抵抗手段113の
抵抗値を大きくしてやれば良く、この発明の回路では従
来のように抵抗値の制約がなく、抵抗値を大きくしても
レベルシフト回路は確実に動作する。
ノード121の電位が図2(d)に示すようにVDD−V
TPより低くなったとき、第5のP−MOS151がON
状態となる。これにより、出力端子155の電位は上昇
するが、第6のN−MOS153もON状態であるた
め、電流は第1の電源電位VDDから第2の電源電位VSS
へと流れてしまう。この消費電流は、第4のノード12
3の電位が図2(e)にお示すように、VSS+VTN以下
になるタイミングt4 までの期間T1 で発生する。この
期間T1 を短くするには、第2のノード121の電位を
ゆるやかに下降させタイミングt3 をタイミングt4 に
近づければ良い。これは上述のように抵抗手段113の
抵抗値を大きくしてやれば良く、この発明の回路では従
来のように抵抗値の制約がなく、抵抗値を大きくしても
レベルシフト回路は確実に動作する。
【0043】タイミングt5 において入力信号が再び反
転し、図2(d)に示すように第4のノード123の電
位が上昇する。この電位がタイミングt7 においてVSS
+VTN以上になると、第6のN−MOS153がON状
態となり、出力端子155の電位は図2(f)に示すよ
うに下降する。この後タイミングt8 において図2
(d)に示すように第2のノード121の電位がVDD−
VTP以上になると第5のP−MOS151がOFF状態
となる。従ってタイミングt7 からt8 までの期間T2
でやはり消費電流が発生してしまう。しかし、抵抗手段
113の抵抗値が前述のように大きく設定してあるた
め、第4のノード123の電位の上昇はゆるやかとな
る。従ってタイミングt7 がt8 に近づき、期間T2 は
短かくなり、消費電流が低減できる。
転し、図2(d)に示すように第4のノード123の電
位が上昇する。この電位がタイミングt7 においてVSS
+VTN以上になると、第6のN−MOS153がON状
態となり、出力端子155の電位は図2(f)に示すよ
うに下降する。この後タイミングt8 において図2
(d)に示すように第2のノード121の電位がVDD−
VTP以上になると第5のP−MOS151がOFF状態
となる。従ってタイミングt7 からt8 までの期間T2
でやはり消費電流が発生してしまう。しかし、抵抗手段
113の抵抗値が前述のように大きく設定してあるた
め、第4のノード123の電位の上昇はゆるやかとな
る。従ってタイミングt7 がt8 に近づき、期間T2 は
短かくなり、消費電流が低減できる。
【0044】図5はこの発明の第2の実施例を示す図
で、図1と同一部分には同一符号を付して、その説明を
省略する。
で、図1と同一部分には同一符号を付して、その説明を
省略する。
【0045】この第2の実施例では第1のノード119
と第3のN−MOS109のドレイン電極(第3のノー
ド503)との間に抵抗手段501を設けた点を除けば
第1の実施例と同じである。動作的にも第1の実施例と
ほぼ同じであり、抵抗手段501によって第1、第2、
第4のノード119,121,123の電位の上昇、下
降の速度、タイミング等が若干異なる。
と第3のN−MOS109のドレイン電極(第3のノー
ド503)との間に抵抗手段501を設けた点を除けば
第1の実施例と同じである。動作的にも第1の実施例と
ほぼ同じであり、抵抗手段501によって第1、第2、
第4のノード119,121,123の電位の上昇、下
降の速度、タイミング等が若干異なる。
【0046】図6はこの発明の第3の実施例を示す図
で、図5と同一部分には同一符号を付して、その説明を
省略する。
で、図5と同一部分には同一符号を付して、その説明を
省略する。
【0047】第3の実施例では第2の実施例に加えて、
出力回路650が設けられている。この出力回路650
は出力回路150と同一の構成であり、第1及び第3の
ノード119,503を入力としている。出力回路65
0はソース電極が第1の電源電位VDDに、ドレイン電極
が出力端子655に、ゲート電極が第1のノード119
に接続された第7のP−MOS651と、ソース電極が
第2の電源電位VSSに、ドレイン電極が出力端子655
に、ゲート電極が第3のノード503に接続された第8
のN−MOS653とからなる。第3の実施例のレベル
交換回路500、出力回路150の動作は第2の実施例
と同一であり、また、出力回路650の動作はレベル交
換回路500の動作から容易に判断出来るため詳細な説
明は省略する。なお、第1及び第2の入力端子115,
117のレベルと出力端子155,655の出力レベル
は図7に示されるように、第1の入力端子115が
“H”レベル、第2の入力端子117が“L”レベルの
とき、出力端子155がVSSレベル、出力端子655が
VDDレベルであり、逆に、第1の入力端子115が
“H”レベル、第2の入力端子117が“L”レベルの
とき、出力端子155がVSSレベル、出力端子655が
VDDレベルである。
出力回路650が設けられている。この出力回路650
は出力回路150と同一の構成であり、第1及び第3の
ノード119,503を入力としている。出力回路65
0はソース電極が第1の電源電位VDDに、ドレイン電極
が出力端子655に、ゲート電極が第1のノード119
に接続された第7のP−MOS651と、ソース電極が
第2の電源電位VSSに、ドレイン電極が出力端子655
に、ゲート電極が第3のノード503に接続された第8
のN−MOS653とからなる。第3の実施例のレベル
交換回路500、出力回路150の動作は第2の実施例
と同一であり、また、出力回路650の動作はレベル交
換回路500の動作から容易に判断出来るため詳細な説
明は省略する。なお、第1及び第2の入力端子115,
117のレベルと出力端子155,655の出力レベル
は図7に示されるように、第1の入力端子115が
“H”レベル、第2の入力端子117が“L”レベルの
とき、出力端子155がVSSレベル、出力端子655が
VDDレベルであり、逆に、第1の入力端子115が
“H”レベル、第2の入力端子117が“L”レベルの
とき、出力端子155がVSSレベル、出力端子655が
VDDレベルである。
【0048】図8はこの発明の第4の実施例を示す図で
あり、以下この図を参照しつつ第4の実施例を説明す
る。
あり、以下この図を参照しつつ第4の実施例を説明す
る。
【0049】第4の実施例の回路は第1の実施例の回路
の電源電位VDD、VSSを入れ換えただけで、回路構成は
同じである。第4の実施例はレベル変換回路700と出
力回路750とから構成される。
の電源電位VDD、VSSを入れ換えただけで、回路構成は
同じである。第4の実施例はレベル変換回路700と出
力回路750とから構成される。
【0050】レベル変換回路700は第1及び第2のN
−MOS701,703、第3及び第4のP−MOS7
09,711及び抵抗手段113とから構成される。第
1及び第2のN−MOS701,703のソース電極は
共に第2の電源電位VSSに接続される。第1のN−MO
S701のゲート電極は第1の入力端子715に接続さ
れ、第2のN−MOS703のゲート電極は第2の入力
端子717に接続される。第1のN−MOS701のド
レイン電極は第1のノード719を介して第3のP−M
OS709のドレイン電極及び第4のP−MOS711
のゲート電極に、第1のN−MOS703のドレイン電
極は第3のP−MOS709のゲート電極、第2のノー
ド721及び抵抗手段713の一端に接続される。抵抗
手段713の他端は第2のノード723及び第4のP−
MOS711のドレイン電極に接続される。第3及び第
4のP−MOS709,711のソース電極は共通に第
1の電源電位VDDに接続される。
−MOS701,703、第3及び第4のP−MOS7
09,711及び抵抗手段113とから構成される。第
1及び第2のN−MOS701,703のソース電極は
共に第2の電源電位VSSに接続される。第1のN−MO
S701のゲート電極は第1の入力端子715に接続さ
れ、第2のN−MOS703のゲート電極は第2の入力
端子717に接続される。第1のN−MOS701のド
レイン電極は第1のノード719を介して第3のP−M
OS709のドレイン電極及び第4のP−MOS711
のゲート電極に、第1のN−MOS703のドレイン電
極は第3のP−MOS709のゲート電極、第2のノー
ド721及び抵抗手段713の一端に接続される。抵抗
手段713の他端は第2のノード723及び第4のP−
MOS711のドレイン電極に接続される。第3及び第
4のP−MOS709,711のソース電極は共通に第
1の電源電位VDDに接続される。
【0051】出力回路750は第5のN−MOS753
と第6のP−MOS751とから構成され、第5のN−
MOS753のソース電極は第2の電源電位VSSに、ゲ
ート電極は第2のノード721に、ドレイン電極は出力
端子755に接続される。第6のP−MOS751のソ
ース電極は第1の電源電位VDDに、ドレイン電極は出力
端子755に、ゲート電極は第3のノード723に接続
される。
と第6のP−MOS751とから構成され、第5のN−
MOS753のソース電極は第2の電源電位VSSに、ゲ
ート電極は第2のノード721に、ドレイン電極は出力
端子755に接続される。第6のP−MOS751のソ
ース電極は第1の電源電位VDDに、ドレイン電極は出力
端子755に、ゲート電極は第3のノード723に接続
される。
【0052】第4の実施例の回路の動作の詳細について
は第1の実施例から類推できるため、入力/出力端子の
レベルを図9に示し、動作説明とする。また、第4の実
施例は第1の実施例と同じ効果を有していることは言う
までもない。
は第1の実施例から類推できるため、入力/出力端子の
レベルを図9に示し、動作説明とする。また、第4の実
施例は第1の実施例と同じ効果を有していることは言う
までもない。
【0053】図10はこの発明の第5の実施例を示す図
で、図8と同一部分には同一符号を付して、その説明を
省略する。
で、図8と同一部分には同一符号を付して、その説明を
省略する。
【0054】第5の実施例では第1のノード719と第
3のP−MOS709のドレイン電極(第3のノード1
003)との間に抵抗手段1001を設けた点を除けば
第4の実施例と同じである。動作的も第4の実施例とほ
ぼ同じためその説明は省略する。
3のP−MOS709のドレイン電極(第3のノード1
003)との間に抵抗手段1001を設けた点を除けば
第4の実施例と同じである。動作的も第4の実施例とほ
ぼ同じためその説明は省略する。
【0055】図11はこの発明の第6の実施例を示す図
で、図10と同一部分には同一符号を付して、その説明
を省略する。
で、図10と同一部分には同一符号を付して、その説明
を省略する。
【0056】第6の実施例では第5の実施例に加えて出
力回路1150が設けられている。この出力回路115
0は、ソース電極が第1の電源電位VDDに、ドレイン電
極が出力端子1105に、ゲート電極が第3のノード1
003に接続された第7のP−MOS1101と、ソー
ス電極が第2の電源電位VSSに、ドレイン電極が出力端
子1105に、ゲート電極が第1のノード719に接続
された第8のN−MOS1103とから構成されてい
る。
力回路1150が設けられている。この出力回路115
0は、ソース電極が第1の電源電位VDDに、ドレイン電
極が出力端子1105に、ゲート電極が第3のノード1
003に接続された第7のP−MOS1101と、ソー
ス電極が第2の電源電位VSSに、ドレイン電極が出力端
子1105に、ゲート電極が第1のノード719に接続
された第8のN−MOS1103とから構成されてい
る。
【0057】第6の実施例の動作は図12で表わされ
る。この動作は基本的に図7で説明した動作と同じであ
るため、その説明は省略する。
る。この動作は基本的に図7で説明した動作と同じであ
るため、その説明は省略する。
【0058】次に、これまで述べた出力回路の変形例に
ついて述べる。図13〜15は出力回路の変形例を示す
図であり、上述した出力回路150,650,750,
1150と置換可能なものである。図13〜15の回路
いずれもが、レベルシフト回路からの入力以外に信号入
力端子DFをもっている。この信号入力端子DFに入力
される信号は用途に応じて任意の信号が用いられる。
ついて述べる。図13〜15は出力回路の変形例を示す
図であり、上述した出力回路150,650,750,
1150と置換可能なものである。図13〜15の回路
いずれもが、レベルシフト回路からの入力以外に信号入
力端子DFをもっている。この信号入力端子DFに入力
される信号は用途に応じて任意の信号が用いられる。
【0059】図13は第1の出力回路を示す図であり、
以下この図を用いて第1の出力回路1300を説明す
る。
以下この図を用いて第1の出力回路1300を説明す
る。
【0060】第1の出力回路1300は第1及び第2の
P−MOS1301,1303と第3及び第4のN−M
OS1305,1307から構成される。第1のP−M
OS1301のゲート電極は第1の入力端子1309、
ドレイン電極は出力端子1313に接続されている。第
2のP−MOS1303のソース電極は第1の電源電位
VDDに、ドレイン電極は第1のP−MOS1301のソ
ース電極に、ゲート電極は信号入力端子DFに接続され
ている。第3及び第4のN−MOS1305,1307
のソース電極は共に第2の電源電位VSSに、ドレイン電
極は共に出力端子1313に接続されている。第3のN
−MOS1305のゲート電極は第2の入力端子131
1に、第4のN−MOS1307のゲート電極は信号入
力端子DFに接続されている。
P−MOS1301,1303と第3及び第4のN−M
OS1305,1307から構成される。第1のP−M
OS1301のゲート電極は第1の入力端子1309、
ドレイン電極は出力端子1313に接続されている。第
2のP−MOS1303のソース電極は第1の電源電位
VDDに、ドレイン電極は第1のP−MOS1301のソ
ース電極に、ゲート電極は信号入力端子DFに接続され
ている。第3及び第4のN−MOS1305,1307
のソース電極は共に第2の電源電位VSSに、ドレイン電
極は共に出力端子1313に接続されている。第3のN
−MOS1305のゲート電極は第2の入力端子131
1に、第4のN−MOS1307のゲート電極は信号入
力端子DFに接続されている。
【0061】次にこの第1の出力回路1300の動作を
説明する。ここでは第1の出力回路1300の第1及び
第2入力端子1309,1311がそれぞれ図1のレベ
ルシフト回路の第1及び第4のノード121,123に
接続された場合の入力信号と出力信号の関係を示して、
各P−MOS,N−MOS1301,1303,130
5,1307の動作については詳細な説明は省略する。
また、信号入力端子DFにはVDD、VSSレベルの振幅を
もつ信号が入力されているものとする。
説明する。ここでは第1の出力回路1300の第1及び
第2入力端子1309,1311がそれぞれ図1のレベ
ルシフト回路の第1及び第4のノード121,123に
接続された場合の入力信号と出力信号の関係を示して、
各P−MOS,N−MOS1301,1303,130
5,1307の動作については詳細な説明は省略する。
また、信号入力端子DFにはVDD、VSSレベルの振幅を
もつ信号が入力されているものとする。
【0062】第1の出力回路1300を図1のレベル変
換回路100と上述のように接続された場合、入出力信
号の関係は図14に示した関係となる。
換回路100と上述のように接続された場合、入出力信
号の関係は図14に示した関係となる。
【0063】図15は第2の出力回路を示す図であり、
図13と同一部分には同一符号を付してその説明を省略
する。
図13と同一部分には同一符号を付してその説明を省略
する。
【0064】第2の出力回路1500は第1及び第2の
P−MOS1501,1503と第3及び第4のN−M
OS1505,1507からなる。第1及び第2のP−
MOS1501,1503のソース電極は共に第1の電
源電位VDDに、ドレイン電極は共に出力端子1513に
接続されている。第1のP−MOS1501のゲート電
極は第1の入力端子1309に、第2のP−MOS15
03のゲート電極は入力信号端子DFに接続されてい
る。第3のN−MOS1505のドレイン電極は出力端
子1513に、ゲート電極は第2の入力端子1311に
接続されている。第4のN−MOS1507のソース電
極は第2の電源電位VSSに、ゲート電極が信号入力端子
DFに、ドレイン電極が第3のN−MOS1505のソ
ース電極に接続されている。
P−MOS1501,1503と第3及び第4のN−M
OS1505,1507からなる。第1及び第2のP−
MOS1501,1503のソース電極は共に第1の電
源電位VDDに、ドレイン電極は共に出力端子1513に
接続されている。第1のP−MOS1501のゲート電
極は第1の入力端子1309に、第2のP−MOS15
03のゲート電極は入力信号端子DFに接続されてい
る。第3のN−MOS1505のドレイン電極は出力端
子1513に、ゲート電極は第2の入力端子1311に
接続されている。第4のN−MOS1507のソース電
極は第2の電源電位VSSに、ゲート電極が信号入力端子
DFに、ドレイン電極が第3のN−MOS1505のソ
ース電極に接続されている。
【0065】次に、第2の出力回路1500の動作を説
明する。第2の出力回路1500は前述の第1の出力回
路1300同様その第1及び第2の入力端子1309,
1311がそれぞれ図1のレベルシフト回路の第1及び
第4のノード121,123にされた場合の入力信号と
出力信号の関係を示す。
明する。第2の出力回路1500は前述の第1の出力回
路1300同様その第1及び第2の入力端子1309,
1311がそれぞれ図1のレベルシフト回路の第1及び
第4のノード121,123にされた場合の入力信号と
出力信号の関係を示す。
【0066】図16は上述の関係を示す図で、信号入力
端子DFに、第1の出力回路1300同様VDD、VSSレ
ベルの信号が入力されているのは言うまでもない。
端子DFに、第1の出力回路1300同様VDD、VSSレ
ベルの信号が入力されているのは言うまでもない。
【0067】図17は第3の出力回路を示す図である。
第3の出力回路1700は第1の出力回路1300と第
2の出力回路1500を組合せたもので、回路構成動作
等は上述したものとそれぞれ同じであるため、その説明
は省略する。
第3の出力回路1700は第1の出力回路1300と第
2の出力回路1500を組合せたもので、回路構成動作
等は上述したものとそれぞれ同じであるため、その説明
は省略する。
【0068】図18〜21はそれぞれ第1〜第4の抵抗
手段を示す図である。第1の抵抗手段1800は図18
に示すように抵抗素子1801が第1端子1803と第
2端子1805の間に接続された構成となっている。第
2の抵抗手段1900は図19に示すように、ソース電
極が第1端子1903に、ドレイン電極が第2端子19
05に、ゲート電極が第1の電源電位VDDに接続された
N−MOS1901で構成されている。第3の抵抗手段
2000は図20に示すようにソース電極が第1端子2
003に、ドレイン電極が第2端子2005にゲート電
極が第2の電源電位VSSに接続されたN−MOS200
1から構成されている。第4の抵抗手段2100は図2
1に示されるようにN−MOS2101とP−MOS2
103とから構成される。N−MOS2101のソース
電極とP−MOS2103のドレイン電極は共通に第1
端子2105に、N−MOS2101のドレイン電極と
P−MOS2103のソース電極は共通に第2端子21
07に接続されている。また、N−MOS2101のゲ
ート電極は第1の電源電位VDDに、P−MOS2103
のゲート電極は第2の電源電位VSSに接続されている。
手段を示す図である。第1の抵抗手段1800は図18
に示すように抵抗素子1801が第1端子1803と第
2端子1805の間に接続された構成となっている。第
2の抵抗手段1900は図19に示すように、ソース電
極が第1端子1903に、ドレイン電極が第2端子19
05に、ゲート電極が第1の電源電位VDDに接続された
N−MOS1901で構成されている。第3の抵抗手段
2000は図20に示すようにソース電極が第1端子2
003に、ドレイン電極が第2端子2005にゲート電
極が第2の電源電位VSSに接続されたN−MOS200
1から構成されている。第4の抵抗手段2100は図2
1に示されるようにN−MOS2101とP−MOS2
103とから構成される。N−MOS2101のソース
電極とP−MOS2103のドレイン電極は共通に第1
端子2105に、N−MOS2101のドレイン電極と
P−MOS2103のソース電極は共通に第2端子21
07に接続されている。また、N−MOS2101のゲ
ート電極は第1の電源電位VDDに、P−MOS2103
のゲート電極は第2の電源電位VSSに接続されている。
【0069】上述した第1〜第6の実施例では抵抗手段
の具体的例示をしていないが、第1〜第4の抵抗手段が
これらに用いることが出来る。ここで、抵抗手段11
3,501については第1、第2及び第4の抵抗手段1
800,1900及び2100を単独又は複数を組合せ
て用いることができる。また、抵抗手段713,100
1については第1、第3及び第4の抵抗手段1800,
2000及び2100を単独又は複数を組合せて用いる
ことができる。
の具体的例示をしていないが、第1〜第4の抵抗手段が
これらに用いることが出来る。ここで、抵抗手段11
3,501については第1、第2及び第4の抵抗手段1
800,1900及び2100を単独又は複数を組合せ
て用いることができる。また、抵抗手段713,100
1については第1、第3及び第4の抵抗手段1800,
2000及び2100を単独又は複数を組合せて用いる
ことができる。
【0070】
【発明の効果】以上詳細に説明したように、この発明の
レベルシフト回路は4つのFETと抵抗手段とから構成
され、この抵抗手段の両端から出力するレベル変換回路
と、このレベル変換回路の出力を受けて動作する出力回
路とを設けたので、抵抗手段の抵抗値の大きさにかかわ
らず確実に動作するレベルシフト回路も実現出来る。ま
た、抵抗手段の抵抗値を大きくしても確実に動作するた
め、出力回路で発生する貫通電流(消費電流)値を小さ
くすることが可能である。
レベルシフト回路は4つのFETと抵抗手段とから構成
され、この抵抗手段の両端から出力するレベル変換回路
と、このレベル変換回路の出力を受けて動作する出力回
路とを設けたので、抵抗手段の抵抗値の大きさにかかわ
らず確実に動作するレベルシフト回路も実現出来る。ま
た、抵抗手段の抵抗値を大きくしても確実に動作するた
め、出力回路で発生する貫通電流(消費電流)値を小さ
くすることが可能である。
【0071】図22は従来のレベルシフト回路(従来回
路)として図3に示した回路を、この発明のレベルシフ
ト回路(本発明回路)として図1に示した第1の実施例
の回路をえらび、これらを比較した結果を示す図であ
る。
路)として図3に示した回路を、この発明のレベルシフ
ト回路(本発明回路)として図1に示した第1の実施例
の回路をえらび、これらを比較した結果を示す図であ
る。
【0072】この図からわかるようにこの発明のレベル
シフト回路では、出力回路から出力する信号レベルがV
SSからVDDに変わる時の貫通電流(即ち図2及び図4に
おける期間T1 の消費電流)は従来比約42%、信号レ
ベルがVDDからVSSに変わる時の貫通電流(即ち図2及
び図4における期間T2 の消費電流)は従来比約79%
と、従来に比較して貫通電流が小さくなっていることが
わかる。
シフト回路では、出力回路から出力する信号レベルがV
SSからVDDに変わる時の貫通電流(即ち図2及び図4に
おける期間T1 の消費電流)は従来比約42%、信号レ
ベルがVDDからVSSに変わる時の貫通電流(即ち図2及
び図4における期間T2 の消費電流)は従来比約79%
と、従来に比較して貫通電流が小さくなっていることが
わかる。
【0073】また、従来、レベル変換回路は6つのFE
Tで構成されていたのを、この発明では4つで実現出来
たため、集積回路の面積縮少に有利である。
Tで構成されていたのを、この発明では4つで実現出来
たため、集積回路の面積縮少に有利である。
【図1】第1の実施例を示す図
【図2】図1のタイミングチャート
【図3】従来のレベルシフト回路を示す図
【図4】図3のタイミングチャート
【図5】第2の実施例を示す図
【図6】第3の実施例を示す図
【図7】第3の実施例の動作説明図
【図8】第4の実施例を示す図
【図9】第4の実施例の動作説明図
【図10】第5の実施例を示す図
【図11】第6の実施例を示す図
【図12】第6の実施例の動作説明図
【図13】第1の出力回路を示す図
【図14】第1の出力回路の動作説明図
【図15】第2の出力回路を示す図
【図16】第2の出力回路の動作説明図
【図17】第3の出力回路を示す図
【図18】第1の抵抗手段を示す図
【図19】第2の抵抗手段を示す図
【図20】第3の抵抗手段を示す図
【図21】第4の抵抗手段を示す図
【図22】従来回路と本発明回路の比較図
100 レベル変換回路 101 第1のFET 103 第2のFET 109 第3のFET 111 第4のFET 113 抵抗手段 115 第1の入力端子 117 第2の入力端子 119 第1のノード 121 第2のノード 123 第4のノード 150 出力回路 151 第5のFET 153 第6のFET 155 出力端子
Claims (3)
- 【請求項1】 第1の入力信号を受け取る第1入力端子
と、 第2の入力信号を受け取る第2入力端子と、 第1の電源電位を供給する第1電位供給端子と、 第2の電源電位を供給する第2電位供給端子と、 前記第1電位供給端子と第1のノードとの間に接続さ
れ、制御端子が第1入力端子に接続された第1のFET
と、 前記第1電位供給端子と第2のノードとの間に接続さ
れ、制御端子が第2入力端子に接続された第2のFET
と、 前記第2電位供給端子と第3のノードとの間に接続さ
れ、制御端子が前記第2のノードに接続された第3のF
ETと、 前記第2電位供給端子と第4のノードとの間に接続さ
れ、制御端子が前記第1のノードに接続された第4のF
ETと、 前記第2のノードと第4のノードとの間に接続された抵
抗手段と、 前記第1のノードと第3のノードとの間に接続され、前
記第1のノードと前記第3のノードとを常に電気的に接
続する接続手段と、 前記第2及び第4のノードに入力端子が接続された第1
の出力回路とを有することを特徴とするレベルシフト回
路。 - 【請求項2】 前記第1の出力回路は、 前記第1電位供給回路と出力端子との間に接続され、制
御端子が前記第2のノードに接続された第5のFET
と、 前記第2電位供給回路と出力端子との間に接続され、制
御端子が前記第4のノードに接続された第6のFETと
から構成されることを特徴とする請求項1記載のレベル
シフト回路。 - 【請求項3】 請求項1のレベルシフト回路において、 前記接続手段は抵抗手段であり、このレベルシフト回路
はさらに、 前記第1及び第3のノードに入力端子が接続された第2
の出力回路を有することを特徴とするレベルシフト回
路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4104602A JPH05300001A (ja) | 1992-04-23 | 1992-04-23 | レベルシフト回路 |
US08/050,612 US5378932A (en) | 1992-04-23 | 1993-04-22 | Level shifting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4104602A JPH05300001A (ja) | 1992-04-23 | 1992-04-23 | レベルシフト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05300001A true JPH05300001A (ja) | 1993-11-12 |
Family
ID=14384974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4104602A Pending JPH05300001A (ja) | 1992-04-23 | 1992-04-23 | レベルシフト回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5378932A (ja) |
JP (1) | JPH05300001A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001211065A (ja) * | 2000-01-26 | 2001-08-03 | Sanyo Electric Co Ltd | レベルシフト回路 |
JP2005236992A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | 平面パネルソースドライバのマルチレベルシフタ回路 |
JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
JP2017121052A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | レベルシフト回路、ドライバic及び電子機器 |
WO2020031536A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
WO2020031538A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
WO2020031537A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
EP0633664B1 (fr) * | 1993-06-30 | 1997-11-19 | Philips Composants Et Semiconducteurs | Circuit d'interface et circuit élévateur de tension comportant un tel circuit |
CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
JP2814905B2 (ja) * | 1993-12-28 | 1998-10-27 | 日本電気株式会社 | ドライバ/レシーバ回路 |
US5510731A (en) * | 1994-12-16 | 1996-04-23 | Thomson Consumer Electronics, S.A. | Level translator with a voltage shifting element |
US5933043A (en) * | 1996-10-22 | 1999-08-03 | Kabushiki Kaisha Toshiba | High speed level shift circuit |
IT1291742B1 (it) * | 1997-05-15 | 1999-01-21 | Sgs Thomson Microelectronics | Circuito di traslazione del livello di tensione di un segnale digitale |
GB9926070D0 (en) | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Complementary logic circuit |
KR100518558B1 (ko) * | 2003-02-18 | 2005-10-04 | 삼성전자주식회사 | 피크전류가 적은 레벨 쉬프터 |
JP4386918B2 (ja) * | 2005-02-17 | 2009-12-16 | パナソニック株式会社 | レベルシフト回路及びこれを備えた半導体集積回路 |
JP4707099B2 (ja) * | 2005-08-23 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 差動出力回路 |
US7786788B2 (en) * | 2006-11-30 | 2010-08-31 | Tpo Displays Corp. | Systems including level shifter having voltage distributor |
JP4412508B2 (ja) * | 2007-10-04 | 2010-02-10 | Necエレクトロニクス株式会社 | 半導体回路 |
US9866205B2 (en) | 2015-11-16 | 2018-01-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Level conversion device and method |
US10312902B2 (en) * | 2016-10-28 | 2019-06-04 | Analog Devices Global | Low-area, low-power, power-on reset circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01226218A (ja) * | 1988-03-07 | 1989-09-08 | Canon Inc | レベルシフト用集積回路 |
JPH02268516A (ja) * | 1989-04-11 | 1990-11-02 | Seiko Epson Corp | 半導体装置 |
JPH0454724A (ja) * | 1990-06-22 | 1992-02-21 | Sumitomo Electric Ind Ltd | 論理回路 |
US5179292A (en) * | 1992-06-05 | 1993-01-12 | Acumos, Inc. | CMOS current steering circuit |
-
1992
- 1992-04-23 JP JP4104602A patent/JPH05300001A/ja active Pending
-
1993
- 1993-04-22 US US08/050,612 patent/US5378932A/en not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001211065A (ja) * | 2000-01-26 | 2001-08-03 | Sanyo Electric Co Ltd | レベルシフト回路 |
JP2005236992A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | 平面パネルソースドライバのマルチレベルシフタ回路 |
JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
US9136846B2 (en) | 2011-12-22 | 2015-09-15 | Renesas Electronics Corporation | Level shift circuit and drive circuit of display device |
JP2017121052A (ja) * | 2015-12-28 | 2017-07-06 | 株式会社半導体エネルギー研究所 | レベルシフト回路、ドライバic及び電子機器 |
WO2020031536A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
WO2020031538A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
WO2020031537A1 (ja) * | 2018-08-10 | 2020-02-13 | 日本電産株式会社 | 駆動回路、駆動システム |
JPWO2020031538A1 (ja) * | 2018-08-10 | 2021-08-26 | 日本電産株式会社 | 駆動回路、駆動システム |
Also Published As
Publication number | Publication date |
---|---|
US5378932A (en) | 1995-01-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05300001A (ja) | レベルシフト回路 | |
JP3014164B2 (ja) | 出力バッファ回路 | |
JP3593261B2 (ja) | ヒステリシスコンパレータ回路、及び波形発生回路 | |
JP3625851B2 (ja) | レベルシフタ回路 | |
US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
JPH07118635B2 (ja) | 動的ヒステリシス手段を備える入力反転装置を有する集積回路 | |
JP2001144603A (ja) | レベルシフタ回路およびそれを含むデータ出力回路 | |
JP2000091900A (ja) | ブ―トストラップ型mosドライバ― | |
JPH10173511A (ja) | 電圧レベルシフチング回路 | |
JPH02119427A (ja) | 出力バッファ回路 | |
US5894227A (en) | Level restoration circuit for pass logic devices | |
JP3151329B2 (ja) | データ出力回路 | |
JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
JP2543248B2 (ja) | BiCMOSフルスィング駆動回路 | |
JP3336365B2 (ja) | 出力バッファ回路 | |
JP3299071B2 (ja) | 出力バッファ回路 | |
JPH0430207B2 (ja) | ||
US6353560B1 (en) | Semiconductor memory device | |
US4496852A (en) | Low power clock generator | |
JPS58181321A (ja) | 固体走査回路 | |
JP3429969B2 (ja) | バイアス回路 | |
JPH0514169A (ja) | バツフア回路 | |
JP2002044935A (ja) | チヤージポンプ回路 | |
JPH08223016A (ja) | ドライバ回路 | |
JP2000196023A (ja) | 昇圧回路装置及びそれを用いる半導体集積回路装置 |