JP3374820B2 - 出力バッファ回路 - Google Patents
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Description
号を出力するのに好適な出力バッファ回路に関する。
続する規格として、USB(Universal Serial Bus)が
知られ、Universal Serial Bus Specification Revisio
n 1.0にその規格が詳細に定められている。
s)とロースピード(1.5Mbps)との2種類の通
信速度が規定されている。ロースピードの出力バッファ
回路に求められる電気的特性として、50〜350pf
の幅広い負荷容量に対して、出力波形の立ち上がり時間
及び立ち下がり時間を、75〜300nsの範囲におさ
めることが規定されている。
る出力バッファ回路は、抵抗を用いたバイアス電圧回路
と、容量によるフィードバックを用いた出力ドライバ回
路とから構成されていた。この構成は、米国インテル社
が一般に公開している方式である。
現する従来の一般的な出力バッファ回路の回路図であ
る。バイアス電圧発生回400は、P型MOSトランジ
スタ401,402、抵抗R1,R2及びN型MOSト
ランジスタ403,404で構成されている。このバイ
アス電圧発生回路400は、イネーブル信号410がロ
ーレベルのときに、3種類のバイアス電圧を発生する。
1,422、容量C、P型MOSトランジスタ423〜
426及びN型MOSトランジスタ427〜430にて
構成されている。出力段に設けられてCMOSトランジ
スタを構成するP型MOSトランジスタ426及びN型
MOSトランジスタ430は、入力信号412,414
によりそれぞれオン、オフされる。比較器421,42
2及び容量Cは、出力のフィードバック回路を構成し、
出力電圧の変化を制御する。
ファ回路は、抵抗R1,R2及び容量Cの精度が高く要
求されるため、ゲートアレイで実現することは困難であ
り、従来よりカスタム設計にて実現されていた。
は、回路のチューニングが困難である。このため、US
Bのロースピード伝送を実現する従来の出力バッファ回
路を実現するには、多大な工数とコストが必要となって
いた。
せずに、しかも広い範囲の容量負荷に対して、出力信号
の立ち上がり及び立ち下がり時間を、所定の範囲におさ
めることができる出力バッファ回路を提供することにあ
る。
力バッファ回路は、信号出力線と、この信号出力線の異
なる位置にそれぞれ接続された複数のスイッチング回路
とを有する。複数のスイッチング回路の各々は、電源線
と信号出力線との間に接続された第1のスイッチング手
段と、信号出力線とグランド線との間に接続された第2
のスイッチング手段と、第1のスイッチング手段をオ
ン、オフさせる第1の制御信号線と、第2のスイッチン
グ手段をオン、オフさせる第2の制御信号線とを有す
る。複数のスイッチング回路の一つは、第1,第2のス
イッチング手段の電流駆動能力が最小であり、複数のス
イッチング回路の他の一つは、前記第1,第2のスイッ
チング手段の電流駆動能力が最大である。
イッチング手段をオフさせ、電流駆動能力が低い順に第
1のスイッチング手段をオンさせれば、信号出力線に接
続される負荷容量が低い場合でも高い場合でも、信号出
力線の信号レベルを滑らかにかつ所望の時間範囲内に立
ち上げることができる。逆に、全ての第1のスイッチン
グ手段をオフさせ、電流駆動能力が低い順に第2のスイ
ッチング手段をオンさせれば、信号出力線に接続される
負荷容量が低い場合でも高い場合でも、信号出力線の信
号レベルを滑らかにかつ所望の時間範囲内に立ち下げる
ことができる。1組のスイッチング回路を設けるか、あ
るいは電流駆動能力が同一の複数のスイッチング回路を
設ける場合と比較して、低負荷容量の場合と高負荷容量
の場合とで共に、信号レベルを滑らかに遷移させ、か
つ、その遷移時間を所望の時間範囲内に制御することで
きる効果は、本発明の方が優れている。
路は、前記最小または最大の電流駆動能力と同一、また
は最小及び最大の電流駆動能力の間の電流駆動能力を有
する前記第1,第2のスイッチング手段からなるさらに
他のスイッチング回路を含むことができる。
することで、低負荷容量の場合と高負荷容量の場合とで
共に、信号レベルをより滑らかに遷移させることができ
る。
路の各々に配置された第1,第2のスイッチング手段
は、少なくとも一つのP型MOSトランジスタと少なく
とも一つのN型MOSトランジスタとからなるCMOS
トランジスタにて構成することができる。
ング回路内の各々のCMOSトランジスタは、互いにト
ランジスタサイズを異ならせることで構成できる。
も一つは、複数のP型及び/又はN型MOSトランジス
タを直列接続することで、CMOSトランジスタの電流
駆動能力を低く設定することができる。あるいは、複数
のスイッチング回路の少なくとも一つは、複数のP型及
び/又はN型MOSトランジスタを並列接続すること
で、CMOSトランジスタの電流駆動能力を高く設定す
ることができる。
基づいて、複数のスイッチング回路に接続された各々の
第1,第2の制御信号線に制御信号を供給するプリドラ
イバ回路をさらに設けることができる。このプリドライ
バ回路は、出力信号線の電位をハイレベルにするときに
は、複数のスイッチング回路内の第2のスイッチング手
段を一斉にオフさせ、同時に前記最小の電流駆動能力を
有するスイッチング回路内の第1のスイッチング手段を
オンさせる。その後に、電流駆動能力が小さい順に、他
のスイッチング回路内の第1のスイッチング手段をオン
させる。
には、複数のスイッチング回路内の第1のスイッチング
手段を一斉にオフさせ、同時に最小の電流駆動能力を有
するスイッチング回路内の第2のスイッチング手段をオ
ンさせる。その後に、電流駆動能力が小さい順に、他の
スイッチング回路内の第2のスイッチング手段を順次オ
ンさせる。
回路は、イネーブル信号がノンアクティブの時に、全て
のスイッチング回路内の第1,第2のスイッチング手段
を一斉にオフさせて、信号出力線をハイインピーダンス
に設定することができる。この場合、出力バッファ回路
の信号出力線を入出力端子に接続することができる。
イッチング回路と対応する複数のD型フリップフロップ
を直列に接続して構成されたシフトレジスタを有するこ
とがてきる。このシフトレジスタは、クロック信号に同
期した各クロックに基づいて、入力信号の変化を初段の
D型フリップフロップから最終段のD型フリップフロッ
プに伝搬させる。最小の駆動能力を有するスイッチング
回路に接続される第1,第2の制御信号線には、初段の
D型フリップフロップの出力とイネーブル信号とに基づ
いて生成される制御信号が供給される。最小の駆動能力
を有するスイッチング回路以外の各々のスイッチング回
路に接続される第1,第2の制御信号線には、初段のD
型フリップフロップの出力と、対応する一つのD型フリ
ップフロップの出力と、イネーブル信号とに基づいて生
成される制御信号が供給される。
は、上述したタイミングにて出力バッファ回路の出力ド
ライブ回路を駆動することができる。
時間間隔のうち、少なくとも最後の時間間隔を最初の時
間間隔よりも短くすることができる。この一例として、
隣接した2つのD型フリップフロップにそれぞれクロッ
クの正相及び逆相を入力させ、前記2つのD型フリップ
フロップ間の信号シフト動作をクロックの1/2周期に
なるようにすればよい。電流駆動能力が高いスイッチン
グ回路と対応するD型フリップフロップについて上記の
対策を実施すると、信号出力線の信号レベルをより滑ら
かに遷移させることができる。
力信号のデータ伝送速度は、USB規格のロースピード
の通信速度である1.5Mbpsに設定することができ
る。
を12MHzとすることが好ましい。高周波の場合に必
要となる高価な水晶発振器などを用いずに、負荷容量が
50〜350pfの場合の信号の立ち上がり及び立ち下
がり時間を、75〜300nsの規格におさめ易いから
である。また、このときのスイッチング回路の数は、5
個以下とすることが好ましい。6個以上の数のスイチッ
ング回路を用いると、300nsの上限時間を下回るこ
とが困難となるからである。
予め形成されたサイズの異なる複数のトランジスタ間を
配線するマスタースライス型半導体装置が、上述した出
力バッファ回路を含むものである。
い抵抗、容量が不要であるので、マスタースライスに予
め形成されたサイズの異なる複数のトランジスタの配線
により、出力バッファ回路を構成できる。
ースライス型半導体装置を有して電子機器を構成したも
のである。これらの電子機器として、パーソナルコンピ
ュータの他、その周辺機器であるキーボード、マウスな
どのヒューマンインターフェースデバイス、あるいは中
継器であるハブを挙げることができる。
ドの通信速度である12Mbpsにてデータ転送する高
速出力バッファ回路と、高速出力バッファ回路から出力
される信号を生成する高速ロジック回路と、高速ロジッ
ク回路に供給されるクロック周波数(例えば48MH
z)を発振する発振器と、発振器の出力を分周して、上
述の構成を有する低速出力バッファ回路の動作に適合す
るクロック周波数(例えば12MHz)を生成する第1
の分周器とを含むことができる。この電子機器は、上述
した構成を有する低速出力バッファ回路にロジック信号
を供給するロジック回路と、第1の分周器の出力をさら
に分周して、ロジック回路の動作に適合するクロック周
波数(例えば6MHz)を生成する第2の分周器とを含
むことができる。
て、図面を参照して説明する。
が内蔵される各種電子機器の接続状態を示すブロック図
である。
0には、周辺機器20として、キーボード30,ハブ4
0,プリンタ50、マウス60,ハブ70及びスキャナ
80等が接続されている。
力バッファ回路12及び入出力バッファ回路14が設け
られている。キーボード30は入出力バッファ回路32
を、ハブ40,70は入出力バッファ回路42〜48,
72〜78を、プリンタ50は入出力バッファ回路52
を、マウス60は入出力バッファ回路62を、スキャナ
80は入出力バッファ回路82をそれぞれ有する。
「F」とは、USBのフルスピード(12Mbps)に
て信号を伝送するバッファを意味し、「L」とは、US
Bのロースピード(1.5Mbps)にて信号を伝送す
るバッファを意味する。
ンインターフェースデバイスと称されるキーボード3
0,マウス70は、USBのロースピードにて出力信号
を伝送する。プリンタ50,スキャナ80は、USBの
フルスピードにて出力信号を伝送する。また、パーソナ
ルコンピュータ10及び周辺機器を中継するハブ40,
70は、フルスピードとロースピードとの両者の信号
を、その信号速度に応じて使い分けられるように、
「L」及び「F」の両方のバッファを内蔵している。な
お、ハブ40,72の上流ポートの入出力バッファ4
2,72は、USBのフルスピードにて信号を伝送す
る。
他、ゲームパッドなどのヒューマンインターフェースデ
バイスは、人間の操作に応じた信号が出力されるので、
ロースピード伝送で充分応答可能である。このロースピ
ード伝送により、EMI(electromagnetic interferen
ce)対策を厳密に要しないため、伝送ケーブルを細くで
きる。
ドにて信号を伝送する出力バッファ回路(入出力バッフ
ァ回路内の出力バッファ回路を含む)に適用可能であ
る。
の構成)図2は、図1中にてロースピード伝送を実施す
る出力バッファ回路(入出力バッファ回路中の出力バッ
ファ回路を含む)に設けられる出力ドライバ回路100
Aの一例を示している。図2に示す出力ドライブ回路1
00Aは、信号出力線110と、信号出力線110の異
なる位置にそれぞれ接続された第1〜第3のスイッチン
グ回路120〜140を有する。この第1〜第3のスイ
ッチング回路120〜140はいずれも、CMOSトラ
ンジスタにて構成されている。
40の各々は、電源線160と信号出力線110との間
に接続された第1のスイッチング手段であるP型MOS
トランジスタ122,132,142の一つと、信号出
力線110とグランド線170との間に接続された第2
のスイッチング手段であるN型MOSトランジスタ12
4,134,144の一つとを有する。これらP型MO
Sトランジスタ122,132,142及びN型MOS
トランジスタ124,134,144の各々のゲートに
は、各トランジスタを独立してオン、オフさせる制御信
号線126,136,146,128,138,148
の一つが接続されている。
20〜140内に設けられたP型MOSトランジスタ1
22,132,142同士はそれぞれ異なる電流駆動能
力を有し、同様に、N型MOSトランジスタ124,1
34,144同士もそれぞれ異なる電流駆動能力を有す
る。
0、第2のスイッチング回路130、第3のスイッチン
グ回路140の順で、電流駆動能力が順に大きくなって
いる。すなわち、P型MOSトランジスタ122,13
2,142の電流駆動能力をそれぞれP1,P2,P3
とし、N型MOSトランジスタ124,134,144
の電流駆動能力をそれぞれN1,N2,N3とすると、
P1<P2<P3でかつN1<N2<N3に設定されて
いる。
るには、ゲート幅、ゲート長のいずれか一方または双方
のサイズを変更すればよい。本実施の形態では、スイッ
チング回路120〜140内の各々のCMOSトランジ
スタは、P型MOSトランジスタ122,132,14
2の順で例えばゲート幅が広く設定され、N型MOSト
ランジスタ124,134,144もその順でゲート幅
が広く設定されている。
第1〜第3のスイッチング回路120〜140を配置し
ているが、この配置の順序は問わず、以下に説明するよ
うに各トランジスタのオン、オフの順序が重要である。
遷移させる動作説明)図3は、図2に示す各制御信号線
126,128,136,138,146,148に入
力される波形と、それにより得られる出力信号線110
の信号レベルとを示している。
ハイレベルに遷移させる場合について説明する。なお、
初期状態では、P型MOSトランジスタ122,13
2,142のゲートに供給される制御信号線126,1
36,146はハイレベルであり、N型MOSトランジ
スタ124,134,144のゲートに供給される制御
信号線128,138,148はハイレベルであり、出
力信号線110はローレベルとなっている。
34,144のゲートに接続された制御信号線128,
138,148を時刻t1にて一斉に、ハイレベルより
ローレベルに変化させる。これにより、N型MOSトラ
ンジスタ124,134,144は一斉にオフされる。
りローレベルに変化させ、3つのP型MOSトランジス
タの中で最小の電流駆動能力を有するP型MOSトラン
ジスタ122のみをオンさせる。
ハイレベルよりローレベルに変化させ、3つのP型MO
Sトランジスタの中で中間の電流駆動能力を有するP型
MOSトランジスタ132をオンさせる。
をハイレベルよりローレベルに変化させ、3つのP型M
OSトランジスタの中で最大の電流駆動能力を有するP
型MOSトランジスタ142をオンさせる。こうして、
出力ドライブ回路100A内のP型MOSトランジスタ
のトータル電流駆動能力を徐々に大きくして、出力信号
線110をローレベルよりハイレベルに変化させてい
る。
遷移させる動作説明)次に、出力信号線110をハイレ
ベルからローレベルに遷移させる場合について説明す
る。
32,142のゲートに接続された制御信号線126,
136,146を時刻t1’にて一斉に、ローレベルよ
りハイレベルに変化させる。これにより、P型MOSト
ランジスタ122,132,142は一斉にオフされ
る。
りハイレベルに変化させ、3つのN型MOSトランジス
タの中で最小の電流駆動能力を有するN型MOSトラン
ジスタ124のみをオンさせる。
をローレベルよりハイレベルに変化させ、3つのN型M
OSトランジスタの中で中間の電流駆動能力を有するN
型MOSトランジスタ134をオンさせる。
8をハイレベルよりローレベルに変化させ、3つのN型
MOSトランジスタの中で最大の電流駆動能力を有する
N型MOSトランジスタ144をオンさせる。こうし
て、出力ドライブ回路100A内のN型MOSトランジ
スタのトータル電流駆動能力を徐々に大きくして、出力
信号線110をハイレベルよりローレベルに変化させて
いる。
の動作により得られる出力信号線110の電圧レベル変
化を、信号出力線110に接続される負荷が低負荷容量
の場合と高負荷容量の場合とで分けて、図3に示してい
る。
電流駆動能力が最小のP型MOSトランジスタ122を
介して供給される電流によって、信号出力線110の電
圧レベルを主として変化させることができる。以降、電
流駆動能力を徐々に高くすることで、信号出力線110
の電圧レベルは比較的滑らかに遷移する。
される電流駆動能力が最大のP型MOSトランジスタ1
42を介して供給される電流によって、信号出力線11
0の電圧レベルを主として変化させることができる。そ
の前に、電流駆動能力を徐々に高くすることで、信号出
力線110の電圧レベルは比較的滑らかに遷移する。
り変化させる必要性は下記の通りである。
立ち下がり時間を、低負荷の場合も高負荷の場合も、所
定の時間内におさめることである。
り時間は、信号レベルが波高の10%となった時刻Ta
から波高の90%になった時刻Tbに至るまでの時間T
1にて定義される。同様に、信号レベルの立ち下がり時
間は、信号レベルが波高の90%となった時刻Tcから
波高の10%になった時刻Tdに至るまでの時間T2に
て定義される。
高めることで、低負荷の場合の立ち上がり及び立ち下が
り時間T1,T2と、高負荷の場合の立ち上がり及び立
ち下がり時間T1,T2とを、所定の規格例えばUSB
のロースピード伝送の場合の75〜300nsにおさめ
ることが可能となる。これにより、信号出力線110か
らの信号レベルにて動作するロジック回路が、高周波数
クロックにて動作する場合にあっても、信号レベル変化
の遅れに起因した誤動作を防止できる。
出力線110の信号レベルの変化が滑らかでなく、屈曲
した波形であると、それに起因してノイズが発生してし
まう。
高めることで、低負荷の場合も高負荷の場合も、信号レ
ベル変化を滑らかにすることができ、ノイズの発生を低
減できる。
出力ドライブ回路100Aと対で使用されるプリドライ
ブ回路200Aの回路図である。図5は、プリドライバ
回路200Aの動作を示すタイミングチャートである。
イブ回路200Aは、入力信号210、クロック信号2
12、リセット信号214及びイネーブル信号216に
基づいて、図2に示す制御信号線126,128,13
6,138,146,148に制御信号を供給するもの
である。
て、シフトレジスタ220Aとゲート回路240Aとを
有する。シフトレジスタ220Aは、図2に示す第1〜
第3のスイッチング回路120〜140と対応する第1
〜第3のD型フリップフロップ222〜226を直列接
続して構成される。このシフトレジスタ200Aは、ク
ロック信号212に同期させて、入力信号210をイン
バータ230にて反転させた信号変化を、第1〜第3の
D型フリップフロップ222,224,226に伝搬さ
せものである。
レジスタ200Aの各段の出力とイネーブル信号とに基
づいて、図2に示す制御信号線126,128,13
6,138,146,148に供給される制御信号を生
成するものである。このゲート回路240Aとして例え
ば、第1〜第3のナンドゲート241〜243と、第1
〜第3のノアゲート251〜253とが設けられてい
る。
グ回路120に接続される制御信号線126,128
は、第1のナンドゲート241,第1のノアゲート25
1の出力端子にそれぞれ接続されている。第1のナンド
ゲート241及び第1のノアゲート251は共に、第1
のD型フリップフロップ222のXQ出力(Q出力の反
転信号)と、イネーブル信号216とに基づいて制御信
号を生成している。ただし、第1のノアゲート251に
は、イネーブル信号216がインバータ232にて反転
されて入力される。
接続される制御信号線136,138は、第2のナンド
ゲート242,第2のノアゲート252の出力端子にそ
れぞれ接続されている。第3のスイッチング回路140
に接続される制御信号線146,148は、第3のナン
ドゲート243,第3のノアゲート253の出力端子に
それぞれ接続されている。
2,243及び第2,第3のノアゲート252,253
には、第1のD型フリップフロップ222のXQ出力
(Q出力の反転信号)と、イネーブル信号216とに加
えて、対応するD型フリップフロップ224または22
6の一方のXQ出力が入力されている。ただし、第2,
第3のノアゲート252,253にも、イネーブル信号
216がインバータ232にて反転されて入力される。
ライバ回路の動作について、図5のタイミングチャート
を参照して説明する。なお、図5に示す時刻t1〜t3
及びt1’〜t3’は、図3に示す各時刻と同一であ
る。
(ハイレベル)の状態で、入力信号210が時刻t0に
てローレベルよりハイレベルに変化した場合のプリドラ
イバ回路200Aの動作について説明する。なお、時刻
t0に至る前に、シフトレジスタ200Aはリセット信
号214によって初期状態になるようにリセットされて
いるものとする。
プ222のXQ出力がローレベルよりハイレベルに変化
する。これにより、第1〜第3のノアゲート251〜2
53に入力される入力信号の一つがハイレベルに変化す
るため、第1〜第3のノアゲート251〜253からの
出力信号は一斉にローレベルとなる。この各出力信号
は、図2の制御信号線128,138,148に供給さ
れるので、図2に示すN型MOSトランジスタ124,
134,144は、図3に示すように時刻t1にて一斉
にオフされる。
41の2つの入力が共にハイレベルとなるので、第1の
ナンドゲート241の出力はハイレベルよりローレベル
に変化する。この第1のナンドゲート241の出力は図
2の制御信号線126に供給されるので、図2のP型M
OSトランジスタ122は、図3に示す通り時刻t1で
オンされる。
の1周期後の時刻t2では、第2のD型フリップフロッ
プ224のXQ出力がローレベルよりハイレベルに変化
する。これにより、第2のナンドゲート242の3つの
入力が共にハイレベルとなるので、第2のナンドゲート
242の出力はハイレベルよりローレベルに変化する。
この第2のナンドゲート242の出力は図2の制御信号
線136に供給されるので、図2のP型MOSトランジ
スタ132は、図3に示す通り時刻t2でオンされる。
の1周期後の時刻t3では、第3のD型フリップフロッ
プ226のXQ出力がローレベルよりハイレベルに変化
する。これにより、第3のナンドゲート243の3つの
入力が共にハイレベルとなるので、第3のナンドゲート
243の出力はハイレベルよりローレベルに変化する。
この第3のナンドゲート243の出力は図2の制御信号
線146に供給されるので、図2のP型MOSトランジ
スタ142は、図3に示す通り時刻t3でオンされる。
ルよりローレベルに変化した場合のプリドライバ回路2
00Aの動作についても、図5に示す通りである。図5
に示す第1〜第3のナンドゲート241〜243の出力
波形は図3に示す制御信号線126,136,146の
信号波形と一致している。同様に、図5に示す第1〜第
3のノアゲート251〜253の出力波形は図3に示す
制御信号線128,138,148の信号波形と一致し
ている。
0Aを用いれば、図2に示す出力ドライブ回路100A
を図3に示す通り駆動することができる。
ロースピード伝送を実施する出力バッファ回路(入出力
バッファ回路中の出力バッファ回路を含む)に設けられ
る出力ドライバ回路100Bを示している。図6に示す
出力ドライブ回路100Bは、図2に示す第1〜第3の
スイッチング回路120〜140に加えて、第4のスイ
ッチング回路150を有している。この第4のスイッチ
ング回路150もCMOSトランジスタにて構成され、
このCMOSトランジスタは第1のスイッチング手段で
あるP型MOSトランジスタ152と、第2のスイッチ
ング手段であるN型MOSトランジスタ154とを有す
る。P型MOSトランジスタ152及びN型MOSトラ
ンジスタ154の各々のゲートには、各トランジスタを
独立してオン、オフさせる制御信号線156,158の
一つが接続されている。
132,142,152の電流駆動能力をそれぞれP
1,P2,P3,P4とし、N型MOSトランジスタ1
24,134,144,154の電流駆動能力をそれぞ
れN1,N2,N3,N4とすると、P1<P2<P3
<P4でかつN1<N2<N3<N4に設定されてい
る。
るには、上述の通りゲート幅、ゲート長のいずれか一方
または双方のサイズを変更すればよい。
実施の形態と同様にして電流駆動能力を徐々に高めるこ
とで、低負荷の場合の立ち上がり及び立ち下がり時間
と、高負荷の場合の立ち上がり及び立ち下がり時間と
を、所定の規格例えばUSBのロースピード伝送の場合
の75〜300nsにおさめることが可能となる。ま
た、低負荷の場合も高負荷の場合も、信号レベル変化を
滑らかにすることができ、ノイズの発生を低減できる。
態は、図6に示す第1〜第4のスイッチング回路120
〜150内のCMOSトランジスタを変更したものであ
り、その構成を有する出力ドライバ回路100Cが図7
に示されている。なお、図7において、出力ドライバ回
路100Cの信号出力線110は、入出力端子180に
接続された入出力信号線182と、入力バッファ回路1
83を介してロジック回路184に接続された入力信号
線186とに接続されている。イネーブル信号216が
ノンアクティブとなって出力信号線110がハイインピ
ーダンスとなると、入出力端子180を介して入力され
た信号は入力バッファ回路183を介してロジック回路
184に供給されることになる。
回路120〜150内の第1のスイッチング手段12
2,132,142,152及び第2のスイッチング手
段124,134,144,154の中には、複数のP
型MOSトランジスタ同士または複数のN型MOSトラ
ンジスタ同士を直列または並列接続して構成されている
ものがある。
スタは同一のゲート長0.6μmとなっているが、ゲー
ト幅は3,5,10μmの3種類のサイズが用いられて
いる。
では、ゲート幅が5μmのN型MOSトランジスタ12
4Aと、ゲート幅が10μmのN型MOSトランジスタ
124Bを直列接続している。
ランジスタを直列接続した場合の合成ゲート幅Wは、 1/W=1/W1+1/W2 …(1) となる。
ジスタ124A,124Bの合成ゲート幅Wは、1/W
=1/5+1/10=3/10となり、W=3μmとな
る。
0内では、ゲート幅が3μmのN型MOSトランジスタ
134Aと、ゲート幅が3μmのN型MOSトランジス
タ134Bを並列接続している。
ランジスタを並列接続した場合の合成ゲート幅wは、 w=w1+w2 …(2) となる。
ジスタ134A,134Bの合成ゲート幅Wは、w=3
+3=6μmとなる。
第4のスイッチング回路120〜150の第1のスイッ
チング手段(PMOS)122,132,142,15
2及び第2のスイッチング手段(NMOS)124,1
34,144,154の合成ゲート幅を計算すると下記
の表1の通りとなる。
スイッチング回路120〜150内の第1のスイッチン
グ手段122,132,142,152の電流駆動能力
をN1,N2,N3,N4とし、第2のスイッチング手
段124,134,144,154の電流駆動能力をP
1,P2,P3,P4としたとき、P1=P2<P3<
P4でかつ、N1<N2<N3<N4となる。
4のスイッチング回路120〜150内の第1のスイッ
チング手段122,132,142,152のいずれか
2つ以上を、同一の電流駆動能力にて構成しても良い。
第2のスイッチング手段124,134,144,15
4についても同様である。
出力ドライブ回路100Cまたは図7に示す出力ドライ
バ回路100Cと対で使用されるプリドライブ回路20
0Bの回路図である。図9は、プリドライバ回路200
Bの動作を示すタイミングチャートである。
リドライバ回路200Bは、シフトレジスタ220Bと
ゲート回路240Bとから構成される。シフトレジスタ
220Bは、図4に示すシフトレジスタ220Aの最終
段に第4のD型フリップフロップ228を追加すること
で構成されている。ゲート回路240Bは、図4に示す
ゲート回路240Aに、第4のナンドゲート244と第
4のノアゲート254とを追加することで構成されてい
る。
のD型フリップフロップ222,228の出力XQとイ
ネーブル信号216とが入力され、その出力は図6また
は図7に示す第4のスイッチング回路150の第1の制
御信号線156に供給される。第4のノアゲート254
は、第1,第4のD型フリップフロップ222,228
の出力XQと、イネーブル信号216がインバータ23
2にて反転された信号とが入力され、その出力は図6ま
たは図7に示す第4のスイッチング回路150の第2の
制御信号線158に供給される。
0Bは、クロック信号212を反転するインバータ23
4を有し、このインバータ234にて反転されたクロッ
クが第3のフリップフロップ226のクロック端子Cに
供給されるようになっている。
に示す入力信号210,クロック信号212及び第1,
第2の制御信号線126,136,146,156,1
28,138,148,158の波形を示している。
0にてローレベルよりハイレベルに変化した場合、時刻
t1にて第1〜第4のノアゲート251〜254の出力
は一斉にローレベルとされ、図6または図7に示す第2
のスイッチング手段124,134,144,154は
一斉にオフされる。また、時刻t1,t2,t3,t4
にて順次、第1〜第4のナンドゲート241〜244の
出力がローレベルとされる。このため、図6または図7
に示す第1のスイッチング手段122,132,14
2,152がその順でのオンされ、出力ドライバ回路1
00Bまたは100Cの電流駆動能力が徐々に高められ
る。
イレベルよりローレベルに変化した場合、時刻t1’に
て第1〜第4のナンドゲート241〜244の出力は一
斉にハイレベルとされ、図6または図7に示す第1のス
イッチング手段122,132,142,152は一斉
にオフされる。また、時刻t1’,t2’,t3’,t
4’にて順次、第1〜第4のノアゲート251〜254
の出力がハイレベルとされる。このため、図6または図
7に示す第2のスイッチング手段124,134,14
4,154がその順でのオンされ、出力ドライバ回路1
00Bまたは100Cの電流駆動能力が徐々に高められ
る。
は、第3のD型フリップフロップ226のクロック端子
Cにインバータ234を接続しているため、t1−t2
期間及びt1’−t2’期間はクロック信号212の1
周期となるのに対して、t2−t3期間、t3−t4期
間、t2’−t3’期間及びt3’−t4’期間は、ク
ロック信号212の1/2周期となる。なお、図9に示
すクロック信号212の周波数は例えば12MHzであ
り、その場合、クロック信号212の1周期は83.3
33nsとなる。
次オンさせる時間間隔のうち、電流駆動能力が高い側の
スイッチング手段をオンさせるための時間間隔を、電流
駆動能力が低い側のスイッチング手段をオンさせる時間
間隔よりも短くしている。こうすると、出力信号線11
0の電圧レベルが急激に変化することを防止でき、信号
レベルの滑らかな遷移を達成できる。なお、全てのD型
フリップフロップ間での信号シフト動作の時間間隔をク
ロック信号212の1/2周期に設定しても良い。
00Bを、図8に示すプリドライバ回路200Bにて駆
動した場合の、信号出力線110の信号レベル変化を示
している。
号レベル変化を特性A、負荷容量100pfの場合の信
号レベル変化を特性B、負荷容量200pfの場合の信
号レベル変化を特性C、負荷容量350pfの場合の信
号レベル変化を特性Dがそれぞれ示されている。
(波高の10%から90%に至る時間)と、立ち下がり
時間(波高の90%から10%に至る時間)を、下記の
表2に示す。
範囲に亘って、信号の立ち上がり時間及び立ち下がり時
間を100〜200nsの範囲におさめることができ、
USBのロースピード伝送の場合の規格である75〜3
00nsを充分に達成することができた。
するためのクロック信号212のクロック周波数は、1
2MHzが最適である。シフトレジスタ220A,22
0Bがクロック周波数の1周期または1/2周期の時間
間隔で信号シフト動作を実施することを考慮すると、こ
れより低周波数では1周期の時間が長くなりすぎるから
である。クロック周波数の1周期の時間が長いと、スイ
ッチング回路の段数をより多く確保することができない
点不利となる。また、高周波とすれば信号レベルを滑ら
かに立ち上げまたは立ち下げることができるが、高周波
となるほど水晶発振器が高価となるからである。このよ
うに、クロック周波数を12MHzとした場合には、ス
イッチング回路の段数は2段以上5段以下とするのが良
い。スイッチング回路の段数を6段以上とすると、信号
レベルの遷移を滑らかにできたとしても、USBのロー
スピード伝送の場合の規格の上限である300ns以内
に、信号レベルを立ち上げまたは立ち下げることが困難
となるからである。
実施の形態に係る出力バッファ回路が搭載されるマスタ
ースライス型半導体装置(ゲートアレイ)300を示し
ている。この半導体装置300は、周辺領域に設けられ
た入出力回路領域302と、中央領域に設けられたロジ
ック回路領域304とを有する。
ス上に複数種のサイズ例えばゲート幅が3,5,10,
30,90μmのMOSトランジスタが予め形成され、
ユーザの仕様に従いトランジスタ同士を配線し、電源を
配線をすることで完成される。
バッファ回路が少なくとも含まれている。この出力バッ
ファ回路は、マスタースライスに予め形成されていた種
々のサイズのトランジスタ同士を配線し、電源を配線す
ることで形成することができる。すなわち、図14に示
す従来回路のように精度の高い抵抗R1,R2及び容量
Cを要することがないので、カスタム設計でなくマスタ
ースライス方式にて、出力バッファ回路が内蔵された半
導体装置を構成することができる。よって、半導体装置
の設計工数とコストとを大幅に低減できる。
装置300を用い構成された電子機器を示している。図
12は、高速出力バッファ回路342及び低速出力バッ
ファ回路346を有する電子機器330の部分回路図で
ある。この電子機器330内には、例えば48MHzの
周波数を発振する発振器332と、それを分周する第
1,第2の分周器334,336とが設けられている。
第1の分周器334の出力周波数は12MHzであり、
第2の分周器336の出力周波数は6MHzである。
現するには、高速ロジック回路340に通常48MHz
の周波数が用いられ、この周波数は発振器332にて発
振される。USBのロースピード(1.5MHz)を実
現するには、低速ロジック回路344には通常6MHz
の周波数が用いられ、この周波数は第2の分周器336
より得られる。
出力バッファ回路346に用いるクロック信号212の
クロック周波数を12MHzとする場合に用いられる。
このように、高速出力バッファ回路342を有する電子
機器330の場合、発振器332の発振周波数を分周す
る分周器334,336によって、ロースピード伝送を
実現するための最適な周波数を生成することができる。
を実施する電子機器350の部分回路図を示している。
この場合、発振器352にて低速出力バッファ回路35
8のための周波数12MHzを発振し、低速ロジック回
路356向けの6MHzを分周器354にて生成すれば
よい。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。例えば、本発明が適用される出力
バッファ回路を備えた電子機器としては、ヒューマンイ
ンターフェースデバイスとして、図1に示すものの他に
ゲーム用入力装置を挙げることができる。
図である。
回路の出力ドライバ回路の回路図である。
ミングチャートである。
本発明の第2の実施の形態に係るプリドライバ回路の回
路図である。
ミングチャートである。
回路の出力ドライバ回路の回路図である。
回路の出力ドライバ回路の回路図である。
使用可能な本発明の第5の実施の形態に係るプリドライ
バ回路の回路図である。
ミングチャートである。
ライバ回路を駆動することで得られる出力信号線の電位
を示す波形図である。
ライス型半導体装置の平面図である。
回路を有する電子機器の部分回路図である。
分回路図である。
8,82 入出力バッファ回路 20 周辺機器 30 キーボード 40,70 ハブ 50 プリンタ 60 マウス 80 スキャナ 100A,100B,100C 出力ドライバ回路 110 信号出力線 120 第1のスイッチング回路 122 P型MOSトランジスタ(第1のスイッチング
手段) 124 N型MOSトランジスタ(第2のスイッチング
手段) 126 制御信号線(第1の制御信号線) 128 制御信号線(第2の制御信号線) 130 第2のスイッチング回路 132 P型MOSトランジスタ(第1のスイッチング
手段) 134 N型MOSトランジスタ(第2のスイッチング
手段) 136 制御信号線(第1の制御信号線) 138 制御信号線(第2の制御信号線) 140 第3のスイッチング回路 142 P型MOSトランジスタ(第1のスイッチング
手段) 144 N型MOSトランジスタ(第2のスイッチング
手段) 146 制御信号線(第1の制御信号線) 148 制御信号線(第2の制御信号線) 150 第4のスイッチング回路 152 P型MOSトランジスタ(第1のスイッチング
手段) 154 N型MOSトランジスタ(第2のスイッチング
手段) 156 制御信号線(第1の制御信号線) 158 制御信号線(第2の制御信号線) 160 電源線 170 グランド線 180 入出力端子 183 入力バッファ回路 184 ロジック回路 200A,200B プリドライバ回路 210 入力信号 212 クロック信号 214 リセット信号 216 イネーブル信号 220A,220B シフトレジスタ 222 第1のD型フリップフロップ 224 第2のD型フリップフロップ 226 第3のD型フリップフロップ 228 第4のD型フリップフロップ 230,232,234 インバータ 240A,240B ゲート回路 241〜244 第1〜第4のナンドゲート 251〜254 第1〜第4のノアゲート 300 マスタースライス型半導体装置 330,350 電子機器 332,352 発振器 334 第1の分周器 336 第3の分周器 340 高速ロジック回路 342 高速出力バッファ回路 344,356 低速ロジック回路 346,358 低速出力バッファ回路 354 分周器 400 バイアス電圧発生回路 401,402 P型MOSトランジスタ 403,404 N型MOSトランジスタ 410 イネーブル信号 412,414 入力信号 420 出力ドライブ回路 421,422 比較器 423〜426 P型MOSトランジスタ 427〜430 N型MOSトランジスタ R1,R2 抵抗 C 容量
Claims (8)
- 【請求項1】 信号出力線と、 前記信号出力線の異なる位置にそれぞれ接続された複数
のスイッチング回路と、 を有し、 前記複数のスイッチング回路の各々は、 電源線と前記信号出力線との間に接続された第1のスイ
ッチング手段と、 前記信号出力線とグランド線との間に接続された第2の
スイッチング手段と、 前記第1のスイッチング手段をオン、オフさせる第1の
制御信号線と、 前記第2のスイッチング手段をオン、オフさせる第2の
制御信号線と、 を有し、 前記複数のスイッチング回路の一つは、前記第1,第2
のスイッチング手段の電流駆動能力が最小であり、前記
複数のスイッチング回路の他の一つは、前記第1,第2
のスイッチング手段の電流駆動能力が最大であり、 入力信号とクロック信号とに基づいて、前記複数のスイ
ッチング回路に接続された各々の前記第1,第2の制御
信号線に制御信号を供給するプリドライバ回路をさらに
有し、 前記プリドライバ回路は、 前記出力信号線の電位をハイレベルにするときには、前
記複数のスイッチング回路内の前記第2のスイッチング
手段を一斉にオフさせ、同時に前記最小の電流駆動能力
を有する前記スイッチング回路内の前記第1のスイッチ
ング手段をオンさせ、その後に、前記電流駆動能力が小
さい順に、他の前記スイッチング回路内の前記第1のス
イッチング手段をオンさせ、 前記出力信号線の電位をローレベルにするときには、前
記複数のスイッチング回路内の前記第1のスイッチング
手段を一斉にオフさせ、同時に前記最小の電流駆動能力
を有する前記スイッチング回路内の前記第2のスイッチ
ング手段をオンさせ、その後に、前記電流駆動能力が小
さい順に、他の前記スイッチング回路内の前記第2のス
イッチング手段を順次オンさせ ることを特徴とする出力
バッファ回路。 - 【請求項2】 請求項1において、 前記プリドライバ回路にはイネーブル信号が入力され、
前記プリドライバ回路は、前記イネーブル信号がノンア
クティブの時に、全ての前記スイッチング回路内の前記
第1,第2のスイッチング手段を一斉にオフさせて、前
記信号出力線をハイインピーダンスに設定することを特
徴とする出力バッファ回路。 - 【請求項3】 請求項2において、 前記プリドライバ回路は、前記複数のスイッチング回路
と対応する複数のD型フリップフロップを直列に接続し
て構成されたシフトレジスタを有し、 前記シフトレジスタは、前記クロック信号に同期した各
クロックに基づいて、前記入力信号の変化を初段の前記
D型フリップフロップから最終段の前記D型フリップフ
ロップに伝搬させ、 前記最小の駆動能力を有する前記スイッチング回路に接
続される前記第1,第2の制御信号線には、前記初段の
D型フリップフロップの出力と前記イネーブル信号とに
基づいて生成される前記制御信号が供給され、 前記最小の駆動能力を有する前記スイッチング回路以外
の各々の前記スイッチング回路に接続される前記第1,
第2の制御信号線には、前記初段のD型フリップフロッ
プの出力と、対応する一つのD型フリップフロップの出
力と、前記イネーブル信号とに基づいて生成される前記
制御信号が供給されることを特徴とする出力バッファ回
路。 - 【請求項4】 請求項1において、 前記複数のスイッチング手段を順次オンさせる時間間隔
のうち、少なくとも最後の時間間隔が最初の時間間隔よ
りも短いことを特徴とする出力バッファ回路。 - 【請求項5】 請求項3において、 隣接した2つの前記D型フリップフロップにそれぞれク
ロックの正相及び逆相を入力させ、前記2つのD型フリ
ップフロップ間の信号シフト動作を前記クロックの1/
2周期になるようにして、前記複数のスイッチング手段
を順次オンさせる時間間隔のうち、少なくとも最後の時
間間隔を最初の時間間隔よりも短く設定したことを特徴
とする出力バッファ回路。 - 【請求項6】 請求項1乃至5のいずれかにおいて、 前記入力信号のデータ伝送速度は、USB規格のロース
ピードの通信速度である1.5Mbpsに設定されてい
ることを特徴とする出力バッファ回路。 - 【請求項7】 請求項6において、 前記クロック信号のクロック周波数は、12MHzであ
ることを特徴とする出力バッファ回路。 - 【請求項8】 請求項7において、 前記スイッチング回路の数が5個以下であることを特徴
とする出力バッファ回路。
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