JPH0799639B2

JPH0799639B2 - 半導体集積回路

Info

Publication number: JPH0799639B2
Application number: JP19025488A
Authority: JP
Inventors: 雄一辰巳; 弘岩橋; 英信皆川; 正通浅野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-07-31
Filing date: 1988-07-29
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: JPH01138814A; DE3885963D1; EP0301603A3; KR910009589B1; US4882507A; DE3885963T2; KR890002967A; EP0301603A2; EP0301603B1; US4882507B1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は信号やデータを外部に出力する出力回路を備
えた半導体集積回路に関し、更に詳しくは信号やデータ
の出力速度を制御信号に基づいて変えることができる半
導体集積回路に関する。

（従来の技術）半導体メモリ装置等の半導体集積回路では、信号やデー
タは出力バッファ回路と呼ばれる出力回路を経由して外
部に出力される。一般に半導体メモリ装置はその使用法
にもよるが、データの出力端子に100pF程度の負荷容量
が接続されているときに、定められた読出し速度が得ら
れるように設計される。例えば、アドレス信号が変化し
てからデータが読み出されるまでのアドレスアクセスタ
イムt_ACCは最大で150nsec程度であり、出力イネーブル
信号▲▼が活性化されてから出力データが確定する
までの時間t_OEは最大で70nsec程度である。

ところで、外部にデータを出力する際には出力端子の容
量を充電あるいは放電するため、一時的に大きな電流が
流れ、これにより電源電圧が変動してノイズが発生する
ことがある。このようなノイズは集積回路が誤動作する
原因となる。一般に出力回路は負荷を直接駆動するバッ
ファ増幅部と、このバッファ増幅部を駆動する前段増幅
部とから構成されている。そして、出力回路における電
流の急激な変化によるノイズの発生を押さえるため、従
来では前段増幅部を構成するトランジスタのチャネル
幅、又はバッファ増幅部を構成するトランジスタそのも
ののチャネル幅を小さくしている。前段増幅部のトラン
ジスタのチャネル幅を小さくして電流駆動能力を低下さ
せることにより、バッファ増幅部のトランジスタのゲー
トに供給される信号電位の立上がり、立ち下がりが緩慢
となり、これにより、バッファ増幅部に流れる電流の急
激な変化が押さえられ、電源電圧の変動によるノイズの
発生が抑制される。他方、バッファ増幅部のトランジス
タのチャネル幅をも小さくすることによりバッファ増幅
部に流れる電流量が低く押さえられ、これによっても電
源電圧の変動によるノイズの発生が抑制され、半導体集
積回路が誤動作する恐れがなくなる。ところが、このよ
うな方法では動作速度、すなわち、データの読出し速度
が遅くなる欠点がある。

すなわち、従来の方法を用いる限りでは、動作の高速性
とノイズの低減化を共に図ることはできない。このた
め、高速動作が要求される規格の場合にはノイズの発生
を防ぐため、この高速動作を要求されている半導体集積
回路に電源電圧を与えるための電源配線が太くされた
り、あるいは、この半導体集積回路の電源と接地点間に
接続されるデカップリングキャパシタの容量が大きくさ
れたりしていた。しかし、このようにすると、この半導
体集積回路が組み込まれている装置のコストが上がると
いう欠点を持つ。このため、ノイズの発生を防ぎコスト
を下げるために規格自体を緩めて動作速度を遅くする必
要がある。

（発明が解決しようとする課題）このように、従来の半導体集積回路では、出力回路にお
ける動作速度の高速化とノイズによる誤動作の防止とを
共に達成することができないという欠点がある。

従って、この発明の目的は、出力回路における動作の高
速性を損うことなく、ノイズによって誤動作するのを防
止できる半導体集積回路を提供することにある。

［発明の構成］（問題点を解決するための手段と作用）すなわち、この発明では、内部信号に基づいてトランジ
スタを導通制御することにより所定のノードを充，放電
することによって信号を出力する出力回路を備えた半導
体集積回路において、前記出力回路は、信号の出力端子
と、制御信号のレベルが変化した後に動作し、内部信号
に基づき前記出力端子を充，放電して信号を出力する第
１の出力部と、前記制御信号のレベルが変化した後の所
定の期間のみ動作し、前記内部信号に基づき前記出力端
子を充，放電して信号を出力する第２の出力部とを具備
し、前記制御信号のレベルが変化した後の一定期間は、
前記第１の出力部及び前記第２の出力部を動作させ、こ
の一定期間経過後には前記第１の出力部のみを動作させ
ることを特徴とする。

このような構成によれば、制御信号が変化した後の一定
期間には、出力端子を第１の出力部と第２の出力部とで
充電または放電するので高速にデータを出力でき、一定
期間経過後には第１の出力部のみを動作させるのでノイ
ズによる誤動作を防止できる。

（実施例）この発明の実施例を説明する前に、まず、この発明の根
底にある考え方を説明する。

例えば、半導体メモリ装置の規格（一例として株式会社
東芝製のTC571000DとTC571001Dを示す）では、下表−
１に示されるようにアドレス信号が変化してからデータ
が読出されるまでの時間のアドレスアクセスタイムt_ACC
や、チップイネーブル信号▲▼が変化してからデー
タが読出されるまでの時間t_CEと比較して、出力バッフ
ァイネーブル信号▲▼あるいはプログラムモード切
換信号▲▼が変化してからの読み出し速度t_OEあ
るいはt_PGMには高速性が要求される。例えばt_ACCは150n
secあるいは200nsecと大きいのに対し、t_OEやt_PGMは70n
sec程度である。

ところで、通常、アドレス入力信号は、アドレスバッフ
ァを通り、ロウ・デコーダ，カラム・デコーダに伝達さ
れる。ロウ・デコーダはメモリセルを選択し、選択され
たメモリセルからの読み出しデータは列線に出力され
る。上記列線に読み出されたデータは、カラム・デコー
ダにより選択制御されるカラムゲートを介してデータ検
出回路に供給され、このデータ検出回路によって検出さ
れたデータが出力回路により外部に出力される。

このように、半導体メモリ装置におけるアドレスアクセ
スタイムt_ACCは、多くの回路ブロックを通過した後、デ
ータが出力されるようになっているため、t_ACC全体に占
める出力回路部の伝達時間は小さい。よって、アドレス
アクセスタイムt_ACCは、出力回路の出力バッファ部での
充，放電速度が多少遅くても影響は少ない。一方、出力
バッファイネーブル信号▲▼は、▲▼バッファ
回路のみを介して出力回路に与えられるため、t_OE全体
のほとんどの部分が出力回路部で占められる。このた
め、出力バッファ部での充電あるいは放電速度は、t_OE
の値を決める大きな要素の一つとなる。

従って、例えば、アドレスアクセスタイムt_ACCは10nsec
や20nsec程度遅くなっても全体に及ぼす影響はt_OEやt
_PGMより少ない。しかし、ノイズ対策で出力回路の充，
放電を遅らせると、上記t_OEやt_PGMまで遅くなり、規格
外となってしまう。このような考察に基づいて、本発明
ではアドレスアクセスタイムt_ACCは遅く、t_OEやt_PGMは
速くするように出力回路を制御する出力制御回路を設け
ている。

以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明を半導体メモリ装置の一種であるPR
OM（プログラマブル・リード・オンリー・メモリ）に実
施した場合の全体の構成を示すブロック図である。チッ
プイネーブル制御回路11は、外部から入力されるチップ
イネーブル信号▲▼に基づいて内部チップイネーブ
ル信号CE＊，を出力する。出力イネーブル／プログラム制御回路12
は、外部から入力される出力イネーブル信号▲▼及
びプログラム信号▲▼に基づいて内部出力イネー
ブル信号OE＊，内部プログラム信号をそれぞれ出力する。アドレスバッファ13は、外部アド
レス信号Add及び上記内部チップイネーブル信号CE＊，が入力され、信号CE＊，が活性化されたときに動作して内部アドレス信号Add＊
を出力する。

上記アドレスバッファ13から出力される内部アドレス信
号はロウ・デコーダ14及びカラム・デコーダ15に入力さ
れる。このロウ・デコーダ14及びカラム・デコーダ15に
も上記内部チップイネーブル信号CE＊，が入力されており、ロウ・デコーダ14は信号CE＊，が活性化されたときに動作し、内部アドレス信号Add＊
に応じてメモリセル・アレイ16の行線17を選択的に駆動
する。メモリセル・アレイ16は駆動された行線17に接続
されている図示しない複数のメモリセルからデータを読
み出す。このセルデータは列線18を介してカラムゲート
回路19に入力される。

上記カラム・デコーダ15は上記信号CE＊，が活性化されたときに動作し、内部アドレス信号Add＊
に応じて上記カラムゲート回路19の動作を制御する。こ
の制御により、カラムゲート回路19は上記メモリセル・
アレイ16から読み出されたｍビットのデータからｎビッ
ト（ｍ＞ｎ）を選択する。カラムゲート回路19で選択さ
れたｎビットのデータはデータ検出回路20に入力され
る。このデータ検出回路20には上記信号CE＊，及び基準電位発生回路21から出力される基準電位Vrefが
入力されている。そして、データ検出回路20は信号CE
＊，が活性化されたときに動作し、カラムゲート回路19から
のデータを基準電位Vrefとそれぞれ比較することによっ
てデータの検出を行なう。ここで検出されたデータは出
力回路22に入力される。

一方、出力イネーブル／プログラム制御回路12から出力
される内部出力イネーブル信号OE＊，及びチップイネーブル制御回路11から出力される信号CE
＊，は出力制御回路23に入力される。この出力制御回路23は
出力イネーブル／プログラム制御回路12からの内部出力
イネーブル信号OE＊，に基づき、外部出力イネーブル信号▲▼のレベルが
変化したことを検出して所定パルス幅のパルス信号P,
を出力する。このパルス信号P,は内部出力イネーブル
信号OE＊，と共に上記出力回路22に入力される。そして出力回路22
はこれらパルス信号P,及び内部出力イネーブル信号OE
＊，に基づいて動作し、データ検出回路20からの検出データ
に応じた複数ビットのデータDoutをチップ外部に出力す
る。

ここで、このメモリが従来のものと異なっている点は、
出力制御回路23が設けられていることと、出力回路22が
内部出力イネーブル信号OE＊，以外に出力制御回路23から出力されるパルス信号P,で
も制御されることである。

第２図は上記第１図に示された実施例のメモリにおける
出力回路22の１ビット分のデータに関係する構成を示す
回路図である。前記データ検出回路20で検出された１ビ
ット分のデータDSは、ＰチャネルMOSトランジスタ（以
下、Ｐ型トランジスタと称する）31及びＮチャネルMOS
トランジスタ（以下、Ｎ型トランジスタと称する）32の
電流通路を電源電圧Vccと電源電圧Vss（または接地点）
との間に直列接続して構成されたCMOSインバータ33に入
力される。さらにこのインバータ33の出力は、Ｐ型トラ
ンジスタ34及びＮ型トランジスタ35の電流通路を電源電
圧VccとVssとの間に直列接続して構成されたCMOSインバ
ータ36に入力される。

一方、電源電圧VccとVssとの間には１個のＰ型トランジ
スタ37と２個のＮ型トランジスタ38,39の電流通路が直
列接続されており、Ｐ型トランジスタ37とＮ型トランジ
スタ38の各ゲートには上記インバータ36の出力が入力さ
れ、Ｎ型トランジスタ39のゲートには前記内部出力イネ
ーブル信号OE＊が入力される。また、上記Ｐ型トランジ
スタ37とＮ型トランジスタ38との接続ノード40と電源電
圧Vssとの間には２個のＮ型トランジスタ41,42の電流通
路が直列接続されており、一方のＮ型トランジスタ41の
ゲートには上記インバータ36の出力が入力され、他方の
Ｎ型トランジスタ42のゲートには前記パルス信号Ｐが入
力される。さらに上記ノード40と電源電圧Vccとの間に
はＰ型トランジスタ43の電流通路が接続されており、こ
のトランジスタ43のゲートには前記内部出力イネーブル
信号OE＊が入力される。

また、電源電圧VccとVssとの間には２個のＰ型トランジ
スタ44,45と１個のＮ型トランジスタ46の電流通路が直
列接続されており、Ｐ型トランジスタ45とＮ型トランジ
スタ46のゲートには上記インバータ36の出力が入力さ
れ、Ｐ型トランジスタ44のゲートには前記内部出力イネ
ーブル信号が入力される。また、上記Ｐ型トランジスタ45とＮ型ト
ランジスタ46との接続ノード47と電源電圧Vccとの間に
は、２個のＰ型トランジスタ48,49の電流通路が直列接
続されており、一方のＰ型トランジスタ48のゲートには
前記パルス信号が入力され、他方のＰ型トランジスタ
49のゲートには上記インバータ36の出力が入力される。
さらに上記ノード47と電源電圧Vssとの間にはＮ型トラ
ンジスタ50の電流通路が接続されており、このトランジ
スタ50のゲートには前記内部出力イネーブル信号が入力される。

さらに電源電圧VccとVssとの間にはＰ型トランジスタ51
とＮ型トランジスタ52の電流通路が直列接続されてお
り、Ｐ型トランジスタ51のゲートは上記ノード40に、Ｎ
型トランジスタ52のゲートは上記ノード47にそれぞれ接
続されている。そして上記両トランジスタ51,52の接続
ノード53にはデータ出力用の端子（もしくはパッド）54
が接続されており、この端子54からデータDoutが外部に
出力される。

ここで、上記２個のインバータ33,36、及び上記トラン
ジスタ37〜39,41〜46,48〜50は前段増幅部PBを構成して
おり、トランジスタ51,52はバッファ増幅部BAを構成し
ており、上記バッファ増幅部BAを構成している上記Ｐ型
トランジスタ51とＮ型トランジスタ52はそれぞれ端子54
の外部に接続された負荷を充分な電流で駆動するため、
それぞれのコンダクタンスが他のトランジスタに比べて
大きく設定されている。

PROMにおける動作モードはデータの書込みを行なうプロ
グラムモードとデータの読出しを行なうリードモードと
からなり、さらにリードモードはアドレス信号に応答し
てメモリセル・アレイからはデータを読み出すが外部に
は出力しない出力ディセイブルモードと、データを読み
出さないスタンバイモード及び読み出しデータを外部に
出力するアクティブモードの３種がある。

次に上記構成でなるメモリの動作を説明する。

まず、アクティブモードのときには、外部からの出力イ
ネーブル信号▲▼及びチップイネーブル信号▲
▼が共に予め“0"レベルにされている。このとき、第３
図のタイミングチャートに示すように、内部出力イネー
ブル信号OE＊は“1"レベル、は“0"レベルにされている。また、出力制御回路23から
出力されるパルス信号Ｐは“0"レベル、は“1"レベル
にされている。このため、第２図に示す出力回路では、
Ｎ型トランジスタ39がオン、Ｎ型トランジスタ42がオ
フ、Ｐ型トランジスタ43がオフ、Ｐ型トランジスタ44が
オン、Ｐ型トランジスタ48がオフ、Ｎ型トランジスタ50
がオフとなる。これにより、インバータ36の出力は、Ｐ
型トランジスタ37とＮ型トランジスタ38とで構成される
CMOSインバータを介してＰ型トランジスタ51のゲートに
入力され、かつＰ型トランジスタ45とＮ型トランジスタ
46とで構成されるCMOSインバータを介してＮ型トランジ
スタ52のゲートに入力される。

このとき、前記データ検出回路20の検出データDSが“0"
レベルであれば、インバータ33の出力が“1"レベル、こ
れに続くインバータ36の出力が“0"レベルである。この
とき、ノード40はＰ型トランジスタ37によって充電さ
れ、そのレベルは“1"レベルになっている。また、ノー
ド47はＰ型トランジスタ44及び45の電流通路を直列に介
して充電され、このレベルも“1"レベルになっている。
従って、この場合にはＮ型トランジスタ52がオンし、ノ
ード53に得られるデータDoutは“0"レベルである。

次にこの状態でアドレス信号Addが変化し、前記データ
検出回路20の検出データDSが“0"レベルから“1"レベル
に変化すると、インバータ36の出力が“0"レベルから
“1"レベルに変化する。これにより、いままでＰ型トラ
ンジスタ37によって充電されていたノード40は、今度は
Ｎ型トランジスタ38,39の電流通路を直列に介して放電
され、そのレベルは“0"レベルに反転する。また、いま
までＰ型トランジスタ44,45によって充電されていたノ
ード47は、今度はＮ型トランジスタ46を介して放電さ
れ、このレベルも“0"レベルに反転する。従って、検出
データDSが“1"レベルに変化した後はＰ型トランジスタ
51がオンし、ノード53のデータDoutは“0"レベルから
“1"レベルに反転する。このとき、ノード40はＮ型トラ
ンジスタ38,39の電流通路を介して放電され、その放電
速度は比較的遅いため、データDoutの“1"レベルへの立
上がりは比較的なだらかになる。

次に再びアドレス信号Addが変化してDSが再び“0"レベ
ルに変化した後は、ノード40及び47が共に“1"レベルと
なり、これによりＮ型トランジスタ52がオンし、ノード
53のデータDoutは“0"レベルに反転する。このとき、ノ
ード47はＰ型トランジスタ44,45の電流通路を介して充
電され、その充電速度は比較的遅いため、データDoutの
“0"レベルへの立下がりも比較的なだらかになる。

次に、出力ディセイブルモード時の動作を説明する。こ
のモードのときは予めアドレス信号Addによってデータ
検出回路20のデータDSが確定しており、外部の出力イネ
ーブル信号▲▼を活性化することによって出力回路
22からデータDoutを出力させる。いま例えば、第４図の
タイミングチャートに示すように、データ検出回路20の
検出データDSが“1"レベルになっているとする。このと
き、第２図中のインバータ36の出力も“1"レベルになっ
ており、Ｐ型トランジスタ37,45はオフ状態、Ｎ型トラ
ンジスタ38,46はオン状態である。

次に、あるタイミングで外部の出力イネーブル信号▲
▼が“0"レベルにされると、内部出力イネーブル信号
OE＊が“1"レベルに、が“0"レベルにそれぞれ変化する。これによりＮ型トラ
ンジスタ39がオンし、Ｐ型トランジスタ43がオフして、
ノード40がＮ型トランジスタ38,39の電流通路を直列に
介して放電される。

一方、信号▲▼が“0"レベルに変化したことが出力
制御回路23で検出されると、この出力制御回路23から出
力されるパルス信号Ｐが所定期間“1"レベルに、パルス
信号が所定期間“0"レベルにそれぞれされる。信号Ｐ
が“1"レベルのときにはＮ型トランジスタ42がオンす
る。このとき、Ｎ型トランジスタ41はオン状態なので、
上記ノード40は上記Ｎ型トランジスタ38,39の電流通路
による経路に加え、Ｎ型トランジスタ41,42による経路
でも放電される。このため、このノード40が“0"レベル
に放電される速度が前記アクティブモードのときよりも
増加する。この結果、Ｐ型トランジスタ51は急速にオン
状態となり、データDoutの“1"レベルへの立上がりが急
峻になる。

他方、データ検出回路20の検出データDSが“0"レベルの
ときは、第２図中に示されたインバータ36の出力も“0"
レベルになっており、Ｐ型トランジスタ37,45はオン状
態、Ｎ型トランジスタ38,46はオフ状態である。次に信
号▲▼が“0"レベルにされると、内部出力イネーブ
ル信号OE＊が“1"レベルに、が“0"レベルにそれぞれ変化することによりＰ型トラン
ジスタ44がオンし、Ｎ型トランジスタ50がオフして、ノ
ード47はＰ型トランジスタ44,45の電流通路を直列に介
して充電される。

このときパルス信号は所定期間“0"レベルにされるた
め、Ｐ型トランジスタ48がオンする。このとき、Ｐ型ト
ランジスタ49はオン状態なので、上記ノード47は上記Ｐ
型トランジスタ44,45による経路に加え、Ｐ型トランジ
スタ48,49による経路でも充電される。このため、この
ノード47が“1"レベルに充電される速度が前記アクティ
ブモードのときよりも増加してＮ型トランジスタ52が急
速にオン状態となり、データDoutの“0"レベルへの立下
がりは急峻になる。

また、スタンバイモードのときには、信号▲▼によ
り内部出力イネーブル信号OE＊が“0"レベルに、が“1"レベルにされる。そのとき、Ｐ型トランジスタ43
がオン、Ｎ型トランジスタ39がオフすることによってノ
ード40が“1"レベルにされ、Ｐ型トランジスタ51は無条
件にオフ状態にされる。さらにＮ型トランジスタ50がオ
ンし、Ｐ型トランジスタ44がオフすることによってノー
ド47が“0"レベルにされ、Ｎ型トランジスタ52は無条件
にオフ状態にされる。この結果、ノード53は高インピー
ダンス状態となる。

このように上記実施例のメモリ装置では、高速動作が要
求される出力ディセイブルモード時にはデータを高速に
出力することができる。そして、信号▲▼を活性化
し、データDoutを外部に出力するときには既にアドレス
信号Addが設定され、ある時間が経過している。このた
め、たとえノイズが発生して電源電圧が変動したとして
も、メモリが誤動作する恐れはない。

また、アクティブモードのときには、ノイズ40の放電も
しくはノード47の充電が出力ディセイブルモード時より
も遅く行なわれ、Ｐ型トランジスタ51もしくはＮ型トラ
ンジスタ52には急激に電流が流れないため、ノイズの発
生を低減することができる。

第５図及び第６図はそれぞれ、上記実施例のメモリ装置
における各部分の電圧波形を示す波形図であり、第５図
はアクティブモードのときのものであり、第６図は出力
ディセイブルモードのときのものである。また、図中の
符号Daは前記カラムゲート回路19からの出力データであ
る。図示するように出力ディセイブルモードの場合の方
が出力データDoutが急速に“1"レベルに立上がっている
ことがわかる。

第７図は、上記第５図に対応するもので、ノード40の電
位を急速に立ち下げ、出力信号Doutの電位を急速に立ち
上げる場合の各信号の波形図である。データ検出回路20
はメモリセルからの読み出しデータDaと基準電位Vrefと
を比較して、検出データDSのレベル（“H"レベルまたは
“L"レベル）を決定する。出力回路が高速で動作する場
合には、第７図にΔVDで示されるように基準電位Vrefの
電位に対してデータDaの電位が離れないうちにノード40
の電位が下がり始め、出力ノード53が充電され始める。
従って、この状態の時に出力バッファから出力端子に大
量の電流が流れるため、電源電位や接地電位が振れ、こ
れによって発生するノイズにより、充分電位差の開いて
いない基準電位VrefのレベルとデータDaのレベルの大き
さの関係が反転し、読み出しデータDaが狂ってしまう。
すなわち、データDaが放電されている途中で基準電位Vr
efより電位が低くなった直後のΔVDの値が小さい時にノ
イズが乗るため、データDaと基準電位Vrefの電位が揺
れ、逆に基準電位VrefよりもデータDaの電位が高くな
る。これをセンスアンプが検出してしまい、データの誤
った読み出しが行なわれる。しかしながら、t_OEやt_PGM
の期間には、第６図に示されるように、既に基準電位Vr
efと読み出しデータDaが確定しているため、基準電位Vr
efとデータDaとの電位差ΔVDが充分な電位差を持ってい
る。従って、出力回路に大量の電流が流れてノイズが発
生することにより、基準電位VrefとデータDaが揺れたと
しても、これらの電位レベルが交差することはない。従
って、データが誤って読み出されることはない。これ
は、前述のようにアドレスが変化して充分に時間が経過
した後で内部イネーブル信号が変化するので、データDaが充分に安定した状態で読み
出しが行なわれるためである。このために、t_OE，t_PGM
の期間には、出力回路を高速に動作させることができ
る。本発明においては、出力制御回路により、t_ACCの期
間には出力回路の動作を遅くしているため、電位差ΔVD
が小さくても、ノイズの発生が少なく、半導体集積回路
が誤動作することはない。

第８図は、上記実施例のメモリ装置における出力イネー
ブル／プログラム制御回路12及び出力制御回路23の具体
的構成を示す回路図である。端子（パッド）61には信号
▲▼が印加されるようになっており、内部プログラ
ム信号が“1"レベルで、内部チップイネーブル信号CE＊が“1"
レベル、信号が“0"レベルのとき、出力イネーブル／プログラム制御
回路12ではＰ型トランジスタ62がオン、Ｎ型トランジス
タ63がオフ、Ｎ型トランジスタ64がオン、Ｐ型トランジ
スタ65がオフとなり、上記端子61に印加された信号▲
▼はCMOSインバータ66及び67を介して、内部出力イネ
ーブル信号として出力され、さらにCMOSインバータ69を介して内部
出力イネーブル信号OE＊として出力される。

一方、信号CE＊が“1"レベルで信号が“0"レベルのとき、出力制御回路23ではＰ型トランジ
スタ71及びＮ型トランジスタ72がオフ、Ｎ型トランジス
タ73及びＰ型トランジスタ74がオンとなる。このとき信
号が入力されるCMOSインバータ75の出力は“0"レベル、こ
れに続くCMOSインバータ76の出力は“1"レベルとなり、
このインバータ76の出力がゲートに入力されるＰ型トラ
ンジスタ77はオフ、Ｎ型トランジスタ78はオンとなる。
従って、回路12内のインバータ68の出力信号は実質的に
インバータとして作用するCMOSナンド回路79を介して、
Ｐ型トランジスタ及びＮ型トランジスタからなるCMOSナ
ンド回路80に入力される。さらに上記ナンド回路79の信
号はCMOSインバータ81、Ｐ型トランジスタ及びＮ型トラ
ンジスタで構成された信号遅延回路82、CMOSインバータ
83、上記信号遅延回路82と同様の構成の信号遅延回路84
及び３個のCMOSインバータ85,86,87を直列に介して上記
CMOSナンド回路80に入力される。上記ナンド回路79の出
力ノード88の信号とインバータ87の出力ノード89の信号
とは、時間がずれかつ論理状態が反転関係にあるため、
ナンド回路80の出力ノード90には上記両ノード88,89の
信号が共に“1"レベルのときにのみ“0"レベルとなるよ
うなパルス信号が得られる。このパルス信号はCMOSイン
バータ91を介してパルス信号Ｐとして出力され、さらに
この信号ＰはCMOSインバータ92を介してパルス信号と
して出力される。

第９図は、上記第１図に示されたメモリ装置における出
力回路22の１ビット分のデータに関係する他の構成を示
す回路図である。この出力回路は、上記第２図中に示さ
れた前段増幅部PBの代わりに、このPBの入力部に対応す
るPB0の出力信号を出力部PB1,PB2に分けて供給し、これ
ら出力部PB1,PB2の出力信号をそれぞれ２個のバッファ
増幅部BA1,BA2に供給するように構成されている。上記
両前段増幅部PB1,PB2はそれぞれ、上記第２図中に示さ
れた前段増幅部BAからＮ型トランジスタ41,42を及びＰ
型トランジスタ48,49を取り除いた構成にされており、
一方の前段増幅部PB1には前記内部出力イネーブル信号O
E＊，の代わりに信号OE＊1, がそれぞれ入力され、他方の前段増幅部PB2には内部出
力イネーブル信号OE＊2, がそれぞれ入力される。そして、両バッファ増幅部BA1,
BA2の出力ノード53は端子54に共通に接続されている。
また、タイミングが異なる２種の信号OE＊1, 及びOE＊2, は前記出力制御回路23で発生される。

このような構成でなる出力回路では、第10図のタイミン
グチャートに示すように、外部出力イネーブル信号▲
▼が活性化されて、“0"レベルに変化した後に、前記
出力制御回路23から出力される一方の内部出力イネーブ
ル信号OE＊１が“0"レベルから“1"レベルに、が“1"レベルから“0"レベルにそれぞれ変化する。従っ
て、一方のバッファ増幅部BA1は信号▲▼が活性化
された後から継続して動作する。

内部出力イネーブル信号OE＊2, は信号▲▼が活性化された後から所定期間だけ“1"
レベル、“0"レベルにされる。このため、他方のバッフ
ァ増幅部BA2は信号▲▼が活性化された後の所定期
間だけ動作することになる。そして、信号OE＊2, が“1"レベル、“0"レベルにされ、バッファ増幅部BA2
が動作している期間では、バッファ増幅部BA1のみが動
作する期間よりも端子54の放電速度もしくは充電速度が
増加し、高速にデータを読み出すことができる。

この第９図に示された実施例では、出力部PB1とバッフ
ァ増幅部BA1、及び出力部PB2とバッファ増幅部BA2の応
答速度をお互いに異ならせている。出力部PB1,バッファ
増幅部BA1の応答速度は、第２図においてトランジスタ4
4,48がオフしている時と等しく設定されている。すなわ
ち、バッファ増幅部BA1におけるノード40の電圧の放電
及びノード47の電圧の充電はゆっくりと行なわれる。一
方、バッファ増幅部BA2におけるノード40の放電及びノ
ード47の放電は素早く行なわれる。

このようにしているので、上記第９図に示された回路
は、上記第２図に示された回路と同等な作用効果が得ら
れる。

電源電圧の揺れは、電源線の配線に寄生的に存在するイ
ンダクタンスにより生ずる。すなわち、出力端を出力バ
ッファトランジスタによって電源から充電あるいは放電
する場合、出力バッファトランジスタ及び電源配線を流
れる電流の変化をdi/dt、電源配線のインダクタンスをL
xとすると、電源配線における電位変動ΔＶは、 ΔＶ＝Lx・di/dt…（１）で表わせる。このΔＶが電源ノイズの原因である。上式
（１）から分かるように、di/dtが小さい程ΔＶは小さ
くなり、電源電圧の揺れは小さくノイズも小さくなる。

ここで、電源電位に充電されている出力端子を放電する
場合を考える。この場合、ドレインが電源電位にあるト
ランジスタのゲート電位を電源電位まで上昇させた後、
放電することになるので、トランジスタの電圧−電流特
性がこの時のdi/dtに影響を及ぼす。放電の開始後は、
ドレイン電圧がゲート電圧よりも閾値電圧分低くなるま
では、この出力バッファトランジスタは飽和領域で動作
する。飽和領域におけるMOSトランジスタの電圧−電流
特性は、下式（２）で表わせることは良く知られてい
る。

ここでＬはチャネル長、Ｗはチャネル幅、C_OXは単位面
積辺りのゲート容量、μは電子の移動度、VGはゲート電
圧、Vthは閾値電圧である。

今、ゲート電圧VGが上昇して行った時のことを考える。
説明を簡単にするために、ゲート電圧VGが時間の一次関
数で上昇したとする。ゲート電圧VGは時間とともにΔＸ
の傾きで上昇して行ったとすると、上記ゲート電圧VGは
下式（３）で表わされる。

VG＝ΔＸ・ｔ…（３）上式（３）を上式（２）に代入すれば下式（４）のよう
になる。

この（４）式を時間ｔで微分すると、電流の時間的変化
分となり、このdID/dtは下式（５）のように表わせる。

この（５）式から分かるように、電流の変化率dID/dt
は、ゲート電圧の上昇時の傾きΔＸの２乗に比例し、ト
ランジスタのチャネル幅Ｗの１乗に比例する。このよう
にデータの出力時の電流の変化分di/dtは、オンするト
ランジスタのチャネル幅を小さくするよりも、上記第２
図に示したように、オンするトランジスタのゲート電位
の上昇の具合を緩やかにした方がよりdi/dtを小さくす
るのに効果がある。

出力端子の電位が徐々に放電され、出力バッファトラン
ジスタのドレイン電圧が下がって行き、トランジスタが
三極管動作領域で動作する場合を考える。説明を簡単化
するために三極管動作領域でのMOSトランジスタの電圧
−電流特性を抵抗値Ｒの直線で近似する。この時、ドレ
イン電圧VDと電流IDの関係は、下式（６）に示すように
表わせる。

ここで、容量Ｃに蓄えられた電荷を、抵抗Ｒで放電した
とする。初期電圧をV₀とすると時刻ｔにおける電圧VDは
下式（７）に示すようになる。

上式（７）を上式（６）に代入すると下式（８）のよう
になる。

上式（８）を時間ｔで微分すると、下式（９）が得られ
る。

上式（９）から分かるように、三極管動作領域における
di/dtは、抵抗Ｒの２乗に反比例する。また、上式
（９）に示されるようにdi/dtはマイナスの値を持つ。
このため、（１）式から分かるように、マイナス方向へ
の電源電圧の揺れとなる。MOSトランジスタの抵抗値
は、そのチャネル幅が小さいほど大きく、そのチャネル
幅が大きい程小さい。すなわち、ゲート電位が電源電位
まで上昇した後の三極管動作領域での放電動作において
は、そのチャネル幅の小さい方が電源電圧の揺れを小さ
く押さえることができる。しかも、チャネル幅に関して
は、上述したようにその２乗で効果が現われる。

ところで、一般にMOSトランジスタの導通抵抗は、その
チャネル幅によっても決まるが、ゲート電圧にも依存す
る。すなわち、ゲート電圧が高ければ導通抵抗は小さく
なり、ゲート電圧が低ければ抵抗は大きくなる。

第11図は、この点を考慮した回路図を示すもので、上記
第２図に示された回路を改良したものである。第11図に
示された回路では、電圧V1は電源電圧Vccよりも所定の
値だけ低い電圧を生成し、電圧V2は電源電圧Vssよりも
所定の値だけ高い電圧を生成している。このようにすれ
ば、データ出力時の飽和領域での動作時には、出力バッ
ファMOSトランジスタのゲート電圧の変化速度を小さく
してdi/dtを改善し、三極管動作時においては出力バッ
ファトランジスタのゲート電位をVccより低く、あるい
はVssよりも高く設定することによりMOSトランジスタの
導通抵抗値を大きくし、di/dtが改善されるようにして
いる。なお、電圧V1,V2はMOSトランジスタ44,39のみに
印加するようにしても良い。なぜなら、di/dtを小さく
する必要のある内部出力イネーブル信号が“0"レベルの状態でのアドレスの変化からのデータ出
力においては、トランジスタ42,48はオフしているから
である。

第12図は、上記第11図に示された回路の更に詳細な構成
例を示すもので、電源電圧Vcc及びVssから電圧V1,V2を
それぞれ生成する回路を付加して示したものである。電
圧V1は、ゲートとドレインを接続したＰチャネル型MOS
トランジスタ101,102の閾値電圧を利用して生成し、電
圧V2は、ゲートとドレインを接続したＮチャネル型MOS
トランジスタ103,104の閾値電圧を利用して生成してい
る。このようにすると、電源電圧VccよりもＰチャネル
型MOSトランジスタ101または102の閾値電圧分だけ低い
電圧がMOSトランジスタ44,48に供給され、接地電圧Vss
よりもＮチャネル型MOSトランジスタ103または104の閾
値電圧分だけ高い電圧がMOSトランジスタ39,42に供給さ
れることになる。

なお、上述した例ではMOSトランジスタの閾値電圧分だ
けの電位差を持たせたが、要求されるdi/dtにより、上
記電位差を適当に調整すれば良いことは言うまでもな
い。

第13図は、上記第１図のメモリ装置における出力回路22
の１ビット分のデータに関係するさらに他の構成を示す
回路図である。この出力回路は前記第２図中に示された
前段増幅部PBの代わりに、このPBの入力部に対応するPB
10の出力を２つの出力部PB11,PB12に分けて供給し、こ
れらの出力部PB11,PB12の出力信号をそれぞれ、２個の
バッファ増幅部BA11,BA12に供給するようにしたもので
ある。上記両バッファ増幅部BA11,BA12はそれぞれ前記
第２図中に示されたバッファ増幅部BAと同様に構成され
ているものであるが、一方のバッファ増幅部BA11内のＮ
型トランジスタ52は一方の接地点Vss1に接続され、他方
のバッファ増幅部BA12内のＮ型トランジスタ52は他方の
接地点Vss2に接続されている。なお、他の接地点Vssと
してはVss1もしくはVss2が使用される。

この第13図に示された実施例の回路では、信号▲▼
が“0"レベルとなり、データが出力される時は、BA11,B
A12の両方を動作させ、データを高速に出力させる。一
方、信号▲▼が“0"レベルの状態でアドレスが変化
し、新たなデータが出力される時は、BA12を動作させ
る。しかも、この時は、信号OE＊２は“0"レベル、は“1"レベルであるので、第２図に示された回路と同様
に出力トランジスタ51,52のゲート電位の変化も緩やか
になる。すなわち、第13図に示された回路においては、
データの出力開始の飽和領域での動作では、ゲート電位
の変化も緩やかにし、そのdi/dtを押さえ、三極管動作
領域においては、BA12のみで出力端子を駆動しているの
で、その充電，放電時の抵抗は大きくなり、di/dtを小
さくしている。例えば、信号▲▼が“0"レベルにな
った時のデータ出力速度が上記第２図に示された回路と
上記第13図に示された回路とで等しいとするならば、信
号▲▼が“0"レベルの状態でのアドレスの変化時の
データ出力においては、第13図に示された回路の方が三
極管動作領域における動作時のdi/dtをより改善してい
る。

また、この回路においては、２種類のVssを使用するこ
とにより個々のVssに流入する電流量を分散させるため
に、個々の電源電圧の変化をVssが１種類の時よりも小
さくすることが可能であり、より誤動作を防止できる。
また、ノイズの発生する回路部とノイズの影響を受けや
すい回路の電源とを分割する回路構成にすることによ
り、ノイズの影響を低減できる。また、電源Vccも上述
した電源Vssの場合と同様に複数個設けても良い。

一般にPROMの一種であるEPROM（イレーサブルPROM）の
中には40ピンの1MビットEPROMのように接地端子が２個
用意されているものもある。このような場合には第13図
に示すようバッファ増幅部BA11のトランジスタ52に接続
されるVss1と、バッファ増幅部BA12のトランジスタ52に
接続されるVss2とを用意されている２本の接地線の内の
１本に接続し、他の１本の接地線に第13図に示されたVs
s及びバッファ増幅部以外のVssを接続することによりデ
ータ切り替わり時のDoutの放電によるVssの電源電位の
変動による影響を、他方のVssに接続された回路は受け
ないため、回路の誤動作を防止することができる。ま
た、接地線が３本以上用意されている時には出力回路内
のバッファ増幅部の接地点を分割すればノイズをより押
さえることができる。また、ノイズの影響により誤動作
が起こる所と、ノイズの発生が起こる回路の電源を分割
することによりノイズの影響による誤動作を防止でき
る。

このように上記各実施例によれば、高速動作が必要なと
きには出力データを高速に出力させることができ、また
ノイズの発生が問題となるようなときには出力データを
低速に出力させることによりこれを実現することができ
る。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。上述し
た実施例では、オンされた時に出力ノードを電源電圧Vc
cレベルに向かって引上げるトランジスタ、及びオンさ
れた時に出力ノードを電源電圧Vssレベルに向かって引
下げるトランジスタトランジスタの両方にこの発明が適
用されている。しかしながら、半導体集積回路が電源電
圧Vccが揺れた場合の方がVssが揺れた場合よりもより誤
動作し易い回路を持つならば、電源電圧Vccレベルに向
かって引き上げるトランジスタの方に本発明を適用すれ
ば良い。また、電源電圧Vssが揺れた場合の方がVccが揺
れた場合よりもより誤動作し易い回路を持つならば、オ
ンされた時、出力ノードをVssレベルに向かって引き下
げるトランジスタのみに本発明を適用すれば良い。更
に、上記実施例ではこの発明を半導体メモリ装置に実施
した場合について説明したが、これは半導体メモリ装置
に限らず、出力回路を備えた半導体集積回路であればい
かなるものにも実施することができる。これにより、全
体の速度を遅らせても必要に応じて一部の動作を高速の
まま保持することや、ノイズの影響を受け易い回路部分
のみの速度を下げて信頼性を高めることができる。

また、ノイズの影響を受け易い回路とノイズの発生源と
なる回路の電源を分けることにより、ノイズの影響を受
けやすい回路部分の信頼性を高めることができる。な
お、この場合にも種々の変形が可能であるのは言うまで
もない。

［発明の効果］以上説明したようにこの発明によれば、出力回路におけ
る動作の高速性とノイズの低減化による誤動作の防止を
共に達成できる半導体集積回路を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体メモリ装置
の全体の構成を示すブロック図、第２図は上記第１図に
示された装置における出力回路の一部の具体的な構成を
示す回路図、第３図及び第４図はそれぞれ上記第１図及
び第２図に示された回路の動作を説明するためのタイミ
ングチャート、第５図及び第６図はそれぞれ上記第１図
及び第２図に示された回路の各部分の電圧波形図、第７
図は出力制御回路を設けない場合の上記第５図に対応す
る電圧波形図、第８図は上記第１図に示された装置にお
ける出力イネーブル／プログラム制御回路及び出力制御
回路の具体的な構成を示す回路図、第９図は上記第２図
に示された出力回路の他の構成例を示す回路図、第10図
は上記第９図に示された出力回路の動作を説明するため
のタイミングチャート、第11図乃至第13図はそれぞれ上
記第２図に示された出力回路の更に他の構成例を示す回
路図である。 11…チップイネーブル制御回路、12…出力イネーブル／
プログラム制御回路、20…データ検出回路、22…出力回
路、23…出力制御回路、PB…前段増幅部、BA…バッファ
増幅部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者皆川英信神奈川県川崎市川崎区駅前本町25番地１東芝マイコンエンジニアリング株式会社内 (72)発明者浅野正通神奈川県川崎市幸区小向東芝町１番地株式会社東芝多摩川工場内

Claims

【特許請求の範囲】

【請求項１】内部信号に基づいてトランジスタを導通制
御することにより所定のノードを充，放電することによ
って信号を出力する出力回路を備えた半導体集積回路に
おいて、前記出力回路は、信号の出力端子と、制御信号のレベル
が変化した後に動作し、内部信号に基づき前記出力端子
を充，放電して信号を出力する第１の出力部と、前記制
御信号のレベルが変化した後の所定の期間のみ動作し、
前記内部信号に基づき前記出力端子を充，放電して信号
を出力する第２の出力部とを具備し、前記制御信号のレ
ベルが変化した後の一定期間は、前記第１の出力部及び
前記第２の出力部を動作させ、この一定期間経過後には
前記第１の出力部のみを動作させることを特徴とする半
導体集積回路。
【請求項２】前記第１の出力部及び前記第２の出力部の
バッファトランジスタの電源が分離されていることを特
徴とする請求項１記載の半導体集積回路。
【請求項３】読み出しデータに基づいてトランジスタを
導通制御することにより所定のノードを所定の速度で
充，放電することによってメモリセルからのデータを出
力するデータ出力回路を備えた半導体集積回路におい
て、前記データ出力回路は、データの出力端子と、イネーブ
ル信号のレベルが変化した後に動作し、内部データに基
づき前記出力端子を充，放電して信号を出力する第１の
データ出力部と、前記出力イネーブル信号のレベルが変
化した後の所定の期間のみ動作し、前記内部データに基
づき前記出力端子を充，放電して信号を出力する第２の
データ出力部と、出力イネーブル信号のレベルが変化し
た後の一定期間は、前記第１のデータ出力部及び前記第
２のデータ出力部を動作させ、この一定期間経過後には
前記第１のデータ出力部のみを動作させることを特徴と
する半導体集積回路。
【請求項４】前記第１のデータ出力回路及び前記第２の
データ出力部のバッファトランジスタの電源が分離され
ていることを特徴とする請求項３記載の半導体集積回
路。
【請求項５】出力ノードと、内部信号を前記出力ノード
から外部に出力するために、前記出力ノードに接続さ
れ、前記内部信号に応答して導通制御される少なくとも
２つの出力トランジスタとを有し、前記内部信号が第１
の論理レベルの時、前記内部信号に応答してゲート電位
が制御されることにより、前記出力トランジスタの一方
がオンされ、前記出力ノードを充電して前記内部信号を
出力し、前記内部信号が前記第１の論理レベルと反対の
第２の論理レベルの時、前記内部信号に応答してゲート
電位が制御されることにより、前記出力トランジスタの
他方がオンされ、前記出力ノードを放電して前記内部信
号を出力する出力回路と、前記内部信号を前記出力ノードから出力するときに、前
記出力トランジスタのゲート電位を制御する回路の能力
を制御信号により所定期間変化させる制御手段とを具備することを特徴とする半導体集積回路。
【請求項６】前記制御手段は、前記制御信号に応答して
前記出力トランジスタのゲートを充電あるいは放電する
ためのスイッチングトランジスタを有し、前記スイッチ
ングトランジスタの実質的なチャネル幅を変化させるこ
とにより、前記出力トランジスタのゲート電位の変化速
度を変えることを特徴とする請求項５記載の半導体集積
回路。
【請求項７】前記スイッチングトランジスタを複数個含
み、このスイッチングトランジスタを介して前記出力ト
ランジスタのゲートを充電あるいは放電する時に、前記
放電あるいは充電に使用する前記スイッチングトランジ
スタの個数を変化させることによって、前記出力トラン
ジスタの実質的なチャネル幅を変えることを特徴とする
請求項６記載の半導体集積回路。
【請求項８】前記制御手段は、パルス信号発生手段を含
み、このパルス信号発生手段は、前記制御信号のレベル
が所定の方向に変化した時にパルス信号を発生し、この
パルス信号を利用して前記出力トランジスタの実質的な
チャネル幅を変えることを特徴とする請求項６、または
７記載の半導体集積回路。
【請求項９】前記制御手段は、前記制御信号が第１の論
理レベルの時は前記出力トランジスタをオフ状態にし、
この第１の論理レベルから前記所定の方向に変化した
時、前記内部信号に応答して前記出力トランジスタを導
通制御することを特徴とする請求項８記載の半導体集積
回路。
【請求項１０】前記制御信号のレベルが変化した後に動
作し、前記第１のトランジスタのゲートが接続された第
１のノードを検出データと内部出力イネーブル信号の反
転信号とに基づいて充，放電する第１の充，放電制御手
段と、前記制御信号のレベルが変化した後に動作し、前
記第２のトランジスタのゲートが接続された第２のノー
ドを前記検出データと前記内部出力イネーブル信号とに
基づいて充，放電する第２の充，放電制御手段とを更に
具備し、前記出力回路は、前記出力ノードと第１の電位供給手段
との間に電流通路が接続された第１チャネル型の第１の
トランジスタと、前記出力ノードと第２の電位供給手段
との間に電流通路が接続された第２チャネル型の第２の
トランジスタとを含み、前記制御手段は、前記制御信号のレベルが変化した後の
所定期間のみ動作し、前記検出データと前記パルス信号
とに基づいて前記第１のノードを放電する放電制御手段
と、前記制御信号のレベルが変化した後の所定期間のみ
動作し、前記検出データとパルス信号の反転信号とに基
づいて前記第２のノードを充電する充電制御手段とを含
むことを特徴とする請求項５記載の半導体集積回路。
【請求項１１】前記内部出力イネーブル信号、前記内部
出力イネーブル信号の反転信号、前記パルス信号、及び
前記パルス信号の反転信号はそれぞれ、前記制御信号に
基づいて生成されることを特徴とする請求項10記載の半
導体集積回路。
【請求項１２】前記出力トランジスタの一方と他方は、
互いに異なるチャネル型であることを特徴とする請求項
５記載の半導体集積回路。
【請求項１３】前記半導体集積回路には、第１及び第２
の電位供給手段から第１及び第２の電位が与えられ、前
記制御手段は、前記第１の電位と第２の電位との間の第
３の電位を供給する第３の電位供給手段を含み、前記変
化速度が遅い方に変えられた時は、前記出力トランジス
タのゲートは前記第３の電位に充電あるいは放電される
ことを特徴とする請求項５記載の半導体集積回路。
【請求項１４】前記制御手段は、前記出力トランジスタ
のゲートを充電、あるいは放電するためのスイッチング
トランジスタを複数個含み、前記スイッチングトランジ
スタを介して前記出力トランジスタのゲートを充電ある
いは放電する時に、前記放電あるいは充電に使用する前
記スイッチングトランジスタの数を減らして前記変化速
度を遅くし、少なくとも前記減らされたスイッチングト
ランジスタ以外の前記スイッチングトランジスタを介し
ての充電あるいは放電は、前記第３の電位により行なう
ことを特徴とする請求項13記載の半導体集積回路。
【請求項１５】前記第３の電位供給手段は、前記第１あ
るいは第２の電位供給手段にソースが接続され、ドレイ
ンとゲートが接続されたトランジスタから成ることを特
徴とする請求項13、または14記載の半導体集積回路。
【請求項１６】前記制御信号のレベルが変化した後に動
作し、前記第１のトランジスタのゲートが接続された第
１のノードを検出データと内部出力イネーブル信号の反
転信号とに基づいて充，放電する第１の充，放電制御手
段と、この第１の充，放電手段に前記第２の電位供給手
段から供給される電位よりも所定の値だけ高い電位を与
える第３の電位供給手段と、前記制御信号のレベルが変
化した後に動作し、前記第２のトランジスタのゲートが
接続された第２のノードを前記検出データと前記内部出
力イネーブル信号とに基づいて充，放電する第２の充，
放電制御手段と、この第２の充、放電手段に前記第１の
電位供給手段から供給される電位よりも所定の値だけ低
い電位を与える第４の電位供給手段とを更に具備し、前記出力回路は、前記出力ノードと第１の電位供給手段
との間に電流通路が接続された第１チャネル型の第１の
トランジスタと、前記出力ノードと第２の電位供給手段
との間に電流通路が接続された第２チャネル型の第２の
トランジスタとを含み、前記制御手段は、前記制御信号のレベルが変化した後の
所定期間のみ動作し、前記検出データと前記パルス信号
とに基づいて前記第１のノードを放電する放電制御手段
と、前記制御信号のレベルが変化した後の所定期間のみ
動作し、前記検出データとパルス信号の反転信号とに基
づいて前記第２のノードを充電する充電制御手段とを含
むことを特徴とする請求項５記載の半導体集積回路。
【請求項１７】前記制御信号のレベルが変化した後に動
作し、前記第１のトランジスタのゲートが接続された第
１のノードを検出データと内部出力イネーブル信号の反
転信号とに基づいて充，放電する第１の充，放電制御手
段と、この第１の充，放電手段に前記第２の電位供給手
段から供給される電位よりもトランジスタの閾値電圧に
基づいて生成される所定の値だけ高い電位を与える第３
の電位供給手段と、前記制御信号のレベルが変化した後
に動作し、前記第２のトランジスタのゲートが接続され
た第２のノードを前記検出データと前記内部出力イネー
ブル信号とに基づいて充，放電する第２の充，放電制御
手段と、この第２の充，放電手段に前記第１の電位供給
手段から供給される電位よりもトランジスタの閾値電圧
に基づいて生成される所定の値だけ低い電位を与える第
４の電位供給手段とを更に具備し、前記出力回路は、前記出力ノードと第１の電位供給手段
との間に電流通路が接続された第１チャネル型の第１の
トランジスタと、前記出力ノードと第２の電位供給手段
との間に電流通路が接続された第２チャネル型の第２の
トランジスタとを含み、前記制御手段は、前記制御信号のレベルが変化した後の
所定期間のみ動作し、前記検出データとパルス信号とに
基づいて前記第１のノードを放電する放電制御手段と、
前記制御信号のレベルが変化した後の所定期間のみ動作
し、前記検出データとパルス信号の反転信号とに基づい
て前記第２のノードを充電する充電制御手段とを含むこ
とを特徴とする請求項５記載の半導体集積回路。
【請求項１８】出力ノードと第１の電位供給手段との間
に電流通路が接続された第１チャネル型の第１のトラン
ジスタと、前記出力ノードと第２の電位供給手段との間
に電流通路が接続された第２チャネル型の第２のトラン
ジスタと、前記出力ノードと第１の電位供給手段との間
に電流通路が接続された第１チャネル型の第３のトラン
ジスタと、前記出力ノードと第２の電位供給手段との間
に電流通路が接続された第２チャネル型の第４のトラン
ジスタと、制御信号のレベルが変化した後に動作し、前
記第１のトランジスタのゲートが接続された第１のノー
ドを検出データと第１の内部出力イネーブル信号の反転
信号とに基づいて充，放電する第１の充，放電制御手段
と、前記制御信号のレベルが変化した後に動作し、前記
第２のトランジスタのゲートが接続された第２のノード
を前記検出データと前記第１の内部出力イネーブル信号
とに基づいて充，放電する第２の充，放電制御手段と、
前記制御信号のレベルが変化した後に動作し、前記第３
のトランジスタのゲートが接続された第３のノードを前
記検出データと第２の内部出力イネーブル信号の反転信
号とに基づいて充，放電する第３の充，放電制御手段
と、前記制御信号のレベルが変化した後に動作し、前記
第４のトランジスタのゲートが接続された第４のノード
を前記検出データと前記第２の内部出力イネーブル信号
とに基づいて充，放電する第４の充，放電制御手段と、
前記制御信号のレベルが変化した後の所定期間のみ動作
し、前記検出データと前記第２の出力イネーブル信号の
反転とに基づいて前記第３のノードを放電する放電制御
手段と、前記制御信号のレベルが変化した後の所定期間
のみ動作し、前記検出データと前記第２の内部出力イネ
ーブル信号とに基づいて前記第４のノードを充電する充
電制御手段とを具備することを特徴とする半導体集積回
路。
【請求項１９】出力ノードと第１の電位供給手段との間
に電流通路が接続された第１チャネル型の第１のトラン
ジスタと、前記出力ノードと第２の電位供給手段との間
に電流通路が接続された第２チャネル型の第２のトラン
ジスタと、前記出力ノードと第１の電位供給手段との間
に電流通路が接続された第１チャネル型の第３のトラン
ジスタと、前記出力ノードと第２の電位供給手段との間
に電流通路が接続された第２チャネル型の第４のトラン
ジスタと、制御信号のレベルが変化した後に動作し、前
記第１のトランジスタのゲートが接続された第１のノー
ドを検出データと第１の内部出力イネーブル信号の反転
信号とに基づいて充，放電する第１の充，放電制御手段
と、前記制御信号のレベルが変化した後に動作し、前記
第２のトランジスタのゲートが接続された第２のノード
を前記検出データと前記第１の内部出力イネーブル信号
とに基づいて充，放電する第２の充，放電制御手段と、
前記制御信号のレベルが変化した後に動作し、前記第３
のトランジスタのゲートが接続された第３のノードを前
記検出データと第２の内部出力イネーブル信号の反転信
号とに基づいて充，放電する第３の充，放電制御手段
と、前記制御信号のレベルが変化した後に動作し、前記
第２のトランジスタのゲートが接続された第４のノード
を前記検出データと前記第２の内部出力イネーブル信号
とに基づいて充，放電する第４の充，放電制御手段とを
具備することを特徴とする半導体集積回路。
【請求項２０】出力ノードと、内部信号に応答して前記
出力ノードを充電する第１の出力部、及び前記出力ノー
ドを放電する第２の出力部とからなる出力回路と、少な
くとも前記第１の出力部あるいは前記第２の出力部のい
ずれか一方は、少なくとも２つのトランジスタを含み、
前記トランジスタのソース，ドレイン間の電流通路の一
端は前記出力ノードに接続され、制御信号が第１の論理
レベルの時は、前記少なくとも２つのトランジスタはオ
フ状態にされ、前記制御信号が第１のレベルから第２の
レベルに変化した後、前記内部信号に応じて前記少なく
とも２つのトランジスタは導通制御され、前記制御信号
が前記第２のレベルに変化した後の所定の時間後に、前
記内部信号に無関係に前記少なくとも２つのトランジス
タのうち片方のトランジスタをオフ状態にする制御手段
とを具備し、前記２つのトランジスタの応答速度、ある
いは前記２つのトランジスタのゲート電圧の変化速度の
うちの少なくともいずれかを、前記２つのトランジスタ
間で互いに異ならせるように構成したことを特徴とする
半導体集積回路。
【請求項２１】メモリセルアレイと、このメモリセルア
レイ中のメモリセルを選択する行デコーダ及び列デコー
ダと、選択されたメモリセルのデータを検知するデータ
検出回路とを具備し、このデータ検出回路の出力データ
を前記内部信号とすることを特徴とする請求項５、８、
14、または20項記載の半導体集積回路。
【請求項２２】前記制御信号は、外部から入力される出
力イネーブル信号から生成されることを特徴とする請求
項21記載の半導体集積回路。