JPH1039328A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH1039328A JPH1039328A JP19099496A JP19099496A JPH1039328A JP H1039328 A JPH1039328 A JP H1039328A JP 19099496 A JP19099496 A JP 19099496A JP 19099496 A JP19099496 A JP 19099496A JP H1039328 A JPH1039328 A JP H1039328A
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- liquid crystal
- gate signal
- signal line
- pixel electrode
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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Abstract
(57)【要約】
【課題】 液晶パネルの大開口化に伴い、ゲート信号入
力端から各画素電極までにおけるゲート信号線の抵抗の
影響が大きくなり、表示面内ばらつきによる、液晶パネ
ルの表示焼き付け、シミ等が生じる。 【解決手段】 ゲート信号線１１、ドレイン信号線１
３、ＴＦＴ１２と共に液晶パネルのＴＦＴ基板に形成さ
れる複数の画素電極１５のそれぞれに付加的に補助容量
が設けられ、この補助容量は各画素電極１５に接続され
るゲート信号線１１の入力端から離れるに従ってその容
量値が小さくなるように構成する。例えば、前段のＴＦ
Ｔの隣接ゲート信号線１１と、このゲート信号線に対向
される画素電極１５の対向面積により補助容量を付加す
る。各画素電極においてはゲート信号入力部から離れる
にしたがってストレージ容量が小さくされ、表示画面内
のフィードスルー電圧成分は均一化され、表示パネルの
全表示画面内における表示焼き付きやシミを抑えること
が可能となる。
力端から各画素電極までにおけるゲート信号線の抵抗の
影響が大きくなり、表示面内ばらつきによる、液晶パネ
ルの表示焼き付け、シミ等が生じる。 【解決手段】 ゲート信号線１１、ドレイン信号線１
３、ＴＦＴ１２と共に液晶パネルのＴＦＴ基板に形成さ
れる複数の画素電極１５のそれぞれに付加的に補助容量
が設けられ、この補助容量は各画素電極１５に接続され
るゲート信号線１１の入力端から離れるに従ってその容
量値が小さくなるように構成する。例えば、前段のＴＦ
Ｔの隣接ゲート信号線１１と、このゲート信号線に対向
される画素電極１５の対向面積により補助容量を付加す
る。各画素電極においてはゲート信号入力部から離れる
にしたがってストレージ容量が小さくされ、表示画面内
のフィードスルー電圧成分は均一化され、表示パネルの
全表示画面内における表示焼き付きやシミを抑えること
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はＴＦＴをスイッチン
グ素子としてアクティブマトリクス液晶パネルを備える
液晶表示装置に関し、特に表示面内でのばらつきを抑制
して表示品質を高めた液晶表示装置に関する。
グ素子としてアクティブマトリクス液晶パネルを備える
液晶表示装置に関し、特に表示面内でのばらつきを抑制
して表示品質を高めた液晶表示装置に関する。
【０００２】
【従来の技術】基板表面上にマトリクス状に配置された
画素電極の各々にＴＦＴを付加したアクティブマトリク
ス型液晶パネルは、近年になり極性反転駆動の採用等に
より、コントラストや動画に対する応答速度等の表示品
質が向上したため、携帯型パソコンやデスクトップパソ
コンのモニタまたは投写型モニタ等幅広く利用されるよ
うになった。しかし、大画面化、高精細化及び高開口率
化が進むことで、ゲート配線幅縮小化、ゲート配線長増
大等が必然的となり、ゲート配線抵抗の増大は不可避と
なった。このようなゲート配線の抵抗値の増加が生じる
と、配線および画素電極には容量が存在しているため、
ゲートパルスが入力された際には波形のなまりを生ずる
が、ゲートパルスの入力端から離れるにしたがって抵抗
値が大きくなるために、パルス波形のなまりもゲートパ
ルスの入力端から離れるにしたがって大きくなる。例え
ば、図１のような液晶パネル１の図示左辺と下辺にそれ
ぞれ信号入力部２，３が配置され、左辺がゲート信号入
力部２として構成されている場合には、表示画面のｃ
点、ｂ点、ａ点の順、あるいはＣ点、Ｂ点、Ａ点の順で
ゲートパルスの入力端から離れることになり、抵抗値が
大きくなる。
画素電極の各々にＴＦＴを付加したアクティブマトリク
ス型液晶パネルは、近年になり極性反転駆動の採用等に
より、コントラストや動画に対する応答速度等の表示品
質が向上したため、携帯型パソコンやデスクトップパソ
コンのモニタまたは投写型モニタ等幅広く利用されるよ
うになった。しかし、大画面化、高精細化及び高開口率
化が進むことで、ゲート配線幅縮小化、ゲート配線長増
大等が必然的となり、ゲート配線抵抗の増大は不可避と
なった。このようなゲート配線の抵抗値の増加が生じる
と、配線および画素電極には容量が存在しているため、
ゲートパルスが入力された際には波形のなまりを生ずる
が、ゲートパルスの入力端から離れるにしたがって抵抗
値が大きくなるために、パルス波形のなまりもゲートパ
ルスの入力端から離れるにしたがって大きくなる。例え
ば、図１のような液晶パネル１の図示左辺と下辺にそれ
ぞれ信号入力部２，３が配置され、左辺がゲート信号入
力部２として構成されている場合には、表示画面のｃ
点、ｂ点、ａ点の順、あるいはＣ点、Ｂ点、Ａ点の順で
ゲートパルスの入力端から離れることになり、抵抗値が
大きくなる。
【０００３】この結果、ゲートパルスのなまりの違いに
対応してゲートパルスがオフになる際に生じる画素電極
の電位の変動、すなわちフィードスルー電圧成分が異な
るようになり、ゲートパルス入力側から離れるとともに
フィールドスルー値は小さくなる。このような、フィー
ルドスルー値の表示画面内での差が大きくなると、焼き
付け、シミ等が発生し画素劣化の原因となる。このた
め、従来は、表示画面内でフィードスルーの分布が最小
になるように、例えば表示画面中央部でフィードスルー
によるドレイン信号オフセット値の落ち込みに合わせて
対向電圧値を下げて調整を行っていたが、表示部中央で
調整しても表示部周辺では液晶に直流成分が印加される
ようになり、前記した画素劣化を有効に解消することは
困難である。
対応してゲートパルスがオフになる際に生じる画素電極
の電位の変動、すなわちフィードスルー電圧成分が異な
るようになり、ゲートパルス入力側から離れるとともに
フィールドスルー値は小さくなる。このような、フィー
ルドスルー値の表示画面内での差が大きくなると、焼き
付け、シミ等が発生し画素劣化の原因となる。このた
め、従来は、表示画面内でフィードスルーの分布が最小
になるように、例えば表示画面中央部でフィードスルー
によるドレイン信号オフセット値の落ち込みに合わせて
対向電圧値を下げて調整を行っていたが、表示部中央で
調整しても表示部周辺では液晶に直流成分が印加される
ようになり、前記した画素劣化を有効に解消することは
困難である。
【０００４】ここで、ゲートパルス波形のなまりにより
フィードスルー電圧が変化する理由を述べる。図１２に
画素部における等価回路図を示すように、フィードスル
ー電圧ＶFDは、ゲート信号線１１、ドレイン信号線１３
に接続されるＴＦＴ１２のゲート・ソース間容量Ｃ
GSと、液晶容量ＣLC、ストレージ容量ＣSC、及びゲート
パルス振幅ΔＶG を使って、近似的に以下のように表さ
れる。 ＶFD＝〔ＣGS ／（ＣLC＋ＣSC＋ＣGS）〕・ΔＶG …（１）
フィードスルー電圧が変化する理由を述べる。図１２に
画素部における等価回路図を示すように、フィードスル
ー電圧ＶFDは、ゲート信号線１１、ドレイン信号線１３
に接続されるＴＦＴ１２のゲート・ソース間容量Ｃ
GSと、液晶容量ＣLC、ストレージ容量ＣSC、及びゲート
パルス振幅ΔＶG を使って、近似的に以下のように表さ
れる。 ＶFD＝〔ＣGS ／（ＣLC＋ＣSC＋ＣGS）〕・ΔＶG …（１）
【０００５】一方、ゲート配線抵抗によりゲートパルス
の立ち下がりがなまると、ＴＦＴがオフになるまでの期
間に、ソース電極からドレイン配線に電流が流れ込む。
その総量∫ＩDSｄｔを考慮に入れるとすると、ＶFDは以
下のようになる。 ＶFD＝（ＣGS・ΔＶG −∫ＩDSｄｔ）／（ＣLC＋ＣSC＋ＣGS） …（２） ここで、∫ＩDSｄｔはゲートパルスなまりに比例するこ
とから、ゲートパルス入力側では∫ＩDSｄｔ≒０とな
る。よって、表示画面でゲートパルス入力側とその反対
側ではフィードスルー電圧成分が変化し、式（２）と式
（１）の差分として次に示すようなフィールドスルー面
内差電圧ΔＶFDが生じる。 ΔＶFD＝∫ＩDSｄｔ／（ＣLC＋ＣSC＋ＣGS） …（３）
の立ち下がりがなまると、ＴＦＴがオフになるまでの期
間に、ソース電極からドレイン配線に電流が流れ込む。
その総量∫ＩDSｄｔを考慮に入れるとすると、ＶFDは以
下のようになる。 ＶFD＝（ＣGS・ΔＶG −∫ＩDSｄｔ）／（ＣLC＋ＣSC＋ＣGS） …（２） ここで、∫ＩDSｄｔはゲートパルスなまりに比例するこ
とから、ゲートパルス入力側では∫ＩDSｄｔ≒０とな
る。よって、表示画面でゲートパルス入力側とその反対
側ではフィードスルー電圧成分が変化し、式（２）と式
（１）の差分として次に示すようなフィールドスルー面
内差電圧ΔＶFDが生じる。 ΔＶFD＝∫ＩDSｄｔ／（ＣLC＋ＣSC＋ＣGS） …（３）
【０００６】このようなフィードスルー電圧成分の表示
画面内均一化を実施する方法としては、まずゲートパル
スなまりを縮小する目的で、ゲート配線抵抗の低減化が
挙げられる。これを実現する方法としては、配線幅もし
くは膜厚の拡大、及び比抵抗値の低い配線材料（例え
ば、アルミニウム、金等）への変更が挙げられる。しか
し、配線膜厚の拡大及び材料の変更には製造プロセスの
変更が伴ない、また配線幅の拡大には開口率の低下を伴
うという問題が生じる。
画面内均一化を実施する方法としては、まずゲートパル
スなまりを縮小する目的で、ゲート配線抵抗の低減化が
挙げられる。これを実現する方法としては、配線幅もし
くは膜厚の拡大、及び比抵抗値の低い配線材料（例え
ば、アルミニウム、金等）への変更が挙げられる。しか
し、配線膜厚の拡大及び材料の変更には製造プロセスの
変更が伴ない、また配線幅の拡大には開口率の低下を伴
うという問題が生じる。
【０００７】このため、従来では、表示画面内の素子構
造を表示画面内で変化させることでフィードスルー電圧
成分が表示画面内で均一になるように補正する技術が提
案されている。例えば、特開平２−３０６２２１号公報
では、図１３に示すように、信号線１０１と画素電極１
０２との間に構成される二端子素子のアクティブマトリ
クス型素子のスイッチング素子１０３ａ〜１０３ｃの面
積をゲートパルス入力側から反対側へ大きくしている。
すなわち、図１のａ点、ｂ点、ｃ点の順に素子１０３ａ
〜１０３ｃの面積を大きくすることで、ゲートパルスな
まりによる電圧降下の補正を行っている。しかし、スイ
ッチング素子を大きくすると、ゲートパルスなまり時の
画素電極への書き込みには有利になるが、ＴＦＴリーク
も大きくなることで、補正効果は相殺されると考えられ
る。
造を表示画面内で変化させることでフィードスルー電圧
成分が表示画面内で均一になるように補正する技術が提
案されている。例えば、特開平２−３０６２２１号公報
では、図１３に示すように、信号線１０１と画素電極１
０２との間に構成される二端子素子のアクティブマトリ
クス型素子のスイッチング素子１０３ａ〜１０３ｃの面
積をゲートパルス入力側から反対側へ大きくしている。
すなわち、図１のａ点、ｂ点、ｃ点の順に素子１０３ａ
〜１０３ｃの面積を大きくすることで、ゲートパルスな
まりによる電圧降下の補正を行っている。しかし、スイ
ッチング素子を大きくすると、ゲートパルスなまり時の
画素電極への書き込みには有利になるが、ＴＦＴリーク
も大きくなることで、補正効果は相殺されると考えられ
る。
【０００８】
【発明が解決しようとする課題】このように、従来の液
晶表示装置におけるフィードスルー電圧の表面面内の均
一化を図るために、配線幅や配線膜厚の拡大や比抵抗の
低い配線材料を用いる場合には、製造プロセスの変更が
伴い、そのための製造設備の変更や製造工程管理の変更
が必要になるという問題が生じる。また、配線幅の拡大
は、液晶表示に利用される面積、すなわち開口率の低下
を伴うことになる。また、前記した公報に記載の技術で
は、スイッチング素子の面積を表示画面内で相違させる
ことでゲートパルスなまり時の画素電極への書き込みに
は有利になるが、ＴＦＴリークも大きくなるために補正
効果が相殺されることが考えられる。
晶表示装置におけるフィードスルー電圧の表面面内の均
一化を図るために、配線幅や配線膜厚の拡大や比抵抗の
低い配線材料を用いる場合には、製造プロセスの変更が
伴い、そのための製造設備の変更や製造工程管理の変更
が必要になるという問題が生じる。また、配線幅の拡大
は、液晶表示に利用される面積、すなわち開口率の低下
を伴うことになる。また、前記した公報に記載の技術で
は、スイッチング素子の面積を表示画面内で相違させる
ことでゲートパルスなまり時の画素電極への書き込みに
は有利になるが、ＴＦＴリークも大きくなるために補正
効果が相殺されることが考えられる。
【０００９】本発明は、フィードスルー電圧成分を表示
画面内で均一化することで、液晶への直流成分印加の表
示面内ばらつきを抑え、液晶パネルの表示焼き付け、シ
ミ等を改善して表示品質を改善した液晶表示装置を提供
することである。
画面内で均一化することで、液晶への直流成分印加の表
示面内ばらつきを抑え、液晶パネルの表示焼き付け、シ
ミ等を改善して表示品質を改善した液晶表示装置を提供
することである。
【００１０】
【課題を解決するための手段】本発明の液晶表示装置
は、ＴＦＴ基板に形成される複数の画素電極のそれぞれ
に付加的に補助容量が設けられており、この補助容量は
各画素電極に接続されるゲート信号線の入力端から離れ
るに従ってその容量値が小さくなるように構成したこと
を特徴とする。例えば、各画素電極ごとに付加的に設け
られる補助容量が、先に駆動される隣接ゲート信号線
と、このゲート信号線に対向される画素電極の対向面積
により設定され、この対向面積がゲート信号線の入力端
から離れるのに従って小さくされる。あるいは、各画素
電極ごとに付加的に設けられる補助容量が、ゲート信号
線に沿って設けられた補助容量線と、この補助容量線に
対向される画素電極の対向面積により設定され、この対
向面積がゲート信号線の入力端から離れるのに従って小
さくされる。この後者の場合、補助容量線を透明導電膜
で形成し、あるいは補助容量線と画素電極との対向面積
の面積変化領域を両基板間に設けられた遮光層領域内で
行う構成とする。
は、ＴＦＴ基板に形成される複数の画素電極のそれぞれ
に付加的に補助容量が設けられており、この補助容量は
各画素電極に接続されるゲート信号線の入力端から離れ
るに従ってその容量値が小さくなるように構成したこと
を特徴とする。例えば、各画素電極ごとに付加的に設け
られる補助容量が、先に駆動される隣接ゲート信号線
と、このゲート信号線に対向される画素電極の対向面積
により設定され、この対向面積がゲート信号線の入力端
から離れるのに従って小さくされる。あるいは、各画素
電極ごとに付加的に設けられる補助容量が、ゲート信号
線に沿って設けられた補助容量線と、この補助容量線に
対向される画素電極の対向面積により設定され、この対
向面積がゲート信号線の入力端から離れるのに従って小
さくされる。この後者の場合、補助容量線を透明導電膜
で形成し、あるいは補助容量線と画素電極との対向面積
の面積変化領域を両基板間に設けられた遮光層領域内で
行う構成とする。
【００１１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は第１の実施形態の液晶
表示装置、ここでは液晶パネル１の平面図であり、図示
左辺と下辺にそれぞれ信号入力部２，３が設けられ、図
示左辺の信号入力部２からゲートパルスが入力されるも
のとする。図２（ａ）〜（ｃ）は、図１のＡ，Ｂ，Ｃの
各部位における画素部の拡大図であり、図３（ａ）〜
（ｃ）はそれぞれのＡ１−Ａ１’線，Ｂ１−Ｂ１’線、
Ｃ１−Ｃ１’線の拡大断面図である。
図面を参照して説明する。図１は第１の実施形態の液晶
表示装置、ここでは液晶パネル１の平面図であり、図示
左辺と下辺にそれぞれ信号入力部２，３が設けられ、図
示左辺の信号入力部２からゲートパルスが入力されるも
のとする。図２（ａ）〜（ｃ）は、図１のＡ，Ｂ，Ｃの
各部位における画素部の拡大図であり、図３（ａ）〜
（ｃ）はそれぞれのＡ１−Ａ１’線，Ｂ１−Ｂ１’線、
Ｃ１−Ｃ１’線の拡大断面図である。
【００１２】図２および図３において、ガラス基板１０
上にゲート信号線１１が所要のパターンに形成され、そ
の一部を覆う図外のゲート酸化膜が形成され、アモルフ
ァスシリコン等からなるソース・ドレインが形成されて
ＴＦＴ１２が形成される。そして、ドレインにはドレイ
ン信号線１３が接続され、かつこれを覆うように形成さ
れた層間絶縁膜１４上には画素電極１５が形成され、前
記ソースに接続される。この画素電極１５は、前段のＴ
ＦＴ及び画素電極１５に接続される画素のゲート信号線
１１とその一部において重なるようにパターン形成され
ており、保護膜１６により被覆される。また、対向する
ガラス基板１７には対向電極１８が形成されており、こ
の対向電極１８と前記保護膜１６の間の間隙内に液晶１
９が充填されている。
上にゲート信号線１１が所要のパターンに形成され、そ
の一部を覆う図外のゲート酸化膜が形成され、アモルフ
ァスシリコン等からなるソース・ドレインが形成されて
ＴＦＴ１２が形成される。そして、ドレインにはドレイ
ン信号線１３が接続され、かつこれを覆うように形成さ
れた層間絶縁膜１４上には画素電極１５が形成され、前
記ソースに接続される。この画素電極１５は、前段のＴ
ＦＴ及び画素電極１５に接続される画素のゲート信号線
１１とその一部において重なるようにパターン形成され
ており、保護膜１６により被覆される。また、対向する
ガラス基板１７には対向電極１８が形成されており、こ
の対向電極１８と前記保護膜１６の間の間隙内に液晶１
９が充填されている。
【００１３】この構成により、図４に示すように、各画
素においては、ＴＦＴ１２のソースには、ゲート・ソー
ス間容量ＣGSと、液晶容量ＣLC、ストレージ容量ＣSCが
形成される。特に、ストレージ容量は、層間絶縁膜１４
を介してゲート信号線１１と画素電極１５が容量結合す
ることで形成されている。そして、Ａ部からＣ部へとゲ
ートパルス入力部２から離れるに従ってゲート信号線１
１と画素電極１５のオーバラップ面積が小さくなるよう
に構成されており、この結果、Ａ部からＣ部に向けてス
トレージ容量が小さくされていることになる。
素においては、ＴＦＴ１２のソースには、ゲート・ソー
ス間容量ＣGSと、液晶容量ＣLC、ストレージ容量ＣSCが
形成される。特に、ストレージ容量は、層間絶縁膜１４
を介してゲート信号線１１と画素電極１５が容量結合す
ることで形成されている。そして、Ａ部からＣ部へとゲ
ートパルス入力部２から離れるに従ってゲート信号線１
１と画素電極１５のオーバラップ面積が小さくなるよう
に構成されており、この結果、Ａ部からＣ部に向けてス
トレージ容量が小さくされていることになる。
【００１４】この構成によれば、ゲートパルス入力部２
から離れるにしたがい、ゲートパルスのなまりによるＴ
ＦＴリークによりフィードスルー電圧成分は小さくなる
が、ストレージ容量ＣSCの大きさがゲート信号入力部２
から離れるにしたがって小さくされているため、このス
トレージ容量変化によって補正することができる。すな
わち、図１のＡ部のフィードスルー電圧成分ＶFDINおよ
びストレージ容量ＣSCと、図１のＣ部のフィードスルー
電圧成分ＶFDOUT およびストレージ容量ＣSC’のそれぞ
れについてみると、ＶFDIN及びＶFDOUT はそれぞれ
（４）式、（５）式で示される。 ＶFDIN＝〔ＣGS／（ＣLC＋ＣSC＋ＣGS）〕・ΔＶG …（４） ＶFDOUT ＝（ＣGS・ΔＶG −∫ＩDSｄｔ）／（ＣLC＋ＣSC´＋ＣGS）…（５） これら（４）式、（５）式において、ストレージ容量Ｃ
SC，ＣSC’が同じならば、ＶFDIN＞ＶFDOUT なので、Ｖ
FDIN及びＶFDOUT が等しくなるようにＣSC，ＣSC’を定
めれば、Ａ部とＣ部でフィードスルー成分は均一にでき
る。
から離れるにしたがい、ゲートパルスのなまりによるＴ
ＦＴリークによりフィードスルー電圧成分は小さくなる
が、ストレージ容量ＣSCの大きさがゲート信号入力部２
から離れるにしたがって小さくされているため、このス
トレージ容量変化によって補正することができる。すな
わち、図１のＡ部のフィードスルー電圧成分ＶFDINおよ
びストレージ容量ＣSCと、図１のＣ部のフィードスルー
電圧成分ＶFDOUT およびストレージ容量ＣSC’のそれぞ
れについてみると、ＶFDIN及びＶFDOUT はそれぞれ
（４）式、（５）式で示される。 ＶFDIN＝〔ＣGS／（ＣLC＋ＣSC＋ＣGS）〕・ΔＶG …（４） ＶFDOUT ＝（ＣGS・ΔＶG −∫ＩDSｄｔ）／（ＣLC＋ＣSC´＋ＣGS）…（５） これら（４）式、（５）式において、ストレージ容量Ｃ
SC，ＣSC’が同じならば、ＶFDIN＞ＶFDOUT なので、Ｖ
FDIN及びＶFDOUT が等しくなるようにＣSC，ＣSC’を定
めれば、Ａ部とＣ部でフィードスルー成分は均一にでき
る。
【００１５】これを信号波形図で説明する。図５（ａ）
は前記Ａ部の信号波形を示しており、図５（ｂ）はＣ部
の信号波形を示している。図示上側の波形は信号線に入
力されるゲートパルスＧＰ及びドレインパルスＤＰの波
形であり、図示下側の波形は画素電極に実際に書き込ま
れるソースパルスＳＰの波形である。Ａ部ではソースパ
ルスＳＰがゲートパルスＧＰの立ち下がりの影響を受け
るため、ソースパルスセンタＳＰＣは、ドレインパルス
センタＤＰＣに対し実行的にはＶFDINだけ低くなる。そ
れに対して、Ｃ部ではＴＦＴリークがあるためゲートパ
ルスＧＰの立ち下がりの影響が小さくなる。そこで前述
したように、ＴＦＴリーク分を見込んで、ゲートパルス
ＧＰ入力側のストレージ容量に対して、反対側のストレ
ージ容量を小さくすることで、ゲートパルスＧＰの立ち
下がりの影響を大きくし、ＶFDINとＶFDOUT を同じ値に
することができる。
は前記Ａ部の信号波形を示しており、図５（ｂ）はＣ部
の信号波形を示している。図示上側の波形は信号線に入
力されるゲートパルスＧＰ及びドレインパルスＤＰの波
形であり、図示下側の波形は画素電極に実際に書き込ま
れるソースパルスＳＰの波形である。Ａ部ではソースパ
ルスＳＰがゲートパルスＧＰの立ち下がりの影響を受け
るため、ソースパルスセンタＳＰＣは、ドレインパルス
センタＤＰＣに対し実行的にはＶFDINだけ低くなる。そ
れに対して、Ｃ部ではＴＦＴリークがあるためゲートパ
ルスＧＰの立ち下がりの影響が小さくなる。そこで前述
したように、ＴＦＴリーク分を見込んで、ゲートパルス
ＧＰ入力側のストレージ容量に対して、反対側のストレ
ージ容量を小さくすることで、ゲートパルスＧＰの立ち
下がりの影響を大きくし、ＶFDINとＶFDOUT を同じ値に
することができる。
【００１６】実際に補正するにあたっては、事前にシュ
ミレーションや実験を実施し、∫ＩDSｄｔを見積もった
上で、ストレージ容量の変化量を定め、ゲートパルス入
力側から離れるにしたがって、段階的にストレージ容量
を小さくしていく。以下にＣSCとＣSC’の関係を示す。 ＣSC’＝〔（ＣGS・ΔＶG −∫ＩDSｄｔ）（ＣLC＋ＣSC＋ＣGS）〕／（ＣGSΔＶG ）−（ＣLC−ＣGS） …（６） これにより、Ｃ部のストレージ容量値ＣSC’を求め、Ｃ
SCとＣSC’の差をゲートパルス入力側から反対側へ段階
的に縮めていく。具体的には図２に示したように、画素
電極１５と前段ゲート信号線１１のオーバラップ面積、
すなわちオーバラップ距離を段階的に小さくしていくこ
とで、ストレージ容量を小さくしていく。
ミレーションや実験を実施し、∫ＩDSｄｔを見積もった
上で、ストレージ容量の変化量を定め、ゲートパルス入
力側から離れるにしたがって、段階的にストレージ容量
を小さくしていく。以下にＣSCとＣSC’の関係を示す。 ＣSC’＝〔（ＣGS・ΔＶG −∫ＩDSｄｔ）（ＣLC＋ＣSC＋ＣGS）〕／（ＣGSΔＶG ）−（ＣLC−ＣGS） …（６） これにより、Ｃ部のストレージ容量値ＣSC’を求め、Ｃ
SCとＣSC’の差をゲートパルス入力側から反対側へ段階
的に縮めていく。具体的には図２に示したように、画素
電極１５と前段ゲート信号線１１のオーバラップ面積、
すなわちオーバラップ距離を段階的に小さくしていくこ
とで、ストレージ容量を小さくしていく。
【００１７】第１の実施形態の液晶パネルを実際に製造
して、表示画面内のフィードスルー変化について測定を
行った結果を図６に示す。従来品はゲートパルス入力側
から離れて行くほどフィールドスルー値は小さくなって
いるが、本発明の液晶パネルではゲートパルス入力側か
らの長さにかかわらずＡ部、Ｃ部で同一の値になってお
り、本発明の効果が見られることがわかる。
して、表示画面内のフィードスルー変化について測定を
行った結果を図６に示す。従来品はゲートパルス入力側
から離れて行くほどフィールドスルー値は小さくなって
いるが、本発明の液晶パネルではゲートパルス入力側か
らの長さにかかわらずＡ部、Ｃ部で同一の値になってお
り、本発明の効果が見られることがわかる。
【００１８】図７は本発明の第２の実施形態を示す図で
あり、図７（ａ）〜（ｃ）は、図１のＡ，Ｂ，Ｃの各部
に相当する拡大平面図、図８（ａ）〜（ｃ）はそれぞれ
Ａ２−Ａ２’線，Ｂ２−Ｂ２’線、Ｃ２−Ｃ２’線の拡
大断面図である。この実施形態では、層間絶縁膜１４の
下側に補助容量線２０を設け、これをゲートパルス入力
側から反対側に向けて延設している。そして、図９に回
路図を示すように、この容量補助線２０と層間絶縁膜１
４を挟んで対向される画素電極１５とでストレージ容量
ＣSCを形成した構成とされている。そして、Ａ部からＣ
部に向けて、補助容量線２０と画素電極１５とのオーバ
ラップ面積を小さくし、スレレージ容量が小さくなるよ
うな構造にしている。なお、この構成では、Ａ部、Ｂ
部、Ｃ部とで光が透過する面積が異ならないように補助
容量線２０を透明電極、例えばＩＴＯ等で形成してい
る。
あり、図７（ａ）〜（ｃ）は、図１のＡ，Ｂ，Ｃの各部
に相当する拡大平面図、図８（ａ）〜（ｃ）はそれぞれ
Ａ２−Ａ２’線，Ｂ２−Ｂ２’線、Ｃ２−Ｃ２’線の拡
大断面図である。この実施形態では、層間絶縁膜１４の
下側に補助容量線２０を設け、これをゲートパルス入力
側から反対側に向けて延設している。そして、図９に回
路図を示すように、この容量補助線２０と層間絶縁膜１
４を挟んで対向される画素電極１５とでストレージ容量
ＣSCを形成した構成とされている。そして、Ａ部からＣ
部に向けて、補助容量線２０と画素電極１５とのオーバ
ラップ面積を小さくし、スレレージ容量が小さくなるよ
うな構造にしている。なお、この構成では、Ａ部、Ｂ
部、Ｃ部とで光が透過する面積が異ならないように補助
容量線２０を透明電極、例えばＩＴＯ等で形成してい
る。
【００１９】なお、図１０（ａ）〜（ｃ）に図１のＡ，
Ｂ，Ｃの各部に相当する拡大平面図とそのＡ３−Ａ３’
線拡大断面図を図１１にそれぞれ示すように、、対向ガ
ラス基板に設けて液晶開口部２１を画成するための遮光
部２２の領域内だけで、補助容量線２０と画素電極１５
のオーバラップ面積を変化させて、開口部２１内では面
積が変化しないようにして表示面内の透過率変化を防ぐ
ようにしてもよい。
Ｂ，Ｃの各部に相当する拡大平面図とそのＡ３−Ａ３’
線拡大断面図を図１１にそれぞれ示すように、、対向ガ
ラス基板に設けて液晶開口部２１を画成するための遮光
部２２の領域内だけで、補助容量線２０と画素電極１５
のオーバラップ面積を変化させて、開口部２１内では面
積が変化しないようにして表示面内の透過率変化を防ぐ
ようにしてもよい。
【００２０】
【発明の効果】以上説明したように本発明の液晶表示装
置は、液晶パネルを構成するＴＦＴ基板に形成される複
数の画素電極のそれぞれに付加的に補助容量が設けられ
ており、この補助容量は各画素電極に接続されるゲート
信号線の入力端から離れるに従ってその容量値が小さく
なるように構成しているので、各画素電極においてはゲ
ート信号入力部から離れるにしたがってストレージ容量
が小さくされることになり、これにより表示画面内のフ
ィードスルー電圧成分は均一化され、表示パネルの全表
示画面内における表示焼き付きやシミを抑えることがで
き、表示品質を改善することができる効果がある。
置は、液晶パネルを構成するＴＦＴ基板に形成される複
数の画素電極のそれぞれに付加的に補助容量が設けられ
ており、この補助容量は各画素電極に接続されるゲート
信号線の入力端から離れるに従ってその容量値が小さく
なるように構成しているので、各画素電極においてはゲ
ート信号入力部から離れるにしたがってストレージ容量
が小さくされることになり、これにより表示画面内のフ
ィードスルー電圧成分は均一化され、表示パネルの全表
示画面内における表示焼き付きやシミを抑えることがで
き、表示品質を改善することができる効果がある。
【図１】本発明が適用される液晶パネルの平面図であ
る。
る。
【図２】図１のＡ，Ｂ，Ｃの各部における第１の実施形
態の内部構成を示す拡大平面図である。
態の内部構成を示す拡大平面図である。
【図３】図２（ａ）〜（ｃ）のＡ１−Ａ１’，Ｂ１−Ｂ
１’，Ｃ１−Ｃ１’線の拡大断面図である。
１’，Ｃ１−Ｃ１’線の拡大断面図である。
【図４】画素部の回路図である。
【図５】駆動波形なまりによるフィードスルーの変化を
説明するための図である。
説明するための図である。
【図６】水平方向のフィードスルー変化を示す図であ
る。
る。
【図７】図１のＡ，Ｂ，Ｃの各部における第２の実施形
態の内部構成を示す拡大平面図である。
態の内部構成を示す拡大平面図である。
【図８】図７（ａ）〜（ｃ）のＡ２−Ａ２’，Ｂ２−Ｂ
２’，Ｃ２−Ｃ２’線の拡大断面図である。
２’，Ｃ２−Ｃ２’線の拡大断面図である。
【図９】画素部の回路図である。
【図１０】図１のＡ，Ｂ，Ｃの各部における第３の実施
形態の内部構成を示す拡大平面図である。
形態の内部構成を示す拡大平面図である。
【図１１】図１０（ａ）のＡ３−Ａ３’線の拡大断面図
である。
である。
【図１２】従来の液晶パネルにおける画素部の等価回路
図である。
図である。
【図１３】従来の液晶パネルの一例の示すための図１の
ａ，ｂ，ｃの各部における拡大断面図である。
ａ，ｂ，ｃの各部における拡大断面図である。
１ 液晶パネル ２ ゲートパルス入力部 ３ 信号入力部 １０ ガラス基板 １１ ゲート信号線 １２ ＴＦＴ １３ ドレイン信号線 １４ 層間絶縁膜 １５ 画素電極 １７ ガラス基板 １８ 対向電極 １９ 液晶 ２０ 補助容量線 ２１ 開口部 ２２ 遮光膜 ＣGS ゲート・ソース間容量 ＣLC 液晶容量 ＣSC ストレージ容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 統 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (5)
- 【請求項１】 ゲート信号線とドレイン信号線とがマト
リクス状に配列され、これら信号線の交差位置にそれぞ
れ薄膜トランジスタ（以下、ＴＦＴと示す）と画素電極
とが形成されたＴＦＴ基板と、このＴＦＴ基板に微小間
隔で対向される対向電極を有する対向電極基板と、前記
ＴＦＴ基板と対向電極基板との間隙に液晶材料が挟持さ
れた液晶表示装置において、前記複数の画素電極のそれ
ぞれに付加的に設けられる補助容量は、前記ゲート信号
線の入力端から離れるに従ってその容量値が小さくなる
ように構成したことを特徴とする液晶表示装置。 - 【請求項２】 各画素電極ごとに付加的に設けられる補
助容量が、先に駆動される隣接ゲート信号線と、このゲ
ート信号線に対向される画素電極の対向面積により設定
され、この対向面積がゲート信号線の入力端から離れる
のに従って小さくされる請求項１の液晶表示装置。 - 【請求項３】 各画素電極ごとに付加的に設けられる補
助容量が、ゲート信号線に沿って設けられた補助容量線
と、この補助容量線に対向される画素電極の対向面積に
より設定され、この対向面積がゲート信号線の入力端か
ら離れるのに従って小さくされる請求項１の液晶表示装
置。 - 【請求項４】 補助容量線を透明導電膜で形成してなる
請求項３の液晶表示装置。 - 【請求項５】 補助容量線と画素電極との対向面積の面
積変化領域を両基板間に設けられた遮光層領域内で行う
請求項３の液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19099496A JP3062090B2 (ja) | 1996-07-19 | 1996-07-19 | 液晶表示装置 |
| US08/896,609 US6028650A (en) | 1996-07-19 | 1997-07-18 | Liquid crystal display apparatus with uniform feed-through voltage in panel |
| TW086110237A TW432252B (en) | 1996-07-19 | 1997-07-18 | Liquid crystal display apparatus with uniform feed-through voltage in panel |
| KR1019970033842A KR100267136B1 (ko) | 1996-07-19 | 1997-07-19 | 패널내에균일한관통전압을갖는액정표시장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19099496A JP3062090B2 (ja) | 1996-07-19 | 1996-07-19 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1039328A true JPH1039328A (ja) | 1998-02-13 |
| JP3062090B2 JP3062090B2 (ja) | 2000-07-10 |
Family
ID=16267104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19099496A Expired - Fee Related JP3062090B2 (ja) | 1996-07-19 | 1996-07-19 | 液晶表示装置 |
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| Country | Link |
|---|---|
| US (1) | US6028650A (ja) |
| JP (1) | JP3062090B2 (ja) |
| KR (1) | KR100267136B1 (ja) |
| TW (1) | TW432252B (ja) |
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