JPH06235938A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH06235938A JPH06235938A JP2281493A JP2281493A JPH06235938A JP H06235938 A JPH06235938 A JP H06235938A JP 2281493 A JP2281493 A JP 2281493A JP 2281493 A JP2281493 A JP 2281493A JP H06235938 A JPH06235938 A JP H06235938A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- auxiliary capacitance
- liquid crystal
- auxiliary capacity
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 補助容量が異なっても、均一に表示を行なう
ことができる液晶表示装置を提供する。 【構成】 補助容量を形成する補助容量電極16および可
変補助容量電極31の一部または全部の相対位置をゲート
電極３に対するソース電極９の相対位置と等しくする。
補助容量電極16および可変補助容量電極31による補助容
量を、ゲート電極３およびソース電極９の重なり量に対
応させたため、ソース電極９とゲート電極３の重なり量
の増減に応じて補助容量の大きさが増減する。分割され
た領域毎の寄生容量の変化を相殺することができ、ＴＦ
Ｔ11の寄生容量が異なる場合でも、画素電位の変化を一
定に保つことができ、フリッカや表示むらが視認されな
くなる。
ことができる液晶表示装置を提供する。 【構成】 補助容量を形成する補助容量電極16および可
変補助容量電極31の一部または全部の相対位置をゲート
電極３に対するソース電極９の相対位置と等しくする。
補助容量電極16および可変補助容量電極31による補助容
量を、ゲート電極３およびソース電極９の重なり量に対
応させたため、ソース電極９とゲート電極３の重なり量
の増減に応じて補助容量の大きさが増減する。分割され
た領域毎の寄生容量の変化を相殺することができ、ＴＦ
Ｔ11の寄生容量が異なる場合でも、画素電位の変化を一
定に保つことができ、フリッカや表示むらが視認されな
くなる。
Description
【０００１】
【産業上の利用分野】本発明は、均一な表示を行なえる
液晶表示装置に関する。
液晶表示装置に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、軽量化および
低消費電力化が進む中で、ディスプレイの分野において
も、陰極線管（Cathode Ray Tube：ＣＲＴ）に代わるも
のとして、フラットパネルディスプレイの研究、開発が
活発に行なわれている。そして、このフラットパネルデ
ィスプレイの中でも液晶ディスプレイは大面積表示が可
能であること、フルカラー化が比較的容易であること、
低電流、低電圧動作であることなどの点で注目を集めて
いる。
低消費電力化が進む中で、ディスプレイの分野において
も、陰極線管（Cathode Ray Tube：ＣＲＴ）に代わるも
のとして、フラットパネルディスプレイの研究、開発が
活発に行なわれている。そして、このフラットパネルデ
ィスプレイの中でも液晶ディスプレイは大面積表示が可
能であること、フルカラー化が比較的容易であること、
低電流、低電圧動作であることなどの点で注目を集めて
いる。
【０００３】また、液晶ディスプレイには目的に応じて
様々な動作方式があり、アクティブマトリクス方式では
フルカラーの動画を高解像度で表示できる。そして、こ
のアクティブマトリクス方式はマトリクス状に配置した
電極の交点を一画素とし、この一画素毎にスイッチング
素子を設ける。また、このスイッチング素子により、非
線形ダイオード型と薄膜トランジスタ（Thin Film Tran
sistor：ＴＦＴ）とに分類できるが、このうち特にＴＦ
Ｔの研究、開発が活発に行なわれている。
様々な動作方式があり、アクティブマトリクス方式では
フルカラーの動画を高解像度で表示できる。そして、こ
のアクティブマトリクス方式はマトリクス状に配置した
電極の交点を一画素とし、この一画素毎にスイッチング
素子を設ける。また、このスイッチング素子により、非
線形ダイオード型と薄膜トランジスタ（Thin Film Tran
sistor：ＴＦＴ）とに分類できるが、このうち特にＴＦ
Ｔの研究、開発が活発に行なわれている。
【０００４】次に、液晶表示装置の一般的な構成を図４
および図５を参照して説明する。
および図５を参照して説明する。
【０００５】これら図４および図５に示すように、アレ
イ基板１は、ガラスなどの第１の透明絶縁基板２上にゲ
ート電極３を形成し、このゲート電極３上にゲート絶縁
膜４および半導体膜５を順次形成し、この半導体膜５上
に低抵抗半導体膜６を介してドレイン電極７を形成する
とともに、低抵抗半導体膜８を介してソース電極９を形
成し、ＴＦＴ11を構成している。
イ基板１は、ガラスなどの第１の透明絶縁基板２上にゲ
ート電極３を形成し、このゲート電極３上にゲート絶縁
膜４および半導体膜５を順次形成し、この半導体膜５上
に低抵抗半導体膜６を介してドレイン電極７を形成する
とともに、低抵抗半導体膜８を介してソース電極９を形
成し、ＴＦＴ11を構成している。
【０００６】そして、ゲート電極３にはゲート線12が設
けられ、ドレイン電極７にはドレイン線13がゲート線12
に交差する方向に設けられている。
けられ、ドレイン電極７にはドレイン線13がゲート線12
に交差する方向に設けられている。
【０００７】また、ソース電極９にはたとえばＩＴＯ
（Indium Tin Oxide）などの透明な画素電極14が接続さ
れ、この画素電極14にはゲート絶縁膜４を介してゲート
線12と略平行に補助容量電極16が対向して設けられてい
る。
（Indium Tin Oxide）などの透明な画素電極14が接続さ
れ、この画素電極14にはゲート絶縁膜４を介してゲート
線12と略平行に補助容量電極16が対向して設けられてい
る。
【０００８】さらに、ＴＦＴ11上にはこのＴＦＴ11等を
保護する図示しない絶縁保護膜が形成されている。
保護する図示しない絶縁保護膜が形成されている。
【０００９】一方、図５に示すように、アレイ基板１に
対向してこのアレイ基板１と略平行に対向基板21が設け
られている。
対向してこのアレイ基板１と略平行に対向基板21が設け
られている。
【００１０】この対向基板21は、ガラスなどの第２の透
明絶縁基板22上にブラックマトリスクと呼ばれる遮光層
23を形成し、この遮光層23に開けられた窓を覆うように
必要に応じて着色層24を形成し、これら遮光層23および
着色層24上に必要に応じて図示しない平滑層を形成し、
この平滑層上に対向電極25を形成している。
明絶縁基板22上にブラックマトリスクと呼ばれる遮光層
23を形成し、この遮光層23に開けられた窓を覆うように
必要に応じて着色層24を形成し、これら遮光層23および
着色層24上に必要に応じて図示しない平滑層を形成し、
この平滑層上に対向電極25を形成している。
【００１１】さらに、それぞれのアレイ基板１および対
向基板21上に液晶を配向させるために図示しない配向膜
を塗布し、これら配向膜が対向するようにアレイ基板１
および対向基板21を貼り合わせ、アレイ基板１および対
向基板21間に液晶26を封入させている。さらに、アレイ
基板１および対向基板21の外側には図示しない偏向板が
貼着されている。
向基板21上に液晶を配向させるために図示しない配向膜
を塗布し、これら配向膜が対向するようにアレイ基板１
および対向基板21を貼り合わせ、アレイ基板１および対
向基板21間に液晶26を封入させている。さらに、アレイ
基板１および対向基板21の外側には図示しない偏向板が
貼着されている。
【００１２】
【発明が解決しようとする課題】ここで、ＴＦＴ11のゲ
ート電極３とソース電極９とは、図４および図５に示す
ように、半導体膜５および低抵抗半導体膜８を介して重
なり合う領域が存在するため、寄生容量Ｃgsが形成され
てしまい、画素電極14の部分の画素容量をＣLC、補助容
量電極16の補助容量Ｃs とすると、図６に示す等価回路
が構成される。
ート電極３とソース電極９とは、図４および図５に示す
ように、半導体膜５および低抵抗半導体膜８を介して重
なり合う領域が存在するため、寄生容量Ｃgsが形成され
てしまい、画素電極14の部分の画素容量をＣLC、補助容
量電極16の補助容量Ｃs とすると、図６に示す等価回路
が構成される。
【００１３】この図６に示す等価回路において、ゲート
電極３にパルス電圧が印加された場合を考えると、選択
時間内ではゲート電位が高く、ソース電極９およびドレ
イン電極７間の抵抗が低下し、画素容量ＣLCは信号電位
まで充電される。この時、寄生容量Ｃgsにも充電が行な
われる。
電極３にパルス電圧が印加された場合を考えると、選択
時間内ではゲート電位が高く、ソース電極９およびドレ
イン電極７間の抵抗が低下し、画素容量ＣLCは信号電位
まで充電される。この時、寄生容量Ｃgsにも充電が行な
われる。
【００１４】その後、非選択時間となり、ゲート電位が
低下し、ＴＦＴ11の抵抗が上昇して画素容量ＣLCに充電
した電荷を保持する動作を行なう。ここで、一般に、選
択時のゲート電位Ｖg は画素電位である信号電位より高
く、非選択時のゲート電位は画素電位となる信号電位よ
り低いため、選択時と非選択時では寄生容量Ｃgsのゲー
ト電極３およびソース電極９間の電位関係が必ず逆転し
てしまう。
低下し、ＴＦＴ11の抵抗が上昇して画素容量ＣLCに充電
した電荷を保持する動作を行なう。ここで、一般に、選
択時のゲート電位Ｖg は画素電位である信号電位より高
く、非選択時のゲート電位は画素電位となる信号電位よ
り低いため、選択時と非選択時では寄生容量Ｃgsのゲー
ト電極３およびソース電極９間の電位関係が必ず逆転し
てしまう。
【００１５】このため、選択時から非選択時に状態が変
化する瞬間に画素容量ＣLCから寄生容量Ｃgsに電荷が移
動し、画素電位が変動してしまう。なお、この電位変動
Ｖpは式(1) で表される。
化する瞬間に画素容量ＣLCから寄生容量Ｃgsに電荷が移
動し、画素電位が変動してしまう。なお、この電位変動
Ｖpは式(1) で表される。
【００１６】 Ｖp ＝（Ｖg ・Ｃgs）／（ＣLC＋Ｃs ＋Ｃgs） ……(1) さらに、画素容量ＣLCは液晶26の比誘電率に依存する
が、液晶26の比誘電率は液晶分子の配列で変化するた
め、信号電圧で変化してしまう。このため、画素電極14
の電位の変動量は信号電圧に依存することになる。
が、液晶26の比誘電率は液晶分子の配列で変化するた
め、信号電圧で変化してしまう。このため、画素電極14
の電位の変動量は信号電圧に依存することになる。
【００１７】さらに、表示画面の面積が大きくする場
合、一般的には表示画面を分割して複数のパターンを形
成する手法が採られる。この場合、分割される領域毎に
ゲート電極３とソース電極９の重なり量が異なる可能性
があり、分割された領域毎に寄生容量Ｃgsが異なる可能
性がある。また、寄生容量Ｃgsが異なると、画素電極14
の電位の変動量Ｖp が異なり、分割された領域毎の表示
むらの原因になることがある。
合、一般的には表示画面を分割して複数のパターンを形
成する手法が採られる。この場合、分割される領域毎に
ゲート電極３とソース電極９の重なり量が異なる可能性
があり、分割された領域毎に寄生容量Ｃgsが異なる可能
性がある。また、寄生容量Ｃgsが異なると、画素電極14
の電位の変動量Ｖp が異なり、分割された領域毎の表示
むらの原因になることがある。
【００１８】そして、画素電極14の電位の変動量を小さ
くするためには、一般的に、補助容量Ｃs を大きくして
いる。
くするためには、一般的に、補助容量Ｃs を大きくして
いる。
【００１９】しかし、補助容量Ｃs を大きくすること
で、一般的には、大きなＴＦＴ11が必要となるため、画
素電極14の電位の変動量が大きくなり易い。さらに、Ｔ
ＦＴ11が大型化することにより、遮光層23の幅が広くな
り開口率が低下することで総合的な表示品位が低下した
り、照明装置に大きな負担がかかってしまうため、補助
容量Ｃs の大きさには限界がある。
で、一般的には、大きなＴＦＴ11が必要となるため、画
素電極14の電位の変動量が大きくなり易い。さらに、Ｔ
ＦＴ11が大型化することにより、遮光層23の幅が広くな
り開口率が低下することで総合的な表示品位が低下した
り、照明装置に大きな負担がかかってしまうため、補助
容量Ｃs の大きさには限界がある。
【００２０】特に、分割領域毎の寄生容量Ｃgsの変化を
補助容量Ｃs のみで吸収しようとした場合、画素電極14
の電位がほとんど変化しないことが必要となり、非常に
大きな補助容量Ｃs を必要とすることになる。
補助容量Ｃs のみで吸収しようとした場合、画素電極14
の電位がほとんど変化しないことが必要となり、非常に
大きな補助容量Ｃs を必要とすることになる。
【００２１】本発明は、上記問題点に鑑みなされたもの
で、寄生容量が異なる場合にも、均一に表示を行なうこ
とができる液晶表示装置を提供することを目的とする。
で、寄生容量が異なる場合にも、均一に表示を行なうこ
とができる液晶表示装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明は、マトリクス状
に配設された画素電極と、ゲート電極、ドレイン電極お
よびソース電極を有し前記画素電極をスイッチングする
トランジスタと、補助容量を形成する補助容量電極とを
備えたアレイ基板を具備した液晶表示装置において、前
記補助容量電極は１組設けられ、これら１組の補助容量
電極のうち片側の電極の少なくとも一部の相対位置をゲ
ート電極に対するソース電極の相対位置と等しくし、こ
の補助容量を前記ゲート電極および前記ソース電極の重
なり量に対応させたものである。
に配設された画素電極と、ゲート電極、ドレイン電極お
よびソース電極を有し前記画素電極をスイッチングする
トランジスタと、補助容量を形成する補助容量電極とを
備えたアレイ基板を具備した液晶表示装置において、前
記補助容量電極は１組設けられ、これら１組の補助容量
電極のうち片側の電極の少なくとも一部の相対位置をゲ
ート電極に対するソース電極の相対位置と等しくし、こ
の補助容量を前記ゲート電極および前記ソース電極の重
なり量に対応させたものである。
【００２３】
【作用】本発明は、補助容量を形成する１組の補助容量
電極のうち片側の電極の少なくとも一部の相対位置をゲ
ート電極に対するソース電極の相対位置と等しくし、こ
の補助容量をゲート電極およびソース電極の重なり量に
対応させたため、ソース電極とゲート電極の重なり量の
増減に応じて補助容量の大きさが増減するので、分割さ
れた領域毎の寄生容量の変化を相殺することができ、ト
ランジスタの寄生容量が異なる場合でも、画素電位の変
化を一定に保つことができ、フリッカや表示むらが視認
されることがなくなる。
電極のうち片側の電極の少なくとも一部の相対位置をゲ
ート電極に対するソース電極の相対位置と等しくし、こ
の補助容量をゲート電極およびソース電極の重なり量に
対応させたため、ソース電極とゲート電極の重なり量の
増減に応じて補助容量の大きさが増減するので、分割さ
れた領域毎の寄生容量の変化を相殺することができ、ト
ランジスタの寄生容量が異なる場合でも、画素電位の変
化を一定に保つことができ、フリッカや表示むらが視認
されることがなくなる。
【００２４】
【実施例】以下、本発明の液晶表示装置の一実施例を図
面を参照して説明する。なお、従来例に対応する部分に
は、同一符号を付して説明する。
面を参照して説明する。なお、従来例に対応する部分に
は、同一符号を付して説明する。
【００２５】図１および図４に示すように、アレイ基板
１は、ガラスなどからなる第１の透明絶縁基板２上に、
スパッタ法などによりたとえばタンタル（Ｔａ）を約
０．２μｍの厚さに成膜し、ホトリソグラフィー法など
によりゲート電極３、ゲート線12、補助容量電極16およ
び図示しない外部回路との接続端子を形成して構成す
る。なお、この時、ホトリソグラフィーを行なう際に、
補助容量電極16にこの補助容量電極16の長手方向と直交
する方向に切欠部16a を形成し、幅が他の部分より狭い
幅狭部16b を形成する。
１は、ガラスなどからなる第１の透明絶縁基板２上に、
スパッタ法などによりたとえばタンタル（Ｔａ）を約
０．２μｍの厚さに成膜し、ホトリソグラフィー法など
によりゲート電極３、ゲート線12、補助容量電極16およ
び図示しない外部回路との接続端子を形成して構成す
る。なお、この時、ホトリソグラフィーを行なう際に、
補助容量電極16にこの補助容量電極16の長手方向と直交
する方向に切欠部16a を形成し、幅が他の部分より狭い
幅狭部16b を形成する。
【００２６】次に、ゲート電極３および第１の透明絶縁
基板２上に、プラズマＣＶＤ（Chemical Vapor Deposit
ion ）法などにより、たとえば酸化珪素からなる厚さ
０．３μｍのゲート絶縁膜４、たとえば非晶質珪素から
なる厚さ約０．３μｍの半導体膜５、たとえば抵抗率が
低い非晶質珪素からなる厚さ約０．０５μｍの低抵抗半
導体膜６，８を、順次連続して積層成膜する。そして、
ホトリソグラフィー法等によりゲート電極３上に半導体
膜５および低抵抗半導体膜６，８を島状に形成する。
基板２上に、プラズマＣＶＤ（Chemical Vapor Deposit
ion ）法などにより、たとえば酸化珪素からなる厚さ
０．３μｍのゲート絶縁膜４、たとえば非晶質珪素から
なる厚さ約０．３μｍの半導体膜５、たとえば抵抗率が
低い非晶質珪素からなる厚さ約０．０５μｍの低抵抗半
導体膜６，８を、順次連続して積層成膜する。そして、
ホトリソグラフィー法等によりゲート電極３上に半導体
膜５および低抵抗半導体膜６，８を島状に形成する。
【００２７】また、ゲート絶縁膜４上に、たとえばスパ
ッタ法などにより厚さ０．１μｍのＩＴＯ（Indium Tin
Oxide）を堆積させ、ホトリソグラフィー法等により画
素電極14を形成する。そして、補助容量電極16の切欠部
16a の上部に当たる部分は画素電極14に切欠部14a を形
成する。
ッタ法などにより厚さ０．１μｍのＩＴＯ（Indium Tin
Oxide）を堆積させ、ホトリソグラフィー法等により画
素電極14を形成する。そして、補助容量電極16の切欠部
16a の上部に当たる部分は画素電極14に切欠部14a を形
成する。
【００２８】次に、たとえばスパッタリング法などで、
モリブデン（Ｍｏ）を厚さ約０．０５μｍに、アルミニ
ウム（Ａｌ）を厚さ約１．０μｍに成膜し、画素電極14
に電気的に接続するソース電極９と、画素電極18に電気
的に接続するとともに、補助容量電極16の切欠部16a 上
に位置して補助容量の一部を構成する可変補助容量電極
31と、ドレイン電極７と、このドレイン電極７に電気的
に接続するドレイン線13と、外部回路との接続端子とを
形成する。そうして、これらにて薄膜トランジスタ（Ｔ
ＦＴ）11を構成している。
モリブデン（Ｍｏ）を厚さ約０．０５μｍに、アルミニ
ウム（Ａｌ）を厚さ約１．０μｍに成膜し、画素電極14
に電気的に接続するソース電極９と、画素電極18に電気
的に接続するとともに、補助容量電極16の切欠部16a 上
に位置して補助容量の一部を構成する可変補助容量電極
31と、ドレイン電極７と、このドレイン電極７に電気的
に接続するドレイン線13と、外部回路との接続端子とを
形成する。そうして、これらにて薄膜トランジスタ（Ｔ
ＦＴ）11を構成している。
【００２９】ここで、たとえば図１に示すように、ゲー
ト電極３とソース電極９との相対位置、および、補助容
量を形成する可変補助容量電極31と補助容量電極16との
一部または全部の相対位置が一致するようにしておく。
そして、図２（ａ）、（ｂ）、（ｃ）に示すように、た
とえば横方向のずれ量をΔｄとすると、ゲート電極３と
ソース電極９の重なり部分のｄo ＋Δｄのずれ量Δｄと
可変補助容量電極31と補助容量電極16との重なり部分Ｌ
o ＋Δｄのずれ量Δｄが一致する。
ト電極３とソース電極９との相対位置、および、補助容
量を形成する可変補助容量電極31と補助容量電極16との
一部または全部の相対位置が一致するようにしておく。
そして、図２（ａ）、（ｂ）、（ｃ）に示すように、た
とえば横方向のずれ量をΔｄとすると、ゲート電極３と
ソース電極９の重なり部分のｄo ＋Δｄのずれ量Δｄと
可変補助容量電極31と補助容量電極16との重なり部分Ｌ
o ＋Δｄのずれ量Δｄが一致する。
【００３０】一方、寄生容量Ｃgsと画素電極14の電位変
動Ｖp は(1) 式に示す、 Ｖp ＝（Ｖg ・Ｃgs）／（ＣLC＋Ｃs ＋gs） で表され、相対位置のずれ量Δｄによる寄生容量Ｃgsの
変化量をΔＣgsとすると、 （Ｃgs＋ΔＣgs）／（ＣLC＋Ｃs ＋ΔCs＋ΔＣgs＋ΔＣgs） ＝Ｃgs／（ＣLC＋Ｃs ＋Ｃgs） ……(2) が成立し、補助容量Ｃs の変化量ΔＣs を付加すれば画
素電位の変動量は変化しない。そして、(2) 式より、 ΔＣs ＝｛（ＣLC＋Ｃs ）・ΔＣgs｝／Ｃgs ……(3) が得られる。したがって、 Ｋ＝（ＣLS＋Ｃs ）／Ｃgs（一定） とすると、 ΔＣs ＝Ｋ・ΔＣgs ……(4) となる。
動Ｖp は(1) 式に示す、 Ｖp ＝（Ｖg ・Ｃgs）／（ＣLC＋Ｃs ＋gs） で表され、相対位置のずれ量Δｄによる寄生容量Ｃgsの
変化量をΔＣgsとすると、 （Ｃgs＋ΔＣgs）／（ＣLC＋Ｃs ＋ΔCs＋ΔＣgs＋ΔＣgs） ＝Ｃgs／（ＣLC＋Ｃs ＋Ｃgs） ……(2) が成立し、補助容量Ｃs の変化量ΔＣs を付加すれば画
素電位の変動量は変化しない。そして、(2) 式より、 ΔＣs ＝｛（ＣLC＋Ｃs ）・ΔＣgs｝／Ｃgs ……(3) が得られる。したがって、 Ｋ＝（ＣLS＋Ｃs ）／Ｃgs（一定） とすると、 ΔＣs ＝Ｋ・ΔＣgs ……(4) となる。
【００３１】さらに、図２に示すように、たとえば横方
向にずれた場合、補助容量Ｃs の変化量ΔＣs および寄
生容量Ｃgsの変化量ΔＣgsはいずれもゲート電極３とソ
ース電極９のずれ量Δｄに比例し、比例定数Ｋはたとえ
ば電極の幅Ｗ等で設定すれば良い。
向にずれた場合、補助容量Ｃs の変化量ΔＣs および寄
生容量Ｃgsの変化量ΔＣgsはいずれもゲート電極３とソ
ース電極９のずれ量Δｄに比例し、比例定数Ｋはたとえ
ば電極の幅Ｗ等で設定すれば良い。
【００３２】次に、ドレイン電極７およびソース電極９
をマスクとして、ドレイン電極７とソース電極９との間
に露出した状態の低抵抗半導体膜６，８をエッチングな
どにより除去する。
をマスクとして、ドレイン電極７とソース電極９との間
に露出した状態の低抵抗半導体膜６，８をエッチングな
どにより除去する。
【００３３】最後に、ＴＦＴ11、ゲート線12およびドレ
イン線13を保護する図示しない絶縁保護膜を全面に成膜
し、ホトリソグラフィー法等で外部回路接続部および対
向基板21の対向電極25との接続部などを除去する。
イン線13を保護する図示しない絶縁保護膜を全面に成膜
し、ホトリソグラフィー法等で外部回路接続部および対
向基板21の対向電極25との接続部などを除去する。
【００３４】一方、図４に示すように、アレイ基板１に
対向してこのアレイ基板１と略平行に対向基板21が設け
られている。
対向してこのアレイ基板１と略平行に対向基板21が設け
られている。
【００３５】この対向基板21は、ガラスなどの第２の透
明絶縁基板22上にブラックマトリスクと呼ばれる遮光層
23を形成し、この遮光層23に開けられた窓を覆うように
必要に応じて着色層24を形成し、これら遮光層23および
着色層24上に必要に応じて図示しない平滑層を形成し、
この平滑層上にたとえばＩＴＯなどの対向電極25を形成
している。
明絶縁基板22上にブラックマトリスクと呼ばれる遮光層
23を形成し、この遮光層23に開けられた窓を覆うように
必要に応じて着色層24を形成し、これら遮光層23および
着色層24上に必要に応じて図示しない平滑層を形成し、
この平滑層上にたとえばＩＴＯなどの対向電極25を形成
している。
【００３６】さらに、それぞれのアレイ基板１および対
向基板21上に、たとえばポリイミドなどの液晶26を配向
させるための図示しない配向膜を塗布し、これら配向膜
をそれぞれラビング処理する。そして、表示領域外のア
レイ基板１および対向基板21の外周部に、液晶26を注入
するための図示しない注入口となる領域を除いて、たと
えばエポキシ樹脂などの接着剤を塗布し、これら配向膜
を対向させて、アレイ基板１および対向基板21を数μｍ
の間隙を均一に保持して貼り合わせる。なお、遮光層23
はＴＦＴ11に照射される光を遮ることと、画素電極14と
ドレイン電極７との間隙からの漏れ光を遮ることを目的
とするため、アレイ基板１と対向基板21とを貼り合わせ
る際のずれを考慮して、画素電極14と重なるように組み
合わせる。
向基板21上に、たとえばポリイミドなどの液晶26を配向
させるための図示しない配向膜を塗布し、これら配向膜
をそれぞれラビング処理する。そして、表示領域外のア
レイ基板１および対向基板21の外周部に、液晶26を注入
するための図示しない注入口となる領域を除いて、たと
えばエポキシ樹脂などの接着剤を塗布し、これら配向膜
を対向させて、アレイ基板１および対向基板21を数μｍ
の間隙を均一に保持して貼り合わせる。なお、遮光層23
はＴＦＴ11に照射される光を遮ることと、画素電極14と
ドレイン電極７との間隙からの漏れ光を遮ることを目的
とするため、アレイ基板１と対向基板21とを貼り合わせ
る際のずれを考慮して、画素電極14と重なるように組み
合わせる。
【００３７】次に、注入口より液晶26を注入し、たとえ
ばエポキシ系の樹脂で注入口を封止する。さらに、ラビ
ング方向に対して決められた方向に偏光軸を合わせ、図
示しない偏光板をそれぞれアレイ基板１および対向基板
21に貼り付ける。
ばエポキシ系の樹脂で注入口を封止する。さらに、ラビ
ング方向に対して決められた方向に偏光軸を合わせ、図
示しない偏光板をそれぞれアレイ基板１および対向基板
21に貼り付ける。
【００３８】そして、図示しない外部回路接続用端子に
駆動用ＩＣを接続し、さらに駆動回路を接続した後に、
ケースに組み込み、液晶表示器とする。
駆動用ＩＣを接続し、さらに駆動回路を接続した後に、
ケースに組み込み、液晶表示器とする。
【００３９】このように製造された液晶表示器を駆動回
路と接続し、ケースに納め、液晶表示装置を製造する。
路と接続し、ケースに納め、液晶表示装置を製造する。
【００４０】また、比例定数Ｋが比較的大きい場合に
は、補助容量電極16に、図３に示すように、切欠部16a
を３つ形成し、それぞれに可変補助容量電極31を設ける
ことで、補助容量Ｃs の変化量ΔＣs を、切欠部16a が
１つである図１に示す場合の実効的に３倍にすることも
できる。
は、補助容量電極16に、図３に示すように、切欠部16a
を３つ形成し、それぞれに可変補助容量電極31を設ける
ことで、補助容量Ｃs の変化量ΔＣs を、切欠部16a が
１つである図１に示す場合の実効的に３倍にすることも
できる。
【００４１】
【発明の効果】本発明の液晶表示装置によれば、補助容
量を形成する１組の補助容量電極のうち片側の電極の少
なくとも一部の相対位置をゲート電極に対するソース電
極の相対位置と等しくし、この補助容量をゲート電極お
よびソース電極の重なり量に対応させたため、ソース電
極とゲート電極の重なり量の増減に応じて補助容量の大
きさが増減するので、分割された領域毎の寄生容量の変
化を相殺することができ、トランジスタの寄生容量が異
なる場合でも、画素電位の変化を一定に保つことがで
き、フリッカや表示むらが視認されることがなく、高い
表示品位を得ることができる。
量を形成する１組の補助容量電極のうち片側の電極の少
なくとも一部の相対位置をゲート電極に対するソース電
極の相対位置と等しくし、この補助容量をゲート電極お
よびソース電極の重なり量に対応させたため、ソース電
極とゲート電極の重なり量の増減に応じて補助容量の大
きさが増減するので、分割された領域毎の寄生容量の変
化を相殺することができ、トランジスタの寄生容量が異
なる場合でも、画素電位の変化を一定に保つことがで
き、フリッカや表示むらが視認されることがなく、高い
表示品位を得ることができる。
【図１】本発明の液晶表示装置の一実施例を示す平面図
である。
である。
【図２】同上液晶表示装置を示す図である。 （ａ） ゲート電極近傍を示す平面図 （ｂ） 可変補助容量電極近傍を示す平面図 （ｃ） 可変補助容量電極近傍を示す断面図
【図３】同上他の実施例の可変補助容量電極を示す平面
図である。
図である。
【図４】本発明および従来例の液晶表示装置を示す断面
図である。
図である。
【図５】従来例の液晶表示装置を示す平面図である。
【図６】画素部の等価回路を示す回路である。
１ アレイ基板 ３ ゲート電極 ７ ドレイン電極 ９ ソース電極 11 薄膜トランジスタ（ＴＦＴ） 14 画素電極 16 補助容量電極 31 可変補助容量電極
Claims (1)
- 【請求項１】 マトリクス状に配設された画素電極と、
ゲート電極、ドレイン電極およびソース電極を有し前記
画素電極をスイッチングするトランジスタと、補助容量
を形成する補助容量電極とを備えたアレイ基板を具備し
た液晶表示装置において、 前記補助容量電極は１組設けられ、これら１組の補助容
量電極のうち片側の電極の少なくとも一部の相対位置を
ゲート電極に対するソース電極の相対位置と等しくし、
この補助容量を前記ゲート電極および前記ソース電極の
重なり量に対応させたことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281493A JPH06235938A (ja) | 1993-02-10 | 1993-02-10 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281493A JPH06235938A (ja) | 1993-02-10 | 1993-02-10 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06235938A true JPH06235938A (ja) | 1994-08-23 |
Family
ID=12093162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2281493A Pending JPH06235938A (ja) | 1993-02-10 | 1993-02-10 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06235938A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411346B1 (en) * | 1998-06-16 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Active matrix LCD in which a change in the storage capacitance Cs due to having multiple exposure regions is compensated for by a change in the coupling capacitance Cgd |
| JP2007183643A (ja) * | 2005-12-30 | 2007-07-19 | Au Optronics Corp | 画素ユニットとそれを用いたディスプレイ装置 |
| US7511777B2 (en) | 2001-07-11 | 2009-03-31 | Lg Display Co., Ltd. | Liquid crystal display device with compensating patterns on capacitor electrodes |
| WO2009125532A1 (ja) * | 2008-04-11 | 2009-10-15 | シャープ株式会社 | アクティブマトリクス基板及び液晶表示装置 |
| JP2011008217A (ja) * | 2009-06-24 | 2011-01-13 | Chunghwa Picture Tubes Ltd | 画素セット |
| CN106920529A (zh) * | 2017-05-09 | 2017-07-04 | 深圳市华星光电技术有限公司 | 像素单元及包含其的阵列基板 |
-
1993
- 1993-02-10 JP JP2281493A patent/JPH06235938A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6411346B1 (en) * | 1998-06-16 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Active matrix LCD in which a change in the storage capacitance Cs due to having multiple exposure regions is compensated for by a change in the coupling capacitance Cgd |
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| JP2007183643A (ja) * | 2005-12-30 | 2007-07-19 | Au Optronics Corp | 画素ユニットとそれを用いたディスプレイ装置 |
| WO2009125532A1 (ja) * | 2008-04-11 | 2009-10-15 | シャープ株式会社 | アクティブマトリクス基板及び液晶表示装置 |
| JPWO2009125532A1 (ja) * | 2008-04-11 | 2011-07-28 | シャープ株式会社 | アクティブマトリクス基板及び液晶表示装置 |
| US8264630B2 (en) | 2008-04-11 | 2012-09-11 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display device |
| JP2011008217A (ja) * | 2009-06-24 | 2011-01-13 | Chunghwa Picture Tubes Ltd | 画素セット |
| CN106920529A (zh) * | 2017-05-09 | 2017-07-04 | 深圳市华星光电技术有限公司 | 像素单元及包含其的阵列基板 |
| CN106920529B (zh) * | 2017-05-09 | 2019-03-05 | 深圳市华星光电技术有限公司 | 像素单元及包含其的阵列基板 |
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